特許 6384223 静電気保護回路および集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6384223

(24)【登録日】2018年8月17日

(45)【発行日】2018年9月5日

(54)【発明の名称】静電気保護回路および集積回路

(51)【国際特許分類】

   H01L 21/822 20060101AFI20180827BHJP

   H01L 27/04 20060101ALI20180827BHJP

   H01L 27/06 20060101ALI20180827BHJP

   H03K 17/08 20060101ALI20180827BHJP

【ＦＩ】

   H01L27/04 H

   H01L27/06 311C

   H03K17/08 C

【請求項の数】7

【全頁数】24

(21)【出願番号】特願2014-188813(P2014-188813)

(22)【出願日】2014年9月17日

(65)【公開番号】特開2016-63031(P2016-63031A)

(43)【公開日】2016年4月25日

【審査請求日】2017年8月10日

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】110001519

【氏名又は名称】特許業務法人太陽国際特許事務所

(72)【発明者】

【氏名】荒川 雅人

【審査官】 宇多川 勉

(56)【参考文献】

【文献】 特開平１１−１３５７２３（ＪＰ，Ａ）

【文献】 特開平０３−０１９３５７（ＪＰ，Ａ）

【文献】 特開２００２−１４１４６７（ＪＰ，Ａ）

【文献】 米国特許第０６６３３４６８（ＵＳ，Ｂ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０６

Ｈ０３Ｋ １７／０８

(57)【特許請求の範囲】

【請求項1】

外部端子に接続された第１のトランジスタと、
前記第１のトランジスタに直列接続され且つ常時オフ状態とされる第２のトランジスタと、
電源ラインと前記第１のトランジスタのゲートとの間に接続され、ゲートが前記電源ラインに接続された第３のトランジスタと、
前記電源ラインと前記第１のトランジスタのゲートとの間に接続され、ゲートが前記第１のトランジスタのゲートに接続された第４のトランジスタと、
を含む静電気保護回路。

【請求項2】

前記第３のトランジスタは、前記電源ラインに所定の電圧が供給されている場合にオン状態となり前記電源ラインの電圧を前記第１のトランジスタのゲートに与え、
前記第４のトランジスタは、オン状態となることにより、前記第１のトランジスタのゲートから前記電源ラインに電荷を引き抜く、
請求項１に記載の静電気保護回路。

【請求項3】

前記第４のトランジスタは、前記第１のトランジスタのゲート電圧が前記電源ラインの電圧よりも高い場合にオン状態となる
請求項１または請求項２に記載の静電気保護回路。

【請求項4】

外部端子に接続された第１のトランジスタと、
前記第１のトランジスタに直列接続され且つ常時オフ状態とされる第２のトランジスタと、
電源ラインと前記第１のトランジスタのゲートとの間に接続され、ゲートが前記電源ラインに接続された第３のトランジスタと、
前記電源ラインと前記第１のトランジスタとの間に接続された第４のトランジスタと、
入力端子が前記電源ラインに接続され、出力端子が前記第４のトランジスタのゲートに接続され、前記電源ラインに所定の電圧が供給されている場合に、電源端子に供給された電圧に相当する出力電圧を前記出力端子から出力するバッファ回路と、
を含む静電気保護回路。

【請求項5】

前記電源ラインと前記第３のトランジスタおよび前記第４のトランジスタとの間に接続され、前記電源ラインに所定の電圧が供給されている場合に前記第３のトランジスタとともにオン状態となり前記第３のトランジスタを介して前記電源ラインの電圧を前記第１のトランジスタのゲートに与えるトランジスタであって、前記第３のトランジスタおよび前記第４のトランジスタに接続されたアノードと前記電源ラインに接続されたカソードとを含む寄生ダイオードを有する第５のトランジスタを更に含む
請求項１から請求項４のいずれか１つに記載の静電気保護回路。

【請求項6】

静電気保護回路と、前記静電気保護回路によって外部端子に印加される静電気から保護される被保護回路と、を含む集積回路であって、
前記静電気保護回路は、
前記外部端子に接続された第１のトランジスタと、
前記第１のトランジスタに直列接続され且つ常時オフ状態とされる第２のトランジスタと、
電源ラインと前記第１のトランジスタのゲートとの間に接続され、ゲートが前記電源ラインに接続された第３のトランジスタと、
電源ラインと前記第１のトランジスタのゲートとの間に接続され、ゲートが前記第１のトランジスタのゲートに接続された第４のトランジスタと、
を含む集積回路。

【請求項7】

静電気保護回路と、前記静電気保護回路によって外部端子に印加される静電気から保護される被保護回路と、を含む集積回路であって、
前記静電気保護回路は、
前記外部端子に接続された第１のトランジスタと、
前記第１のトランジスタに直列接続され且つ常時オフ状態とされる第２のトランジスタと、
電源ラインと前記第１のトランジスタのゲートとの間に接続され、ゲートが前記電源ラインに接続された第３のトランジスタと、
前記電源ラインと前記第１のトランジスタとの間に接続された第４のトランジスタと、
入力端子が前記電源ラインに接続され、出力端子が前記第４のトランジスタのゲートに接続され、前記電源ラインに所定の電圧が供給されている場合に、電源端子に供給された電圧に相当する出力電圧を前記出力端子から出力するバッファ回路と、
を含む集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

開示の技術は、静電気保護回路および集積回路に関する。

【背景技術】

【0002】

静電気放電（ESD：Electrostatic Discharge）から半導体デバイスを保護する静電気保護回路に関し、例えば以下のような技術が知られている。

【0003】

すなわち、外部接続用パッドと接地線との間に挿入され、互いに直列に接続された第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、第１のゲート電位制御回路および第２のゲート電位制御回路を備える静電気放電保護回路が知られている。第１のゲート電位制御回路は、第１のＮＭＯＳトランジスタのゲートに接続され、容量素子を有し、通常動作時にそのゲートの電位を電源線と同電位に設定し、静電気サージ発生時にそのゲートの電位を実質的に接地レベルとする。第２のゲート電位制御回路は、第２のＮＭＯＳトランジスタのゲートに接続され、通常動作時にそのゲートの電位を接地レベルにする。

【0004】

また、入力線と内部ノードとの間に接続された第１のＭＯＳトランジスタと、第２の電源線と上記内部ノードの間に接続されると共にそのゲート電極が該第２の電源線に接続された第２のＭＯＳトランジスタとを、備えた半導体装置が知られている。この半導体装置は、更に第１の電源線と第１のＭＯＳトランジスタのゲート電極の間に設けられて第１のＭＯＳトランジスタが常時オン状態となる制御電圧を与える回路素子を有する。

【0005】

また、第１のＭＯＳトランジスタのソース及び第２のＭＯＳトランジスタのドレインが互いに接続された第１、第２のＭＯＳトランジスタを備えたスタック型ＭＯＳトランジスタ保護回路が知られている。このスタック型ＭＯＳトランジスタ保護回路は、カソードが第１のＭＯＳトランジスタのゲートに接続され、アノードが第１のトランジスタのドレインに接続されたダイオードをクランプ回路として有する。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００７−２１４４２０号公報

【特許文献2】特開２００２−１４１４６７号公報

【特許文献3】特開２００１−１６０６１５号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

トレラント回路は、トランジスタの標準的な動作電圧を超えた入力を回路的な工夫によって許容する回路である。例えば、５Ｖトレラント回路は、３．３Ｖまでの入力電圧を許容するトランジスタを用いて構成され、入力電圧として５Ｖを許容し得る回路構成を有する。

【0008】

トレラント回路を保護対象とする静電気保護回路は、自身もトレラント機能を備えている必要があることから、例えば、直列接続された２つのトランジスタを含んで構成され得る。２つのトランジスタのうち、高電位側のトランジスタは、外部端子に接続される。２つのトランジスタを直列接続することで、各トランジスタの許容電圧（例えば３．３Ｖ）を超える電圧（例えば５Ｖ）が外部端子に入力される場合でも、各トランジスタの各端子に印加される電圧を各トランジスタの許容電圧以下に抑えることが可能となる。

【0009】

直列接続された２つのトランジスタを含む静電気保護回路において、外部端子に印加されるＥＳＤサージに対する放電能力の向上させる手法として、ＥＳＤサージ印加に伴って上昇する高電位側のトランジスタのゲート電圧を保持することが有効である。しかしながらこの場合、通常動作時において外部端子に連続パルス信号（ＡＣ信号）が入力される場合にも高電位側のトランジスタのゲート電圧が上昇し、許容電圧を超えてしまうおそれがある。

【0010】

開示の技術は、トランジスタを含む静電気保護回路において、外部端子に印加されるＥＳＤサージに対する放電能力の向上を図りつつ、外部端子への連続パルス信号の入力に伴う該トランジスタの端子電圧の上昇を抑制することを目的とする。

【課題を解決するための手段】

【0011】

開示の技術に係る静電気保護回路は、外部端子に接続された第１のトランジスタと、前記第１のトランジスタに直列接続され且つ常時オフ状態とされる第２のトランジスタと、を含む。前記静電気保護回路は、電源ラインと前記第１のトランジスタのゲートとの間に接続され、ゲートが前記電源ラインに接続された第３のトランジスタと、前記電源ラインと前記第１のトランジスタのゲートとの間に接続され、ゲートが前記第１のトランジスタのゲートに接続された第４のトランジスタと、を含む。

【発明の効果】

【0012】

開示の技術は、静電気保護回路において、外部端子に印加されるＥＳＤサージに対する放電能力の向上を図りつつ、外部端子への連続パルス信号の入力に伴う高電位側のトランジスタのゲート電圧の上昇を抑制するという効果を奏する。

【図面の簡単な説明】

【0013】

【図1】開示の技術の実施形態に係る集積回路の構成を示す図である。

【図2】開示の技術の実施形態に係る静電気保護回路を構成するＮ−ＭＯＳトランジスタの断面図である。

【図3】開示の技術の第１の実施形態に係る静電気保護回路の詳細の構成を示す図である。

【図4A】第１の比較例に係る静電気保護回路の構成を示す図である。

【図4B】第２の比較例に係る静電気保護回路の構成を示す図である。

【図5】開示の技術の第２の実施形態に係る静電気保護回路の構成を示す図である。

【図6】開示の技術の実施形態に係るバッファ回路の構成の一例を示す図である。

【図7】シミュレーションにより取得された、連続パルス信号入力時におけるＶ_ＧＡＴＥ波形を示す図である。

【図8】シミュレーションにより取得された、連続パルス信号入力時におけるＶ_ＧＡＴＥ波形およびｂｕｆ＿ｏｕｔ波形を示す図である。

【図9】シミュレーションにより取得された、ＥＳＤサージ印加時におけるＶ_ＧＡＴＥ波形を示す図である。

【図10】シミュレーションにより取得された、ＥＳＤサージ印加時におけるＶ_ＧＡＴＥ波形およびｂｕｆ＿ｏｕｔ波形を示す図である。

【図11】開示の技術の第３の実施形態に係る静電気保護回路の構成を示す図である。

【図12】開示の技術の実施形態に係るＰ−ＭＯＳトランジスタの断面図である。

【図13】開示の技術の第３の実施形態に係るＰ−ＭＯＳトランジスタおよびＮ−ＭＯＳトランジスタの断面図である。

【図14】開示の技術の第１の実施形態に係る静電気保護回路におけるＮ−ＭＯＳトランジスタの断面図である。

【図15】開示の技術の第４の実施形態に係る静電気保護回路の構成を示す図である。

【発明を実施するための形態】

【0014】

以下、開示の技術の実施形態の一例を図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。

【0015】

[第１の実施形態]
図１は、開示の技術の実施形態に係る集積回路６０の構成を示す図である。集積回路６０は、静電気保護回路１０と、静電気保護回路１０によってＥＳＤサージから保護される被保護回路５０と、を含み、例えば、半導体チップ上に形成されている。

【0016】

被保護回路５０は、集積回路６０の本来的機能を発揮するべく構成されたトレラント機能を有する回路である。被保護回路５０は、一例として、電源ラインＶＤＥにソースが接続されたＰ−ＭＯＳトランジスタ５１と、Ｐ−ＭＯＳトランジスタ５１のドレインに抵抗素子５５を介してドレインが接続されたＮ−ＭＯＳトランジスタ５２を含む。被保護回路は、更にＮＭＯＳトランジスタ５２のソースにドレインが接続され、自身のソースが基準電圧ラインＶＳＳに接続されたＮ−ＭＯＳトランジスタ５３を含む。また、被保護回路５０は、Ｐ−ＭＯＳトランジスタ５１のＮウェル（図示せず）の電位を制御するウェル制御部５６を含む。Ｐ−ＭＯＳトランジスタ５１のドレインと抵抗素子５５との接続点は、抵抗素子５４を介して外部入力端子１３に接続されている。被保護回路５０は、外部入力端子１３に供給される入力電圧が、Ｐ−ＭＯＳトランジスタ５１、Ｎ−ＭＯＳトランジスタ５２および５３の許容電圧よりも大きい場合でも、これらのトランジスタの各端子間に印加される電圧が許容電圧を超えない構成となっている。なお、被保護回路５０の構成は、上記したものに限定されるものではない。

【0017】

静電気保護回路１０は、外部入力端子１３にＥＳＤサージが印加された場合に放電経路を形成し、サージ電流Ｉ_Ｓの被保護回路５０への流入を阻止する回路である。静電気保護回路１０は、外部入力端子１３に抵抗素子１４を介してドレインが接続されたＮ−ＭＯＳトランジスタ１１を含む。また、静電気保護回路１０は、Ｎ−ＭＯＳトランジスタ１１のソースにドレインが接続され、ソースが基準電圧ラインＶＳＳに接続されたＮ−ＭＯＳトランジスタ１２を含む。すなわち、Ｎ−ＭＯＳトランジスタ１１とＮ−ＭＯＳトランジスタ１２とは、外部入力端子１３と基準電圧ラインＶＳＳとの間で直列接続されている。

【0018】

Ｎ−ＭＯＳトランジスタ１１および１２のゲートは、ゲート制御部２０に接続されている。ゲート制御部２０は、電源ラインＶＤＥと基準電圧ラインＶＳＳとの間に接続され、Ｎ−ＭＯＳトランジスタ１１および１２のゲート電圧を制御する。なお、本実施形態に係る静電気保護回路１０において、Ｎ−ＭＯＳトランジスタ１２のゲートは、基準電圧ラインＶＳＳに接続されており（図３参照）、Ｎ−ＭＯＳトランジスタ１２は常時オフ状態とされている。

【0019】

図２は、静電気保護回路１０を構成するＮ−ＭＯＳトランジスタ１１および１２の断面図である。Ｎ−ＭＯＳトランジスタ１１は、ｐ型のｐウェル領域１５の表面に形成されたｎ型のドレイン領域１１Ｄおよびソース領域１１Ｓと、ドレイン領域１１Ｄとソース領域１１Ｓとの間に形成されたゲート電極１１Ｇと、を含む。同様に、Ｎ−ＭＯＳトランジスタ１２は、ｐウェル領域１５の表面に形成されたｎ型のドレイン領域１２Ｄおよびソース領域１２Ｓと、ドレイン領域１２Ｄとソース領域１２Ｓとの間に形成されたゲート電極１２Ｇと、を含む。Ｎ−ＭＯＳトランジスタ１１とＮ−ＭＯＳトランジスタ１２は、ウェル領域１５を共有している。Ｎ−ＭＯＳトランジスタ１１のソース領域１１ＳとＮ−ＭＯＳトランジスタ１２のドレイン領域１２Ｄは、共通のｎ型領域で形成されている。ｐウェル領域１５の表面には、Ｎ−ＭＯＳトランジスタ１２のソース領域１２Ｓとともに基準電圧ラインＶＳＳに接続されたｐ型のコンタクト領域１２Ｃが形成されている。

【0020】

静電気保護回路１０の外部入力端子１３にＥＳＤサージが印加されると、ドレイン領域１１Ｄ側の空欠層の内部の電界が大きくなり、ホールと電子のペアが発生する。ホールは基準電圧ラインＶＳＳに電気的に接続されたｐウェル領域１５に向かい、これに伴ってｐウェル領域１５の電位は上昇する。これにより、Ｎ−ＭＯＳトランジスタ１１のドレイン領域１１Ｄをコレクタとし、Ｎ−ＭＯＳトランジスタ１２のソース領域１２Ｓをエミッタとし、ｐウェル領域１５をベースとする寄生ｎｐｎトランジスタ１６がオンする。この現象は、スナップバックと称される。寄生ｎｐｎトランジスタ１６がオンすることにより、ＥＳＤサージ印加によるサージ電流Ｉ_Ｓは、外部入力端子１３からＮ−ＭＯＳトランジスタ１１および１２を経由して基準電圧ラインＶＳＳに向けて流れる。被保護回路５０に設けられた抵抗素子５４（図１参照）は、サージ電流Ｉ_Ｓの被保護回路５０への流入を阻止し、サージ電流Ｉ_Ｓの殆どは、静電気保護回路１０のＮ−ＭＯＳトランジスタ１１および１２を流れる。従って、被保護回路５０は、静電気保護回路１０によってＥＳＤサージから保護される。

【0021】

図３は、開示の技術の第１の実施形態に係る静電気保護回路１０の詳細の構成を示す図である。なお、図３において、被保護回路５０の図示は省略されている。静電気保護回路１０は、ゲート制御部２０として、２つのＮ−ＭＯＳトランジスタ２１および２２を含んでいる。Ｎ−ＭＯＳトランジスタ２１は、ドレインおよびゲートが電源ラインＶＤＥに接続され、ソースがＮ−ＭＯＳトランジスタ１１のゲートに接続されている。Ｎ−ＭＯＳトランジスタ２２は、ソースが電源ラインＶＤＥに接続され、ドレインおよびゲートがＮ−ＭＯＳトランジスタ１１のゲートに接続されている。すなわち、Ｎ−ＭＯＳトランジスタ２１および２２は、電源ラインＶＤＥとＮ−ＭＯＳトランジスタ１１のゲートとの間で、互いに逆向きとなるように並列接続されている。一方、Ｎ−ＭＯＳトランジスタ１２のゲートは、基準電圧ラインＶＳＳに接続され、Ｎ−ＭＯＳトランジスタ１２は、常時オフ状態とされている。

【0022】

静電気保護回路１０は、通常動作時において、基準電圧ラインＶＳＳと電源ラインＶＤＥとの間に所定の電圧（例えば３．３Ｖ）が印加される。これにより、Ｎ−ＭＯＳトランジスタ２１はオン状態となり、電源ラインＶＤＥの電圧（３．３Ｖ）がＮ−ＭＯＳトランジスタ１１のゲートに与えられる。より厳密には、Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥは、電源ラインＶＤＥの電圧（３．３Ｖ）からＮ−ＭＯＳトランジスタ２１の閾値電圧Ｖｔｈを差し引いた大きさとなる。これにより、Ｎ−ＭＯＳトランジスタ１１は、オン状態となる。一方、Ｎ−ＭＯＳトランジスタ１２は、オフ状態を維持する。このとき、Ｎ−ＭＯＳトランジスタ１１とＮ−ＭＯＳトランジスタ１２との接続点であるノードＡの電位は、Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥからＮ−ＭＯＳトランジスタ１１の閾値電圧Ｖｔｈを差し引いた大きさとなる。このように、基準電圧ラインＶＳＳと電源ラインＶＤＥとの間に所定の電圧が印加されるとノードＡの電位が基準電圧ラインＶＳＳの電位よりも高い電位に固定される。これにより、Ｎ−ＭＯＳトランジスタ１１および１２の許容電圧を超える電圧を、外部入力端子１３に入力することを許容するトレラント機能が発揮される。なお、Ｎ−ＭＯＳトランジスタ１２は、常時オフ状態とされているので、外部入力端子１３への入力電圧の印加に伴ってＮ−ＭＯＳトランジスタ１１および１２に過大な電流が流れることはない。

【0023】

ここで、図４Ａは、第１の比較例に係る静電気保護回路１００Ａの構成を示す図であり、図４Ｂは、第２の比較例に係る静電気保護回路１００Ｂの構成を示す図である。図４Ａおよび図４Ｂにおいて、開示の技術の第１の実施形態に係る静電気保護回路１０（図３参照）の構成要素と同一または対応する構成要素については、同一の参照符号を付与し、重複する説明は省略する。

【0024】

図４Ａに示すように、第１の比較例に係る静電気保護回路１００Ａは、Ｎ−ＭＯＳトランジスタ１１のゲートが電源ラインＶＤＥに直接接続されている点が、開示の技術の実施形態に係る静電気保護回路１０（図３参照）と異なる。静電気保護回路１００Ａは、通常動作時において、基準電圧ラインＶＳＳと電源ラインＶＤＥとの間に例えば所定の電圧（例えば３．３Ｖ）の電圧が印加される。これにより、Ｎ−ＭＯＳトランジスタ１１がオン状態となる一方、Ｎ−ＭＯＳトランジスタ１２はオフ状態を維持し、開示の技術の実施形態に係る静電気保護回路１０と同様、トレラント機能が発揮される。

【0025】

静電気保護回路１００Ａにおいて、外部入力端子１３にＥＳＤサージが印加されると、静電気保護回路１０と同様、Ｎ−ＭＯＳトランジスタ１１および１２の寄生ｎｐｎトランジスタがオン状態となり、Ｎ−ＭＯＳトランジスタ１１および１２にサージ電流が流れる（スナップバック）。ここで、ＥＳＤサージ印加時において、Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥを持ち上げて、Ｎ−ＭＯＳトランジスタ１１をオン状態に近づけることで、静電気保護回路の放電能力を高めることができる。しかしながら、ＥＳＤ印加時においては、基準電圧ラインＶＳＳと電源ラインＶＤＥとの間には電圧は供給されず、静電気保護回路１００Ａによれば、ＥＳＤサージ印加時におけるＮ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥは、ほぼ０Ｖである。すなわち、第１の比較例に係る静電気保護回路１００Ａにおいては、ＥＳＤサージ印加時にＮ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥを持ち上げて、ＥＳＤサージに対する放電能力を向上させることは困難である。

【0026】

ＥＳＤサージに対する放電能力を向上させるための構成として、図４Ｂに示す第２の比較例に係る静電気保護回路１００Ｂの構成が考えられる。静電気保護回路１００Ｂは、Ｎ−ＭＯＳトランジスタ１１のゲートと電源ラインＶＤＥとの間にダイオード３０を有する点が、第１の比較例に係る静電気保護回路１００Ａと異なる。ダイオード３０は、アノードが電源ラインＶＤＥに接続され、カソードがＮ−ＭＯＳトランジスタ１１のゲートに接続されている。静電気保護回路１００Ｂにおいて、外部入力端子１３にＥＳＤサージが印加されると、Ｎ−ＭＯＳトランジスタ１１のドレイン−ゲート間のＡＣカップリングにより、Ｎ−ＭＯＳトランジスタ１１のドレイン電圧の上昇に追随してゲート電圧Ｖ_ＧＡＴＥが上昇する。すなわち、外部入力端子１３にＥＳＤサージが印加されると、Ｎ−ＭＯＳトランジスタ１１のドレイン−ゲート間の寄生容量を介してＮ−ＭＯＳトランジスタ１１のゲートに電荷がチャージされ、Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥが上昇する。Ｎ−ＭＯＳトランジスタ１１のゲートにチャージされた電荷の電源ラインへの移動は、ダイオード３０によって阻止され、該電荷は、Ｎ−ＭＯＳトランジスタ１１のゲートに留まる。これにより、ＥＳＤサージ印加に伴って上昇したＮ−ＭＯＳトランジスタ１１のゲートの電圧Ｖ_ＧＡＴＥは、そのまま維持される。このように、静電気保護回路１００Ｂによれば、ＥＳＤサージ印加に伴って上昇したＮ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥが維持されるので、ＥＳＤサージに対する放電能力は、第１の比較例に係る静電気保護回路１００Ａよりも高くなる。

【0027】

しかしながら、第２の比較例に係る静電気保護回路１００Ｂによれば、通常動作時において、外部入力端子１３に連続パルス信号（ＡＣ信号）が入力される場合に新たな問題が発生する。すなわち、通常動作時において、外部入力端子１３に連続パルス信号（ＡＣ信号）が入力される場合には、ＥＳＤサージ印加時と同様、ドレイン−ゲート間のＡＣカップリングにより、Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥが上昇する。そして、上昇したＮ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥは、そのまま維持される。すなわち、第２の比較例に係る静電気保護回路１００Ｂによれば、通常動作時において、外部入力端子１３に連続パルス信号（ＡＣ信号）が入力された場合に、Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥが許容電圧を超えた状態が維持されるおそれがある。

【0028】

一方、第１の比較例に係る静電気保護回路１００Ａにおいては、通常動作時において、外部入力端子１３に連続パルス信号（ＡＣ信号）が入力された場合には、Ｎ−ＭＯＳトランジスタ１１のゲートにチャージされた電荷は電源ラインＶＤＥに放電される。従って、Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥは上昇せず、第２の比較例に係る静電気保護回路１００Ｂにおける上記の問題が発生することはない。しかしながら、第１の比較例に係る静電気保護回路１００Ａは、上記したように、ＥＳＤサージに対する放電能力が十分ではない。

【0029】

以下に、開示の技術の第１の実施形態に係る静電気保護回路１０において、外部入力端子１３にＥＳＤサージを印加した場合および連続パルス信号（ＡＣ信号）を入力した場合のそれぞれの動作について図３を参照しつつ説明する。なお、外部入力端子１３へのＥＳＤサージ印加時においては、基準電圧ラインＶＳＳと電源ラインＶＤＥとの間に電圧が印加されないものとする。

【0030】

静電気保護回路１０において、外部入力端子１３にＥＳＤサージが印加されると、Ｎ−ＭＯＳトランジスタ１１および１２の寄生ｎｐｎトランジスタがオン状態となり、Ｎ−ＭＯＳトランジスタ１１および１２にサージ電流が流れる（スナップバック）。また、外部入力端子１３へのＥＳＤサージの印加によってＮ−ＭＯＳトランジスタ１１のドレイン−ゲート間の寄生容量を介してＮ−ＭＯＳトランジスタ１１のゲートに電荷がチャージされ、Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥが上昇する。Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥが電源ラインＶＤＥの電圧よりも大きくなると、Ｎ−ＭＯＳトランジスタ２２がオン状態となり、Ｎ−ＭＯＳトランジスタ１１のゲートにチャージされた電荷が電源ラインＶＤＥに引き抜かれる。これにより、ＥＳＤサージ印加に伴って上昇したＮ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥは低下に転じるものの、Ｎ−ＭＯＳトランジスタ２２のオン抵抗によってゲート電圧Ｖ_ＧＡＴＥの低下は抑制され、一定レベルのゲート電圧Ｖ_ＧＡＴＥが確保される。このように、静電気保護回路１０によれば、ＥＳＤサージ印加時において、一定レベルのゲート電圧Ｖ_ＧＡＴＥが確保されるので、ＥＳＤサージに対する放電能力を第１の比較例に係る静電気保護回路１００Ａよりも高めることが可能である。

【0031】

一方、通常動作時において、静電気保護回路１０の外部入力端子１３に連続パルス信号（ＡＣ信号）が入力されると、ＥＳＤサージ印加時と同様、ドレイン−ゲート間のＡＣカップリングにより、Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥが上昇する。Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥが電源ラインＶＤＥの電圧よりも大きくなると、Ｎ−ＭＯＳトランジスタ２２がオン状態となり、Ｎ−ＭＯＳトランジスタ１１のゲートにチャージされた電荷が電源ラインＶＤＥに引き抜かれる。すなわち、Ｎ−ＭＯＳトランジスタ１１のゲートと電源ラインＶＤＥとの間に、Ｎ−ＭＯＳトランジスタ１１のゲートにチャージされた電荷の放電経路が形成される。これにより、外部入力端子１３への連続パルス信号（ＡＣ信号）の入力に伴って上昇したＮ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥは低下に転じることができる。従って、外部入力端子１３に連続パルス信号（ＡＣ信号）が入力された場合に、第２の比較例に係る静電気保護回路１００Ｂのように、Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥが許容電圧を超えた状態が維持されることを防止できる。

【0032】

以上のように、開示の技術の実施形態に係る静電気保護回路１０によれば、外部入力端子１３に印加されるＥＳＤサージに対する放電能力の向上を図りつつ外部入力端子１３への連続パルス信号の入力に伴うゲート電圧Ｖ_ＧＡＴＥの上昇を抑制することが可能となる。

【0033】

［第２の実施形態］
図５は、開示の技術の第２の実施形態に係る静電気保護回路１０Ａの構成を示す図である。図５において、第１の実施形態に係る静電気保護回路１０（図３参照）の構成要素と同一または対応する構成要素については、同一の参照符号を付与し、重複する説明は省略する。また、図５において、被保護回路５０（図１参照）の図示は省略されている。

【0034】

静電気保護回路１０Ａは、ゲート制御部２０において、バッファ回路２３を更に含む点が、第１の実施形態に係る静電気保護回路１０と異なる。バッファ回路２３は、電源ラインＶＤＥに接続された入力端子ｉと、Ｎ−ＭＯＳトランジスタ２２のゲートに接続された出力端子ｏと、を含む。バッファ回路２３は、更に、Ｎ−ＭＯＳトランジスタ１１のゲートに接続された正側電源端子ｖｐと、基準電圧ラインＶＳＳに接続された負側電源端子ｖｎと、を含む。

【0035】

バッファ回路２３は、正側電源端子ｖｐと負側電源端子ｖｎとの間に供給される電圧を電源電圧として動作する。バッファ回路２３は、電源ラインＶＤＥと基準電圧ラインＶＳＳとの間に所定の電圧（例えば３．３Ｖ）が供給されている場合（すなわち、入力端子ｉに所定の電圧が入力されている場合）に、正側電源端子ｖｐおよび負側電源端子ｖｎとの間に供給される電源電圧（すなわち、ゲート電圧Ｖ_ＧＡＴＥ）相当の出力電圧ｂｕｆ＿ｏｕｔを、出力端子ｏから出力する。一方、電源ラインＶＤＥと基準電圧ラインＶＳＳとの間に電圧が供給されていない場合（すなわち、バッファ回路２３の入力電圧が０Ｖの場合）には、バッファ回路２３の出力電圧ｂｕｆ＿ｏｕｔは、０Ｖとなる。

【0036】

図６は、バッファ回路２３の構成の一例を示す図である。図６に示すように、バッファ回路２３は、直列接続された２つのＣＭＯＳ（Complementary MOS）インバータ３１および３２を含んで構成されていてもよい。

【0037】

以下に、第２の実施形態に係る静電気保護回路１０Ａの動作について説明する。静電気保護回路１０Ａは、通常動作時において、基準電圧ラインＶＳＳと電源ラインＶＤＥとの間に例えば所定の電圧（例えば３．３Ｖ）の電圧が印加される。これにより、Ｎ−ＭＯＳトランジスタ１１がオン状態となる一方、Ｎ−ＭＯＳトランジスタ１２はオフ状態を維持する。これにより、第１の実施形態に係る静電気保護回路１０と同様、Ｎ−ＭＯＳトランジスタ１１および１２の許容電圧を超える大きさの電圧を、外部入力端子１３に入力することを許容するトレラント機能が発揮される。

【0038】

また、通常動作時において、バッファ回路２３は、Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥ相当の出力電圧ｂｕｆ＿ｏｕｔを出力端子ｏから出力し、これをＮ−ＭＯＳトランジスタ２２に供給する。従って、外部入力端子１３に連続パルス信号（ＡＣ信号）が入力された場合におけるＮ−ＭＯＳトランジスタ２２の動作は、第１の実施形態に係る静電気保護回路１０におけるＮ−ＭＯＳトランジスタ２２の動作と同様となる。すなわち、外部入力端子１３に連続パルス信号（ＡＣ信号）が入力され、Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥが上昇して電源ラインＶＤＥの電圧よりも大きくなると、Ｎ−ＭＯＳトランジスタ２２がオン状態となる。これにより、Ｎ−ＭＯＳトランジスタ１１のゲートにチャージされた電荷が電源ラインＶＤＥに引き抜かれ、Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥは低下に転じることができる。従って、第２の比較例に係る静電気保護回路１００Ｂのように、Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥが許容電圧を超えた状態が維持されることを防止できる。

【0039】

一方、静電気保護回路１０Ａにおいて、外部入力端子１３にＥＳＤサージが印加されると、Ｎ−ＭＯＳトランジスタ１１および１２の寄生ｎｐｎトランジスタがオン状態となり、Ｎ−ＭＯＳトランジスタ１１および１２にサージ電流が流れる（スナップバック）。また、外部入力端子１３へのＥＳＤサージの印加によってＮ−ＭＯＳトランジスタ１１のドレイン−ゲート間の寄生容量を介してＮ−ＭＯＳトランジスタ１１のゲートに電荷がチャージされ、Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥが上昇する。

【0040】

ＥＳＤサージ印加時には、基準電圧ラインＶＳＳと電源ラインＶＤＥとの間に電圧が印加されないので、バッファ回路２３の出力電圧ｂｕｆ＿ｏｕｔは、０Ｖに維持され、Ｎ−ＭＯＳトランジスタ２２は、オフ状態を維持する。その結果、外部入力端子１３へのＥＳＤサージの印加に伴って上昇したＮ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥは、下降することなく維持される。従って、第２の比較例に係る静電気保護回路１０Ａによれば、ＥＳＤサージ印加時におけるＮ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥのレベルを、第１の実施形態に係る静電気保護回路１０よりも高くすることができる。つまり、第２の比較例に係る静電気保護回路１０Ａによれば、ＥＳＤサージに対する放電能力を第１の実施形態に係る静電気保護回路１０よりも向上させることが可能となる。

【0041】

外部入力端子１３に印加されるＥＳＤサージに対する放電能力の向上を図りつつ、外部入力端子１３への連続パルス信号の入力に伴うゲート電圧Ｖ_ＧＡＴＥの上昇を抑制することが可能となる。また、静電気保護回路１０Ａによれば、ＥＳＤサージに対する放電能力を第１の実施形態に係る静電気保護回路１０よりも向上させることが可能となる。

【0042】

図７は、開示の技術の第１、第２の実施形態に係る静電気保護回路１０、１０Ａおよび第２の比較例に係る静電気保護回路１００Ｂについて、シミュレーションにより取得された、連続パルス信号（ＡＣ信号）入力時におけるＶ_ＧＡＴＥ波形（Ｎ−ＭＯＳトランジスタ１１のゲート電圧波形）を示す図である。このシミュレーションでは、基準電圧ラインＶＳＳと電源ラインＶＤＥとの間に３．６Ｖ印加し、外部入力端子１３に５．５Ｖの連続パルス信号（ＡＣ信号）を入力した。

【0043】

図７に示すように、第２の比較例に係る静電気保護回路１００Ｂでは、外部入力端子１３への連続パルス信号（ＡＣ信号）の入力に追随するように、Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥが上昇する。静電気保護回路１００Ｂでは、上昇したＮ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥは、入力信号が下降しない限り、下降することなく維持されている。これは、Ｎ−ＭＯＳトランジスタ１１のゲートにチャージされた電荷の移動がダイオード３０（図４Ｂ参照）によって阻止されるためである。

【0044】

一方、開示の技術の第１および第２の実施形態に係る静電気保護回路１０および１０Ａでは、外部入力端子１３への連続パルス信号（ＡＣ信号）の入力に伴って上昇したＮ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥは、直ちに下降に転じている。これは、Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥが電源ラインＶＤＥの電圧よりも高くなると、Ｎ−ＭＯＳトランジスタ２２がオン状態となり、Ｎ−ＭＯＳトランジスタ１１のゲートにチャージされた電荷が、電源ラインＶＤＥに引き抜かれるためである。このように、開示の技術の第１および第２の実施形態に係る静電気保護回路１０および１０Ａによれば、外部入力端子１３への連続パルス信号（ＡＣ信号）の入力に伴うＮ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥの上昇を抑制することができる。従って、Ｎ−ＭＯＳトランジスタ１１に許容電圧を超える電圧の印加を防止することができる。

【0045】

図８は、開示の技術の第２の実施形態に係る静電気保護回路１０Ａについてシミュレーションにより取得された、連続パルス信号（ＡＣ信号）入力時におけるＶ_ＧＡＴＥ波形およびｂｕｆ＿ｏｕｔ波形（バッファ回路２３の出力電圧波形）を示す図である。なお、Ｖ_ＧＡＴＥ波形および入力波形（外部入力端子１３に入力された連続パルス信号（ＡＣ信号）波形）については、図７に示したものと同一である。図８に示すように、ｂｕｆ＿ｏｕｔ波形はＶ_ＧＡＴＥ波形と略一致し、バッファ回路２３が想定どおりの動作となっている。

【0046】

図９は、開示の技術の第１、第２の実施形態に係る静電気保護回路１０、１０Ａおよび第２の比較例に係る静電気保護回路１００Ｂについて、シミュレーションにより取得された、ＥＳＤサージ印加時におけるＶ_ＧＡＴＥ波形を示す図である。このシミュレーションでは、基準電圧ラインＶＳＳおよび電源ラインＶＤＥの電圧を０Ｖとし、ＥＳＤサージを模擬した５．５Ｖのパルス電圧を外部入力端子１３に入力した。

【0047】

図９に示すように、開示の技術の第１の実施形態に係る静電気保護回路１０では、ＥＳＤサージの印加に伴って上昇したＮ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥは、徐々に減少していくものの、一定の電圧が確保されている。これは、Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥが電源ラインＶＤＥの電圧よりも高くなることによってオン状態となったＮ−ＭＯＳトランジスタ２２のオン抵抗によるものである。このように、ＥＳＤサージ印加時において、一定レベルのゲート電圧Ｖ_ＧＡＴＥが確保されることにより、ＥＳＤサージに対する放電能力が向上する。

【0048】

開示の技術の第２の実施形態に係る静電気保護回路１０Ａでは、ＥＳＤサージの印加に伴って上昇したＮ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥは、第２の比較例に係る静電気保護回路１００Ｂと同様、下降することなく維持されている。これは、ＥＳＤサージ印加時においては、バッファ回路２３の出力電圧ｂｕｆ＿ｏｕｔが０Ｖとなり、Ｎ−ＭＯＳトランジスタ２２がオフ状態に維持され、Ｎ−ＭＯＳトランジスタ１１のゲートにチャージされた電荷の移動が阻止されるためである。このように、ＥＳＤサージ印加に伴って上昇したＮ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥが下降することなく維持されるので、ＥＳＤサージに対する放電能力は、第１の実施形態に係る静電気保護回路１０よりも高くなる。

【0049】

図１０は、開示の技術の第２の実施形態に係る静電気保護回路１０Ａについてシミュレーションにより取得された、ＥＳＤサージ印加時におけるＶ_ＧＡＴＥ波形およびｂｕｆ＿ｏｕｔ波形を示す図である。なお、Ｖ_ＧＡＴＥ波形および入力波形（外部入力端子１３に入力されたＥＳＤサージを想定した電圧波形）については、図９に示したものと同一である。図１０に示すように、ｂｕｆ＿ｏｕｔ波形は、ＥＳＤサージ印加時に一瞬立ち上がるものの直ちに０Ｖに収束している。これにより、ＥＳＤサージ印加時において、バッファ回路２３の出力電圧ｂｕｆ＿ｏｕｔをゲート入力とするＮ−ＭＯＳトランジスタ２２のオフ状態が維持される。

【0050】

［第３の実施形態］
図１１は、開示の技術の第３の実施形態に係る静電気保護回路１０Ｂの構成を示す図である。図１１において、第１の実施形態に係る静電気保護回路１０（図３参照）の構成要素と同一または対応する構成要素については、同一の参照符号を付与し、重複する説明は省略する。また、図１１において、被保護回路５０（図１参照）の図示は省略されている。第３の実施形態に係る静電気保護回路１０Ｂは、電源ラインＶＤＥとＮ−ＭＯＳトランジスタ２１および２２との間に、Ｐ−ＭＯＳトランジスタ２４を更に含む点が、第１の実施形態に係る静電気保護回路１０と異なる。すなわち、Ｐ−ＭＯＳトランジスタ２４のソースは電源ラインＶＤＥに接続され、ドレインおよびゲートはＮ−ＭＯＳトランジスタ２１のドレインおよびＮ−ＭＯＳトランジスタ２２のソースに接続されている。

【0051】

静電気保護回路１０Ｂは、通常動作時において、基準電圧ラインＶＳＳと電源ラインＶＤＥとの間に所定の電圧（例えば３．３Ｖ）が印加される。これにより、Ｐ−ＭＯＳトランジスタ２４およびＮ−ＭＯＳトランジスタ２１はともにオン状態となり、電源ラインＶＤＥの電圧（３．３Ｖ）が、Ｐ−ＭＯＳトランジスタ２４およびＮ−ＭＯＳトランジスタ２１を介してＮ−ＭＯＳトランジスタ１１のゲートに与えられる。より厳密には、Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥは、電源ラインＶＤＥの電圧（３．３Ｖ）からＮ−ＭＯＳトランジスタ２１の閾値電圧Ｖｔｈを差し引いた大きさとなる。従って、Ｎ−ＭＯＳトランジスタ１１は、オン状態となる。一方、Ｎ−ＭＯＳトランジスタ１２は、オフ状態を維持する。これにより、第１の実施形態に係る静電気保護回路１０と同様、Ｎ−ＭＯＳトランジスタ１１および１２の許容電圧を超える大きさの電圧を、外部入力端子１３に入力することを許容するトレラント機能が発揮される。

【0052】

静電気保護回路１０Ｂは、通常動作時において、外部入力端子１３に連続パルス信号（ＡＣ信号）が入力されると、Ｎ−ＭＯＳトランジスタ１１のゲートに電荷がチャージされ、Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥが上昇する。Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥが電源ラインＶＤＥの電圧よりも大きくなると、Ｎ−ＭＯＳトランジスタ２２およびＰ−ＭＯＳトランジスタ２４の寄生ダイオード２５がオン状態となる。これにより、Ｎ−ＭＯＳトランジスタ１１のゲートと電源ラインＶＤＥとの間に、Ｎ−ＭＯＳトランジスタ１１のゲートにチャージされた電荷の放電経路が形成される。

【0053】

図１２は、Ｐ−ＭＯＳトランジスタ２４の断面図である。Ｐ−ＭＯＳトランジスタ２４は、ｎ型のｎウェル領域２６の表面に形成されたｐ型のドレイン領域２４Ｄおよびソース領域２４Ｓと、ドレイン領域２４Ｄとソース領域２４Ｓとの間に形成されたゲート電極２４Ｇと、を含む。また、Ｐ−ＭＯＳトランジスタ２４は、ｎウェル領域２６の表面に形成され、ソース領域２４Ｓとともに電源ラインＶＤＥに接続されたｎ型のコンタクト領域２４Ｃを含む。また、Ｐ−ＭＯＳトランジスタ２４は、ドレイン領域２４Ｄをアノードとし、ｎ−ウェル領域２６をカソードとして含む寄生ダイオード２５を有する。

【0054】

寄生ダイオード２５は、Ｎ−ＭＯＳとトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥが電源ラインＶＤＥの電圧よりも大きくなると、Ｎ−ＭＯＳトランジスタ２２とともにオン状態となる。これにより、Ｎ−ＭＯＳトランジスタ１１のゲートにチャージされた電荷が電源ラインＶＤＥに引き抜かれ、外部入力端子１３への連続パルス信号（ＡＣ信号）の入力に伴って上昇したＮ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥは低下に転じることができる。従って、外部入力端子１３に連続パルス信号（ＡＣ信号）が入力された場合に、第２の比較例に係る静電気保護回路１００Ｂのように、Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥが許容電圧を超えた状態が維持されることを防止できる。

【0055】

静電気保護回路１０Ｂにおいて、外部入力端子１３にＥＳＤサージが印加されると、Ｎ−ＭＯＳトランジスタ１１および１２の寄生ｎｐｎトランジスタがオン状態となり、Ｎ−ＭＯＳトランジスタ１１および１２にサージ電流が流れる（スナップバック）。また、外部入力端子１３へのＥＳＤサージの印加によってＮ−ＭＯＳトランジスタ１１のドレイン−ゲート間の寄生容量を介してＮ−ＭＯＳトランジスタ１１のゲートに電荷がチャージされ、Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥが上昇する。Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥが電源ラインＶＤＥの電圧よりも大きくなると、Ｎ−ＭＯＳトランジスタ２２およびＰ−ＭＯＳトランジスタ２４の寄生ダイオード２５がオン状態となる。これにより、ＥＳＤサージ印加に伴って上昇したＮ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥは低下に転じるものの、Ｎ−ＭＯＳトランジスタ２２および寄生ダイオード２５のオン抵抗によってゲート電圧Ｖ_ＧＡＴＥの低下は抑制される。従って、ＥＳＤサージ印加時において、一定レベルのゲート電圧Ｖ_ＧＡＴＥを確保することができ、ＥＳＤサージに対する放電能力を高めることができる。

【0056】

第３の実施形態に係る静電気保護回路１０Ｂによれば、ＥＳＤサージ印加に伴ってＮ−ＭＯＳトランジスタ１１のゲートにチャージされた電荷は、Ｎ−ＭＯＳトランジスタ２２および寄生ダイオード２５の２段の素子を介して電源ラインＶＤＥに放電される。これにより、ＥＳＤサージ印加時においてＮ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥの低下を抑制する効果を、第１の実施形態に係る静電気放電回路１０よりも高めることができる。すなわち、第３の実施形態に係る静電気放電回路１０Ｂによれば、ＥＳＤサージに対する放電能力を第１の実施形態に係る静電気放電回路１０よりも高めることが可能である。

【0057】

また、静電気保護回路１０Ｂによれば、Ｐ−ＭＯＳトランジスタ２４が追加されたことにより、基準電圧ラインＶＳＳと電源ラインＶＤＥとの間に印加されるＥＳＤサージに対する耐性を、第１の実施形態に係る静電気保護回路１０よりも高めることができる。以下にその理由を説明する。

【0058】

図１３は、Ｐ−ＭＯＳトランジスタ２４およびＮ−ＭＯＳトランジスタ２１の断面図である。Ｐ−ＭＯＳトランジスタ２４の断面構造は、先に説明したとおりである。Ｎ−ＭＯＳトランジスタ２１は、ｐ型のｐウェル領域２７の表面に形成されたｎ型のドレイン領域２１Ｄおよびソース領域２１Ｓと、ドレイン領域２１Ｄとソース領域２１Ｓとの間に形成されたゲート電極２１Ｇと、を含む。ｐウェル領域２７の表面には、基準電圧ラインＶＳＳに接続されたｐ型のコンタクト領域２２Ｃが形成されている。ｐウェル領域２７は、ｎウェル領域２６に接している。また、電源ラインＶＤＥと基準電圧ラインＶＳＳとの間には、静電気保護用のダイオード４０が接続されているものとする。

【0059】

第３の実施形態に係る静電気保護回路１０Ｂにおいて、サージ電流Ｉ_Ｓの方向が基準電圧ラインＶＳＳから電源ラインＶＤＥに向かう方向となるＥＳＤサージを、基準電圧ラインＶＳＳと電源ラインＶＤＥとの間に印加した場合について考える。この場合、サイズの大きい（すなわち抵抗の小さい）静電気保護用のダイオード４０と、ｐウェル領域２７およびｎウェル領域２６によって形成される寄生ダイオード４１とによってＥＳＤサージに対するメインの放電経路（図１３において太い矢印で示す）が形成される。また、ｐウェル領域２７とドレイン領域２１Ｄとによって形成される寄生ダイオード４２およびドレイン領域２４Ｄとｎウェル領域２６とによって形成される寄生ダイオード４３も放電経路（図１３において細い矢印で示す）を形成する。しかしながら、寄生ダイオード４２および４３は直列接続されており、メインの放電経路よりも抵抗が大きいため、寄生ダイオード４２および４３に流れるサージ電流Ｉ_Ｓは抑制される。

【0060】

なお、図１３において、Ｎ−ＭＯＳトランジスタ２１をＮ−ＭＯＳトランジスタ２２に置換することも可能である。すなわち、Ｎ−ＭＯＳトランジスタ２２は、寄生ダイオード４３に直列に接続された寄生ダイオードを有する。このＮ−ＭＯＳトランジスタ２２の寄生ダイオードと、Ｐ−ＭＯＳトランジスタ２４の寄生ダイオード４３との直列接続によってＥＳＤサージに対する放電経路が形成される。この放電経路は、メインの放電経路よりも抵抗が大きいため、Ｎ−ＭＯＳトランジスタ２２の寄生ダイオードおよびＰ−ＭＯＳトランジスタ２３の寄生ダイオード４３に流れるサージ電流は抑制される。

【0061】

一方、図１４は、第１の実施形態に係る静電気保護回路１０におけるＮ−ＭＯＳトランジスタ２１の断面図である。第１の実施形態に係る静電気保護回路１０では、Ｎ−ＭＯＳトランジスタ２１のドレイン領域２１Ｄは、電源ラインＶＤＥに直接接続されている。また、電源ラインＶＤＥと基準電圧ラインＶＳＳとの間には、静電気保護用のダイオード４０が接続されているものとする。

【0062】

第１の実施形態に係る静電気保護回路１０において、サージ電流Ｉ_Ｓの方向が基準電圧ラインＶＳＳから電源ラインＶＤＥに向かう方向となるＥＳＤサージを、基準電圧ラインＶＳＳと電源ラインＶＤＥとの間に印加した場合について考える。第１の実施形態に係る静電気保護回路１０では、Ｎ−ＭＯＳトランジスタ２１のｐウェル領域２７とドレイン領域２１Ｄとによって形成される寄生ダイオード４２が、静電気保護用のダイオード４０と並列接続される。このため、静電気保護用のダイオード４０のみならず、寄生ダイオード４２にもサージ電流Ｉ_Ｓが流れる。第１の実施形態に係る静電気保護回路１０では、寄生ダイオード４２に流れるサージ電流Ｉ_Ｓを抑制し得る構成を有していないので、過大なサージ電流Ｉ_ＳによってＮ−ＭＯＳトランジスタ２１が破壊に至るリスクがある。

【0063】

なお、図１４において、Ｎ−ＭＯＳトランジスタ２１をＮ−ＭＯＳトランジスタ２２に置換することも可能である。すなわち、基準電圧ラインＶＳＳと電源ラインＶＤＥとの間に印加されるＥＳＤサージによってＮ−ＭＯＳトランジスタ２２も破壊に至るリスクがある。

【0064】

一方、第３の実施形態に係る静電気保護回路１０Ｂでは、電源ラインＶＤＥとＮ−ＭＯＳトランジスタ２１、２２との間に挿入されたＰ−ＭＯＳトランジスタ２４によって、Ｎ−ＭＯＳトランジスタ２１、２２の寄生ダイオードに流れるサージ電流Ｉ_Ｓが抑制される。従って、基準電圧ラインＶＳＳと電源ラインＶＤＥとの間に印加されるＥＳＤサージによってＮ−ＭＯＳトランジスタ２１および２２が破壊に至るリスクは第１の実施形態に係る静電気保護回路１０よりも小さい。すなわち、第３の実施形態に係る静電気保護回路１０Ｂによれば、基準電圧ラインＶＳＳと電源ラインＶＤＥとの間に印加されるＥＳＤサージに対する耐性を、第１の実施形態に係る静電気保護回路１０よりも高めることができる。

【0065】

［第４の実施形態］
図１５は、開示の技術の第４の実施形態に係る静電気保護回路１０Ｃの構成を示す図である。図１５において、第２の実施形態に係る静電気保護回路１０Ａ（図５参照）の構成要素と同一または対応する構成要素については、同一の参照符号を付与し、重複する説明は省略する。また、図１５において、被保護回路５０（図１参照）の図示は省略されている。第４の実施形態に係る静電気保護回路１０Ｃは、電源ラインＶＤＥとＮ−ＭＯＳトランジスタ２１および２２との間に、Ｐ−ＭＯＳトランジスタ２４を更に含む点が、第２の実施形態に係る静電気保護回路１０Ａと異なる。すなわち、Ｐ−ＭＯＳトランジスタ２４のソースは電源ラインＶＤＥに接続され、ドレインおよびゲートはＮ−ＭＯＳトランジスタ２１のドレインおよびＮ−ＭＯＳトランジスタ２２のソースに接続されている。

【0066】

静電気保護回路１０Ｃは、通常動作時において、基準電圧ラインＶＳＳと電源ラインＶＤＥとの間に所定の電圧（例えば３．３Ｖ）が印加される。これにより、Ｐ−ＭＯＳトランジスタ２４およびＮ−ＭＯＳトランジスタ２１はともにオン状態となり、電源ラインＶＤＥの電圧（３．３Ｖ）が、Ｐ−ＭＯＳトランジスタ２４およびＮ−ＭＯＳトランジスタ２１を介してＮ−ＭＯＳトランジスタ１１のゲートに与えられる。より厳密には、Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥは、電源ラインＶＤＥの電圧（３．３Ｖ）からＮ−ＭＯＳトランジスタ２１の閾値電圧Ｖｔｈを差し引いた大きさとなる。従って、Ｎ−ＭＯＳトランジスタ１１は、オン状態となる。一方、Ｎ−ＭＯＳトランジスタ１２は、オフ状態を維持する。これにより、第１の実施形態に係る静電気保護回路１０と同様、Ｎ−ＭＯＳトランジスタ１１および１２の許容電圧を超える大きさの電圧を、外部入力端子１３に入力することを許容するトレラント機能が発揮される。

【0067】

静電気保護回路１０Ｃは、通常動作時において、外部入力端子１３に連続パルス信号（ＡＣ信号）が入力されると、Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥが上昇する。Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥが電源ラインＶＤＥの電圧よりも大きくなると、Ｎ−ＭＯＳトランジスタ２２およびＰ−ＭＯＳトランジスタ２４の寄生ダイオード２５がオン状態となる。これにより、Ｎ−ＭＯＳトランジスタ１１のゲートと電源ラインＶＤＥとの間に、Ｎ−ＭＯＳトランジスタ１１のゲートにチャージされた電荷の放電経路が形成される。従って、外部入力端子１３への連続パルス信号（ＡＣ信号）の入力に伴って上昇したＮ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥは低下に転じることができる。従って、外部入力端子１３に連続パルス信号（ＡＣ信号）が入力された場合に、第２の比較例に係る静電気保護回路１００Ｂのように、Ｎ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥが許容電圧を超えた状態が維持されることを防止できる。

【0068】

静電気保護回路１０Ｃにおいて、外部入力端子１３にＥＳＤサージが印加された場合の動作は、第２の実施形態に係る静電気放電回路１０Ａと同様である。すなわち、ＥＳＤサージ印加時においてＮ−ＭＯＳトランジスタ２２はオフ状態に維持され、外部入力端子１３へのＥＳＤサージの印加に伴って上昇したＮ−ＭＯＳトランジスタ１１のゲート電圧Ｖ_ＧＡＴＥは、下降することなく維持される。これにより、ＥＳＤサージに対する放電能力を第１の実施形態に係る静電気保護回路１０よりも向上させることが可能となる。

【0069】

静電気保護回路１０Ｃによれば、静電気保護回路１０Ｂと同様、Ｐ−ＭＯＳトランジスタ２４の挿入によって、ＶＳＳ−ＶＤＥ間のＥＳＤサージ印加時におけるＮ−ＭＯＳトランジスタ２１、２２の寄生ダイオードに流れるサージ電流が抑制される。従って、基準電圧ラインＶＳＳと電源ラインＶＤＥとの間に印加されるＥＳＤサージに対する耐性を第２の実施形態に係る静電気保護回路１０Ａよりも高めることができる。

【0070】

なお、静電気保護回路１０、１０Ａ、１０Ｂ、１０Ｃは開示の技術の静電気保護回路に対応する。集積回路６０は開示の技術の集積回路に対応する。被保護回路５０は開示の技術の被保護回路に対応する。Ｎ−ＭＯＳトランジスタ１１は開示の技術の第１のトランジスタに対応し、Ｎ−ＭＯＳトランジスタ１２は、開示の技術の第２のトランジスタに対応する。Ｎ−ＭＯＳトランジスタ２１は開示の技術の第３のトランジスタに対応し、Ｎ−ＭＯＳトランジスタ１２２は開示の技術の第４のトランジスタに対応する。Ｐ−ＭＯＳトランジスタ２４は開示の技術の第５のトランジスタに対応する。外部入力端子１３は開示の技術の外部端子に対応する。電源ラインＶＤＥは開示の技術の電源ラインに対応する。バッファ回路２３は開示の技術のバッファ回路に対応する。

【0071】

以上の第１乃至第４の実施形態に関し、更に以下の付記を開示する。

【0072】

（付記１）
外部端子に接続された第１のトランジスタと、
前記第１のトランジスタに直列接続され且つ常時オフ状態とされる第２のトランジスタと、
電源ラインと前記第１のトランジスタのゲートとの間に接続された第３のトランジスタと、
前記電源ラインと前記第１のトランジスタのゲートとの間に前記第３のトランジスタと逆向きに接続された第４のトランジスタと、
を含む静電気保護回路。

【0073】

（付記２）
前記第３のトランジスタは、前記電源ラインに所定の電圧が供給されている場合にオン状態となり前記電源ラインの電圧を前記第１のトランジスタのゲートに与え、
前記第４のトランジスタは、オン状態となることにより、前記第１のトランジスタのゲートから前記電源ラインに電荷を引き抜く
付記１に記載の静電気保護回路。

【0074】

（付記３）
前記第４のトランジスタは、前記第１のトランジスタのゲート電圧が前記電源ラインの電圧よりも高い場合にオン状態となる
付記１または付記２に記載の静電気保護回路。

【0075】

（付記４）
入力端子が前記電源ラインに接続され、前記電源ラインに所定の電圧が供給されている場合に、電源端子に供給された電圧に相当する出力電圧を出力端子から出力するバッファ回路を更に含み、
前記第４のトランジスタは、前記バッファ回路の出力電圧に応じてオン状態となる
付記１または付記２に記載の静電気保護回路。

【0076】

（付記５）
前記電源ラインと前記第３のトランジスタおよび前記第４のトランジスタとの間に接続され、前記電源ラインに所定の電圧が供給されている場合に前記第３のトランジスタとともにオン状態となり前記第３のトランジスタを介して前記電源ラインの電圧を前記第１のトランジスタのゲートに与えるトランジスタであって、前記第３のトランジスタおよび前記第４のトランジスタに接続されたアノードと前記電源ラインに接続されたカソードとを含む寄生ダイオードを有する第５のトランジスタを更に含む
付記１から付記４のいずれか１つに記載の静電気保護回路。

【0077】

（付記６）
前記第３のトランジスタは、前記電源ラインに接続されたドレインおよびゲートと、前記第１のトランジスタのゲートに接続されたソースと、を有するＮ−ＭＯＳトランジスタであり、
前記第４のトランジスタは、前記電源ラインに接続されたソースと、前記第１のトランジスタのゲートに接続されたドレインおよびゲートと、を有するＮ−ＭＯＳトランジスタである
付記３に記載の静電気保護回路。

【0078】

（付記７）
前記第３のトランジスタは、前記電源ラインに接続されたドレインおよびゲートと、前記第１のトランジスタのゲートに接続されたソースと、を有するＮ−ＭＯＳトランジスタであり、
前記第４のトランジスタは、前記電源ラインに接続されたソースと、前記第１のトランジスタのゲートに接続されたドレインと、前記バッファ回路の出力端子に接続されたゲートと、を有するＮ−ＭＯＳトランジスタである
付記４に記載の静電気保護回路。

【0079】

（付記８）
前記電源ラインに接続されたソースと、前記第３のトランジスタおよび前記第４のトランジスタに接続されたドレインおよびゲートと、前記第３のトランジスタおよび前記第４のトランジスタに接続されたアノードおよび前記電源ラインに接続されたカソードを含む寄生ダイオードと、を有するＰ−ＭＯＳトランジスタである第５のトランジスタを更に含み、
前記第３のトランジスタは、前記電源ラインに接続されたゲートと、前記第５のトランジスタのドレインおよびゲートに接続されたドレインと、前記第１のトランジスタのゲートに接続されたソースと、を有するＮ−ＭＯＳトランジスタであり、
前記第４のトランジスタは、前記第５のトランジスタのドレインおよびゲートに接続されたソースと、前記第１のトランジスタのゲートに接続されたドレインおよびゲートと、を有するＮ−ＭＯＳトランジスタである
付記３に記載の静電気保護回路。

【0080】

（付記９）
前記電源ラインに接続されたソースと、前記第３のトランジスタおよび前記第４のトランジスタに接続されたドレインおよびゲートと、前記第３のトランジスタおよび前記第４のトランジスタに接続されたアノードおよび前記電源ラインに接続されたカソードを含む寄生ダイオードと、有するＰ−ＭＯＳトランジスタである第５のトランジスタを更に含み、
前記第３のトランジスタは、前記電源ラインに接続されたゲートと、前記第５のトランジスタのドレインおよびゲートに接続されたドレインと、前記第１のトランジスタのゲートに接続されたソースと、を有するＮ−ＭＯＳトランジスタであり、
前記第４のトランジスタは、前記第５のトランジスタのドレインおよびゲートに接続されたソースと、前記第１のトランジスタのゲートに接続されたドレインと、前記バッファ回路の出力端子に接続されたゲートと、を有するＮ−ＭＯＳトランジスタである
付記４に記載の静電気保護回路。

【0081】

（付記１０）
前記寄生ダイオードの前記アノードは前記第５のトランジスタのドレイン領域を含んで構成され、前記寄生ダイオードの前記カソードは前記第５のトランジスタのウェル領域を含んで構成されている
付記８または付記９に記載の静電気保護回路。

【0082】

（付記１１）
前記バッファ回路の電源端子は、前記第１のトランジスタのゲートに接続されている
付記４に記載の静電気保護回路。

【0083】

（付記１２）
静電気保護回路と、前記静電気保護回路によって外部端子に印加される静電気から保護される被保護回路と、を含む集積回路であって、
前記静電気保護回路は、
前記外部端子に接続された第１のトランジスタと、
前記第１のトランジスタに直列接続され且つ常時オフ状態とされる第２のトランジスタと、
電源ラインと前記第１のトランジスタのゲートとの間に接続された第３のトランジスタと、
前記電源ラインと前記第１のトランジスタのゲートとの間に前記第３のトランジスタと逆向きに接続された第４のトランジスタと、
を含む集積回路。

【0084】

（付記１３）
前記第３のトランジスタは、前記電源ラインに所定の電圧が供給されている場合にオン状態となり前記電源ラインの電圧を前記第１のトランジスタのゲートに与え、
前記第４のトランジスタは、オン状態となることにより、前記第１のトランジスタのゲートから前記電源ラインに電荷を引き抜く
付記１２に記載の集積回路。

【0085】

（付記１４）
前記第４のトランジスタは、前記第１のトランジスタのゲート電圧が前記電源ラインの電圧よりも高い場合にオン状態となる
付記１２または付記１３に記載の集積回路。

【0086】

（付記１５）
入力端子が前記電源ラインに接続され、前記電源ラインに所定の電圧が供給されている場合に、電源端子に供給された電圧に相当する出力電圧を出力端子から出力するバッファ回路を更に含み、
前記第４のトランジスタは、前記バッファ回路の出力電圧に応じてオン状態となる
付記１２または付記１３に記載の集積回路。

【0087】

（付記１６）
前記電源ラインと前記第３のトランジスタおよび前記第４のトランジスタとの間に接続され、前記電源ラインに所定の電圧が供給されている場合に前記第３のトランジスタとともにオン状態となり前記第３のトランジスタを介して前記電源ラインの電圧を前記第１のトランジスタのゲートに与えるトランジスタであって、前記第３のトランジスタおよび前記第４のトランジスタに接続されたアノードと前記電源ラインに接続されたカソードとを含む寄生ダイオードを有する第５のトランジスタを更に含む
付記１２から付記１５のいずれか１つに記載の集積回路。

【0088】

（付記１７）
前記第３のトランジスタは、前記電源ラインに接続されたドレインおよびゲートと、前記第１のトランジスタのゲートに接続されたソースと、を有するＮ−ＭＯＳトランジスタであり、
前記第４のトランジスタは、前記電源ラインに接続されたソースと、前記第１のトランジスタのゲートに接続されたドレインおよびゲートと、を有するＮ−ＭＯＳトランジスタである
付記１４に記載の集積回路。

【0089】

（付記１８）
前記第３のトランジスタは、前記電源ラインに接続されたドレインおよびゲートと、前記第１のトランジスタのゲートに接続されたソースと、を有するＮ−ＭＯＳトランジスタであり、
前記第４のトランジスタは、前記電源ラインに接続されたソースと、前記第１のトランジスタのゲートに接続されたドレインと、前記バッファ回路の出力端子に接続されたゲートと、を有するＮ−ＭＯＳトランジスタである
付記１５に記載の集積回路。

【0090】

（付記１９）
前記電源ラインに接続されたソースと、前記第３のトランジスタおよび前記第４のトランジスタに接続されたドレインおよびゲートと、前記第３のトランジスタおよび前記第４のトランジスタに接続されたアノードおよび前記電源ラインに接続されたカソードを含む寄生ダイオードと、を有するＰ−ＭＯＳトランジスタである第５のトランジスタを更に含み、
前記第３のトランジスタは、前記電源ラインに接続されたゲートと、前記第５のトランジスタのドレインおよびゲートに接続されたドレインと、前記第１のトランジスタのゲートに接続されたソースと、を有するＮ−ＭＯＳトランジスタであり、
前記第４のトランジスタは、前記第５のトランジスタ２４のドレインおよびゲートに接続されたソースと、前記第１のトランジスタのゲートに接続されたドレインおよびゲートと、を有するＮ−ＭＯＳトランジスタである
付記１４に記載の集積回路。

【0091】

（付記２０）
前記電源ラインに接続されたソースと、前記第３のトランジスタおよび前記第４のトランジスタに接続されたドレインおよびゲートと、前記第３のトランジスタおよび前記第４のトランジスタに接続されたアノードおよび前記電源ラインに接続されたカソードを含む寄生ダイオードと、有するＰ−ＭＯＳトランジスタである第５のトランジスタを更に含み、
前記第３のトランジスタは、前記電源ラインに接続されたゲートと、前記第５のトランジスタのドレインおよびゲートに接続されたドレインと、前記第１のトランジスタのゲートに接続されたソースと、を有するＮ−ＭＯＳトランジスタであり、
前記第４のトランジスタは、前記第５のトランジスタのドレインおよびゲートに接続されたソースと、前記第１のトランジスタのゲートに接続されたドレインと、前記バッファ回路の出力端子に接続されたゲートと、を有するＮ−ＭＯＳトランジスタである
付記１５に記載の集積回路。

【0092】

（付記２１）
前記寄生ダイオードの前記アノードは前記第５のトランジスタのドレイン領域を含んで構成され、前記寄生ダイオードの前記カソードは前記第５のトランジスタのウェル領域を含んで構成されている
付記１９または付記２０に記載の集積回路。

【0093】

（付記２２）
前記バッファ回路の電源端子は、前記第１のトランジスタのゲートに接続されている
付記１５に記載の集積回路。

【符号の説明】

【0094】

１０、１０Ａ、１０Ｂ、１０Ｃ 静電気保護回路
１１、１２、２１、２２ Ｎ−ＭＯＳトランジスタ
１３ 外部入力端子
２３ バッファ回路
２４ Ｐ−ＭＯＳトランジスタ
２６ ｎウェル領域
５０ 被保護回路
６０ 集積回路
ＶＤＥ 電源ライン
ＶＳＳ 基準電圧ライン

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】