特許 6385208 水晶発振回路及び電子時計

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6385208

(24)【登録日】2018年8月17日

(45)【発行日】2018年9月5日

(54)【発明の名称】水晶発振回路及び電子時計

(51)【国際特許分類】

   H03B 5/32 20060101AFI20180827BHJP

【ＦＩ】

   H03B5/32 D

【請求項の数】3

【全頁数】8

(21)【出願番号】特願2014-179420(P2014-179420)

(22)【出願日】2014年9月3日

(65)【公開番号】特開2016-54400(P2016-54400A)

(43)【公開日】2016年4月14日

【審査請求日】2017年7月5日

(73)【特許権者】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】渡邊 考太郎

(72)【発明者】

【氏名】見谷 真

【審査官】 竹内 亨

(56)【参考文献】

【文献】 特開２０１１−１２０１４０（ＪＰ，Ａ）

【文献】 特開２０１１−１３４３４７（ＪＰ，Ａ）

【文献】 特開平１０−２９０１１９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｂ ５／００−５／４２

(57)【特許請求の範囲】

【請求項1】

水晶振動子と、帰還抵抗と、バイアス回路と、定電圧回路と、定電流インバータで構成した発振インバータと、を備え、
前記発振インバータは、電流源トランジスタとインバータを構成するトランジスタが直列に接続され、前記電流源トランジスタのゲートが、前記バイアス回路の出力端子と抵抗を介して接続され、かつ前記水晶振動子の入力端子とコンデンサを介して接続され、前記バイアス回路と前記水晶振動子からの入力信号に基づく電流で制御され、かつ前記定電圧回路の出力電圧によって駆動される
ことを特徴とする水晶発振回路。

【請求項2】

発振開始時において、前記定電圧回路の出力電圧と前記入力信号に基づく電流の少なくともどちらかを増加させる
ことを特徴とする請求項１に記載の水晶発振回路。

【請求項3】

請求項１または２に記載の水晶発振回路を備えた電子時計。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、低消費電流でかつ発振開始時間が安定して短い水晶発振回路に関する。

【背景技術】

【0002】

電子時計などに用いられる水晶発振回路は、特許文献１に示すような構成が知られている。図５は、特許文献１に示されている水晶発振回路を逸脱しない範囲で図示したものである。

【0003】

水晶発振回路１０９は、ＰＭＯＳトランジスタＰ３１、Ｐ３２、ＮＭＯＳトランジスタＮ３１、Ｎ３２、容量Ｃ１、Ｃ２，Ｃ３，Ｃ４、帰還抵抗２９、定電流源４９、定電圧回路１９、水晶振動子６９で構成されている。

【0004】

ＰＭＯＳトランジスタＰ３１とＮＭＯＳトランジスタＮ３１で構成される発振インバータは、動作電流が定電流源４９に流れる電流Ｉ９によって制御されている。従って、水晶発振回路は、電流Ｉ９を小さくすることによって、消費電流を小さくすることが可能となる。さらに、ＰＭＯＳトランジスタＰ３２とＮＭＯＳトランジスタＮ３２で構成される振幅制限回路は、端子ＸＯＵＴの振幅を制限することで、水晶発振回路の消費電流を小さくすることが可能となる。さらに、定電圧回路１９から出力される定電圧ＶＲＥＧで水晶発振回路を駆動することによって、水晶発振回路の消費電流を小さくすることが可能となる。また、振幅制限回路によって発振開始時間が速くなる、と言う効果も有している。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１１−１３４３４７号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、従来の水晶発振回路は、次のような課題がある。
定電流値Ｉ９を小さくすると、発振できなくなる可能性がある。また、定電流値Ｉ９を大きくすると、容量Ｃ２と定電流源４９で寄生的に構成されるハイパスフィルターのカットオフ周波数が増大するので、発振できなくなる可能性がある。従って、定電流値Ｉ９を最適化する必要があった。また、定電流値Ｉ９がバラツクと、発振開始時間が長くなる欠点があった。

【課題を解決するための手段】

【0007】

従来の課題を解決するために、本発明の水晶発振回路は以下のような構成とした。
水晶振動子と帰還抵抗とバイアス回路と定電圧回路と定電流インバータで構成した発振インバータとを備え、発振インバータはバイアス回路と水晶振動子からの入力信号に基づく電流で制御され、定電圧回路の出力電圧によって駆動される水晶発振回路。

【発明の効果】

【0008】

本発明の水晶発振回路によれば、低消費電流で、かつプロセスバラツキがあっても発振開始時間が安定して短い、という効果がある。

【図面の簡単な説明】

【0009】

【図1】本実施形態の水晶発振回路を示す回路図である。

【図2】本実施形態の水晶発振回路の定電圧回路の一例を示す回路図である。

【図3】本実施形態の水晶発振回路の動作を示す図である。

【図4】本実施形態の水晶発振回路の定電圧回路の他の例を示す回路図である。

【図5】従来の水晶発振回路を示す回路図である。

【発明を実施するための形態】

【0010】

以下、本実施形態を、図面を参照して説明する。

【実施例】

【0011】

図１は、本実施形態の水晶発振回路を示す回路図である。
水晶発振回路１００は、ＰＭＯＳトランジスタＰ１、Ｐ２、ＮＭＯＳトランジスタＮ１、Ｎ２、容量ＣＰ、ＣＮ、ＣＣ、ＣＧ、ＣＤ、帰還抵抗２０、抵抗ＲＰ、ＲＮとバイアス回路５０、定電圧回路１０、水晶振動子６０で構成されている。バイアス回路５０は、定電流源４０、４１、ＰＭＯＳトランジスタＰ３、Ｐ４、ＮＭＯＳトランジスタＮ３、Ｎ４で構成される。

【0012】

図２は、本実施形態の水晶発振回路の定電圧回路の一例を示す回路図である。
定電圧回路１０は、定電流源４２、ＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、ＮＭＯＳトランジスタＮ１０、Ｎ１１、Ｎ１２、Ｎ１３、差動増幅回路３０で構成される。

【0013】

本実施形態の水晶発振回路の接続について説明する。
ＰＭＯＳトランジスタＰ２は、ソースがＰＭＯＳトランジスタＰ１のドレインに接続され、ゲートがノードＶＧに接続され、ドレインがノードＸＯＵＴに接続される。ＰＭＯＳトランジスタＰ１は、ソースが電源ＶＤＤに接続され、ゲートがノードＶＰ１に接続される。ＮＭＯＳトランジスタＮ２は、ソースがＮＭＯＳトランジスタＮ１のドレインに接続され、ゲートがノードＶＧに接続され、ドレインがノードＸＯＵＴに接続される。ＮＭＯＳトランジスタＮ１は、ソースが定電圧回路１０の出力端子（ノードＶＲＥＧ）に接続され、ゲートがノードＶＮ１に接続される。帰還抵抗２０は、一端がノードＶＧに接続され、他端がノードＸＯＵＴに接続される。容量ＣＣは、一端がノードＸＩＮに接続され、他端がノードＶＧに接続される。容量ＣＰは、一端がノードＸＩＮに接続され、他端がノードＶＰ１に接続される。容量ＣＮは、一端がノードＸＩＮに接続され、他端がノードＶＮ１に接続される。容量ＣＧは、一端がノードＸＩＮに接続され、他端が電源ＶＤＤに接続される。容量ＣＤは、一端がノードＸＯＵＴに接続され、他端が電源ＶＤＤに接続される。抵抗ＲＰは、一端がノードＶＰ１に接続され、他端がバイアス回路５０の出力端子（ノードＶＰ０）に接続される。抵抗ＲＮは、一端がノードＶＮ１に接続され、他端がバイアス回路５０の出力端子（ノードＶＮ０）に接続される。水晶振動子６０は、一端がノードＸＩＮに接続され、他端がノードＸＯＵＴに接続される。

【0014】

バイアス回路５０の接続について説明する。
定電流源４０は、一端が電源ＶＤＤに接続され、他端がノードＶＮ０に接続される。定電流源４１は、一端が電源ＶＤＤに接続され、他端がＰＭＯＳトランジスタＰ４のソースに接続される。ＰＭＯＳトランジスタＰ４は、ドレインがノードＶＮ０に接続され、ゲートに信号Ｓ１が入力される。ＮＭＯＳトランジスタＮ３は、ソースがノードＶＲＥＧに接続され、ゲート及びドレインがノードＶＮ０に接続される。ＮＭＯＳトランジスタＮ４は、ソースがノードＶＲＥＧに接続され、ゲートがノードＶＮ０に接続され、ドレインがノードＶＰ０に接続される。ＰＭＯＳトランジスタＰ３は、ソースが電源ＶＤＤに接続され、ゲート及びドレインがノードＶＰ０に接続される。

【0015】

定電圧回路１０の接続について説明する。
定電流源４２は、一端が電源ＶＤＤに接続され、他端がＮＭＯＳトランジスタＮ１０のゲート及びドレインに接続される。ＮＭＯＳトランジスタＮ１０は、ソースが電源ＶＳＳに接続される。ＮＭＯＳトランジスタＮ１１は、ソースが電源ＶＳＳに接続され、ゲートがＮＭＯＳトランジスタＮ１０のゲートに接続され、ドレインがノードＶＰ３に接続される。ＰＭＯＳトランジスタＰ１１は、ソースが電源ＶＤＤに接続され、ゲート及びドレインがノードＶＰ３に接続される。ＰＭＯＳトランジスタＰ１２は、ソースが電源ＶＤＤに接続され、ゲートがノードＶＰ３に接続され、ドレインがノードＶＮ３に接続される。ＮＭＯＳトランジスタＮ１２は、ソースがノードＶＲＥＧに接続され、ゲート及びドレインがノードＶＮ３に接続される。ＮＭＯＳトランジスタＮ１３は、ソースが電源ＶＳＳに接続され、ゲートが差動増幅回路３０の出力端子（ノードＶＯＵＴ）に接続され、ドレインがノードＶＲＥＧに接続される。ＰＭＯＳトランジスタＰ１３は、ソースが電源ＶＤＤに接続され、ドレインがノードＶＯＵＴに接続され、ゲートに信号Ｓ１に入力される。

【0016】

ＰＭＯＳトランジスタＰ１、Ｐ２及びＮＭＯＳトランジスタＮ１、Ｎ２は、発振インバータを構成する。この発振インバータに流れる電流が駆動電流である。
バイアス回路５０は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１のゲート電圧を決定するための電圧ＶＰ０とＶＮ０を出力する。そして例えば、ＰＭＯＳトランジスタＰ３、Ｐ４及びＮＭＯＳトランジスタＮ３、Ｎ４は同じサイズで構成されていて、各トランジスタには定電流源４０の電流Ｉ１が流れる。但し、各トランジスタに流れる電流は、特に電流Ｉ１に限定されることはなく、以下に説明するような機能を満足するために、適宜設定されて良い。

【0017】

定電圧回路１０は、出力端子から通常動作時は電源ＶＤＤを基準とする電圧ＶＲＥＧを出力し、発振開始時は電源ＶＳＳの電圧を出力する。電圧ＶＲＥＧは、差動増幅回路３０の機能により、ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１２の閾値電圧ＶＴＨの和に比例する電圧である。図２に示した定電圧回路１０は、一例であって、上述のような電圧ＶＲＥＧを出力する回路であれば、これに限定されるものではない。

【0018】

上記のように構成された本実施形態の水晶発振回路の動作について説明する。
［通常動作時］
図３は、本実施形態の水晶発振回路の動作を示す図である。
信号Ｓ１は、通常動作時はＨｉｇｈレベルになっている。定電圧回路１０は、ＰＭＯＳトランジスタＰ１３がオフするので、出力端子には電圧ＶＲＥＧが出力される。従って、水晶発振回路１００のノードＸＩＮとノードＸＯＵＴの電圧は、電圧ＶＲＥＧ／２を中心に振動する。バイアス回路５０のＰＭＯＳトランジスタＰ４は、信号Ｓ１がＨｉｇｈレベルであることからオフしているので、ノードＶＮ０は定電流源４０の電流Ｉ１とＮＭＯＳトランジスタＮ３の閾値電圧ＶＴＨで決定される電圧になる。ノードＶＮ１は、ノードＶＮ０と抵抗ＲＮを介して接続され、ノードＸＩＮと容量ＣＮで結合されているので、その電圧はノードＶＮ０の電圧を中心にノードＸＩＮと同じ位相で振動する。同様に、ノードＶＰ０は定電流源４０の電流Ｉ１とＰＭＯＳトランジスタＰ３の閾値電圧ＶＴＨで決定される電圧になる。ノードＶＰ１は、ノードＶＰ０と抵抗ＲＰを介して接続され、ノードＸＩＮと容量ＣＰで結合されているので、その電圧はノードＶＰ０の電圧を中心としてノードＸＩＮと同じ位相で振動する。

【0019】

ノードＸＯＵＴの電圧が電源ＶＤＤの電圧に一番近くなっているとき、即ちＰＭＯＳトランジスタＰ２がオンしているとき、ノードＶＰ１の電圧はノードＶＰ０の電圧より低くなっている。従って、ＰＭＯＳトランジスタＰ１の流す電流は電流Ｉ１より多くなる。更に、ノードＶＮ１の電圧もノードＶＮ０の電圧より低くなっているので、ＮＭＯＳトランジスタＮ１の流す電流は電流Ｉ１より少なくなる。

【0020】

また、ノードＸＯＵＴの電圧が一番電圧ＶＲＥＧに近くなっているとき、即ちＮＭＯＳトランジスタＮ２がオンしているとき、ノードＶＮ１の電圧はノードＶＮ０の電圧より高くなっている。従って、ＮＭＯＳトランジスタＮ１の流す電流は電流Ｉ１より多くなる。更に、ノードＶＰ１の電圧もノードＶＰ０の電圧より高くなっているので、ＰＭＯＳトランジスタＰ１の流す電流は電流Ｉ１より少なくなる。

【0021】

従って、ＰＭＯＳトランジスタＰ１、Ｐ２、ＮＭＯＳトランジスタＮ１、Ｎ２で構成される発振インバータを定電流インバータとして最適に動作させつつ、貫通電流を削減することができる。更に、電流Ｉ１を最小にできるので、バイアス回路５０の消費電流も削減することが可能となり、水晶発振回路の消費電流を削減することができる。

【0022】

また、発振インバータの出力であるノードＸＯＵＴは、電圧ＶＲＥＧ／２を中心にして振動するので、容量ＣＤと水晶振動子６０を充放電する電流は電圧ＶＲＥＧに依存する。従って、電圧ＶＲＥＧを小さくすることで、充放電電流を最小にして、水晶発振回路の消費電流を削減することができる。但し、定電圧ＶＲＥＧは発振停止電圧を下回らないように設定することが必要である。

【0023】

［発振開始時］
発振開始時は、信号Ｓ１を所定の時間の間Ｌｏｗレベルにする。
信号Ｓ１がＬｏｗレベルになると、バイアス回路５０のＰＭＯＳトランジスタＰ４がオンするので、水晶発振回路１００の駆動電流は定電流源４０の電流Ｉ１と定電流源４１の電流Ｉ２の和となる。駆動電流が増加することでＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１に流れる電流が十分に大きくなり、発振インバータの動作が定電流インバータではなく、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２で構成されるＣＭＯＳインバータのように動作する。従って、水晶発振回路１００は、発振開始時間を安定して速くすることが可能となる。

【0024】

信号Ｓ１がＬｏｗレベルになると、定電圧回路１０のＰＭＯＳトランジスタＰ１３がオンするので、ＮＭＯＳトランジスタＮ１３がオンして、定電圧回路１０の出力端子には電源ＶＳＳの電圧が出力される。従って、発振インバータの駆動電圧が電源ＶＤＤ〜電源ＶＳＳ間の電圧になるので、発振開始時間を安定して速くすることが可能となる。

【0025】

以上説明したように、水晶発振回路１００は発振開始時に発振インバータの駆動電流と駆動電圧を通常動作時より増加することで、発振開始時間を安定して速くすることが可能となる。従って、通常動作時は発振インバータの駆動電流を小さく駆動電圧を低くすることが可能なので、発振開始時間を犠牲にすることなく、消費電流を小さくすることが出来る。

【0026】

なお、定電流源４１とＰＭＯＳトランジスタＰ４で発振開始時の駆動電流の増加する構成について説明したが、他の回路構成を用いてもよい。例えば、カレントミラーを形成しているＮＭＯＳトランジスタＮ３とＮ１、ＰＭＯＳトランジスタＰ１とＰ２のミラー比を、発振開始時に変更するようにしても良い。また、発振開始時にノードＶＮ１を電源ＶＤＤに接続し、ノードＶＰ１を電源ＶＳＳに接続させるようにしても良い。

【0027】

図４は、本実施形態の水晶発振回路の定電圧回路の他の例を示す回路図である。
定電圧回路１１は、定電圧回路１０からＰＭＯＳトランジスタＰ１３を削除し、更にＮＭＯＳトランジスタＮ１４とＳＷ７０を追加したものである。

【0028】

ＮＭＯＳトランジスタＮ１４は、ソースがノードＶＮ５に接続され、ゲート及びドレインはノードＶＮ４に接続される。ＳＷ７０は、一端がノードＶＮ４に接続され、他端がノードＶＮ５に接続され、制御端子に信号Ｓ１が入力される。ＳＷ７０は、例えば信号Ｓ１がＨｉｇｈレベルでオンし、Ｌｏｗレベルでオフする。

【0029】

［通常動作時］
通常動作時は、信号Ｓ１はＨｉｇｈレベルになっているので、ＳＷ７０はオンしている。従って、定電圧回路１０の通常時と同様の動作にする。

【0030】

［発振開始時］
発振開始時は、信号Ｓ１を所定の時間の間Ｌｏｗレベルにする。
信号Ｓ１がＬｏｗレベルなので、定電圧回路１１のＳＷ７０はオフしている。従って、定電圧回路１１の出力端子には、ＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ１２とＮＭＯＳトランジスタＮ１４の閾値電圧ＶＴＨの和に比例する電圧ＶＲＥＧが出力される。この電圧ＶＲＥＧは、通常動作時の電圧と比較しＮＭＯＳトランジスタＮ１４の閾値電圧ＶＴＨ分だけ大きくなるので、発振開始時間を速くすることができる。

【0031】

水晶発振回路は、駆動電圧が高いと高調波発振に移行してしまう恐れがあるが、定電圧回路１１が出力する電圧ＶＲＥＧは、通常動作時の出力電圧からＮＭＯＳトランジスタＮ１４の閾値電圧ＶＴＨ分だけ大きい電圧なので、高調波発振を防止でき、かつ発振開始時間を速くする効果がある。

【0032】

以上説明したように、水晶発振回路１００は発振開始時に発振インバータの駆動電流と駆動電圧を通常動作時より増加することで、発振開始時間を安定して速くすることが可能となる。従って、通常動作時は発振インバータの駆動電流を小さく駆動電圧を低くすることが可能なので、発振開始時間を犠牲にすることなく、消費電流を小さくすることが出来る。従って、本発明の水晶発振回路は、低消費電流でかつ発振開始時間が安定して短い水晶発振回路を必要とする電子時計などに最適である。

【0033】

なお、本実施形態の水晶発振回路の構成は一例であり、請求の範囲を逸脱しない範囲で変形が可能である。
また、バイアス回路５０を定電圧回路１０の一部回路と兼用しても良い。例えば、水晶発振回路１００のノードＶＰ０、ＶＮ０をそれぞれ定電圧回路１０のＶＰ３、ＶＮ３と接続する。この様に構成すると、チップ面積を縮小することが可能である。

【0034】

また、抵抗ＲＰ、ＲＮは抵抗素子の代わりにトランスミッションゲートやボルテージフォロワ回路などを使用しても良い。
また、発振開始時に駆動電流及び駆動電圧の両方を変更する場合について述べたが、どちらか一方を変更するようにしてもよい。

【符号の説明】

【0035】

１０、１１ 定電圧回路
３０ 差動増幅回路
４０、４１、４２ 定電流源
５０ バイアス回路

【図1】

【図2】

【図3】

【図4】

【図5】