特許 6386928 デルタシグマ変調器及びこれを用いたデジタルアナログ変換器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6386928

(24)【登録日】2018年8月17日

(45)【発行日】2018年9月5日

(54)【発明の名称】デルタシグマ変調器及びこれを用いたデジタルアナログ変換器

(51)【国際特許分類】

   H03M 3/02 20060101AFI20180827BHJP

【ＦＩ】

   H03M3/02

【請求項の数】7

【全頁数】12

(21)【出願番号】特願2015-18402(P2015-18402)

(22)【出願日】2015年2月2日

(65)【公開番号】特開2016-144031(P2016-144031A)

(43)【公開日】2016年8月8日

【審査請求日】2017年11月22日

(73)【特許権者】

【識別番号】000010098

【氏名又は名称】アルプス電気株式会社

(74)【代理人】

【識別番号】100108006

【弁理士】

【氏名又は名称】松下 昌弘

(74)【代理人】

【識別番号】100085453

【弁理士】

【氏名又は名称】野▲崎▼ 照夫

(74)【代理人】

【識別番号】100135183

【弁理士】

【氏名又は名称】大窪 克之

(74)【代理人】

【識別番号】100120204

【弁理士】

【氏名又は名称】平山 巌

(72)【発明者】

【氏名】山崎 英樹

(72)【発明者】

【氏名】庄司 章

(72)【発明者】

【氏名】端田 武志

【審査官】 北村 智彦

(56)【参考文献】

【文献】 登録実用新案第３１８６８６９（ＪＰ，Ｕ）

【文献】 特開２０１２−１１４６９８（ＪＰ，Ａ）

【文献】 特開平５−２８４０３３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｍ ３／００−９／００

Ｈ０３Ｍ １／６６

ＩＥＥＥ Ｘｐｌｏｒｅ

(57)【特許請求の範囲】

【請求項1】

デジタル値の入力信号と出力信号との差を積分して量子化した結果に応じた前記出力信号を生成するとともに、当該量子化における量子化誤差を示すデジタル値の誤差信号を生成する変調部と、
前記入力信号における所定ビット長の下位データがゼロになったことを検出する第１検出部と、
前記誤差信号における所定ビット長の下位データがゼロになったことを検出する第２検出部と、
前記第１検出部及び前記第２検出部の検出結果に応じて、前記入力信号の前記下位データがゼロになり、かつ、前記誤差信号の前記下位データがゼロになった場合、前記入力信号又は前記誤差信号にディザ信号を付加するディザ付加部と
を備えることを特徴とするデルタシグマ変調器。

【請求項2】

前記ディザ付加部は、前記入力信号の前記下位データがゼロになり、かつ、前記誤差信号の前記下位データがゼロになる状態が所定回数連続して発生した場合、前記入力信号又は前記誤差信号にディザ信号を付加する
ことを特徴とする請求項１に記載のデルタシグマ変調器。

【請求項3】

前記ディザ付加部は、
前記入力信号の前記下位データがゼロになり、かつ、前記誤差信号の前記下位データがゼロになる状態の発生回数を計数し、前記入力信号の前記下位データが非ゼロになるか、又は、前記誤差信号の前記下位データが非ゼロになると計数値を初期化するカウンタと、
前記カウンタの計数値が所定の値に達すると、前記入力信号又は前記誤差信号における下位ビット側のデータを所定のディザ信号に置き換えるマルチプレクサとを有する
ことを特徴とする請求項２に記載のデルタシグマ変調器。

【請求項4】

前記変調部は、
信号をサンプリング周期ごとに遅延させて出力する遅延回路と、
前記遅延回路において遅延された信号と前記入力信号とを加算し、当該加算結果を前記遅延回路に入力するとともに、当該加算結果の桁あふれを示す１ビットの前記出力信号を生成する変調用加算器とを有しており、
前記誤差信号は、前記遅延回路において入力若しくは出力される前記変調用加算器の加算結果の信号である
ことを特徴とする請求項１乃至３の何れか一項に記載のデルタシグマ変調器。

【請求項5】

前記変調部は、
入力デジタル信号と出力デジタル信号との差を積分して量子化した結果に応じた前記出力デジタル信号を生成するとともに、当該量子化における量子化誤差を示す誤差デジタル信号を生成する複数の変調回路であって、初段に前記入力信号が入力され、２段目以降の各段には前段が生成した前記誤差デジタル信号が入力されるように縦続接続された複数の変調回路と、
２段目以降の前記変調回路の前記出力デジタル信号を初段からの段数に応じた次数でそれぞれ微分する微分器と、
初段の前記変調回路の前記出力デジタル信号、及び、前記微分器において微分された２段目以降の前記変調回路の前記出力デジタル信号の和を算出する出力合成用加算器と有し、
前記誤差信号は、初段の前記変調回路において生成された前記誤差デジタル信号である
ことを特徴とする請求項１乃至３の何れか一項に記載のデルタシグマ変調器。

【請求項6】

第１サンプリング周波数で入力されるデジタル信号を前記第１サンプリング周波数より高い第２サンプリング周波数のデジタル信号に変換するアップサンプリング部と、
前記アップサンプリング部においてサンプリング周波数が変換されたデジタル信号にデルタシグマ変調を施すデルタシグマ変調器と、
前記デルタシグマ変調器の出力信号に応じたアナログ信号を生成するデジタルアナログ変換部と、
前記デジタルアナログ変換部から出力されるアナログ信号に含まれた高周波成分を除去するローパスフィルタと
を具備し、
前記デルタシグマ変調器は、請求項１乃至５の何れか一項に記載したデルタシグマ変調器である
ことを特徴とするデジタルアナログ変換器。

【請求項7】

前記デルタシグマ変調器は、前記アップサンプリング部においてサンプリング周波数が変換されたデジタル信号における下位ビット側のデータにデルタシグマ変調を施し、
前記デルタシグマ変調器の出力信号と、前記アップサンプリング部においてサンプリング周波数が変換されたデジタル信号における上位ビット側のデータとを加算する加算器を具備し、
前記デジタルアナログ変換部は、前記加算器の加算結果のデジタル信号をアナログ信号に変換する
ことを特徴とする請求項６に記載のデジタルアナログ変換器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、デルタシグマ変調器及びデジタルアナログ変換器に係り、特にディザ信号を用いてノイズの低減を図ったデルタシグマ変調器に関するものである。

【背景技術】

【0002】

一般にデルタシグマ変調器（以下、「ΔΣ変調器」と記す場合がある。）は、出力信号の入力信号に対する誤差を積分し、その積分値を量子化器によって量子化することにより、変調結果としての出力信号を生成する。入力信号が無信号状態の場合、デルタシグマ変調器の上述したフィードバック動作に伴うノイズが出力信号に表れることがある。このようなノイズを低減するため、無信号状態において入力信号にディザ信号を印加する手法が従来より知られている（特許文献１を参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１２−１１４６９８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、デルタシグマ変調器のノイズは、入力信号が無信号状態でない場合にも発生する。例えば入力信号がデジタル値であり、量子化器における量子化誤差もデジタル値であるようなデルタシグマ変調器では、入力信号の下位ビットと量子化誤差の下位ビットが共にゼロとなっている状態で一定値の入力信号が入力され続けると、出力信号が比較的短い周期で規則的に変化する。これは、出力信号に特定の周波数のノイズ成分が重畳することに相当し、出力信号のＳＮ比が劣化することを意味する。

【0005】

本発明はかかる事情に鑑みてなされたものであり、その目的は、入力信号の下位ビットと量子化誤差の下位ビットが共にゼロになる場合でも、出力信号に重畳するノイズ成分の増大を抑えることができるデルタシグマ変調器と、そのようなデルタシグマを備えたデジタルアナログ変換器を提供することにある。

【課題を解決するための手段】

【0006】

本発明の第１の観点に係るデルタシグマ変調器は、デジタル値の入力信号と出力信号との差を積分して量子化した結果に応じた前記出力信号を生成するとともに、当該量子化における量子化誤差を示すデジタル値の誤差信号を生成する変調部と、前記入力信号における所定ビット長の下位データがゼロになったことを検出する第１検出部と、前記誤差信号における所定ビット長の下位データがゼロになったことを検出する第２検出部と、前記第１検出部及び前記第２検出部の検出結果に応じて、前記入力信号の前記下位データがゼロになり、かつ、前記誤差信号の前記下位データがゼロになった場合、前記入力信号又は前記誤差信号にディザ信号を付加するディザ付加部とを備える。

【0007】

上記の構成によれば、前記入力信号の前記下位データがゼロになり、かつ、前記誤差信号の前記下位データがゼロになった場合、前記入力信号又は前記誤差信号にディザ信号が付加され、前記変調部の前記出力信号の周期的な変化が乱されるため、特定の周波数のノイズ成分が前記出力信号に重畳され難くなる。

【0008】

好適に、前記ディザ付加部は、前記入力信号の前記下位データがゼロになり、かつ、前記誤差信号の前記下位データがゼロになる状態が所定回数連続して発生した場合、前記入力信号又は前記誤差信号にディザ信号を付加してよい。
この場合、前記ディザ付加部は、前記入力信号の前記下位データがゼロになり、かつ、前記誤差信号の前記下位データがゼロになる状態の発生回数を計数し、前記入力信号の前記下位データが非ゼロになるか、又は、前記誤差信号の前記下位データが非ゼロになると計数値を初期化するカウンタと、前記カウンタの計数値が所定の値に達すると、前記入力信号又は前記誤差信号における下位ビット側のデータを所定のディザ信号に置き換えるマルチプレクサとを有してよい。
上記の構成によれば、前記ディザ信号が頻繁に付加されることによる前記出力信号の誤差の増大が防止される。

【0009】

好適に、前記変調部は、信号をサンプリング周期ごとに遅延させて出力する遅延回路と、前記遅延回路において遅延された信号と前記入力信号とを加算し、当該加算結果を前記遅延回路に入力するとともに、当該加算結果の桁あふれを示す１ビットの前記出力信号を生成する変調用加算器とを有してよい。この場合、前記誤差信号は、前記遅延回路において入力若しくは出力される前記変調用加算器の加算結果の信号でよい。

【0010】

好適に、前記変調部は、入力デジタル信号と出力デジタル信号との差を積分して量子化した結果に応じた前記出力デジタル信号を生成するとともに、当該量子化における量子化誤差を示す誤差デジタル信号を生成する複数の変調回路であって、初段に前記入力信号が入力され、２段目以降の各段には前段が生成した前記誤差デジタル信号が入力されるように縦続接続された複数の変調回路と、２段目以降の前記変調回路の前記出力デジタル信号を初段からの段数に応じた次数でそれぞれ微分する微分器と、初段の前記変調回路の前記出力デジタル信号、及び、前記微分器において微分された２段目以降の前記変調回路の前記出力デジタル信号の和を算出する出力合成用加算器と有してよい。この場合、前記誤差信号は、初段の前記変調回路において生成された前記誤差デジタル信号でよい。

【0011】

本発明の第２の観点に係るデジタルアナログ変換器は、第１サンプリング周波数で入力されるデジタル信号を前記第１サンプリング周波数より高い第２サンプリング周波数のデジタル信号に変換するアップサンプリング部と、前記アップサンプリング部においてサンプリング周波数が変換されたデジタル信号にデルタシグマ変調を施す上記第１の観点のデルタシグマ変調器と、前記デルタシグマ変調器の出力信号に応じたアナログ信号を生成するデジタルアナログ変換部と、前記デジタルアナログ変換部から出力されるアナログ信号に含まれた高周波成分を除去するローパスフィルタとを具備する。

【0012】

好適に、前記デルタシグマ変調器は、前記アップサンプリング部においてサンプリング周波数が変換されたデジタル信号における下位ビット側のデータにデルタシグマ変調を施し、前記デルタシグマ変調器の出力信号と、前記アップサンプリング部においてサンプリング周波数が変換されたデジタル信号における上位ビット側のデータとを加算する加算器を具備してよい。この場合、前記デジタルアナログ変換部は、前記加算器の加算結果のデジタル信号をアナログ信号に変換してよい。

【発明の効果】

【0013】

本発明によれば、入力信号の下位ビットとデルタシグマ変調の量子化誤差の下位ビットが共にゼロになる場合でも、出力信号に重畳するノイズ成分の増大を抑えることができる。

【図面の簡単な説明】

【0014】

【図1】本発明の実施形態に係るＤＡ変換器の構成の一例を示す図である。

【図2】ΔΣ変調器の変調部の構成例を示す図である。

【図3】変調部に含まれる１ビット出力の変調回路の一例を示す図である。

【図4】入力レベル検出器によるΔΣ変調の次数の制御を説明するための図である。

【図5】ΔΣ変調器の出力信号のシミュレーション波形を示す図である。図５Ａはディザ信号が付加されない場合の波形を示し、図５Ｂはディザ信号が付加された場合の波形を示す。

【図6】図５に示すシミュレーション波形の周波数スペクトルを示す図である。図６Ａは図５Ａの波形の周波数スペクトラムを示し、図６Ｂは図５Ｂの波形の周波数スペクトラムを示す。

【図7】図５に示す波形を持つ信号にローパスフィルタを適用した場合の周波数スペクトラムを示す図である。図７Ａは図５Ａに対応する周波数スペクトラムを示し、図７Ｂは図５Ｂに対応する周波数スペクトラムを示す。

【図8】ΔΣ変調器の一変形例を示す図である。

【発明を実施するための形態】

【0015】

図１は、本発明の実施形態に係るＤＡ変換器の構成の一例を示す図である。図１に示すＤＡ変換器は、アップサンプリング部１０と、ΔΣ変調器２０と、加算器３０と、デジタルアナログ変換部５０と、ローパスフィルタ６０を有する。

【0016】

アップサンプリング部１０は、サンプリング周波数Ｆｓのデジタル信号Ｓｉｎをこれより高いサンプリング周波数の信号Ｓ１０に変換する回路であり、例えばＣＩＣアップサンプリングフィルタなどの補完フィルタを用いて構成される。

【0017】

ΔΣ変調器２０は、アップサンプリング部１０によってオーバーサンプリングされた信号Ｓ１０の下位ビット側のデータＤＬを入力し、これにΔΣ変調を施す。ΔΣ変調器２０の構成の詳細については後述する。

【0018】

加算器３０は、デジタル信号Ｓ１０の上位ビット側のデータ（上位データＤＨ）と、ΔΣ変調器２０から出力される変調結果の出力信号Ｓ２０とを加算する。

【0019】

デジタルアナログ変換部５０は、加算器３０の加算結果のデジタル信号Ｓ３０をアナログ信号に変換する。

【0020】

ローパスフィルタ６０は、デジタルアナログ変換部５０から出力されるアナログ信号に含まれた高周波成分を除去し、アナログ信号Ｓｏｕｔとして出力する。ローパスフィルタ６０は、アップサンプリング部１０によるオーバーサンプリングとΔΣ変調器２０のノイズシェーピングの作用によって高域側に集められたノイズ成分を除去する働きを有する。

【0021】

次に、ΔΣ変調器２０の詳しい構成について説明する。
図１に示すΔΣ変調器２０は、変調部２１と、第１検出部２２と、第２検出部２３と、ディザ付加部２４を有する。

【0022】

変調部２１は、デジタル値の入力信号（下位ビット側データＤＬ）と出力信号Ｓ２０との差を積分して量子化した結果に応じた出力信号Ｓ２０を生成するとともに、当該量子化における量子化誤差を示すデジタル値の誤差信号（Ｅｑ１）を生成する。

【0023】

図２は、変調部２１の構成の一例を示す図である。図２に示す変調部２１は、４次のＭＡＳＨ（ｍｕｌｔｉ ｓｔａｇｅ ｎｏｉｓｅ ｓｈａｐｉｎｇ）方式のΔΣ変調を行う回路であり、１ビットの出力を持つ変調回路ＤＳ１，ＤＳ２，ＤＳ３，ＤＳ４と、微分器２１１，２１２，２１３と、出力合成用加算器２１４と、入力レベル検出器２１５を有する。

【0024】

変調回路ＤＳ１，ＤＳ２，ＤＳ３，ＤＳ４は、それぞれΔΣ変調を行う回路であり、入力デジタル信号と出力デジタル信号との差を積分して量子化した結果に応じた１ビットの出力デジタル信号（Ｃ１，Ｃ２，Ｃ３，Ｃ４）を生成するとともに、当該量子化における量子化誤差を示す誤差デジタル信号（Ｅｑ１，Ｅｑ２，Ｅｑ３）を生成する。変調回路ＤＳ１は出力デジタル信号Ｃ１及び誤差デジタル信号Ｅｑ１を生成し、変調回路ＤＳ２は出力デジタル信号Ｃ２及び誤差デジタル信号Ｅｑ２を生成し、変調回路ＤＳ３は出力デジタル信号Ｃ３及び誤差デジタル信号Ｅｑ３を生成し、変調回路ＤＳ４は出力デジタル信号Ｃ４を生成する。

【0025】

また図２に示すように、変調回路ＤＳ１，ＤＳ２，ＤＳ３，ＤＳ４は、この順番で縦続接続されている。初段の変調回路ＤＳ１は、下位ビット側データＤＬを入力デジタル信号として入力する。２段目以降の各段の変調回路ＤＳ２，ＤＳ３，ＤＳ４は、前段が生成した誤差デジタル信号（Ｅｑ１，Ｅｑ２，Ｅｑ３）を入力デジタル信号として入力する。

【0026】

図３は、変調回路ＤＳ１の構成の一例を示す図である。なお、他の変調回路（ＤＳ２〜ＤＳ４）もこれと同様な構成にすることができる。
図３に示す変調回路ＤＳ１は、変調用加算器２１６と遅延回路２１７を有する。
遅延回路２１７は、変調用加算器２１６から入力される誤差デジタル信号Ｅｑ１をサンプリング周期ごとに遅延させて出力する。
変調用加算器２１６は、遅延回路２１７において遅延された信号と入力デジタル信号（下位ビット側データＤＬ）とを加算し、当該加算結果を誤差デジタル信号Ｅｑ１として出力するとともに、当該加算結果における桁あふれ（キャリー）を示す１ビットの出力デジタル信号Ｃ１を生成する。

【0027】

図２に戻る。
微分器２１１，２１２，２１３は、２段目以降の変調回路（ＤＳ２〜ＤＳ４）の出力デジタル信号（Ｃ２〜Ｃ４）を初段の変調回路ＤＳ１からの段数に応じた次数でそれぞれ微分する。微分器２１１は変調回路ＤＳ２の出力デジタル信号Ｃ２に１次微分演算（１−Ｚ^−１）を施し、微分器２１２は変調回路ＤＳ３の出力デジタル信号Ｃ３に２次微分演算（（１−Ｚ^−１）^２）を施し、微分器２１３は変調回路ＤＳ４の出力デジタル信号Ｃ４に３次微分演算（（１−Ｚ^−１）^３）を施す。

【0028】

出力合成用加算器２１４は、初段の変調回路ＤＳ１の出力デジタル信号Ｃ１、及び、微分器２１１，２１２，２１３において微分された２段目以降の変調回路（ＤＳ２〜ＤＳ４）の出力デジタル信号（Ｃ２〜Ｃ４）の和を算出し、変調結果の出力信号Ｓ２０として出力する。

【0029】

入力レベル検出器２１５は、アップサンプリング部１０において出力されるデジタル信号Ｓ１０の上位ビット側データＤＨの値に応じて、ΔΣ変調器２０におけるΔΣ変調の次数を変更する。ΔΣ変調の次数を「１」に設定する場合、入力レベル検出器２１５は、変調回路ＤＳ２，ＤＳ３，ＤＳ４の変調動作を停止させる。ΔΣ変調の次数を「２」に設定する場合、入力レベル検出器２１５は、変調回路ＤＳ３，ＤＳ４の変調動作を停止させる。ΔΣ変調の次数を「３」に設定する場合、入力レベル検出器２１５は、変調回路ＤＳ４の変調動作を停止させる。ΔΣ変調の次数を「４」に設定する場合、入力レベル検出器２１５は、変調回路（ＤＳ２〜ＤＳ４）の変調動作の停止を行わない。入力レベル検出器２１５は、変調回路（ＤＳ２〜ＤＳ４）の変調動作を停止させる場合、例えば誤差デジタル信号（Ｅｑ２〜Ｅｑ４）を遅延させた信号をゼロにし、出力デジタル信号（Ｃ２〜Ｃ４）の値をゼロに固定する。

【0030】

図４は、入力レベル検出器２１５によるΔΣ変調の次数の制御を説明するための図である。図４の例において、上位ビット側データＤＨは５ビットの符号付き２進符号であり、その数値範囲は−１６〜１５である。ｎ次のΔΣ変調によって生成される信号の数値範囲は「−２^{（ｎ−１）}＋１」から「２^{（ｎ−１）}」であり、４次の場合の数値範囲は−７〜８となる。従って、４次のΔΣ変調の結果をそのまま上位ビット側データＤＨに加算すると、その数値範囲は−２３〜２３となり、数値のレベル数は４７になる。図４に示す次数の制御方法では、ΔΣ変調器２０の変調結果の出力信号Ｓ２０と上位ビット側データＤＨ（５ビット）とを加算した信号Ｓ３０の数値範囲が−１６〜１６（レベル数３３）に収まるように、次数の制御が行われる。例えば上位ビット側データＤＨがしきい値９を超えて上昇した場合、ΔΣ変調の次数が「４」から「３」に減る。上位ビット側データＤＨの絶対値が大きくほど、ΔΣ変調の次数が小さくなる。これにより、信号Ｓ３０の数値範囲が−１６〜１６に収められる。また、次数が増える場合と減る場合とで異なるしきい値を用いるヒステリシス動作が行われるため、次数の切り替えが安定に行われる。
このようなΔΣ変調の次数の制御によって信号Ｓ３０のレベル数を減らすことにより、後段のデジタルアナログ変換部５０の構成を簡易化できるとともに、その出力信号レベルの低下を抑えることができる。
以上が変調部２１の説明である。

【0031】

図１に戻る。
第１検出部２２は、ΔΣ変調器２０の入力信号（下位ビット側データＤＬ）における所定ビット長の下位データがゼロになったことを検出する。例えば、第１検出部２２は、下位ビット側データＤＬにおける下位３ビットのデータがゼロになったことを検出する。

【0032】

第２検出部２３は、ΔΣ変調器２０の量子化誤差を示す誤差信号（初段の変調回路ＤＳ１の量子化誤差を示す誤差デジタル信号Ｅｑ１）における所定ビット長の下位データがゼロになったことを検出する。例えば、第２検出部２３は、誤差デジタル信号Ｅｑ１における下位３ビットのデータがゼロになったことを検出する。

【0033】

ディザ付加部２４は、第１検出部２２及び第２検出部２３の検出結果に応じて、下位ビット側データＤＬの下位データがゼロになり、かつ、誤差デジタル信号Ｅｑ１の下位データがゼロになった場合、ΔΣ変調器２０に入力される下位ビット側データＤＬにディザ信号Ｓｉを付加する。例えば、ディザ付加部２４は、下位ビット側データＤＬにおける下位３ビットのデータをディザ信号Ｓｉである「１１１」に置き換える。

【0034】

また、ディザ付加部２４は、下位ビット側データＤＬの下位データがゼロになり、かつ、誤差デジタル信号Ｅｑ１の下位データがゼロになる状態（下位データのゼロ状態）が所定回数連続して発生した場合、下位ビット側データＤＬにディザ信号Ｓｉを付加する。すなわち、「下位データのゼロ状態」が単発的に発生しても、ディザ信号Ｓｉの付加は行わない。これにより、不必要なディザ信号Ｓｉの付加が発生し難くなる。

【0035】

ディザ付加部２４は、例えば図１に示すように、カウンタ２４１とマルチプレクサ２４２を有する。
カウンタ２４１は、下位ビット側データＤＬの下位データがゼロになり、かつ、誤差デジタル信号Ｅｑ１の下位データがゼロになる状態（下位データのゼロ状態）の発生回数を計数する。下位ビット側データＤＬの下位データが非ゼロになるか、又は、誤差デジタル信号Ｅｑ１の下位データが非ゼロになった場合、カウンタ２４１は計数値を初期化する。
マルチプレクサ２４２は、カウンタ２４１の計数値が所定の値に達すると、下位ビット側データＤＬにおける下位ビット側のデータをディザ信号Ｓｉに置き換える。

【0036】

ここで、上述した構成を有するＤＡ変換器の動作について、ΔΣ変調器２０を中心に説明する。

【0037】

入力のデジタル信号Ｓｉｎは、アップサンプリング部１０において元のサンプリング周波数Ｆｓより高い周波数にオーバーサンプリングされ、所定の補完処理を受けた信号Ｓ１０（第３入力信号）に変換される。信号Ｓ１０の下位データＤＬは、ΔΣ変調器２０においてΔΣ変調を施され、その変調結果の信号Ｓ２０と信号Ｓ１０の上位データＤＨとが加算器３０において加算される。加算器３０の加算結果を示す信号Ｓ３０は、デジタルアナログ変換部５０においてアナログ信号Ｓ５０に変換され、ローパスフィルタ６０において高周波のノイズ成分を除去されることにより、所望の信号帯域の成分を含んだアナログ信号Ｓｏｕｔとなる。

【0038】

下位ビット側データＤＬの下位データがゼロになり、かつ、誤差デジタル信号Ｅｑ１の下位データがゼロになる状態（下位データのゼロ状態）が発生すると、カウンタ２４１において計数値がインクリメントされる。「下位データのゼロ状態」が途絶えると、カウンタ２４１の計数値は初期化される。「下位データのゼロ状態」が連続して発生することによりカウンタ２４１が所定の値に達すると、マルチプレクサ２４２によって下位ビット側データＤＬにおける下位ビット側のデータがディザ信号Ｓｉに置き換えられる。下位ビット側データＤＬにディザ信号Ｓｉが付加されると、誤差デジタル信号Ｅｑ１の下位データが非ゼロになるため、カウンタ２４１の計数値は初期化される。

【0039】

仮にディザ信号Ｓｉを付加されることなく「下位データのゼロ状態」が継続したとすると、変調回路ＤＳ１の変調用加算器２１６の加算結果である誤差デジタル信号Ｅｑ１は、常に下位データがゼロの下位ビット側データＤＬと加算されるため、誤差デジタル信号Ｅｑ１も常に下位データがゼロの状態になる。そうすると、誤差デジタル信号Ｅｑ１のビット変化は上位データのみになり、短い周期で規則的に桁あふれを生じることになる。すなわち、出力デジタル信号Ｃ１が短い周期で規則的に変化するようになる。「下位データのゼロ状態」が更に継続すると、変調回路ＤＳ１の誤差デジタル信号Ｅｑ１の下位データがゼロの状態になるため、出力デジタル信号Ｃ２〜Ｃ４が短い周期で規則的に変化する。その結果、出力デジタル信号Ｃ１〜Ｃ４の加算結果であるΔΣ変調器２０の出力信号Ｓ２０が短い周期で規則的に変化するようになり、特定の周波数を持つ強いノイズ成分が出力信号Ｓ２０に重畳される。
ディザ信号Ｓｉが一度でもΔΣ変調器２０に入力されると、誤差デジタル信号Ｅｑ１の下位データが直ちに非ゼロとなり、変調用加算器２１６の規則的な桁あふれが回避される。従って、このとき下位ビット側データＤＬの下位データのゼロ状態が継続していたとしても、誤差デジタル信号Ｅｑ１の下位データはしばらくの間非ゼロとなり、変調用加算器２１６の規則的な桁あふれが生じなくなる。そのため、出力信号Ｓ２０の短い周期での規則的変化が生じ難くなり、ノイズが低減する。

【0040】

図５は、ΔΣ変調器２０の入力信号にディザ信号Ｓｉを付加することによる効果を説明するためのシミュレーション例を示す図である。
図５は、「下位データのゼロ状態」が継続した状態におけるΔΣ変調器２０の出力信号Ｓ３０のシミュレーション波形を示す図である。図５Ａはディザ信号Ｓｉが付加されない場合の波形を示し、図５Ｂはディザ信号Ｓｉが付加された場合の波形を示す。図５Ａの波形には規則的なノイズ成分が強く現れているが、図５Ｂの波形にはそのようなノイズ成分が現れないことが分かる。

【0041】

図６は、図５に示す波形の周波数スペクトラムを示す図である。図６Ａは図５Ａの波形の周波数スペクトラムを示し、図６Ｂは図５Ｂの波形の周波数スペクトラムを示す。ディザ信号Ｓｉを付加しない場合（図６Ａ）は、特定の周波数に強いノイズ成分が現れている。ディザ信号Ｓｉを付加した場合（図６Ｂ）は、ノイズ成分が高域側に偏って分散されており、ΔΣ変調によるノイズシェーピングの効果が表れている。

【0042】

図７は、図５に示す波形を持つ信号にローパスフィルタを適用した場合の周波数スペクトラムを示す図である。図７Ａは図５Ａに対応する周波数スペクトラムを示し、図７Ｂは図５Ｂに対応する周波数スペクトラムを示す。図７Ａ，図７Ｂの周波数スペクトラムから、ディザ信号Ｓｉを付加しない場合のＳＮ比が８２．４ｄＢ、ディザ信号Ｓｉを付加した場合のＳＮ比が９３．５ｄＢと計算される。ディザ信号Ｓｉを付加することにより、ＳＮ比を改善できることが分かる。

【0043】

以上説明したように、本実施形態に係るΔΣ変調器２０によれば、ΔΣ変調器２０の入力信号（下位ビット側データＤＬ）の下位データがゼロになり、かつ、誤差デジタル信号Ｅｑ１の下位データがゼロになった場合、ΔΣ変調器２０の入力信号（下位ビット側データＤＬ）にディザ信号Ｓｉが付加される。これにより、ΔΣ変調器２０の出力信号Ｓ２０の周期的変化が乱されるため、ΔΣ変調器２０の出力信号Ｓ２０に特定の周波数のノイズ成分を重畳させ難くすることができる。

【0044】

また、本実施形態に係るΔΣ変調器２０によれば、ΔΣ変調器２０の入力信号（下位ビット側データＤＬ）の下位データがゼロになり、かつ、誤差デジタル信号Ｅｑ１の下位データがゼロになる「下位データのゼロ状態」が所定回数連続して発生した場合に、入力信号（下位ビット側データＤＬ）へのディザ信号Ｓｉの付加が行われる。これにより、単発的な「下位データのゼロ状態」の発生の度にディザ信号Ｓｉが付加されることがないため、ディザ信号Ｓｉの付加が頻繁に行われることによる出力信号Ｓ２０の誤差の増大を防止できる。

【0045】

なお、本発明は上述した実施形態に限定されるものではなく、他の種々のバリエーションを含んでいる。

【0046】

上述した実施形態では、ディザ付加部２４によってΔΣ変調器２０の入力信号（下位ビット側データＤＬ）にディザ信号Ｓｉが付加されているが、本発明はこれに限定されない。本発明の他の実施形態では、ΔΣ変調器２０において量子化誤差を示す誤差信号（例えば誤差デジタル信号Ｅｑ１）にディザ信号Ｓｉを付加してもよい。図８は、変調部２１の変調回路ＤＳ１において遅延回路２１７に入力される誤差デジタル信号Ｅｑ１にディザ付加部２４のディザ信号Ｓｉが付加されるようにした変形例を示す。この変形例の他にも、例えば遅延回路２１７から出力される誤差デジタル信号Ｅｑ１にディザ付加部２４のディザ信号Ｓｉが付加されるようにしてもよい。

【0047】

上述した実施形態では、ＤＡ変換器に用いられるΔΣ変調器を例として挙げているが、本発明のΔΣ変調器はＤＡ変換器にのみ限定されるものではなく、ΔΣ変調を利用して信号処理を行う様々な回路装置に広く適用可能である。

【符号の説明】

【0048】

１０…アップサンプリング部、２０…ΔΣ変調器、２１…変調部、２１１〜２１３…微分器、２１４…出力合成用加算器、２１５…入力レベル検出器、２１６…変調用加算器、２１７…遅延回路、２２…第１検出部、２３…第２検出部、２４…ディザ付加部、２４１…カウンタ、２４２…マルチプレクサ、３０…加算器、５０…デジタルアナログ変換部、６０…ローパスフィルタ、ＤＳ１〜ＤＳ４…変調回路、Ｓｉ…ディザ信号ＤＨ…上位ビット側データ、ＤＬ…下位ビット側データ、Ｅｑ１〜Ｅｑ３…誤差デジタル信号、Ｃ１〜Ｃ４…出力デジタル信号。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】