(58)【調査した分野】(Int.Cl.,DB名)
【発明の概要】
【発明が解決しようとする課題】
【0005】
ところで、被試験電子部品(DUT:Device Under Test)が、CPUやMPUのようなロジックデバイスである場合には、ダイ(ベアチップ)をパッケージングした後の最終試験工程において、当該DUTにDRAM等のメモリデバイスを接続して、実動作に近い状態でDUTを試験する場合がある。
【0006】
三次元実装技術を用いてロジックチップの上にメモリチップを直接実装する場合にも、実動作に近い状態でDUTを試験する必要がある。しかも、こうした三次元実装構造のデバイスは高価であるため、ロジックチップにメモリチップを実装する前に、当該ロジックチップをベアチップレベルで動作確認することが要求される。
【0007】
しかしながら、上記の試験用キャリアを用いた試験では、実動作と同程度にメモリチップをロジックチップの近くに配置できず、高品質な試験を確保することが難しい、という問題がある。
【0008】
本発明が解決しようとする課題は、実動作に近い状態での被試験電子部品の試験の品質向上を図ることが可能な試験用キャリアを提供することである。
【課題を解決するための手段】
【0009】
[1]本発明に係る試験用キャリアは、被試験電子部品が一時的に実装されるベース部材と、前記ベース部材に実装され、前記被試験電子部品と電気的に接続される試験用電子部品と、
前記被試験電子部品を覆うように前記ベース部材に重ねられたカバー部材と、を備え
た試験用キャリアであって、前記試験用キャリアは、前記ベース部材と前記カバー部材の間に前記被試験電子部品を挟んだ状態で搬送されることを特徴とする。
【0010】
[2]上記発明において、前記ベース部材は、前記試験用キャリアの第1の外部端子と、前記被試験電子部品と前記第1の外部端子を電気的に接続する第1の配線と、前記被試験電子部品と前記試験用電子部品を電気的に接続する第2の配線と、を有してもよい。
【0011】
[3]上記発明において、前記ベース部材は、前記試験用電子部品が実装されたインタポーザと、前記第1の外部端子が設けられていると共に前記インタポーザを保持する配線基板と、を有しており、前記インタポーザは、前記被試験電子部品の第1及び第2の電極に接触する第1及び第2の内部端子が設けられた第1の主面と、前記試験用電子部品の第3の電極に接合された第3の内部端子が設けられた第2の主面と、を有し、前記第1の配線は、前記インタポーザと前記配線基板に設けられ、前記第1の内部端子と前記第1の外部端子を電気的に接続しており、前記第2の配線は、前記インタポーザに設けられ、前記第2の内部端子と前記第3の内部端子を電気的に接続していてもよい。
【0012】
[4]
本発明に係る試験用キャリアは、
被試験電子部品が一時的に実装されるベース部材と、前記ベース部材に実装され、前記被試験電子部品と電気的に接続される試験用電子部品と、を備え、前記ベース部材は、前記試験用キャリアの第1の外部端子と、前記被試験電子部品と前記第1の外部端子を電気的に接続する第1の配線と、前記被試験電子部品と前記試験用電子部品を電気的に接続する第2の配線と、を有し、前記ベース部材は、前記試験用電子部品が実装されたインタポーザと、前記第1の外部端子が設けられていると共に前記インタポーザを保持する配線基板と、を有しており、前記インタポーザは、前記被試験電子部品の第1及び第2の電極に接触する第1及び第2の内部端子が設けられた第1の主面と、前記試験用電子部品の第3の電極に接合された第3の内部端子が設けられた第2の主面と、を有し、前記第1の配線は、前記インタポーザと前記配線基板に設けられ、前記第1の内部端子と前記第1の外部端子を電気的に接続し、前記第2の配線は、前記インタポーザに設けられ、前記第2の内部端子と前記第3の内部端子を電気的に接続しており、前記配線基板は、第1の開口を有する第1の配線基板と、前記第1の配線基板が積層された第2の配線基板と、を含み、前記インタポーザと前記試験用電子部品は、前記第1の配線基板と前記第2の配線基板の間に挟まれており、前記インタポーザの前記第1及び第2の内部端子は、前記第1の開口を介して前記被試験電子部品に対向してい
ることを特徴とする。
【0013】
[5]上記発明において、前記被試験電子部品は、ロジック集積回路を含み、前記試験用電子部品は、メモリ集積回路を含んでもよい。
【0014】
[6]
本発明に係る試験用キャリアは、
被試験電子部品が一時的に実装されるベース部材と、前記ベース部材に実装され、前記被試験電子部品と電気的に接続される試験用電子部品と、を備え、前記被試験電子部品は、ロジック集積回路を含み、前記試験用電子部品は、メモリ集積回路と、前記被試験電子部品と前記メモリ集積回路の間の通信を記録する記録手段と、を含
むことを特徴とする。
【0015】
[7]上記発明において、前記被試験電子部品は、ロジック集積回路を含み、前記試験用電子部品は、前記被試験電子部品の試験に用いられる試験用回路を含んでもよい。
【0016】
[8]上記発明において、前記ベース部材は、前記試験用キャリアの第2の外部端子と、前記試験用電子部品と前記第2の外部端子を電気的に接続する第3の配線と、を有してもよい。
【0017】
[9]上記発明において、前記インタポーザの前記第2の主面は、前記試験用電子部品の第4の電極に接合された第4の内部端子を有しており、前記第3の配線は、前記インタポーザと前記配線基板に設けられ、前記第4の内部端子と前記第2の外部端子を電気的に接続していてもよい。
【0018】
[10]上記発明において、前記試験用キャリアは、前記被試験電子部品を覆うように前記ベース部材に重ねられたカバー部材をさらに備え、前記試験用キャリアは、前記ベース部材と前記カバー部材の間に前記被試験電子部品を挟んでもよい。
【0019】
[11]上記発明において、前記カバー部材は、前記被試験電子部品を覆うフィルムと、第2の開口が形成されていると共に、前記フィルムが貼り付けられたフレームと、を有しており、前記ベース部材と前記カバー部材との間に形成され、前記被試験電子部品を収容する収容空間は、外気に比して減圧されていてもよい。
【0020】
[12]上記発明において、前記フィルムは、自己粘着性を有する材料から構成されていてもよい。
【0021】
[13]上記発明において、前記被試験電子部品は、半導体ウェハをダイシングすることで形成されたダイであってもよい。
【発明の効果】
【0022】
本発明では、被試験電子部品と電気的に接続される試験用電子部品を試験用キャリアが備えている。このため、実動作に近い状態での被試験電子部品の試験の品質向上を図ることが可能となる。
【発明を実施するための形態】
【0024】
以下、本発明の実施形態を図面に基づいて説明する。
【0025】
図1は本発明の第1実施形態におけるデバイス製造工程の一部を示すフローチャートである。
【0026】
本実施形態では、半導体ウェハのダイシング後(
図1のステップS10の後)であって三次元実装や最終パッケージングの前(ステップS50,S60の前)に、試験用キャリア10を用いてDUT90の試験を行う(ステップS20〜S40)。
【0027】
本実施形態におけるDUT90は、ロジックLSI(Logic Large Scale Integration)が作り込まれたダイ(ベアチップ)であり、具体的には、CPU(Central Processing Unit)或いはMPU(Micro Processing Unit)等のプロセッサのベアチップ等を例示することができる。なお、このDUT90が、ロジックLSIに加えて、メモリLSI等が作り込まれたSoC(System on Chip)であってもよい。本実施形態におけるDUT90が、本発明における被試験電子部品の一例に相当し、本実施形態におけるロジックLSIが、本発明におけるロジック集積回路の一例に相当する。
【0028】
図1に示すように、本実施形態では、先ず、キャリア組立装置(不図示)によってDUT90を試験用キャリア10に一時的に実装する(ステップS20)。次いで、この試験用キャリア10を介してDUT90と試験装置1(
図6参照)を電気的に接続することで、DUT90の試験を実行する(ステップS30)。そして、この試験が終了したら、試験用キャリア10からDUT90を取り出す(ステップS40)。因みに、DUT90が取り出された試験用キャリア10は、別のDUT90の試験に再利用される。
【0029】
一方、試験用キャリア10から取り出されたDUT90には、三次元実装技術を用いて他のダイが直接実装される(ステップS50)。次いで、当該DUT90を本パッケージングすることで、デバイスが最終製品として完成する(ステップS60)。DUT90に三次元実装される他のダイは、例えば、メモリLSIが作り込まれたベアチップであり、具体的には、DRAM(Dynamic Random Access Memory)等のメモリのベアチップを例示することができる。
【0030】
以下に、本実施形態においてDUT90が一時的に実装される(仮パッケージングされる)試験用キャリア10の構成について、
図2〜
図4を参照しながら説明する。
【0031】
図2及び
図3は本実施形態における試験用キャリアの分解斜視図及び分解断面図、
図4は本実施形態における試験キャリアの変形例を示す分解断面図である。
【0032】
本実施形態における試験用キャリア10は、
図2及び
図3に示すように、DUT90が載置されたベース部材20と、ベース部材20に実装された試験用電子部品70と、ベース部材20に重ねられてDUT90を覆うカバー部材80と、を備えている。この試験用キャリア10は、ベース部材20とカバー部材80との間にDUT90を挟み込むことで、DUT90を保持する。
【0033】
本実施形態における試験用キャリア10が本発明における試験用キャリアの一例に相当する。また、本実施形態におけるベース部材20が本発明におけるベース部材の一例に相当し、本実施形態における試験用電子部品70が本発明における試験用電子部品の一例に相当し、本実施形態におけるカバー部材80が本発明におけるカバー部材の一例に相当する。
【0034】
ベース部材20は、インタポーザ30と配線基板40を備えている。インタポーザ30の下面312に試験用電子部品70が恒久的に実装されているのに対し、試験の際にインタポーザ30の上面311にDUT90が一時的に実装される。また、このインタポーザ30は、配線基板40に保持されている。
【0035】
本実施形態におけるインタポーザ30が本発明におけるインタポーザの一例に相当し、本実施形態における配線基板40が本発明における配線基板の一例に相当する。
【0036】
インタポーザ30は、例えば、シリコン(Si)製のインタポーザである。
図3に示すように、このインタポーザ30の基材31の上面311には、第1及び第2の内部端子321,322と第1の中継端子331が設けられている。
【0037】
第1の内部端子321は、DUT90の第1の電極91に対向するように配置されている。一方、第2の内部端子322は、当該DUT90の第2の電極92に対向するように配置されている。また、第1の中継端子331は、第1の配線基板50の突出部52に設けられた第1の中継端子55に対向するように配置されている。
【0038】
これに対し、インタポーザ30の基材31の下面312には、第3の内部端子323が設けられている。第3の内部端子323は、試験用電子部品70の第3の電極701に対向するように配置されている。
【0039】
さらに、このインタポーザ30には、第1及び第2の内部配線341,342が設けられている。第1の内部配線341は、インタポーザ30の第1の内部端子321と第1の中継端子331を接続している。一方、第2の内部配線342は、インタポーザ30の上下方向に貫通しており、インタポーザ30の第2の内部端子322と第3の内部端子323を接続している。
【0040】
試験用電子部品70は、例えば、メモリLSI71(
図6参照)が作り込まれたベアチップである。試験用電子部品70の第3の電極701がインタポーザ30の第3の内部端子323に接合されており、試験用電子部品70がインタポーザ30の下面312に恒久的に実装されている。なお、この試験用電子部品70は、メモリLSI71を有していれば特に限定されず、例えば、最終パッケージングされたメモリデバイスであってもよい。
【0041】
なお、インタポーザ30の上面311における端子321,322,331の数や配置は、
図2や
図3に示す例に限定されず、例えば、DUT90の電極91,92の数や配置に応じて設定することができる。また、インタポーザ30の下面312における端子323の数や配置も、
図3に示す例に限定されず、例えば、試験用電子部品70の電極701の数や配置に応じて設定することができる。
【0042】
本実施形態におけるインタポーザ30の上面311が本発明におけるインタポーザの第1の主面の一例に相当し、本実施形態におけるインタポーザ30の下面312が本発明におけるインタポーザの第2の主面の一例に相当する。
【0043】
また、本実施形態における第1の電極91が本発明における第1の電極の一例に相当し、本実施形態における第2の電極92が本発明における第2の電極の一例に相当し、本実施形態におけるメモリLSI71が、本発明におけるメモリ集積回路の一例に相当し、本実施形態における第3の電極701が本発明における第3の電極の一例に相当する。
【0044】
さらに、本実施形態における第1の内部端子321が本発明における第1の内部端子の一例に相当し、本実施形態における第2の内部端子322が本発明における第2の内部端子の一例に相当し、本発明における第3の内部端子323が本発明における第3の内部端子の一例に相当し、本実施形態における第2の内部配線342が本発明における第2の配線の一例に相当する。
【0045】
配線基板40は、第1の配線基板50と第2の配線基板60を備えている。本実施形態における第1の配線基板50が発明における第1の配線基板に相当し、本実施形態における第2の配線基板60が本発明における第2の配線基板の一例に相当する。
【0046】
第1の配線基板50は、開口51を中央に有する枠状の多層配線基板である。この第1の配線基板50の開口51の上部には突出部52が設けられている。この突出部52は、開口51の内側に向かって突出している。開口51は、インタポーザ30を収容可能な内径を有している。これに対し、突出部52の間の距離はインタポーザ30の外形よりも小さくなっている。
【0047】
この第1の配線基板50には、第1の外部端子53と第1の中継端子55が設けられている。第1の外部端子53は、当該第1の配線基板50の上面の外縁近傍に設けられている。一方、第1の中継端子55は、第1の配線基板50の突出部52の下面に設けられている。
【0048】
また、この第1の配線基板50には、第1の内部配線57が設けられている。この第1の内部配線57は、第1の中継端子55と第1の外部端子53を接続している。この第1の内部配線57によって、第1の中継端子55のピッチと比較して、第1の外部端子53のピッチが広げられている。
【0049】
なお、第1の配線基板50における端子53,55の数や配置は、
図2や
図3に示す例に特に限定されない。
【0050】
第2の配線基板60は、2段の凹部61,62を中央に有するプリント配線基板である。この第2の配線基板60の第1の凹部61は、インタポーザ30を収容可能な内径を有している。第2の凹部62は、第1の凹部61の中央に設けられており、試験用電子部品70を収容可能であり、且つ、インタポーザ30の外形よりも小さな内径を有している。
【0051】
図3に示すように、第1の配線基板50と第2の配線基板60とが相互に積層されて固定されている。この際、試験用電子部品70は、第2の配線基板60の第2の凹部62に収容され、インタポーザ30は、第1の配線基板50の開口51及び第2の配線基板60の第1の凹部61に収容されている。このため、インタポーザ30と試験用電子部品70は、第1の配線基板50と第2の配線基板60の間に挟まれて保持されている。この状態において、インタポーザ30の第1及び第2の内部端子321,322は、第1の配線基板50の開口51を介して上方に露出しており、DUT90の電極91,92と対向することが可能となっている。
【0052】
また、インタポーザ30の第1の中継端子331と、第1の配線基板50の第1の中継端子55と、が接合されている。このため、インタポーザ30の第1の内部配線341及び第1の中継端子331と第1の配線基板50の第1の中継端子55及び第1の内部配線57を介して、インタポーザ30の第1の内部端子321と第1の配線基板50の第1の外部端子53が電気的に接続されている。
【0053】
本実施形態における開口51が本発明における第1の開口の一例に相当し、本実施形態における第1の外部端子53が本発明における第1の外部端子の一例に相当する。また、本実施形態では、インタポーザ30の第1の内部配線341及び第1の中継端子331と、第1の配線基板50の第1の中継端子55及び第1の内部配線57とが、本発明における第1の配線の一例に相当する。
【0054】
なお、第1の外部端子53の設置位置は特に限定されない。例えば、
図4に示すように、第1の外部端子53を第2の配線基板60の下面に設けてもよい。この場合には、スルーホール等の内部配線63を第2の配線基板60に形成し、当該内部配線63を介して第1の内部配線57と第1の外部端子53を接続する。
【0055】
この
図4に示す例では、インタポーザ30の第1の内部配線341及び第1の中継端子331と、第1の配線基板50の第1の中継端子55及び第1の内部配線57と、第2の配線基板60の内部配線63とが、本発明における第1の配線の一例に相当する。
【0056】
図2及び
図3に戻り、カバー部材80は、カバーフレーム81と、カバーフィルム82と、を備えている。本実施形態におけるカバーフレーム81が本発明におけるフレームの一例に相当し、本実施形態におけるカバーフィルム82が本発明におけるフィルムの一例に相当する。
【0057】
カバーフレーム81は、開口811を中央に有する枠状のリジッドな基板である。このカバーフレーム81は、例えば、ポリアミドイミド樹脂、セラミックス、ガラス等の絶縁性材料から構成されている。本実施形態における開口811が、本発明における第2の開口の一例に相当する。
【0058】
一方、カバーフィルム82は、柔軟性と自己粘着性(タック性)を備えた弾性材料から構成されたフィルムである。このカバーフィルム82を構成する具体的な材料としては、例えば、シリコーンゴムやポリウレタン等を例示することができる。ここで、「自己粘着性」とは、粘着剤や接着剤を用いることなく被粘着物に粘着することのできる特性を意味する。
【0059】
このカバーフィルム82は、開口811を含めたカバーフレーム81の全面に接着剤(不図示)によって貼り付けられている。このように、本実施形態では、柔軟なカバーフィルム82が、剛性の高いカバーフレーム81に貼り付けられているので、カバー部材80のハンドリング性の向上が図られている。なお、カバー部材80をカバーフィルム82のみで構成してもよい。
【0060】
以上に説明した試験用キャリア10は、次のように組み立てられる。
【0061】
図5は本実施形態における試験用キャリアの断面図であり、
図6は本実施形態における試験用キャリアの電気的な接続関係を示すブロック図である。
【0062】
先ず、カバー部材80を反転させて、DUT90の第1及び第2の電極91,92が上方を向くような姿勢で、当該DUT90をカバーフィルム82の上に載置する。
【0063】
この際、本実施形態では、上述のように、カバー部材80が自己粘着性を有しているので、DUT90をカバーフィルム82の上に載置するだけで、DUT90をカバーフィルム82に仮止めすることができる。
【0064】
次いで、DUT90の第1及び第2の電極91,92を、インタポーザ30の第1及び第2の内部端子321,322に対して位置決めする。次いで、大気圧に比した環境下で、カバー部材80の上にベース部材20を重ねて、ベース部材20とカバー部材80の間にDUT90を挟み込む。
【0065】
次いで、ベース部材20とカバー部材80との間にDUT90を挟み込んだままの状態で、試験用キャリア10を大気圧環境に戻すことで、
図5に示すように、ベース部材20とカバー部材80との間に形成された収容空間15内にDUT90が保持される。
【0066】
因みに、DUT90の第1及び第2の電極91,92とインタポーザ30の第1及び第2の内部端子321,322とは、半田等で固定されていない。本実施形態では、
図5に示すように、収容空間15が大気圧に比して負圧となっているので、DUT90がカバーフィルム82によって押圧されて、DUT90の電極91,92とインタポーザ30の内部端子321,322が相互に接触している。
【0067】
以上のように組み立てられた試験用キャリア10は、試験装置1に運ばれて、当該試験装置1のコンタクタが試験用キャリア10の第1の外部端子53に接触する。
図5及び
図6に示すように、この第1の外部端子53は、第1の配線基板50の第1の内部配線57やインタポーザ30の第1の内部配線341を介して、DUT90と電気的に接続されており、試験装置1は、試験用キャリア10を介して、DUT90の試験を実行する。
【0068】
この際、本実施形態では、同図に示すように、DUT90と試験用電子部品70がインタポーザ30の第2の内部配線342を介して電気的に接続されている。このため、試験の実行中に、DUT90が試験用電子部品70のメモリLSI71と通信することができ、実動作に近い状態でDUT90を試験することができる。
【0069】
このように、本実施形態では、試験用キャリア10が、DUT90と電気的に接続される試験用電子部品70を備えているため、実動作に近い状態でのDUT90の試験の品質向上を図ることが可能となる。
【0070】
なお、以上説明した実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記の実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
【0071】
図7は本発明の第2実施形態における試験用キャリアの電気的な接続関係を示すブロック図、
図8は本発明の第2実施形態における試験用キャリアの分解断面図である。
【0072】
図7に示すように、試験用電子部品70が、メモリLSI71に加えて、記録回路72を備えてもよい。この記録回路72は、DUT90の試験中に当該DUT90とメモリLSI71との間の通信を記録する回路である。
【0073】
この場合には、
図8に示すように、第4の内部端子324、第3の内部配線343及び第2の中継端子332が、インタポーザ30に設けられていると共に、第2の中継端子56、第2の内部配線58及び第2の外部端子54が、第1の配線基板50に設けられている。インタポーザ30の第4の内部端子324は、試験用電子部品70の第4の電極702に接合されている。また、記録回路72に記録された通信記録は、第2の外部端子54を介して試験装置1に出力される。
【0074】
なお、本実施形態における記録回路72が本発明における記録手段の一例に相当し、本実施形態における第2の外部端子54が本発明における第2の外部端子の一例に相当し、本実施形態における第4の内部端子324が本発明における第4の内部端子の一例に相当し、本実施形態における第4の電極702が本発明における第4の電極の一例に相当する。また、本実施形態では、インタポーザ30の第3の内部配線343及び第2の中継端子332と、第1の配線基板50の第2の中継端子56及び第2の内部配線58とが、本発明における第3の配線の一例に相当する。
【0075】
図9は本発明の第3実施形態における試験用キャリアの電気的な接続関係を示すブロック図である。
【0076】
図9に示すように、試験用電子部品70が、メモリLSIに代えて、DUT90の試験に用いられる試験用回路73を備えてもよい。この試験用回路73の具体例としては、例えば、DUT90用のBIST(Built-in self test)回路を例示することができる。
【0077】
この場合にも、
図7に示す例と同様に、
図8に示すように、第4の内部端子324、第3の内部配線343及び第2の中継端子332が、インタポーザ30に設けられていると共に、第2の中継端子56、第2の内部配線58及び第2の外部端子54が、第1の配線基板50に設けられている。また、インタポーザ30の第4の内部端子324は、試験用電子部品70の第4の電極702に接合されている。
【0078】
なお、この試験用回路73が、DUT90のロジックLSIに組み込まれたBIST回路と補完的な関係を有するBIST回路であってもよい。或いは、試験用回路73が、DUT90の試験を実行するテスタチップであってもよい。また、試験用回路73に加えて、試験用電子部品70がメモリLSI71を備えてもよい。
【0079】
本実施形態における試験用回路73が本発明における試験用回路の一例に相当し、本実施形態における第2の外部端子54が本発明における第2の外部端子の一例に相当し、本実施形態における第4の内部端子324が本発明における第4の内部端子の一例に相当し、本実施形態における第4の電極702が本発明における第4の電極の一例に相当する。また、本実施形態では、インタポーザ30の第3の内部配線343及び第2の中継端子332と、第1の配線基板50の第2の中継端子56及び第2の内部配線58とが、本発明における第3の配線の一例に相当する。