特許 6394056 Ａ／Ｄ変換装置、グレイコード生成装置、撮像素子、並びに、電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6394056

(24)【登録日】2018年9月7日

(45)【発行日】2018年9月26日

(54)【発明の名称】Ａ／Ｄ変換装置、グレイコード生成装置、撮像素子、並びに、電子機器

(51)【国際特許分類】

   H04N 5/378 20110101AFI20180913BHJP

   H03M 1/56 20060101ALI20180913BHJP

   H03K 5/15 20060101ALI20180913BHJP

【ＦＩ】

   H04N5/378

   H03M1/56

   H03K5/15 P

【請求項の数】8

【全頁数】54

(21)【出願番号】特願2014-100185(P2014-100185)

(22)【出願日】2014年5月14日

(65)【公開番号】特開2015-128278(P2015-128278A)

(43)【公開日】2015年7月9日

【審査請求日】2017年2月3日

(31)【優先権主張番号】特願2013-244949(P2013-244949)

(32)【優先日】2013年11月27日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000002185

【氏名又は名称】ソニー株式会社

(74)【代理人】

【識別番号】100121131

【弁理士】

【氏名又は名称】西川 孝

(74)【代理人】

【識別番号】100082131

【弁理士】

【氏名又は名称】稲本 義雄

(72)【発明者】

【氏名】武田 祐一

(72)【発明者】

【氏名】鈴木 篤史

(72)【発明者】

【氏名】佐伯 貴範

(72)【発明者】

【氏名】高橋 知宏

【審査官】 鈴木 明

(56)【参考文献】

【文献】 特開２００８−０９２０９１（ＪＰ，Ａ）

【文献】 特開２００３−１５２５１２（ＪＰ，Ａ）

【文献】 特開２０１１−２３４３２６（ＪＰ，Ａ）

【文献】 特開２００９−１５２６８２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｎ ５／３０−５／３７８

Ｈ０３Ｋ ５／１５

Ｈ０３Ｍ １／５６

(57)【特許請求の範囲】

【請求項1】

複数の位相補間器を用いて、入力されたクロック信号と前記クロック信号を遅延させた信号から、前記クロック信号に対し位相をずらした多相クロック信号を生成する位相差クロック生成部と、
複数の位相補間器および論理ゲートを用いて、前記位相差クロック生成部により生成された前記多相クロック信号から、グレイコードを生成するグレイコード生成部と
を備えるグレイコード生成装置。

【請求項2】

前記グレイコード生成部は、
前記位相差クロック生成部により生成された前記多相クロック信号の１つから、上位のグレイコードを生成する第１のグレイコード生成部と、
前記位相差クロック生成部により生成された前記多相クロック信号の残りから、下位のグレイコードを生成する第２のグレイコード生成部と
を備える請求項１に記載のグレイコード生成装置。

【請求項3】

複数の位相補間器を用いて、入力されたクロック信号と前記クロック信号を遅延させた信号から、前記クロック信号に対し位相をずらした多相クロック信号を生成する位相差クロック生成部と、
複数の位相補間器および論理ゲートを用いて、前記位相差クロック生成部により生成された前記多相クロック信号から、グレイコードを生成するグレイコード生成部と、
前記グレイコード生成部により生成された前記グレイコードを用いて、入力されたアナログ信号をA/D変換するA/D変換部と
を備えるA/D変換装置。

【請求項4】

前記A/D変換部は、
前記クロック信号の周期数をカウントし、そのカウント値を上位ビットとして出力するカウンタと、
ランプ波形の参照電圧と入力電圧とを比較する比較部と、
前記比較部の出力が反転したことをトリガとして、前記グレイコード生成部により生成された前記グレイコードを同時にラッチし、前記グレイコードをバイナリ値に変換し、得られたデジタル値を下位ビットとして出力するラッチと
を備える請求項３に記載のA/D変換装置。

【請求項5】

入射光を光電変換する光電変換素子を含む単位画素が並べられた画素アレイと、
複数の位相補間器を用いて、入力されたクロック信号と前記クロック信号を遅延させた信号から、前記クロック信号に対し位相をずらした多相クロック信号を生成する位相差クロック生成部と、
複数の位相補間器および論理ゲートを用いて、前記位相差クロック生成部により生成された前記多相クロック信号から、グレイコードを生成するグレイコード生成部と、
前記グレイコード生成部により生成された前記グレイコードを用いて、前記画素アレイの前記単位画素から出力されるアナログ信号をA/D変換するA/D変換部と
を備える撮像素子。

【請求項6】

前記A/D変換部は、前記画素アレイの前記単位画素の列または部分領域毎に設けられ、自身に対応する前記列または前記部分領域の前記単位画素から出力されるアナログ信号を、前記グレイコード生成部により生成された前記グレイコードを用いてA/D変換する
請求項５に記載の撮像素子。

【請求項7】

前記グレイコード生成部は、所定の数の前記列または前記部分領域毎に設けられ、
前記A/D変換部は、自身が対応する前記列または前記部分領域に対応する前記グレイコード生成部により生成された前記グレイコードを用いてA/D変換する
請求項６に記載の撮像素子。

【請求項8】

被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
入射光を光電変換する光電変換素子を含む単位画素が並べられた画素アレイと、
複数の位相補間器を用いて、入力されたクロック信号と前記クロック信号を遅延させた信号から、前記クロック信号に対し位相をずらした多相クロック信号を生成する位相差クロック生成部と、
複数の位相補間器および論理ゲートを用いて、前記位相差クロック生成部により生成された前記多相クロック信号から、グレイコードを生成するグレイコード生成部と、
前記グレイコード生成部により生成された前記グレイコードを用いて、前記画素アレイの前記単位画素から出力されるアナログ信号をA/D変換するA/D変換部と
を備える電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本技術は、A/D変換装置、グレイコード生成装置、撮像素子、並びに、電子機器に関し、特に、高速化若しくは高分解能化またはその両方をより容易に行うことができるようにしたA/D変換装置、グレイコード生成装置、撮像素子、並びに、電子機器に関する。

【背景技術】

【0002】

従来、撮像素子において、画素アレイにおいて得られる画素信号のA/D変換に、グレイコードカウンタを用いる方法が提案されている（例えば、特許文献１参照）。特許文献１に記載の固体撮像素子においては、PLL（Phase Locked Loop）から基準クロックをグレイコードカウンタに配り、グレイコードカウンタからグレイコードを各カラムのA/D変換器に配る構成となっている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１１−２３４３２６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、特許文献１に記載の構成では、A/D変換器全体に配る基準クロックがチップの中で最高周波数となっており、高速化や高分解能化を行うためには、基準クロックの高周波化が必要であった。しかしながら、基準クロックは、カラム全体に配る必要があるため、高周波化は容易ではない。そのため、高速化を行ったり、高分解能化を行ったりすることが困難であった。

【0005】

本技術は、このような状況に鑑みて提案されたものであり、高速化若しくは高分解能化またはその両方をより容易に行うことを目的とする。

【課題を解決するための手段】

【0014】

本技術の他の側面のグレイコード生成装置は、複数の位相補間器を用いて、入力されたクロック信号と前記クロック信号を遅延させた信号から、前記クロック信号に対し位相をずらした多相クロック信号を生成する位相差クロック生成部と、複数の位相補間器および論理ゲートを用いて、前記位相差クロック生成部により生成された前記多相クロック信号から、グレイコードを生成するグレイコード生成部とを備えるグレイコード生成装置である。

【0015】

前記グレイコード生成部には、前記位相差クロック生成部により生成された前記多相クロック信号の１つから、上位のグレイコードを生成する第１のグレイコード生成部と、前記位相差クロック生成部により生成された前記多相クロック信号の残りから、下位のグレイコードを生成する第２のグレイコード生成部とを設けることができる。

【0016】

本技術の他の側面のA/D変換装置は、複数の位相補間器を用いて、入力されたクロック信号と前記クロック信号を遅延させた信号から、前記クロック信号に対し位相をずらした多相クロック信号を生成する位相差クロック生成部と、複数の位相補間器および論理ゲートを用いて、前記位相差クロック生成部により生成された前記多相クロック信号から、グレイコードを生成するグレイコード生成部と、前記グレイコード生成部により生成された前記グレイコードを用いて、入力されたアナログ信号をA/D変換するA/D変換部とを備えるA/D変換装置である。

【0017】

前記A/D変換部には、前記クロック信号の周期数をカウントし、そのカウント値を上位ビットとして出力するカウンタと、ランプ波形の参照電圧と入力電圧とを比較する比較部と、前記比較部の出力が反転したことをトリガとして、前記グレイコード生成部により生成された前記グレイコードを同時にラッチし、前記グレイコードをバイナリ値に変換し、得られたデジタル値を下位ビットとして出力するラッチとを設けることができる。

【0018】

本技術の他の側面の撮像素子は、入射光を光電変換する光電変換素子を含む単位画素が並べられた画素アレイと、複数の位相補間器を用いて、入力されたクロック信号と前記クロック信号を遅延させた信号から、前記クロック信号に対し位相をずらした多相クロック信号を生成する位相差クロック生成部と、複数の位相補間器および論理ゲートを用いて、前記位相差クロック生成部により生成された前記多相クロック信号から、グレイコードを生成するグレイコード生成部と、前記グレイコード生成部により生成された前記グレイコードを用いて、前記画素アレイの前記単位画素から出力されるアナログ信号をA/D変換するA/D変換部とを備える撮像素子である。

【0019】

前記A/D変換部には、前記画素アレイの前記単位画素の列または部分領域毎に設けられ、自身に対応する前記列または前記部分領域の前記単位画素から出力されるアナログ信号を、前記グレイコード生成部により生成された前記グレイコードを用いてA/D変換させることができる。

【0020】

前記グレイコード生成部を、所定の数の前記列または前記部分領域毎に設け、前記A/D変換部には、自身が対応する前記列または前記部分領域に対応する前記グレイコード生成部により生成された前記グレイコードを用いてA/D変換させることができる。

【0021】

本技術の他の側面の電子機器は、被写体を撮像する撮像部と、前記撮像部による撮像により得られた画像データを画像処理する画像処理部とを備え、前記撮像部は、入射光を光電変換する光電変換素子を含む単位画素が並べられた画素アレイと、複数の位相補間器を用いて、入力されたクロック信号と前記クロック信号を遅延させた信号から、前記クロック信号に対し位相をずらした多相クロック信号を生成する位相差クロック生成部と、複数の位相補間器および論理ゲートを用いて、前記位相差クロック生成部により生成された前記多相クロック信号から、グレイコードを生成するグレイコード生成部と、前記グレイコード生成部により生成された前記グレイコードを用いて、前記画素アレイの前記単位画素から出力されるアナログ信号をA/D変換するA/D変換部とを備える電子機器である。

【0029】

本技術の他の側面のグレイコード生成装置においては、複数の位相補間器を用いて、入力されたクロック信号とクロック信号を遅延させた信号から、クロック信号に対し位相をずらした多相クロック信号が生成され、複数の位相補間器および論理ゲートを用いて、生成された多相クロック信号から、グレイコードが生成される。

【0030】

本技術の他の側面のA/D変換装置においては、複数の位相補間器を用いて、入力されたクロック信号とクロック信号を遅延させた信号から、クロック信号に対し位相をずらした多相クロック信号が生成され、複数の位相補間器および論理ゲートを用いて、生成された多相クロック信号から、グレイコードが生成され、生成されたグレイコードを用いて、入力されたアナログ信号がA/D変換される。

【0031】

本技術の他の側面の撮像素子においては、複数の位相補間器を用いて、入力されたクロック信号とクロック信号を遅延させた信号から、クロック信号に対し位相をずらした多相クロック信号が生成され、複数の位相補間器および論理ゲートを用いて、生成された多相クロック信号から、グレイコードが生成され、生成されたグレイコードを用いて、入射光を光電変換する光電変換素子を含む単位画素が並べられた画素アレイの単位画素から出力されるアナログ信号がA/D変換される。

【0032】

本技術の他の側面の電子機器においては、複数の位相補間器を用いて、入力されたクロック信号とクロック信号を遅延させた信号から、クロック信号に対し位相をずらした多相クロック信号が生成され、複数の位相補間器および論理ゲートを用いて、生成された多相クロック信号から、グレイコードが生成され、生成されたグレイコードを用いて、入射光を光電変換する光電変換素子を含む単位画素が並べられた画素アレイの単位画素から出力されるアナログ信号がA/D変換され、得られた画像データが画像処理される。

【発明の効果】

【0037】

本技術によれば、信号を処理することが出来る。また本技術によれば、高速化若しくは高分解能化またはその両方をより容易に行うことができる。

【図面の簡単な説明】

【0038】

【図1】撮像素子の主な構成例を示す図である。

【図2】リップルカウンタの動作の様子の例を説明する図である。

【図3】撮像素子の主な構成例を示す図である。

【図4】撮像素子の主な構成例を示す図である。

【図5】４相クロック生成回路の主な構成例を示す図である。

【図6】４相クロック生成回路の動作の様子の例を説明するタイミングチャートである。

【図7】４相クロック生成回路の各出力信号の遅延時間と位相差を示す図である。

【図8】位相補間器の動作の様子の例を説明する図である。

【図9】位相補間器の動作の様子の例を説明するタイミングチャートである。

【図10】位相補間器の主な構成例を示す図である。

【図11】位相補間器の主な構成例を示す図である。

【図12】高分解能グレイコード生成回路の主な構成例を示す図である。

【図13】高分解能グレイコード生成回路の動作の様子の例を示すタイミングチャートである。

【図14】高分解能グレイコード生成回路の他の構成例を示す図である。

【図15】高分解能グレイコード生成回路の動作の様子の、他の例を示すタイミングチャートである。

【図16】A/D変換回路の主な構成例を示す図である。

【図17】撮像素子の主な構成例を示す図である。

【図18】単位画素の主な構成例を示す図である。

【図19】撮像素子の主な構成例を示す図である。

【図20】A/D変換回路の主な構成例を示す図である。

【図21】撮像素子の主な構成例を示す図である。

【図22】撮像素子の主な構成例を示す図である。

【図23】周辺回路領域の主な構成例を示す図である。

【図24】周辺回路領域の主な構成例を示す図である。

【図25】下位ビット用時間量子化器の例を示す図である。

【図26】位相補正回路の主な構成例を示す図である。

【図27】位相補正回路の入出力端子の位相の例を示す図である。

【図28】位相補正回路の各ノードの位相の相対ばらつきの例を示す図である。

【図29】撮像素子の主な構成例を示す図である。

【図30】クロック発生部の主な構成例を示す図である。

【図31】撮像素子の主な構成例を示す図である。

【図32】撮像装置の主な構成例を示す図である。

【発明を実施するための形態】

【0039】

以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．撮像素子のA/D変換
２．第１の実施の形態（４相クロック生成回路）
３．第２の実施の形態（グレイコード生成回路）
４．第３の実施の形態（A/D変換回路）
５．第４の実施の形態（撮像素子）
６．第５の実施の形態（A/D変換回路）
７．第６の実施の形態（撮像素子）
８．第７の実施の形態（撮像素子）
９．第８の実施の形態（位相補正回路）
１０．第９の実施の形態（撮像素子）
１１．第１０の実施の形態（撮像装置）

【0040】

＜１．撮像素子のA/D変換＞
一般的なイメージセンサでは、単位画素の受光部（例えばフォトダイオード）に蓄積した電荷が信号電圧（画素信号）として読み出され、アナログ・デジタル変換(A/D（Analog / Digital）変換)される。このA/D変換の方法として、例えば、参照電圧を変化させながら信号電圧との比較を行い、一致したタイミングを取得することでデジタル変換する方法が提案されている。

【0041】

特開２００５−３２３３３１号公報（以下、特許文献２と称する）では、イメージセンサにおいて積分型A/D変換器を列ごとに並列に並べる構成が提案されている。この積分型の列並列カラムA/D変換器の例を図１に示す。積分型A/D変換器は、時間とともに電圧値が線形に変化するランプ波形の参照電圧RAMPと入力電圧VSLとを比較器で比較し、比較結果はVCOとして出力される。VCOが変化したタイミングでリップルカウンタの動作を開始もしくは停止し、カウント期間を計数することで電圧変化分をデジタル値に変換する。クロックはPLL（Phase Locked Loop）から、ランプ波はランプ生成器からカラム全体に配られる。

【0042】

一般的に、A/D変換器は、その他の性能が同一であるのであれば、より高分解能であることが望ましい。また、A/D変換器は、その他の性能が同一であるのであれば、より高速に動作する方が望ましい。

【0043】

例えば、特許文献２に記載の積分型A/D変換器において分解能を高めるには、リップルカウンタでの計数をあげればよい。例えば、周波数f[Hz]のクロック信号を用いて期間H[s]でA/D変換を行う積分型A/D変換器の分解能を1bit高めるためには、カウンタの計数を２倍にすればよい。そのためには、もし変換期間H[s]を維持しようとするのであれば、図２に示されるように、クロック信号の周波数を２倍の2f[Hz]に上げなければならない。クロック信号はカラム全体に配る必要があるため、クロック信号に接続されるカラムの負荷が大きく高周波化は容易ではない。そのため、特許文献２に記載の積分型A/D変換器の高分解能化は困難であった。

【0044】

なお、A/D変換器の動作の高速化は、クロック信号の周波数を上げるか、A/D変換器を高分解能化することにより実現される。しかしながら、上述したように、そのいずれも容易ではない。すなわち、特許文献２に記載の積分型A/D変換器の高速化は困難であった。

【0045】

ところで、特許文献１においては、低消費電力を目的としてA/D変換器が提案されている。この積分型の列並列カラムA/D変換器の例を図３に示す。図３に示されるように、特許文献１に記載の積分型A/D変換器は、PLLから基準クロック信号をグレイコードカウンタに配り、グレイコードカウンタからグレイコードを各カラムに配る構成となっている。この構成では、グレイコードカウンタがあるまとまったカラム群ごとに配置されているため、基準クロック信号を配る配線への負荷は大幅に減るとともに、グレイコードが用いられるため、基準周波数f/2[Hz]で同精度の分解能を得ることができる。

【0046】

しかしながら、この場合も、A/D変換器全体に配る基準クロック信号がチップの中で最高周波数となっている。そのため、特許文献１に記載の積分型A/D変換器も、特許文献２に記載の積分型A/D変換器の場合と同様に、高速化や高分解能化が困難であった。

【0047】

ところで、特開２００８−９２０９１号公報（以下、特許文献３と称する）では、リング発信器によって位相の異なるクロック信号を発生させ、比較結果の信号でそれをラッチすることで位相情報を得て分解能を高める方式が提案されている。

【0048】

この方式を踏襲した積分型の列並列カラムA/D変換器の例を図４に示す。図４に示されるように、特許文献３に記載の積分型A/D変換器は、基準クロック信号をリング発振器に入れることで位相の異なるクロック信号を作り出す。リング発信器にはPLLが用いられている。そして、その位相の異なるクロック信号は、各カラムのA/D変換器に分配される。

【0049】

この方式では、位相差に着眼する時間量子化器（TDC（Time-to-Digital Converter））を用いてA/D変換が行われるため、基準クロック信号の周波数を低くすることが可能である。例えば45°の位相差を持つ４本のクロック信号を用いて下位３ビットをTDCでA/D変換する場合、特許文献３に記載の積分型A/D変換器は、PLLへ入力する基準クロックがf/8[Hz]のとき、図１のA/D変換器と同精度の分解能を得ることができる。

【0050】

しかしながら、PLLのようなリング発振器は帰還を含むアナログ回路で構成されており面積が大きく、あるまとまったカラム群ごとに配置するのが難しい。したがって、位相差クロック信号はカラム全体に分配することになり、クロックスキューなどにより位相差が保つことが難しく、高速化や高分解能化が困難であった。

【0051】

そこで、複数の位相補間器を用いて、入力されたクロック信号とそのクロック信号を遅延させた信号から、クロック信号に対し位相をずらした多相クロック信号を生成する等して、クロック信号の高周波数化を抑制しながら、高速化や、高分解能化をより容易に行うことができるようにする。

【0052】

以下に、より具体的に説明する。

【0053】

＜２．第１の実施の形態＞
＜４相クロック生成回路＞
図５は、本技術を適用した位相差クロック生成回路の一例である４相クロック生成回路の主な構成例を示す図である。位相差クロック生成回路は、入力されるクロック信号の位相をずらすことにより、互いに位相がずれた複数のクロック信号からなる位相差クロック信号（多相クロック信号とも称する）を生成する回路である。図５に示される４相クロック生成回路１００は、同様に、入力されたクロック信号SLCKから、位相が互いに1/4周期ずつずれた４つのクロック信号よりなる４相クロック信号を生成する。

【0054】

図５に示されるように、４相クロック生成回路１００は、遅延回路１０１および位相補間器（PI）１０２−１乃至位相補間器（PI）１０２−４を有する。遅延回路１０１は、入力されたクロック信号SLCKを所定の遅延時間tPDだけ遅延させ、出力する。この遅延時間tPDは、任意である。例えば、遅延時間tPDを、クロック信号SLCKの1/4周期程度としてもよい。遅延回路１０１は、遅延させたクロック信号SLCKを、位相補間器（PI）１０２−１乃至位相補間器（PI）１０２−４に供給する。

【0055】

位相補間器（PI）１０２−１乃至位相補間器（PI）１０２−４は、互いに同一の回路である。以下において、位相補間器（PI）１０２−１乃至位相補間器（PI）１０２−４を区別して説明する必要が無い場合、単に、位相補間器１０２と称する。位相補間器１０２は、２入力１出力の回路であり、両入力信号の位相差の中間のタイミングから所定の遅延時間分遅延させたタイミングで出力する。位相補間器１０２の詳細については、後述する。

【0056】

図５に示されるように、位相補間器（PI）１０２−１には、クロック信号SLCKと、そのクロック信号SLCKを1/4周期程度遅延させた信号とが入力される。位相補間器（PI）１０２−１は、それらの信号から、４相クロック信号の１つであるクロック信号q0を生成し、それを４相クロック生成回路１００の外部に出力する。また、位相補間器（PI）１０２−２には、クロック信号SLCKを反転した信号と、クロック信号SLCKを1/4周期程度遅延させた信号とが入力される。位相補間器（PI）１０２−２は、それらの信号から、４相クロック信号の１つであるクロック信号q1を生成し、それを４相クロック生成回路１００の外部に出力する。さらに、位相補間器（PI）１０２−３には、クロック信号SLCKを反転した信号と、クロック信号SLCKを1/4周期程度遅延させた信号を反転させた信号が入力される。位相補間器（PI）１０２−３は、それらの信号から、４相クロック信号の１つであるクロック信号q2を生成し、それを４相クロック生成回路１００の外部に出力する。さらに、位相補間器（PI）１０２−４には、クロック信号SLCKと、そのクロック信号SLCKを1/4周期程度遅延させた信号を反転させた信号が入力される。位相補間器（PI）１０２−４は、それらの信号から、４相クロック信号の１つであるクロック信号q3を生成し、それを４相クロック生成回路１００の外部に出力する。

【0057】

つまり、位相補間器１０２は、クロック信号SLCKと、そのクロック信号SLCKを1/4周期程度遅延させた信号から、位相が互いに1/4周期ずつずれた４相クロック信号を生成し、出力する。

【0058】

この４相クロック生成回路１００の動作の様子の例を示すタイミングチャートを図６に示す。図６に示されるように、位相補間器（PI）１０２−１は、クロック信号SLCKの立ち上がりエッジのタイミング（T0）と、遅延時間tPDだけ遅延されたクロック信号SLCK（SLCK+遅延）の立ち上がりエッジのタイミング（T1）との中間のタイミング（T11）から、両矢印１１１−１で示される位相補間器（PI）１０２−１の固定遅延時間だけ遅延したタイミングで立ち上がりエッジとなる、クロック信号SLCKと同周期のクロック信号q0を生成し、出力する。

【0059】

同様に、位相補間器（PI）１０２−２は、遅延時間tPDだけ遅延されたクロック信号SLCK（SLCK+遅延）の立ち上がりエッジのタイミング（T1）と、クロック信号SLCKを反転させた信号の立ち上がりエッジ（つまり、クロック信号SLCKの立ち下がりエッジ）のタイミング（T2）との中間のタイミング（T12）から、両矢印１１１−２で示される位相補間器（PI）１０２−２の固定遅延時間だけ遅延したタイミングで立ち上がりエッジとなる、クロック信号SLCKと同周期のクロック信号q1を生成し、出力する。

【0060】

同様に、位相補間器（PI）１０２−３は、クロック信号SLCKを反転させた信号の立ち上がりエッジ（つまり、クロック信号SLCKの立ち下がりエッジ）のタイミング（T2）と、遅延時間tPDだけ遅延されたクロック信号SLCK（SLCK+遅延）を反転させた信号の立ち上がりエッジ（つまり、遅延時間tPDだけ遅延されたクロック信号SLCK（SLCK+遅延）の立ち下がりエッジ）のタイミング（T3）との中間のタイミング（T13）から、両矢印１１１−３で示される位相補間器（PI）１０２−３の固定遅延時間だけ遅延したタイミングで立ち上がりエッジとなる、クロック信号SLCKと同周期のクロック信号q2を生成し、出力する。

【0061】

同様に、位相補間器（PI）１０２−４は、遅延時間tPDだけ遅延されたクロック信号SLCK（SLCK+遅延）を反転させた信号の立ち上がりエッジ（つまり、遅延時間tPDだけ遅延されたクロック信号SLCK（SLCK+遅延）の立ち下がりエッジ）のタイミング（T3）と、クロック信号SLCKの立ち上がりエッジのタイミング（T4）との中間のタイミング（T14）から、両矢印１１１−４で示される位相補間器（PI）１０２−４の固定遅延時間だけ遅延したタイミングで立ち上がりエッジとなる、クロック信号SLCKと同周期のクロック信号q3を生成し、出力する。

【0062】

すなわち、４相クロック信号であるクロック信号q0乃至クロック信号q3の、クロック信号SLCKに対する遅延時間は図７の表に示されるようになる。したがって、図７の表に示されるように、クロック信号q0乃至クロック信号q3の互いの位相差は、クロック信号SLCKの1/4周期（tCK/4）となる。つまり、４相クロック生成回路１００は、正確な４相クロック信号を生成することができる。

【0063】

＜位相補間器の動作原理＞
次に、位相補間器１０２の動作原理について、図８および図９を参照して説明する。上述したように、位相補間器１０２は、２入力１出力の回路構成になっており、２入力に位相差があると、出力は、その位相差の中間のタイミングで出力される。例えば、図８の例のように、位相補間器（PI）１０２−１の両方の入力端子には信号IN1が入力されるとする。また、位相補間器（PI）１０２−２の一方の入力端子には信号IN1が入力され、他方の入力端子に派信号IN2が入力されるとする。さらに、位相補間器（PI）１０２−３の両方の入力端子には信号IN2が入力されるとする。そして、信号IN1と信号IN2との間に、図９に示されるように両矢印T11だけの遅延時間が生じるとし、位相補間器１０２において両矢印T12で示される固定遅延時間が生じるとする。

【0064】

位相補間器（PI）１０２−１には信号IN1のみが入力されるため、位相補間器（PI）１０２−１は、信号IN1から両矢印T12だけ遅延した信号OUT11を出力する。つまり、時刻T0において信号IN1の立ち上がりエッジが生じるとすると、信号OUT11の立ち上がりエッジは、時刻T0から両矢印T12だけ遅延した時刻T2に生じる。

【0065】

位相補間器（PI）１０２−３には信号IN2のみが入力されるため、位相補間器（PI）１０２−３は、信号IN2から両矢印T12だけ遅延した信号OUT13を出力する。つまり、時刻T1において信号IN2の立ち上がりエッジが生じるとすると、信号OUT13の立ち上がりエッジは、時刻T1から両矢印T12だけ遅延した時刻T4に生じる。

【0066】

これらに対して、位相補間器（PI）１０２−２には信号IN1と信号IN2の両方が入力されるため、位相補間器（PI）１０２−２は、信号IN1と信号IN2の位相差の中間のタイミングから両矢印T12だけ遅延した信号OUT12を出力する。つまり、時刻T0において信号IN1の立ち上がりエッジが生じ、時刻T1において信号IN2の立ち上がりエッジが生じるとすると、信号OUT12の立ち上がりエッジは、時刻T0と時刻T1の中間の時刻から両矢印T12だけ遅延した時刻T3に生じる。

【0067】

この中間のタイミングは、位相補間器１０２の構成により任意に設定することができる。

【0068】

＜位相補間器の構成＞
位相補間器１０２の構成例を図１０や図１１に示す。図１０に示されるような構成の位相補間器１０２は、CMOS型位相補間器（PI）とも称する。この場合、位相補間器１０２は、３つのインバータにより構成され、２つのインバータ（インバータ１２１およびインバータ１２２）の出力が短絡され、残りのインバータ（インバータ１２３）に入力されている。そして、Wを重み係数として、入力トランジスタの駆動能力が１−W：Wの場合、出力のタイミングは、図９の信号OUT12のようにW:1-Wになる。

【0069】

図１１に示されるような構成の位相補間器１０２は、CML型位相補間器（PI）とも称する。この場合、位相補間器１０２は、２つの差動回路から構成され、負荷抵抗Ｒを共有している。図１０の例のCMOS型位相補間器（PI）と同様、Wを重み係数として、駆動能力が１−W：Wの場合、出力のタイミングは、図９の信号OUT12のようにW:1-Wになる。この駆動能力は、電流源１３１の電流値と電流源１３２の電流値により決定される。

【0070】

４相クロック生成回路１００（図５）の位相補間器（PI）１０２−１乃至位相補間器（PI）１０２−４は、重み係数W＝0.5に設定されている。つまり、出力は、１：１のタイミング（２入力の位相差の２等分のタイミング）になる。

【0071】

＜位相差クロック生成回路＞
位相差クロック信号（多相クロック信号）の生成には、通常PLL等が用いられる。PLLは帰還を要するアナログ回路でフィルタ等を形成する受動素子のため面積が大きくなる。これに対して、上述したように位相補間器１０２は、インバータ３つで実現することができる。したがって、４相クロック生成回路１００は、PLLと比較して簡易な構成で実現することができる。そのため、４相クロック生成回路１００を用いることにより、回路規模（面積）をより小さくすることができる。したがって、回路の配置の自由度を向上させることができる。また、４相クロック生成回路１００は、PLLを用いないため、PLLを用いる場合よりも消費電力を低減させることができる。

【0072】

なお、以上においては、４相クロック信号を生成する例（４相クロック生成回路１００）を説明したが、生成される位相差クロック信号の相数は任意である。例えば、位相差クロック生成回路の位相補間器１０２の数や組み合わせを図５の例（４相クロック生成回路１００）から変えることにより、位相が互いに1/8周期ずつずれた８相クロック信号や、位相が互いに1/16周期ずつずれた１６相クロック信号が生成されるようにすることができる。同様に、位相差クロック生成回路の位相補間器１０２の数、組み合わせ、重み係数Wを、図５の例（４相クロック生成回路１００）から変えることにより、位相が互いに1/3周期ずつずれた３相クロック信号や、位相が互いに1/5周期ずつずれた５相クロック信号が生成されるようにすることもできる。

【0073】

＜３．第２の実施の形態＞
＜高分解能グレイコード生成回路＞
図１２は、本技術を適用したグレイコード生成装置の一例である高分解能グレイコード生成回路の主な構成例を示す図である。グレイコード生成装置は、入力されるクロック信号からグレイコード（交番二進符号とも称する）を生成する装置である。グレイコードは、前後に隣接する符号のハミング距離が常に１となる符号である。図１２に示される高分解能グレイコード生成回路２００は、同様に、入力されるクロック信号SLCKから５ビットのグレイコードを生成する。

【0074】

図１２に示されるように、高分解能グレイコード生成回路２００は、４相クロック生成回路２０１と、グレイコード生成回路２０２を有する。４相クロック生成回路２０１は、第１の実施の形態において説明した４相クロック生成回路１００（図５）と同様の構成を有し、同様の処理を行う回路である。４相クロック生成回路２０１は、入力されるクロック信号SLCKから４相クロック信号（クロック信号q0、クロック信号q1、クロック信号q2、クロック信号q3）を生成し、グレイコード生成回路２０２に供給する。

【0075】

グレイコード生成回路２０２は、複数の位相補間器および論理ゲートを有し、それらを用いて、４相クロック生成回路２０１において生成された４相クロック信号（クロック信号q0、クロック信号q1、クロック信号q2、クロック信号q3）から、５ビットのグレイコードを生成し、出力する。

【0076】

図１２に示されるように、グレイコード生成回路２０２は、位相補間器（PI）２１１−１乃至位相補間器（PI）２１１−８、位相補間器（PI）２１２−１乃至位相補間器（PI）２１２−１６、XOR２１３−１乃至XOR２１３−９、並びに、AND２１４−１乃至AND２１４−５を有する。

【0077】

位相補間器（PI）２１１−１乃至位相補間器（PI）２１１−８は、それぞれ、第１の実施の形態において説明した位相補間器１０２（図５）と同様の構成を有し、同様の処理を行う回路である。

【0078】

位相補間器（PI）２１１−１の両入力端子には、４相クロック生成回路２０１から出力されるクロック信号q0が入力される。位相補間器（PI）２１１−１は、それらの信号から、位相補間器（PI）２１１−１の固定遅延時間だけ遅延した信号を出力する。位相補間器（PI）２１１−２には、４相クロック生成回路２０１から出力されるクロック信号q0およびq1が入力される。位相補間器（PI）２１１−２は、それらの信号から、それらの信号の中間のタイミングから位相補間器（PI）２１１−２の固定遅延時間だけ遅延した信号を出力する。

【0079】

位相補間器（PI）２１１−３の両入力端子には、４相クロック生成回路２０１から出力されるクロック信号q1が入力される。位相補間器（PI）２１１−３は、それらの信号から、位相補間器（PI）２１１−３の固定遅延時間だけ遅延した信号を出力する。位相補間器（PI）２１１−４には、４相クロック生成回路２０１から出力されるクロック信号q1およびq2が入力される。位相補間器（PI）２１１−４は、それらの信号から、それらの信号の中間のタイミングから位相補間器（PI）２１１−４の固定遅延時間だけ遅延した信号を出力する。

【0080】

位相補間器（PI）２１１−５の両入力端子には、４相クロック生成回路２０１から出力されるクロック信号q2が入力される。位相補間器（PI）２１１−５は、それらの信号から、位相補間器（PI）２１１−５の固定遅延時間だけ遅延した信号を出力する。位相補間器（PI）２１１−６には、４相クロック生成回路２０１から出力されるクロック信号q2およびq3が入力される。位相補間器（PI）２１１−６は、それらの信号から、それらの信号の中間のタイミングから位相補間器（PI）２１１−６の固定遅延時間だけ遅延した信号を出力する。

【0081】

位相補間器（PI）２１１−７の両入力端子には、４相クロック生成回路２０１から出力されるクロック信号q3が入力される。位相補間器（PI）２１１−７は、それらの信号から、位相補間器（PI）２１１−７の固定遅延時間だけ遅延した信号を出力する。位相補間器（PI）２１１−８には、４相クロック生成回路２０１から出力されるクロック信号q3およびq0が入力される。位相補間器（PI）２１１−８は、それらの信号から、それらの信号の中間のタイミングから位相補間器（PI）２１１−８の固定遅延時間だけ遅延した信号を出力する。

【0082】

以下において、位相補間器（PI）２１１−１乃至位相補間器（PI）２１１−８を区別して説明する必要が無い場合、単に、位相補間器２１１と称する。

【0083】

位相補間器（PI）２１２−１乃至位相補間器（PI）２１２−１６は、それぞれ、第１の実施の形態において説明した位相補間器１０２（図５）と同様の構成を有し、同様の処理を行う回路である。

【0084】

位相補間器（PI）２１２−１の両入力端子には、位相補間器（PI）２１１−１の出力が入力される。位相補間器（PI）２１２−１は、それらの信号から、位相補間器（PI）２１２−１の固定遅延時間だけ遅延した信号P0を出力する。位相補間器（PI）２１２−２には、位相補間器（PI）２１１−１の出力と位相補間器（PI）２１１−２の出力とが入力される。位相補間器（PI）２１２−２は、それらの信号から、それらの信号の中間のタイミングから位相補間器（PI）２１２−２の固定遅延時間だけ遅延した信号P1を出力する。

【0085】

位相補間器（PI）２１２−３の両入力端子には、位相補間器（PI）２１１−２の出力が入力される。位相補間器（PI）２１２−３は、それらの信号から、位相補間器（PI）２１２−３の固定遅延時間だけ遅延した信号P2を出力する。位相補間器（PI）２１２−４には、位相補間器（PI）２１１−２の出力と位相補間器（PI）２１１−３の出力とが入力される。位相補間器（PI）２１２−４は、それらの信号から、それらの信号の中間のタイミングから位相補間器（PI）２１２−４の固定遅延時間だけ遅延した信号P3を出力する。

【0086】

位相補間器（PI）２１２−５の両入力端子には、位相補間器（PI）２１１−３の出力が入力される。位相補間器（PI）２１２−５は、それらの信号から、位相補間器（PI）２１２−５の固定遅延時間だけ遅延した信号P4を出力する。位相補間器（PI）２１２−６には、位相補間器（PI）２１１−３の出力と位相補間器（PI）２１１−４の出力とが入力される。位相補間器（PI）２１２−６は、それらの信号から、それらの信号の中間のタイミングから位相補間器（PI）２１２−６の固定遅延時間だけ遅延した信号P5を出力する。

【0087】

位相補間器（PI）２１２−７の両入力端子には、位相補間器（PI）２１１−４の出力が入力される。位相補間器（PI）２１２−７は、それらの信号から、位相補間器（PI）２１２−７の固定遅延時間だけ遅延した信号P6を出力する。位相補間器（PI）２１２−８には、位相補間器（PI）２１１−４の出力と位相補間器（PI）２１１−５の出力とが入力される。位相補間器（PI）２１２−８は、それらの信号から、それらの信号の中間のタイミングから位相補間器（PI）２１２−８の固定遅延時間だけ遅延した信号P7を出力する。

【0088】

位相補間器（PI）２１２−９の両入力端子には、位相補間器（PI）２１１−５の出力が入力される。位相補間器（PI）２１２−９は、それらの信号から、位相補間器（PI）２１２−９の固定遅延時間だけ遅延した信号P8を出力する。位相補間器（PI）２１２−１０には、位相補間器（PI）２１１−５の出力と位相補間器（PI）２１１−６の出力とが入力される。位相補間器（PI）２１２−１０は、それらの信号から、それらの信号の中間のタイミングから位相補間器（PI）２１２−１０の固定遅延時間だけ遅延した信号P9を出力する。

【0089】

位相補間器（PI）２１２−１１の両入力端子には、位相補間器（PI）２１１−６の出力が入力される。位相補間器（PI）２１２−１１は、それらの信号から、位相補間器（PI）２１２−１１の固定遅延時間だけ遅延した信号P10を出力する。位相補間器（PI）２１２−１２には、位相補間器（PI）２１１−６の出力と位相補間器（PI）２１１−７の出力とが入力される。位相補間器（PI）２１２−１２は、それらの信号から、それらの信号の中間のタイミングから位相補間器（PI）２１２−１２の固定遅延時間だけ遅延した信号P11を出力する。

【0090】

位相補間器（PI）２１２−１３の両入力端子には、位相補間器（PI）２１１−７の出力が入力される。位相補間器（PI）２１２−１３は、それらの信号から、位相補間器（PI）２１２−１３の固定遅延時間だけ遅延した信号P12を出力する。位相補間器（PI）２１２−１４には、位相補間器（PI）２１１−７の出力と位相補間器（PI）２１１−８の出力とが入力される。位相補間器（PI）２１２−１４は、それらの信号から、それらの信号の中間のタイミングから位相補間器（PI）２１２−１４の固定遅延時間だけ遅延した信号P13を出力する。

【0091】

位相補間器（PI）２１２−１５の両入力端子には、位相補間器（PI）２１１−８の出力が入力される。位相補間器（PI）２１２−１５は、それらの信号から、位相補間器（PI）２１２−１５の固定遅延時間だけ遅延した信号P14を出力する。位相補間器（PI）２１２−１６には、位相補間器（PI）２１１−８の出力と位相補間器（PI）２１１−１の出力とが入力される。位相補間器（PI）２１２−１６は、それらの信号から、それらの信号の中間のタイミングから位相補間器（PI）２１２−１６の固定遅延時間だけ遅延した信号P15を出力する。

【0092】

つまり、図１３に示されるように、位相補間器（PI）２１２−１乃至位相補間器（PI）２１２−１６は、位相が互いに1/16周期ずつずれた信号P0乃至信号P15（すなわち、１６相クロック信号）を生成することができる。以下において、位相補間器（PI）２１２−１乃至位相補間器（PI）２１２−１６を区別して説明する必要が無い場合、単に、位相補間器２１２と称する。

【0093】

XOR２１３−１乃至XOR２１３−９は、それぞれ、排他的論理和演算を行う２入力１出力の回路である。XOR２１３−１は、信号P0と信号P2との排他論理和を求め、その演算結果を出力する。XOR２１３−２は、信号P1と信号P5との排他論理和を求め、その演算結果を出力する。XOR２１３−３は、信号P3と信号P11との排他論理和を求め、その演算結果を出力する。XOR２１３−４は、信号P4と信号P6との排他論理和を求め、その演算結果を出力する。XOR２１３−５は、信号P7と定電位（Ｌ）との排他論理和を求め、その演算結果を出力する。XOR２１３−６は、信号P8と信号P10との排他論理和を求め、その演算結果を出力する。XOR２１３−７は、信号P9と信号P13との排他論理和を求め、その演算結果を出力する。XOR２１３−８は、信号P12と信号P14との排他論理和を求め、その演算結果を出力する。XOR２１３−９は、信号P15と定電位（Ｌ）との排他論理和を求め、その演算結果を出力する。XOR２１３−１乃至XOR２１３−９を区別して説明する必要が無い場合、単に、XOR２１３と称する。

【0094】

AND２１４−１乃至AND２１４−５は、それぞれ、論理積演算を行う４入力１出力の回路である。AND２１４−１は、XOR２１３−１の出力、XOR２１３−４の出力、XOR２１３−６の出力、およびXOR２１３−８の出力の論理積を求め、その演算結果をグレイコードの最下位ビットGC0として出力する。AND２１４−２は、定電位（Ｈ）、定電位（Ｈ）、XOR２１３−２の出力、およびXOR２１３−７の出力の論理積を求め、その演算結果をグレイコードの下位から２番目のビットGC1として出力する。AND２１４−３は、定電位（Ｈ）、定電位（Ｈ）、定電位（Ｈ）、およびXOR２１３−３の出力の論理積を求め、その演算結果をグレイコードの下位から３番目のビットGC2として出力する。AND２１４−４は、定電位（Ｈ）、定電位（Ｈ）、定電位（Ｈ）、およびXOR２１３−５の出力の論理積を求め、その演算結果をグレイコードの下位から４番目のビットGC3として出力する。AND２１４−５は、定電位（Ｈ）、定電位（Ｈ）、定電位（Ｈ）、およびXOR２１３−９の出力の論理積を求め、その演算結果をグレイコードの最上位ビットGC4として出力する。

【0095】

つまり、AND２１４−１乃至AND２１４−５は、図１３に示されるように、５ビットのグレイコード（GC0乃至GC4）を生成する。AND２１４−１乃至AND２１４−５を区別して説明する必要が無い場合、単に、AND２１４と称する。

【0096】

以上のように、高分解能グレイコード生成回路２００は、本技術を適用した位相差クロック生成回路を用いてクロック信号SLCKから４相クロック信号を生成し、グレイコード生成回路２０２を用いてその４相クロック信号をグレイコードに変換する。したがって、高分解能グレイコード生成回路２００は、図１３に示されるように、クロック信号SLCKと同周波数の信号P0乃至P15よりも高い周波数成分のグレイコード（すなわち、高分解能なグレイコード）（GC0乃至GC3）を生成することができる。

【0097】

クロック信号SLCKからグレイコードを生成する場合、より高分解能なグレイコードを生成するためには、クロック信号SLCKの周波数を上げなければならないが、一般的な回路の場合、クロック信号SLCKは、その他の回路においても利用されるため、設計が困難になるおそれがあった。また、仮にクロック信号SLCKの周波数を上げることができたとしても、消費電力が大幅に増大するおそれがあった。また、クロック信号SLCKから、高分解能グレイコード生成回路２００専用の高周波のクロック信号を生成する方法も考えられるが、その場合、一般的にはPLLが利用される。そのため、回路規模や消費電力が増大するおそれがあった。

【0098】

これに対して、高分解能グレイコード生成回路２００は、クロック信号SLCKの周波数を上げず、かつ、PLL等を用いずに、位相補間器と論理回路によって、高分解能なグレイコードを生成することができる。つまり、高分解能グレイコード生成回路２００は、生成するグレイコードの高分解能化をより容易に行うことができる。なお、高分解能グレイコード生成回路２００は、PLLを用いないため、PLLを用いる場合よりも消費電力を低減させることができる。また、高分解能グレイコード生成回路２００は、PLLを用いる場合と比較して簡易な構成で実現することができ、回路規模（面積）をより小さくすることができる。したがって、高分解能グレイコード生成回路２００は、PLLを用いる場合よりも回路の配置の自由度を向上させることができる。

【0099】

なお、図１２においては、４相クロック生成回路２０１を用いるように説明したが、高分解能グレイコード生成回路２００は、任意の相数のクロック信号を生成する多相クロック生成回路を用いて、グレイコードを生成することができる。例えば、図１２において、４相クロック生成回路２０１および位相補間器２１１からなる８相クロック生成回路２２１は、８相のクロック信号を生成する。つまり、高分解能グレイコード生成回路２００が、この８相クロック生成回路２２１と、位相補間器２１２、XOR２１３、およびAND２１４からなるグレイコード生成回路２２３とを有するものとしてもよい。また、例えば、図１２において、４相クロック生成回路２０１、位相補間器２１１、および位相補間器２１２からなる１６相クロック生成回路２２２は、１６相のクロック信号を生成する。つまり、高分解能グレイコード生成回路２００が、この１６相クロック生成回路２２２と、XOR２１３およびAND２１４からなるグレイコード生成回路２２４とを有するものとしてもよい。

【0100】

また、グレイコード生成回路２０２（グレイコード生成回路２２３およびグレイコード生成回路２２４も含む）の位相補間器および論理回路の構成は任意であり、図１２の例に限らない。例えば、XOR２１３の代わりに否定論理積演算を行うNANDゲートを用いるようにしてもよい。

【0101】

さらに、高分解能グレイコード生成回路２００が生成するグレイコードのビット数は任意であり、図１２の例の５ビットに限らない。例えば、高分解能グレイコード生成回路２００が６ビット以上のグレイコードを生成するようにしてもよいし、４ビット以下のグレイコードを生成するようにしてもよい。その場合、４相クロック生成回路２０１がクロック信号SLCKから生成した４相クロック信号から、所望のビット数のグレイコードを生成することができるように、グレイコード生成回路２０２における位相補間器および論理回路の構成を適切に設定すればよい。

【0102】

＜高分解能グレイコード生成回路＞
図１４は、本技術を適用したグレイコード生成装置の一例である高分解能グレイコード生成回路の主な構成例を示す図である。図１４に示される高分解能グレイコード生成回路２３０は、入力されるクロック信号SLCKから、そのクロック信号SLCKの周波数よりも高い周波数成分のグレイコード（すなわち、高分解能なグレイコード）を生成する。

【0103】

図１４に示されるように、高分解能グレイコード生成回路２３０は、位相差クロック生成回路２３１とグレイコード生成回路２３４を有する。

【0104】

位相差クロック生成回路２３１は、本技術を適用した位相差クロック生成回路の一例であり、入力されたクロック信号SLCKから、位相が互いに1/8周期ずつずれた８相クロック信号の一部を生成する。より具体的には、位相差クロック生成回路２３１は、図１５に示される、位相が互いに1/8周期ずつずれた信号P0乃至信号P7の内、信号P0、信号P1、信号P2、信号P4、信号P6、および信号P7を生成する。

【0105】

図１４に示されるように、位相差クロック生成回路２３１は、４相クロック生成回路２４１、並びに、位相補間器（PI）２４２−１乃至位相補間器（PI）２４２−６を有する。

【0106】

４相クロック生成回路２４１は、第１の実施の形態において説明した４相クロック生成回路１００（図５）と同様の構成を有し、同様の処理を行う回路である。４相クロック生成回路２４１は、入力されるクロック信号SLCKから４相クロック信号（クロック信号q0、クロック信号q1、クロック信号q2、クロック信号q3）を生成し、位相補間器（PI）２４２−１乃至位相補間器（PI）２４２−６に供給する。

【0107】

位相補間器（PI）２４２−１乃至位相補間器（PI）２４２−６は、それぞれ、第１の実施の形態において説明した位相補間器１０２（図５）と同様の構成を有し、同様の処理を行う回路である。

【0108】

位相補間器（PI）２４２−１には、４相クロック生成回路２４１から出力されるクロック信号q0およびq1が入力される。位相補間器（PI）２４２−１は、それらの信号から、それらの信号の中間のタイミングから位相補間器（PI）２４２−１の固定遅延時間だけ遅延した信号P1を出力する。位相補間器（PI）２４２−２には、４相クロック生成回路２４１から出力されるクロック信号q3およびq0が入力される。位相補間器（PI）２４２−２は、それらの信号から、それらの信号の中間のタイミングから位相補間器（PI）２４２−２の固定遅延時間だけ遅延した信号P7を出力する。位相補間器（PI）２４２−３の両入力端子には、４相クロック生成回路２４１から出力されるクロック信号q0が入力される。位相補間器（PI）２４２−３は、それらの信号から、位相補間器（PI）２４２−３の固定遅延時間だけ遅延した信号P0を出力する。

【0109】

位相補間器（PI）２４２−４の両入力端子には、４相クロック生成回路２４１から出力されるクロック信号q1が入力される。位相補間器（PI）２４２−４は、それらの信号から、位相補間器（PI）２４２−４の固定遅延時間だけ遅延した信号P2を出力する。位相補間器（PI）２４２−５の両入力端子には、４相クロック生成回路２４１から出力されるクロック信号q2が入力される。位相補間器（PI）２４２−５は、それらの信号から、位相補間器（PI）２４２−５の固定遅延時間だけ遅延した信号P4を出力する。位相補間器（PI）２４２−６の両入力端子には、４相クロック生成回路２４１から出力されるクロック信号q3が入力される。位相補間器（PI）２４２−６は、それらの信号から、位相補間器（PI）２４２−６の固定遅延時間だけ遅延した信号P6を出力する。

【0110】

以下において、位相補間器（PI）２４２−１乃至位相補間器（PI）２４２−６を区別して説明する必要が無い場合、単に、位相補間器２４２と称する。図１５に示されるように、信号P0乃至P7は、その位相が互いに異なるものの、その周期は互いに同一である（クロック信号SLCKと同一である）。

【0111】

グレイコード生成回路２３４は、位相差クロック生成回路２３１において生成された多相クロック信号（信号P0、信号P1、信号P2、信号P4、信号P6、信号P7）から、高分解能なグレイコードを生成し、出力する。図１４に示されるように、グレイコード生成回路２３４は、グレイコード生成回路２３２および追加グレイコード生成回路２３３を有する。

【0112】

グレイコード生成回路２３２は、信号P1から、５ビットのグレイコード（GC[0-4]）を生成し、出力する。そのグレイコードの下位３ビット（GC0乃至GC2）を図１５に示す。信号P1は、クロック信号SLCKと位相が異なるのみで、周期は変わらない。つまり、グレイコード生成回路２３２は、クロック信号SLCKからグレイコードを生成する一般的なグレイコード生成回路により実現することができる。したがって、グレイコード生成回路２３２の構成は任意である。例えば、図３に示される特許文献１に記載のグレイコードカウンタを用いても良い。

【0113】

追加グレイコード生成回路２３３は、信号P7、P0、P2、P4、およびP6から、グレイコード生成回路２３２が生成するグレイコード（GC[0-4]）よりも下位の２ビットのグレイコード（GC-LSB[0], GC-LSB[1]）を生成し、出力する。図１５にそのグレイコード（GC-LSB[0], GC-LSB[1]）の例を示す。つまり、追加グレイコード生成回路２３３は、高分解能グレイコード生成回路２３０に入力されるクロック信号SLCKの周波数よりも高い周波数成分のグレイコード（すなわち、高分解能なグレイコード）を生成する。

【0114】

図１４に示されるように、追加グレイコード生成回路２３３は、５つのNANDゲート（NAND２５１乃至NAND２５５）を有する。NAND２５１乃至NAND２５５は、それぞれ、否定論理積演算を行う２入力１出力の回路である。NAND２５１は、定電位（Ｈ）と信号P7との否定論理積を求め、その演算結果を出力する。NAND２５２は、定電位（Ｈ）とNAND２５１の出力との否定論理積を求め、その演算結果をグレイコードの下位から２番目のビットGC-LSB[1]として出力する。NAND２５３は、信号P0と信号P2との否定論理積を求め、その演算結果を出力する。NAND２５４は、信号P4と信号P6との否定論理積を求め、その演算結果を出力する。NAND２５５は、NAND２５３の出力とNAND２５４の出力との否定論理積を求め、その演算結果をグレイコードの最下位ビットGC-LSB[0]として出力する。

【0115】

以上のように、高分解能グレイコード生成回路２３０は、本技術を適用した位相差クロック生成回路を用いてクロック信号SLCKから８相クロック信号の一部を生成し、グレイコード生成回路２３４を用いて、その８相クロック信号の一部をグレイコードに変換する。したがって、高分解能グレイコード生成回路２３０は、図１５に示されるように、クロック信号SLCKと同周波数の信号P0乃至P7よりも高い周波数成分のグレイコード（すなわち、高分解能なグレイコード）（GC-LSB[0]. GC-LSB[1]）を生成することができる。

【0116】

高分解能グレイコード生成回路２３０は、クロック信号SLCKの周波数を上げず、かつ、PLL等を用いずに、位相補間器と論理回路によって、このような高分解能なグレイコードを生成することができる。つまり、高分解能グレイコード生成回路２３０は、生成するグレイコードの高分解能化をより容易に行うことができる。なお、高分解能グレイコード生成回路２３０は、PLLを用いないため、PLLを用いる場合よりも、消費電力を低減させることができ、回路規模（面積）をより小さくすることができる。

【0117】

また、図１４に示されるように、高分解能グレイコード生成回路２３０は、本技術を適用した位相差クロック生成回路を用いて８相クロック信号の一部を生成しているので、一般的なグレイコード生成回路２３２に、NANDゲートにより構成される追加グレイコード生成回路２３３を追加するのみで、そのグレイコードの高分解能化を実現することができる。すなわち、高分解能グレイコード生成回路２３０は、その設計を容易にすることができ、開発コストの増大を抑制することができる。

【0118】

なお、高分解能グレイコード生成回路２３０が生成するグレイコードのビット数は任意である。生成するグレイコードの下位ビット（クロック信号SLCKの周波数よりも高い周波数成分のグレイコード）のビット数に応じて、位相差クロック生成回路２３１における位相補間器等の構成や、追加グレイコード生成回路２３３における論理回路の構成を適切に設定すればよい。

【0119】

＜４．第３の実施の形態＞
＜A/D変換回路＞
本技術は、第２の実施の形態において説明したようなグレイコード生成回路以外の回路や装置にも適用することができる。例えば、第２の実施の形態において説明したような高分解能グレイコード生成回路を、A/D変換装置に適用するようにしてもよい。

【0120】

図１６は、本技術を適用したA/D変換装置の一例であるA/D変換回路の主な構成例を示す図である。A/D変換回路は、入力されるアナログ信号を、その信号レベルを示すデジタル信号に変換する回路である。図１６に示されるA/D変換回路３００は、入力アナログ信号INの信号レベルと、時間とともに信号レベルが線形に変化するランプ波の参照電圧RAMPの信号レベルとを比較する。A/D変換回路３００は、その比較結果が変化するまでの期間の長さを計測し、その計測値（デジタル値）を入力アナログ信号INの信号レベルとして出力する。つまり、A/D変換回路３００は、積分型のA/D変換回路である。

【0121】

図１６に示されるように、このA/D変換回路３００は、高分解能グレイコード生成回路３０１、比較回路３０２、ラッチ３０３、およびリップルカウンタ３０４を有する。

【0122】

高分解能グレイコード生成回路３０１は、入力されるクロック信号SLCKから、その周波数よりも高い周波数成分のグレイコード（すなわち、高分解能なグレイコード）を生成する。例えば、高分解能グレイコード生成回路３０１は、クロック信号SLCKから、クロック信号SLCKの周波数よりも高い周波数成分の２ビットを含む７ビットのグレイコードを生成する。高分解能グレイコード生成回路３０１は、生成したグレイコードをラッチ３０３に供給する。

【0123】

この高分解能グレイコード生成回路３０１は、第２の実施の形態において説明した高分解能グレイコード生成回路２００（図１２）、若しくは、高分解能グレイコード生成回路２３０（図１４）と同様の構成を有し、同様の処理を行う回路である。すなわち、高分解能グレイコード生成回路３０１には、本技術を適用したグレイコード生成装置が適用される。

【0124】

比較回路３０２は、入力アナログ信号INの信号レベルと、ランプ波の参照電圧RAMPの信号レベルとを比較し、その比較結果をラッチ３０３に供給する。

【0125】

ラッチ３０３は、比較回路３０２の比較結果が変化するタイミングで、高分解能グレイコード生成回路３０１から供給されるグレイコードを取り込んでラッチする。ラッチ３０３は、ラッチしたグレイコードを、入力アナログ信号INの信号レベルを示すデジタル値の下位ビットとしてリップルカウンタ３０４に供給する。

【0126】

リップルカウンタ３０４は、例えばアップダウンカウンタとして形成され、グレイコードの最上位ビットの立ち下がりのタイミングをカウントし、そのカウント値を、入力アナログ信号INの信号レベルを示すデジタル値の上位ビットとする。リップルカウンタ３０４は、その上位ビットと、ラッチ３０３から供給される下位ビットとを、入力アナログ信号INの信号レベルを示すデジタル値として出力する。

【0127】

以上のように、A/D変換回路３００は、本技術を適用したグレイコード生成装置を用いて高分解能なグレイコードを生成し、そのグレイコードを用いてA/D変換を行う。したがって、A/D変換回路３００は、クロック信号SLCKの周波数を上げず、かつ、PLL等を用いずに、クロック信号SLCKのカウント値を用いてA/D変換する場合よりも、A/D変換の分解能を上げることができる。すなわち、A/D変換回路３００は、A/D変換の高分解能化をより容易に実現することができる。

【0128】

換言するに、A/D変換回路３００は、クロック信号SLCKに対してより高速に動作することができる。つまり、A/D変換回路３００は、クロック信号SLCKの周波数を上げず、かつ、PLL等を用いずに、クロック信号SLCKのカウント値を用いてA/D変換する場合よりも、A/D変換を高速化することができる。すなわち、A/D変換回路３００は、A/D変換の高速化をより容易に実現することができる。

【0129】

さらに、A/D変換回路３００は、クロック信号SLCKの周波数を上げず、かつ、PLL等を用いずに、A/D変換の高分解能化と高速化の両方をより容易に実現することができる。つまり、A/D変換回路３００は、A/D変換の高速化若しくは高分解能化またはその両方をより容易に行うことができる。

【0130】

なお、A/D変換回路３００は、クロック信号SLCKに対してより高速に動作することができるのであるから、A/D変換の分解能および処理速度を、クロック信号SLCKをカウントする場合と同一とすることにより、クロック信号SLCKのカウント値を用いてA/D変換する場合よりも、クロック信号SLCKの周波数を低減させることができる。つまり、A/D変換回路３００は、クロック信号SLCKをカウントする場合よりも、消費電力を低減させることができる。

【0131】

また、A/D変換回路３００は、本技術を適用したグレイコード生成装置を用いるので、PLL等を用いずに、位相補間器と論理回路によって、高分解能なグレイコードを用いたA/D変換を行うことができる。したがって、A/D変換回路３００は、PLLを用いて高分解能なグレイコードを生成する場合と比較して簡易な構成でA/D変換を行うことができ、回路規模（面積）をより小さくすることができる。したがって、A/D変換回路３００は、回路の配置の自由度を向上させることができる。また、A/D変換回路３００は、PLLを用いないため、PLLを用いる場合よりも消費電力を低減させることができる。

【0132】

＜５．第４の実施の形態＞
＜撮像素子＞
本技術は、例えば、第２の実施の形態において説明したようなグレイコード生成回路を、撮像素子に適用するようにしてもよい。

【0133】

図１７は、本技術を適用した撮像素子の一例の主な構成例を示す図である。図１７に示される撮像素子３２０は、被写体を撮像し、撮像画像のデジタルデータを得る素子である。図１７に示されるように、撮像素子３２０は、画素アレイ３２１、A/D変換回路３２２、水平走査部３２３、PLL３２４、およびランプ生成回路３２５を有する。

【0134】

画素アレイ３２１は、入射光を光電変換する光電変換素子を含む単位画素が複数並べられたものである。各単位画素から読み出された画素信号は、画素列を結ぶ垂直信号線を介してA/D変換回路３２２に転送される。また、各単位画素は、画素行を結ぶ列選択線（図示せず）に接続され、その列選択線を介して行走査回路（図示せず）により動作を制御される。

【0135】

A/D変換回路３２２は、画素アレイ３２１の単位画素の列毎に供給される画素信号をA/D変換する。A/D変換回路３２２は、高分解能グレイコード生成回路３３１−１乃至高分解能グレイコード生成回路３３１−Ｍ、並びに、カラムA/D変換回路３３２−１乃至カラムA/D変換回路３３２−Ｎを有する。

【0136】

高分解能グレイコード生成回路３３１−１乃至高分解能グレイコード生成回路３３１−Ｍは、互いに同様の構成を有し、同様の処理を行う。以下において、高分解能グレイコード生成回路３３１−１乃至高分解能グレイコード生成回路３３１−Ｍを区別して説明する必要が無い場合、単に、高分解能グレイコード生成回路３３１と称する。また、カラムA/D変換回路３３２−１乃至カラムA/D変換回路３３２−Ｎは、互いに同様の構成を有し、同様の処理を行う。以下において、カラムA/D変換回路３３２−１乃至カラムA/D変換回路３３２−Ｎを区別して説明する必要が無い場合、単に、カラムA/D変換回路３３２と称する。

【0137】

高分解能グレイコード生成回路３３１は、それぞれ、入力される基準クロック（f/2）から、その周波数よりも高い周波数成分のグレイコード（すなわち、高分解能なグレイコード）を生成する。高分解能グレイコード生成回路３３１は、画素アレイ３２１の単位画素の所定の数の行（N/M行）毎に設けられている。つまり、A/D変換回路３２２は、Ｍ個の高分解能グレイコード生成回路３３１を有する。高分解能グレイコード生成回路３３１は、生成したグレイコードを、自身に対応する列に対応するカラムA/D変換回路３３２（のラッチ３４３）に供給する。

【0138】

この高分解能グレイコード生成回路３３１は、第２の実施の形態において説明した高分解能グレイコード生成回路２００（図１２）若しくは高分解能グレイコード生成回路２３０（図１４）と同様の構成を有し、同様の処理を行う回路である。

【0139】

カラムA/D変換回路３３２は、画素アレイ３２１の単位画素の列（カラム）毎に設けられている。つまり、A/D変換回路３２２は、Ｎ個のカラムA/D変換回路３３２を有する。カラムA/D変換回路３３２は、自身が対応する列の単位画素から供給される画素信号（アナログ信号）をA/D変換し、各画素信号の信号レベルを示すデジタルデータを出力し、水平走査部３２３（のバッファ３５１）に供給する。

【0140】

カラムA/D変換回路３３２は、第３の実施の形態において説明したA/D変換回路３００（図１６）の高分解能グレイコード生成回路３０１を除く部分と同様の構成を有し、同様の処理を行う回路である。すなわち、図１７に示されるように、カラムA/D変換回路３３２は、比較回路３４２、ラッチ３４３、およびリップルカウンタ３４４を有する。

【0141】

比較回路３４２は、第３の実施の形態において説明した比較回路３０２（図１６）と同様の構成を有し、同様の処理を行う回路である。つまり、比較回路３４２は、自身が対応する列（カラム）の画素信号の信号レベルと、ランプ生成回路３２５から供給されるランプ波の参照電圧RAMPの信号レベルとを比較し、その比較結果をラッチ３４３に供給する。

【0142】

ラッチ３４３は、第３の実施の形態において説明したラッチ３０３（図１６）と同様の構成を有し、同様の処理を行う回路である。つまり、ラッチ３４３は、比較回路３４２の比較結果が変化するタイミングで、自身が対応する高分解能グレイコード生成回路３３１から供給されるグレイコードを取り込んでラッチする。ラッチ３４３は、ラッチしたグレイコードを、自身が対応する列の画素信号の信号レベルを示すデジタル値の下位ビットとしてリップルカウンタ３４４に供給する。

【0143】

リップルカウンタ３４４は、第３の実施の形態において説明したリップルカウンタ３０４（図１６）と同様の構成を有し、同様の処理を行う回路である。つまり、リップルカウンタ３４４は、例えばアップダウンカウンタとして形成され、グレイコードの最上位ビットの立ち下がりのタイミングをカウントし、そのカウント値を、画素信号の信号レベルを示すデジタル値の上位ビットとする。リップルカウンタ３４４は、その上位ビットと、ラッチ３４３から供給される下位ビットとを、自身が対応する列の画素信号の信号レベルを示すデジタル値として出力する。

【0144】

つまり、各カラムA/D変換回路３３２は、自身が対応する高分解能グレイコード生成回路３３１を加えることにより、第３の実施の形態において説明したA/D変換回路３００（図１６）と同様の構成を有し、同様の処理を行う。すなわち、撮像素子３２０においては、カラムA/D変換回路３３２および高分解能グレイコード生成回路３３１として、本技術を適用したA/D変換装置が適用されている。

【0145】

水平走査部３２３は、A/D変換回路３２２から供給される、画素アレイ３２１の単位画素の各列の画素信号のデジタルデータを、順次撮像素子３２０の外部に出力する。水平走査部３２３は、図１７に示されるように、バッファ３５１−１乃至バッファ３５１−Ｎ、水平転送走査回路３５２、転送バス３５３、およびセンスアンプ３５４を有する。

【0146】

バッファ３５１−１乃至バッファ３５１−Ｎは、互いに同様の構成を有し、同様の処理を行う。以下において、バッファ３５１−１乃至バッファ３５１−Ｎを区別して説明する必要が無い場合、単にバッファ３５１と称する。

【0147】

バッファ３５１は、画素アレイの単位画素の列毎に設けられており、自身が対応するカラムA/D変換回路３３２から出力されるデジタルデータを一時的に保持する。例えば、バッファ３５１−１は、カラムA/D変換回路３３２−１から出力されるデジタルデータを保持する。また、例えば、バッファ３５１−Ｎは、カラムA/D変換回路３３２−Ｎから出力されるデジタルデータを保持する。バッファ３５１は、水平転送走査回路３５２の制御に従って保持しているデータを転送バス３５３に出力する。

【0148】

水平転送走査回路３５２は、各バッファ３５１が保持しているデジタルデータの出力タイミング、すなわち、各列のデジタルデータの転送タイミングを制御する。つまり、各バッファ３５１は、水平転送走査回路３５２により指定されたタイミングで保持しているデータを転送バス３５３に出力する。このような水平転送走査回路３５２の制御により、各列のデジタルデータは、順次転送される。

【0149】

転送バス３５３は、各バッファ３５１から出力されたデジタルデータを、順次センスアンプ３５４に転送する。センスアンプ３５４は、転送バス３５３を介して供給される各列のデジタルデータを増幅し、撮像素子３２０の外部（例えば、信号処理等を行う後段の処理部）へ出力する。PLL３２４は、周波数f/2[Hz]の基準クロックを生成する。PLL３２４は、生成した基準クロック（f/2）をA/D変換回路３２２（の各高分解能グレイコード生成回路３３１）とランプ生成回路３２５とに供給する。ランプ生成回路３２５は、PLL３２４から供給される基準クロック（f/2）を用いて、時間とともに電圧値が線形に変化するランプ波形の参照電圧RAMPを生成する。ランプ生成回路３２５は、生成した参照電圧RAMPを、A/D変換回路３２２（の各カラムA/D変換回路３３２の比較回路３４２）に供給する。

【0150】

＜単位画素構成＞
図１８は、図１７の画素アレイ３２１の単位画素の構成例を示す図である。図１８に示されるように、単位画素３６１は、光電変換部（受光部）である例えばフォトダイオード３７１に加えて、例えば読み出しトランジスタ３７２、リセットトランジスタ３７３、増幅トランジスタ３７４、およびセレクトトランジスタ３７５の４つのトランジスタを有する。

【0151】

ここでは、この４つのトランジスタ（読み出しトランジスタ３７２乃至セレクトトランジスタ３７５）として、例えばＮチャネルのMOS（Metal Oxide Semiconductor）トランジスタを用いている。ただし、ここで例示した読み出しトランジスタ３７２、リセットトランジスタ３７３、増幅トランジスタ３７４、およびセレクトトランジスタ３７５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。

【0152】

この単位画素３６１に対して、列選択線として、例えば、転送線、リセット線、および選択線の３本の駆動配線（図示せず）が同一画素行の各画素について共通に設けられている。これら転送線、リセット線、および選択線は、各一端が行走査回路（図示せず）の各画素行に対応した出力端に画素行単位で接続されており、単位画素を駆動する駆動信号である転送パルスTRG、リセットパルスRST、および選択パルスSELを伝送する。

【0153】

フォトダイオード３７１は、アノード電極が負側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード３７１のカソード電極は、読み出しトランジスタ３７２を介して増幅トランジスタ３７４のゲート電極と電気的に接続されている。増幅トランジスタ３７４のゲート電極と電気的に繋がったノードをFD（フローティングディフュージョン）と称する。

【0154】

読み出しトランジスタ３７２は、フォトダイオード３７１のカソード電極と増幅トランジスタ３７４のゲート電極（すなわちFD）との間に接続されている。読み出しトランジスタ３７２のゲート電極には、高レベル（例えば、Vddレベル）がアクティブ（以下、「Highアクティブ」とも称する）の転送パルスTRFが転送線を介して与えられる。これにより、読み出しトランジスタ３７２はオン状態となり、フォトダイオード３７１で光電変換された光電荷をフローティングディフュージョン（FD）に転送する。

【0155】

リセットトランジスタ３７３は、ドレイン電極が画素電源Vrstに、ソース電極がフローティングディフュージョン（FD）にそれぞれ接続されている。リセットトランジスタ３７３のゲート電極には、HighアクティブのリセットパルスRSTがリセット線を介して与えられる。これにより、リセットトランジスタ３７３はオン状態となり、フローティングディフュージョン（FD）の電荷を画素電源Vrstに捨てることによって当該フローティングディフュージョン（FD）をリセットする。

【0156】

増幅トランジスタ３７４は、ゲート電極がフローティングディフュージョン（FD）に、ドレイン電極が画素電源Vddにそれぞれ接続されている。そして、増幅トランジスタ３７４は、リセットトランジスタ３７３によってリセットした後のフローティングディフュージョン（FD）の電位をリセット信号（リセットレベル）として出力する。増幅トランジスタ３７４はさらに、読み出しトランジスタ３７２によって信号電荷を転送した後のフローティングディフュージョン（FD）の電位を光蓄積信号（信号レベル）として出力する。

【0157】

セレクトトランジスタ３７５は、例えば、ドレイン電極が増幅トランジスタ３７４のソース電極に、ソース電極が垂直信号線３７６にそれぞれ接続されている。セレクトトランジスタ３７５のゲート電極には、Highアクティブの選択パルスSELが選択線を介して与えられる。これにより、セレクトトランジスタ３７５はオン状態となり、単位画素を選択状態として増幅トランジスタ３７４から出力される信号を垂直信号線３７６に中継する。

【0158】

なお、セレクトトランジスタ３７５については、画素電源Vddと増幅トランジスタ３７４のドレインとの間に接続した回路構成を採ることも可能である。

【0159】

また、単位画素としては、上記構成の４つのトランジスタからなる画素構成のものに限られるものではない。例えば、増幅トランジスタ３７４とセレクトトランジスタ３７５とを兼用した３つのトランジスタからなる画素構成のものなどであっても良く、その画素回路の構成は問わない。

【0160】

＜撮像素子における本技術の適用＞
図１７に戻り、以上のような構成の撮像素子３２０は、本技術を適用したA/D変換装置を用いて、画素アレイ３２１の単位画素の各列の画素信号のA/D変換を行う。したがって、撮像素子３２０は、基準クロックの周波数（f/2[Hz]）を上げず、かつ、基準クロックよりも高周波のクロック信号を生成するためのPLL等を用いずに、基準クロックのカウント値を用いてA/D変換する場合よりも、A/D変換の分解能を上げることができる。すなわち、撮像素子３２０は、A/D変換の高分解能化をより容易に実現することができる。したがって、例えば、撮像素子３２０は、撮像画像（画像データ）のビット深度をより容易に増大させることができる。すなわち、撮像素子３２０は、撮像画像をより容易に高画質化することができる。

【0161】

また、換言するに、撮像素子３２０は、基準クロックに対してより高速に動作することができる。つまり、撮像素子３２０は、基準クロックの周波数（f/2[Hz]）を上げず、かつ、基準クロックよりも高周波のクロック信号を生成するためのPLL等を用いずに、基準クロックのカウント値を用いてA/D変換する場合よりも、A/D変換を高速化することができる。すなわち、撮像素子３２０は、A/D変換の高速化をより容易に実現することができる。したがって、例えば、撮像素子３２０は、撮像画像のフレームレートをより容易に増大させることができる。すなわち、撮像素子３２０は、撮像画像をより容易に高画質化することができる。

【0162】

さらに、撮像素子３２０は、基準クロックの周波数（f/2[Hz]）を上げず、かつ、基準クロックよりも高周波のクロック信号を生成するためのPLL等を用いずに、A/D変換の高分解能化と高速化の両方をより容易に実現することもできる。つまり、撮像素子３２０は、例えば、基準クロックの周波数（f/2[Hz]）を上げず、かつ、基準クロックよりも高周波のクロック信号を生成するためのPLL等を用いずに、撮像画像のビット深度の増大とフレームレートの増大の両方をより容易に行うこともできる。すなわち、撮像素子３２０は、A/D変換の高速化若しくは高分解能化またはその両方をより容易に行うことができる。したがって、例えば、撮像素子３２０は、撮像画像のビット深度の増大若しくはフレームレートの増大またはその両方をより容易に行うことができる。

【0163】

また、撮像素子３２０は、本技術を適用したA/D変換装置を用いるので、PLL等を用いずに、位相補間器と論理回路によって、高分解能なグレイコードを用いたA/D変換を行うことができる。したがって、撮像素子３２０は、PLLを用いて高分解能なグレイコードを生成する場合と比較して簡易な構成でA/D変換を行うことができ、回路規模（面積）をより小さくすることができる。したがって、撮像素子３２０は、回路の配置の自由度を向上させることができる。また、撮像素子３２０は、PLLを用いないため、PLLを用いる場合よりも消費電力を低減させることができる。

【0164】

なお、図１７に示されるように、撮像素子３２０は、所定の列毎に高分解能グレイコード生成回路３３１を有しており、グレイコードを使用するカラムA/D変換回路３３２に近い位置で高分解能なグレイコードを生成することができる。そのため、基準クロックのスキュー調整が容易になり、設計の自由度が向上する。すなわち、撮像素子３２０は、より容易に、A/D変換の高速化若しくは高分解能化またはその両方をより容易に行うことができる。

【0165】

なお、カラムA/D変換回路３３２が基準クロックに対してより高速に動作することができるのであるから、撮像素子３２０は、A/D変換の分解能および処理速度を、基準クロックのカウント値を用いてA/D変換する場合と同一とすることにより、図１９に示される例のように、基準クロック信号の周波数を（例えばf/8[Hz]に）低減させることができる。このようにすることにより、撮像素子３２０は、図１７の例の場合よりも、消費電力を低減させることができる。

【0166】

＜６．第５の実施の形態＞
＜A/D変換回路＞
なお、本技術を適用した位相差クロック生成回路は、グレイコード生成装置以外にも適用することができる。例えば、本技術を適用した位相差クロック生成回路を、A/D変換装置に適用するようにしてもよい。

【0167】

図２０は、本技術を適用したA/D変換装置の一例であるA/D変換回路の主な構成例を示す図である。図２０に示されるA/D変換回路４００は、A/D変換回路３００（図１６）と基本的に同様のA/D変換を行う積分型のA/D変換回路である。すなわち、A/D変換回路４００は、入力アナログ信号INの信号レベルと、時間とともに信号レベルが線形に変化するランプ波の参照電圧RAMPの信号レベルとを比較する。A/D変換回路４００は、その比較結果が変化するまでの期間の長さを計測し、その計測値（デジタル値）を入力アナログ信号INの信号レベルとして出力する。

【0168】

図２０に示されるように、このA/D変換回路４００は、４相クロック生成回路４０１、比較回路４０２、TDC４０３、およびリップルカウンタ４０４を有する。

【0169】

４相クロック生成回路４０１は、第１の実施の形態において説明した４相クロック生成回路１００（図５）と同様の構成を有し、同様の処理を行う回路である。すなわち、４相クロック生成回路４０１は、入力されるクロック信号SLCKから４相クロック信号を生成し、TDC４０３に供給する。

【0170】

比較回路４０２は、比較回路３０２（図１６）と同様の構成を有し、同様の処理を行う回路である。すなわち、比較回路４０２は、入力アナログ信号INの信号レベルと、ランプ波の参照電圧RAMPの信号レベルとを比較し、その比較結果をTDC４０３に供給する。

【0171】

TDC（Time-to Digital Converter）４０３は、時間量子化器であり、比較回路４０２の比較結果が変化するタイミングで、４相クロック生成回路４０１から供給される４相クロック信号を取り込んでラッチし、デコードすることで、入力アナログ信号INの信号レベルを示すデジタル値の下位ビットを求め、それをリップルカウンタ４０４に供給する。

【0172】

リップルカウンタ４０４は、リップルカウンタ３０４（図１６）と同様の構成を有し、同様の処理を行う回路である。すなわち、リップルカウンタ４０４は、例えばアップダウンカウンタとして形成され、４相クロック信号の１つの立ち下がりのタイミングをカウントし、そのカウント値を、入力アナログ信号INの信号レベルを示すデジタル値の上位ビットとする。リップルカウンタ４０４は、その上位ビットと、TDC４０３から供給される下位ビットとを、入力アナログ信号INの信号レベルを示すデジタル値として出力する。

【0173】

以上のように、A/D変換回路４００は、本技術を適用した位相差クロック生成回路を用いて位相差クロック信号（多相クロック信号）を生成し、その位相差クロック信号（多相クロック信号）を用いてA/D変換を行う。したがって、A/D変換回路４００は、本技術を適用したグレイコード生成装置を用いたA/D変換回路３００の場合と同様に、クロック信号SLCKの周波数を上げず、かつ、PLL等を用いずに、クロック信号SLCKのカウント値を用いてA/D変換する場合よりも、A/D変換の分解能を上げることができる。すなわち、A/D変換回路４００は、A/D変換の高分解能化をより容易に実現することができる。

【0174】

換言するに、A/D変換回路４００は、本技術を適用したグレイコード生成装置を用いたA/D変換回路３００の場合と同様に、クロック信号SLCKに対してより高速に動作することができる。つまり、A/D変換回路４００は、クロック信号SLCKの周波数を上げず、かつ、PLL等を用いずに、クロック信号SLCKのカウント値を用いてA/D変換する場合よりも、A/D変換を高速化することができる。すなわち、A/D変換回路４００は、A/D変換の高速化をより容易に実現することができる。

【0175】

さらに、A/D変換回路４００は、本技術を適用したグレイコード生成装置を用いたA/D変換回路３００の場合と同様に、クロック信号SLCKの周波数を上げず、かつ、PLL等を用いずに、A/D変換の高分解能化と高速化の両方をより容易に実現することができる。つまり、A/D変換回路４００は、A/D変換の高速化若しくは高分解能化またはその両方をより容易に行うことができる。

【0176】

なお、A/D変換回路４００は、クロック信号SLCKに対してより高速に動作することができるのであるから、A/D変換の分解能および処理速度を、クロック信号SLCKをカウントする場合と同一とすることにより、クロック信号SLCKのカウント値を用いてA/D変換する場合よりも、クロック信号SLCKの周波数を低減させることができる。つまり、A/D変換回路４００は、クロック信号SLCKをカウントする場合よりも、消費電力を低減させることができる。

【0177】

また、A/D変換回路４００は、本技術を適用した位相差クロック生成回路を用いるので、PLL等を用いずに、位相補間器と論理回路によって、位相差クロック信号（多相クロック信号）を用いたA/D変換を行うことができる。したがって、A/D変換回路４００は、PLLを用いてクロック信号SLCKからより高周波のクロック信号を生成する場合と比較して簡易な構成でA/D変換を行うことができ、回路規模（面積）をより小さくすることができる。したがって、A/D変換回路４００は、回路の配置の自由度を向上させることができる。また、A/D変換回路４００は、PLLを用いないため、PLLを用いる場合よりも消費電力を低減させることができる。

【0178】

なお、以上においては、A/D変換回路４００が４相クロック信号を用いてA/D変換を行うように説明したが、A/D変換回路４００は、任意の相数の位相差クロック信号（多相クロック信号）を用いてA/D変換を行うことができる。すなわち、図２０の４相クロック生成回路４０１の代わりに、任意の相数の位相差クロック信号（多相クロック信号）を生成する、本技術を適用した位相差クロック生成回路を適用するようにしてもよい。

【0179】

＜７．第６の実施の形態＞
＜撮像素子＞
本技術は、例えば、第５の実施の形態において説明したようなA/D変換回路を、撮像素子に適用するようにしてもよい。

【0180】

図２１は、本技術を適用した撮像素子の一例の主な構成例を示す図である。図２１に示される撮像素子４２０は、被写体を撮像し、撮像画像のデジタルデータを得る素子であり、撮像素子（図１７）と基本的に同様の構成を有し、同様の処理を行う。図２１に示されるように、撮像素子４２０は、画素アレイ４２１、A/D変換回路４２２、水平走査部４２３、PLL４２４、およびランプ生成回路４２５を有する。

【0181】

画素アレイ４２１は、基本的に画素アレイ３２１（図１７）と同様の構成を有し、同様の処理を行う。つまり、画素アレイ４２１には、入射光を光電変換する光電変換素子を含む単位画素が複数並べられており、各単位画素から読み出された画素信号は、画素列を結ぶ垂直信号線を介してA/D変換回路４２２に転送される。また、各単位画素は、画素行を結ぶ列選択線（図示せず）に接続され、その列選択線を介して行走査回路（図示せず）により動作を制御される。

【0182】

A/D変換回路４２２は、画素アレイ４２１の単位画素の列毎に供給される画素信号をA/D変換する。A/D変換回路４２２は、４相クロック生成回路４３１−１乃至４相クロック生成回路４３１−Ｍ、並びに、カラムA/D変換回路４３２−１乃至カラムA/D変換回路４３２−Ｎを有する。

【0183】

４相クロック生成回路４３１−１乃至４相クロック生成回路４３１−Ｍは、互いに同様の構成を有し、同様の処理を行う。以下において、４相クロック生成回路４３１−１乃至４相クロック生成回路４３１−Ｍを区別して説明する必要が無い場合、単に、４相クロック生成回路４３１と称する。また、カラムA/D変換回路４３２−１乃至カラムA/D変換回路４３２−Ｎは、互いに同様の構成を有し、同様の処理を行う。以下において、カラムA/D変換回路４３２−１乃至カラムA/D変換回路４３２−Ｎを区別して説明する必要が無い場合、単に、カラムA/D変換回路４３２と称する。

【0184】

４相クロック生成回路４３１は、それぞれ、入力される基準クロック（f/8）から４相クロック信号を生成する。４相クロック生成回路４３１は、画素アレイ３２１の単位画素の所定の数の行（N/M行）毎に設けられている。つまり、A/D変換回路４２２は、Ｍ個の４相クロック生成回路４３１を有する。４相クロック生成回路４３１は、生成した４相クロック信号を、自身に対応する列に対応するカラムA/D変換回路４３２（のTDC４４３）に供給する。

【0185】

この４相クロック生成回路４３１は、第１の実施の形態において説明した４相クロック生成回路１００（図５）と同様の構成を有し、同様の処理を行う回路である。

【0186】

カラムA/D変換回路４３２は、画素アレイ４２１の単位画素の列（カラム）毎に設けられている。つまり、A/D変換回路４２２は、Ｎ個のカラムA/D変換回路４３２を有する。カラムA/D変換回路４３２は、自身が対応する列の単位画素から供給される画素信号（アナログ信号）をA/D変換し、各画素信号の信号レベルを示すデジタルデータを出力し、水平走査部４２３（のバッファ４５１）に供給する。

【0187】

カラムA/D変換回路４３２は、第５の実施の形態において説明したA/D変換回路４００（図２０）の４相クロック生成回路４０１を除く部分と同様の構成を有し、同様の処理を行う回路である。すなわち、図２１に示されるように、カラムA/D変換回路４３２は、比較回路４４２、TDC４４３、およびリップルカウンタ４４４を有する。

【0188】

比較回路４４２は、第５の実施の形態において説明した比較回路４０２（図２０）と同様の構成を有し、同様の処理を行う回路である。つまり、比較回路４４２は、自身が対応する列（カラム）の画素信号の信号レベルと、ランプ生成回路４２５から供給されるランプ波の参照電圧RAMPの信号レベルとを比較し、その比較結果をTDC４４３に供給する。

【0189】

TDC４４３は、第５の実施の形態において説明したTDC４０３（図２０）と同様の構成を有し、同様の処理を行う回路である。つまり、TDC４４３は、比較回路４４２の比較結果が変化するタイミングで、自身が対応する４相クロック生成回路４３１から供給される４相クロック信号を取り込んでラッチし、デコードする。TDC４４３は、そのデコード結果を、自身が対応する列の画素信号の信号レベルを示すデジタル値の下位ビットとしてリップルカウンタ４４４に供給する。

【0190】

リップルカウンタ４４４は、第５の実施の形態において説明したリップルカウンタ４０４（図２０）と同様の構成を有し、同様の処理を行う回路である。つまり、リップルカウンタ４４４は、例えばアップダウンカウンタとして形成され、４相クロック信号の１つの立ち下がりのタイミングをカウントし、そのカウント値を、画素信号の信号レベルを示すデジタル値の上位ビットとする。リップルカウンタ４４４は、その上位ビットと、TDC４４３から供給される下位ビットとを、自身が対応する列の画素信号の信号レベルを示すデジタル値として出力する。

【0191】

つまり、各カラムA/D変換回路４３２は、自身が対応する４相クロック生成回路４３１を加えることにより、第５の実施の形態において説明したA/D変換回路４００（図２０）と同様の構成を有し、同様の処理を行う。すなわち、撮像素子４２０においては、カラムA/D変換回路４３２および４相クロック生成回路４３１として、本技術を適用したA/D変換装置が適用されている。

【0192】

水平走査部４２３は、A/D変換回路４２２から供給される、画素アレイ４２１の単位画素の各列の画素信号のデジタルデータを、順次撮像素子４２０の外部に出力する。水平走査部４２３は、図２１に示されるように、バッファ４５１−１乃至バッファ４５１−Ｎ、水平転送走査回路４５２、転送バス４５３、およびセンスアンプ４５４を有する。

【0193】

バッファ４５１−１乃至バッファ４５１−Ｎは、互いに同様の構成を有し、同様の処理を行う。以下において、バッファ４５１−１乃至バッファ４５１−Ｎを区別して説明する必要が無い場合、単にバッファ４５１と称する。

【0194】

バッファ４５１は、バッファ３５１（図１７）と基本的に同様の素子であり、画素アレイの単位画素の列毎に設けられており、自身が対応するカラムA/D変換回路４３２から出力されるデジタルデータを一時的に保持する。例えば、バッファ４５１−１は、カラムA/D変換回路４３２−１から出力されるデジタルデータを保持する。また、例えば、バッファ４５１−Ｎは、カラムA/D変換回路４３２−Ｎから出力されるデジタルデータを保持する。バッファ４５１は、水平転送走査回路４５２の制御に従って保持しているデータを転送バス４５３に出力する。

【0195】

水平転送走査回路４５２は、水平転送走査回路３５２（図１７）と基本的に同様の素子であり、各バッファ４５１が保持しているデジタルデータの出力タイミング、すなわち、各列のデジタルデータの転送タイミングを制御する。つまり、各バッファ４５１は、水平転送走査回路４５２により指定されたタイミングで保持しているデータを転送バス４５３に出力する。このような水平転送走査回路４５２の制御により、各列のデジタルデータは、順次転送される。

【0196】

転送バス４５３は、転送バス３５３（図１７）と基本的に同様の素子であり、各バッファ４５１から出力されたデジタルデータを、順次センスアンプ４５４に転送する。センスアンプ４５４は、センスアンプ３５４（図１７）と基本的に同様の素子であり、転送バス４５３を介して供給される各列のデジタルデータを増幅し、撮像素子４２０の外部（例えば、信号処理等を行う後段の処理部）へ出力する。PLL４２４は、PLL３２４（図１９）と基本的に同様の素子であり、周波数f/8[Hz]の基準クロックを生成する。PLL４２４は、生成した基準クロック（f/8）をA/D変換回路４２２（の各４相クロック生成回路４３１）とランプ生成回路４２５とに供給する。ランプ生成回路４２５は、ランプ生成回路３２５（図１７）と基本的に同様の素子であり、PLL４２４から供給される基準クロック（f/8）を用いて、時間とともに電圧値が線形に変化するランプ波形の参照電圧RAMPを生成する。ランプ生成回路４２５は、生成した参照電圧RAMPを、A/D変換回路４２２（の各カラムA/D変換回路４３２の比較回路４４２）に供給する。

【0197】

＜撮像素子における本技術の適用＞
以上のような構成の撮像素子４２０は、本技術を適用したA/D変換装置を用いて、画素アレイ４２１の単位画素の各列の画素信号のA/D変換を行う。したがって、撮像素子４２０は、基準クロックの周波数（f/8[Hz]）を上げず、かつ、基準クロックよりも高周波のクロック信号を生成するためのPLL等を用いずに、基準クロックのカウント値を用いてA/D変換する場合よりも、A/D変換の分解能を上げることができる。すなわち、撮像素子４２０は、A/D変換の高分解能化をより容易に実現することができる。したがって、例えば、撮像素子４２０は、撮像画像（画像データ）のビット深度をより容易に増大させることができる。すなわち、撮像素子４２０は、撮像画像をより容易に高画質化することができる。

【0198】

また、換言するに、撮像素子４２０は、基準クロックに対してより高速に動作することができる。つまり、撮像素子４２０は、基準クロックの周波数（f/8[Hz]）を上げず、かつ、基準クロックよりも高周波のクロック信号を生成するためのPLL等を用いずに、基準クロックのカウント値を用いてA/D変換する場合よりも、A/D変換を高速化することができる。すなわち、撮像素子４２０は、A/D変換の高速化をより容易に実現することができる。したがって、例えば、撮像素子４２０は、撮像画像のフレームレートをより容易に増大させることができる。すなわち、撮像素子４２０は、撮像画像をより容易に高画質化することができる。

【0199】

さらに、撮像素子４２０は、基準クロックの周波数（f/8[Hz]）を上げず、かつ、基準クロックよりも高周波のクロック信号を生成するためのPLL等を用いずに、A/D変換の高分解能化と高速化の両方をより容易に実現することもできる。つまり、撮像素子４２０は、例えば、基準クロックの周波数（f/8[Hz]）を上げず、かつ、基準クロックよりも高周波のクロック信号を生成するためのPLL等を用いずに、撮像画像のビット深度の増大とフレームレートの増大の両方をより容易に行うこともできる。すなわち、撮像素子４２０は、A/D変換の高速化若しくは高分解能化またはその両方をより容易に行うことができる。したがって、例えば、撮像素子４２０は、撮像画像のビット深度の増大若しくはフレームレートの増大またはその両方をより容易に行うことができる。

【0200】

また、撮像素子４２０は、本技術を適用したA/D変換装置を用いるので、PLL等を用いずに、位相補間器と論理回路によって、位相差クロック信号（多相クロック信号）を用いたA/D変換を行うことができる。したがって、撮像素子４２０は、PLLを用いて位相差クロック信号を生成する場合と比較して簡易な構成でA/D変換を行うことができ、回路規模（面積）をより小さくすることができる。したがって、撮像素子４２０は、回路の配置の自由度を向上させることができる。また、撮像素子４２０は、PLLを用いないため、PLLを用いる場合よりも消費電力を低減させることができる。

【0201】

なお、図２１に示されるように、撮像素子４２０は、所定の列毎に４相クロック生成回路４３１を有している。すなわち、撮像素子４２０は、位相差クロック信号の供給先であるカラムA/D変換回路４３２に近い位置で位相差クロック信号を生成することができる。そのため、位相差クロック信号の伝送距離をより短くすることができ、スキュー調整が容易になり、設計の自由度が向上する。すなわち、撮像素子４２０は、より容易に、A/D変換の高速化若しくは高分解能化またはその両方をより容易に行うことができる。

【0202】

なお、カラムA/D変換回路４３２が基準クロックに対してより高速に動作することができるのであるから、撮像素子４２０は、A/D変換の分解能および処理速度を、基準クロックのカウント値を用いてA/D変換する場合と同一とすることにより、基準クロック信号の周波数をより低減させることができる。このようにすることにより、撮像素子４２０は、消費電力を低減させることができる。

【0203】

＜８．第７の実施の形態＞
＜A/D変換回路＞
なお、本技術を適用することができる撮像素子の構成は、任意であり、第４の実施の形態や第６の実施の形態において説明した例に限らない。例えば、画素アレイの単位画素の列毎に設けられたカラムA/D変換回路以外のA/D変換回路にも本技術を適用することができる。

【0204】

図２２は、本技術を適用した撮像素子の一例の主な構成例を示す図である。図２２に示される撮像素子５００は、被写体を撮像し、撮像画像のデジタルデータを得る素子である。図２２に示されるように、撮像素子５００は、互いに重畳される複数の半導体基板（半導体基板５０１および半導体基板５０２）を有する。図２２の例においては、撮像素子５００が、互いに重畳された２枚の半導体基板（半導体基板５０１および半導体基板５０２）により形成されているが、任意の枚数の半導体基板が重畳されるようにしてもよい。

【0205】

半導体基板５０１には、入射光を光電変換する光電変換素子を含む単位画素が複数並べられた画素領域５１１が形成されている。また、半導体基板５０２には、画素領域５１１から読み出された画素信号を処理する周辺回路が形成される周辺回路領域５１２が形成されている。

【0206】

半導体基板５０１および半導体基板５０２は、多層構造（積層構造）を形成する。半導体基板５０１に形成される画素領域５１１の各画素と半導体基板５０２に形成される周辺回路領域５１２の回路は、貫通ビア（VIA）等により互いに電気的に接続されている。

【0207】

周辺回路領域５１２には、例えば、図２３に示されるようなA/D変換回路５２２およびPLL５２４が形成される。

【0208】

A/D変換回路５２２は、画素領域５１１の部分領域（エリアとも称する）毎に供給される画素信号をA/D変換する。A/D変換回路５２２は、高分解能グレイコード生成回路５３１とエリアA/D変換回路５３２を有する。

【0209】

エリアA/D変換回路５３２は、画素領域５１１のエリア毎に設けられている。エリアの数および大きさは任意である。すなわち、エリアA/D変換回路５３２の数および割り当て方（どのエリアA/D変換回路５３２をどのエリアに割り当てるか）は任意である。図２３の例の場合、エリアA/D変換回路５３２は、アレイ状（行列状）に並べられている。

【0210】

各エリアA/D変換回路５３２は、自身が対応するエリア内の単位画素から供給される画素信号（アナログ信号）をA/D変換し、各画素信号の信号レベルを示すデジタルデータを出力する。つまり、エリアA/D変換回路５３２は、単位画素の割り当て方が異なること以外は、基本的に、カラムA/D変換回路３３２（図１７）と同様の回路である。すなわち、エリアA/D変換回路５３２は、第３の実施の形態において説明したA/D変換回路３００（図１６）の高分解能グレイコード生成回路３０１を除く部分と同様の構成を有し、同様の処理を行う回路である。

【0211】

高分解能グレイコード生成回路５３１は、画素領域５１１の所定の数のエリア毎に設けられている。図２３の例の場合、高分解能グレイコード生成回路５３１は、アレイ状（行列状）に並べられたエリアA/D変換回路５３２の行毎に設けられている。高分解能グレイコード生成回路５３１の数や割り当て方（どの高分解能グレイコード生成回路５３１をどのエリアに割り当てるか）は、図２３の例に限らず任意である。

【0212】

高分解能グレイコード生成回路５３１は、それぞれ、PLL５２４から供給される基準クロック（f/8）から、その周波数よりも高い周波数成分のグレイコード（すなわち、高分解能なグレイコード）を生成する。高分解能グレイコード生成回路５３１は、生成したグレイコードを、自身に対応する列に対応するエリアA/D変換回路５３２に供給する。つまり、高分解能グレイコード生成回路５３１は、単位画素の割り当て方が異なること以外は、基本的に、高分解能グレイコード生成回路３３１（図１７）と同様の回路である。すなわち、高分解能グレイコード生成回路５３１は、第２の実施の形態において説明した高分解能グレイコード生成回路２００（図１２）若しくは高分解能グレイコード生成回路２３０（図１４）と同様の構成を有し、同様の処理を行う回路である。

【0213】

つまり、第４の実施の形態において説明した撮像素子３２０（図１７）の場合と同様に、撮像素子５００においては、エリアA/D変換回路５３２および高分解能グレイコード生成回路５３１として、本技術を適用したA/D変換装置が適用されている。

【0214】

したがって、撮像素子５００は、撮像素子３２０の場合と同様に、A/D変換の高速化若しくは高分解能化またはその両方をより容易に行うことができる。したがって、例えば、撮像素子５００は、撮像画像のビット深度の増大若しくはフレームレートの増大またはその両方をより容易に行うことができる。また、撮像素子５００は、撮像素子３２０の場合と同様に、基準クロックよりも高周波成分のグレイコードを生成するためにPLLを用いないため、PLLを用いる場合よりも消費電力を低減させることができる。

【0215】

また、撮像素子５００は、撮像素子３２０の場合と同様に、グレイコードを使用するエリアA/D変換回路５３２に近い位置で高分解能なグレイコードを生成することができるため、基準クロックのスキュー調整が容易になり、設計の自由度が向上する。さらに、撮像素子５００は、撮像素子３２０の場合と同様に、基準クロックの周波数を低減させ、消費電力を低減させながら、基準クロックのカウント値を用いてA/D変換する場合と同様の分解能および処理速度のA/D変換を実現することができる。

【0216】

＜A/D変換回路＞
なお、図２３においては、第４の実施の形態において説明したA/D変換回路３２２のように、本技術を適用した高分解能グレイコード生成回路を用いたA/D変換を行うA/D変換回路を周辺回路領域５１２に設けるように説明したが、周辺回路領域５１２には、第６の実施の形態において説明したA/D変換回路４２２のように、本技術を適用した４相クロック生成回路を用いたA/D変換を行うA/D変換回路を設けるようにしてもよい。

【0217】

図２４は、周辺回路領域５１２に形成されるA/D変換回路の他の例を示す図である。図２４の例の場合、周辺回路領域５１２に形成されるA/D変換回路５２２は、４相クロック生成回路５６１とエリアA/D変換回路５６２を有する。

【0218】

エリアA/D変換回路５６２は、画素領域５１１のエリア毎に設けられている。エリアの数および大きさは任意である。すなわち、エリアA/D変換回路５６２の数および割り当て方（どのエリアA/D変換回路５６２をどのエリアに割り当てるか）は任意である。図２４の例の場合、エリアA/D変換回路５６２は、アレイ状（行列状）に並べられている。

【0219】

各エリアA/D変換回路５６２は、自身が対応するエリア内の単位画素から供給される画素信号（アナログ信号）をA/D変換し、各画素信号の信号レベルを示すデジタルデータを出力する。つまり、エリアA/D変換回路５６２は、単位画素の割り当て方が異なること以外は、基本的に、カラムA/D変換回路４３２（図２１）と同様の回路である。すなわち、エリアA/D変換回路５６２は、第５の実施の形態において説明したA/D変換回路４００（図２０）の４相クロック生成回路４０１を除く部分と同様の構成を有し、同様の処理を行う回路である。

【0220】

４相クロック生成回路５６１は、画素領域５１１の所定の数のエリア毎に設けられている。図２４の例の場合、４相クロック生成回路５６１は、アレイ状（行列状）に並べられたエリアA/D変換回路５６２の行毎に設けられている。４相クロック生成回路５６１の数や割り当て方（どの４相クロック生成回路５６１をどのエリアに割り当てるか）は、図２４の例に限らず任意である。

【0221】

４相クロック生成回路５６１は、それぞれ、PLL５２４から供給される基準クロック（f/8）から、その位相差クロック信号（多相クロック信号）を生成する。４相クロック生成回路５６１は、生成した位相差クロック信号（多相クロック信号）を、自身に対応する列に対応するエリアA/D変換回路５６２に供給する。つまり、４相クロック生成回路５６１は、単位画素の割り当て方が異なること以外は、基本的に、４相クロック生成回路４３１（図２１）と同様の回路である。すなわち、４相クロック生成回路５６１は、第１の実施の形態において説明した４相クロック生成回路１００（図５）と同様の構成を有し、同様の処理を行う回路である。

【0222】

つまり、第６の実施の形態において説明した撮像素子４２０（図２１）の場合と同様に、撮像素子５００においては、エリアA/D変換回路５６２および４相クロック生成回路５６１として、本技術を適用したA/D変換装置が適用されている。

【0223】

したがって、撮像素子５００は、図２３の場合と同様に、A/D変換の高速化若しくは高分解能化またはその両方をより容易に行うことができる。

【0224】

なお、図２４においては、本技術を適用した位相差クロック生成回路の一例として４相クロック生成回路５６１を用いた例を示しているが、生成される位相差クロック信号の相数はもちろん任意である。

【0225】

＜９．第８の実施の形態＞
＜多相クロック信号を利用するA/D変換器＞
特開２００８−９２０９１号公報には、通常の上位ビットカウンタとリング発信器によって位相の異なるクロック信号をラッチとデコードをする時間量子化器（TDC（Time-to-Digital Converter）で下位ビットの情報を得る積分型のA/D変換器が提案されている。このようにすることにより、クロック周波数を上げずにA/D変換器の分解能を向上させることができる。

【0226】

このようなA/D変換器の主な構成例を図２５Ａに示す。図２５Ａに示されるように、A/D変換器６００は、比較器６０１、ラッチ＆デコード６０２、およびカウンタ６０３を有する。比較器６０１は、画素から読み出された信号（VSL）とランプ信号（RAMP）とを比較し、その比較結果（VCO）をラッチ＆デコード６０２およびカウンタ６０３に供給する。カウンタ６０３は、比較結果（VCO）が変化するまでをカウントし、そのカウント値を上位ビットの情報として得る。ラッチ＆デコード６０２は、時間量子化器からなり、位相が互いに異なるクロック信号（CLKA, CLKB, CLKC、およびCLKD）をラッチしてデコードし、下位ビットの情報を得る。

【0227】

より具体的には、例えば図２５Ｂに示されるタイミングチャートのように、ラッチ＆デコード６０２が、クロック周波数の１周期の中において、比較結果（VCO）が変化するタイミングで、位相が45°ずつ異なる４つのクロック信号CLKA、CLKB、CLKC、CLKDの値をラッチすると、８通りの拡張コードEB[3:0]が得られる。ラッチ＆デコード６０２は、この８通りのコードをデコードして３bitの下位ビットの情報を得る。

【0228】

この方式で下位ビットの分解能を更に増やすには、１bitあたり伝送するクロック信号の本数を２倍にして位相差を半分にする必要がある。回路を構成するトランジスタ（Tr）や配線の形状や特性のばらつき（個体差）により、各クロック信号の位相差を常に一定に保つことは困難である。そして、そのばらつきが位相差に対し無視できなければカウント値の誤判定が発生してしまうおそれがあった。

【0229】

例えば撮像素子のカラムA/D変換器のように、この積分型A/D変換器を複数並列に並べる場合、各クロック信号は、配線の時定数による信号レベルの減衰を防ぐため一般的にリピータまたはバッファ（クロック信号に限定する場合はクロックバッファ）などと呼ばれる駆動用の回路が信号毎に用いられる。通常、並列に並べるA/D変換器の数が増大する程、クロック信号の伝送距離が延び、より多くの信号駆動用の回路が多段接続されるようになる。

【0230】

これら信号駆動用の回路は遅延時間のばらつきを持つ。このような遅延時間のばらつきは、このような信号駆動用の回路を通過した各クロック信号間の位相差が変動する要因となるおそれがあった。したがって多段接続される信号駆動用の回路の数が増大することにより、各クロック信号の遅延時間のばらつき（換言するに、各クロック信号間の位相差のばらつき）が増大するおそれがあった。

【0231】

＜信号処理装置＞
そこで、複数の位相補間器を用いて、互いに位相がずれた複数のクロック信号からなる多相クロック信号の各クロック信号間の位相差を補正する位相補正部を備える信号処理装置を実現し、これにより、多相クロック信号の各クロック信号間の位相差のばらつきを低減させるようにする。

【0232】

位相補間器には、例えば、出力信号を、２つの入力信号の位相差の中間のタイミングから、その位相補間器の遅延時間分遅延させたタイミングで出力するものを用いるようにしてもよい。

【0233】

このような信号処理装置を用いることにより、多相クロック信号の各クロック信号間のばらつきを平滑化し、多層クロック信号の位相差を常に一定に保つことができる。

【0234】

図２６は、このような信号処理装置の一実施の形態である位相補正回路の主な構成例を示す図である。図２６に示される位相補正回路７００は、互いの位相差が９０度の４つのクロック信号からなる４相クロック信号の各クロック信号間の位相差を補正する回路である。

【0235】

図２６に示されるように、位相補正回路７００は、３段構成の２４個の位相補間器を有する。各段は、８つの並列の位相補間器により構成される。すなわち、入力端子側から見て１段目は位相補間器７１１−１乃至位相補間器７１１−８により構成され、２段目は位相補間器７１２−１乃至位相補間器７１２−８により構成され、３段目は位相補間器７１３−１乃至位相補間器７１３−８により構成される。位相補間器７１１−１乃至位相補間器７１１−８を互いに区別して説明する必要が無い場合、単に位相補間器７１１と称する。位相補間器７１２−１乃至位相補間器７１２−８を互いに区別して説明する必要が無い場合、単に位相補間器７１２と称する。位相補間器７１３−１乃至位相補間器７１３−８を互いに区別して説明する必要が無い場合、単に位相補間器７１３と称する。

【0236】

位相補正回路７００には、互いの位相差が９０度の４つのクロック信号CLKA, CLKB, CLKC、およびCLKD、並びにそれらの反転信号からなる、８つの信号が入力される。

【0237】

入力端子側から見て１段目の位相補間器７１１は、位相差０度の２つの入力信号の中間位相の信号を生成する。より具体的には、位相補間器７１１−１は、クロック信号CLKAとクロック信号CLKAの反転信号の否定との中間位相の信号を生成する。位相補間器７１１−２は、クロック信号CLKBとクロック信号CLKBの反転信号の否定との中間位相の信号を生成する。位相補間器７１１−３は、クロック信号CLKCとクロック信号CLKCの反転信号の否定との中間位相の信号を生成する。位相補間器７１１−４は、クロック信号CLKDとクロック信号CLKDの反転信号の否定との中間位相の信号を生成する。位相補間器７１１−５は、クロック信号CLKAの否定とクロック信号CLKAの反転信号との中間位相の信号を生成する。位相補間器７１１−６は、クロック信号CLKBの否定とクロック信号CLKBの反転信号との中間位相の信号を生成する。位相補間器７１１−７は、クロック信号CLKCの否定とクロック信号CLKCの反転信号との中間位相の信号を生成する。位相補間器７１１−８は、クロック信号CLKDの否定とクロック信号CLKDの反転信号との中間位相の信号を生成する。

【0238】

入力端子側から見て２段目の位相補間器７１２は、位相差９０度の２つの入力信号の中間位相の信号を生成する。より具体的には、位相補間器７１２−１は、位相補間器７１１−１の出力と位相補間器７１１−３の出力との中間位相の信号を生成する。位相補間器７１２−２は、位相補間器７１１−２の出力と位相補間器７１１−４の出力との中間位相の信号を生成する。位相補間器７１２−３は、位相補間器７１１−３の出力と位相補間器７１１−５の出力との中間位相の信号を生成する。位相補間器７１２−４は、位相補間器７１１−４の出力と位相補間器７１１−６の出力との中間位相の信号を生成する。位相補間器７１２−５は、位相補間器７１１−５の出力と位相補間器７１１−７の出力との中間位相の信号を生成する。位相補間器７１２−６は、位相補間器７１１−６の出力と位相補間器７１１−８の出力との中間位相の信号を生成する。位相補間器７１２−７は、位相補間器７１１−７の出力と位相補間器７１１−１の出力との中間位相の信号を生成する。位相補間器７１２−８は、位相補間器７１１−８の出力と位相補間器７１１−２の出力との中間位相の信号を生成する。

【0239】

入力端子側から見て３段目の位相補間器７１３は、位相差４５度の２つの入力信号の中間位相の信号を生成する。より具体的には、位相補間器７１３−１は、位相補間器７１２−１の出力と位相補間器７１２−２の出力との中間位相の信号を生成する。位相補間器７１３−２は、位相補間器７１２−２の出力と位相補間器７１２−３の出力との中間位相の信号を生成する。位相補間器７１３−３は、位相補間器７１２−３の出力と位相補間器７１２−４の出力との中間位相の信号を生成する。位相補間器７１３−４は、位相補間器７１２−４の出力と位相補間器７１２−５の出力との中間位相の信号を生成する。位相補間器７１３−５は、位相補間器７１２−５の出力と位相補間器７１２−６の出力との中間位相の信号を生成する。位相補間器７１３−６は、位相補間器７１２−６の出力と位相補間器７１２−７の出力との中間位相の信号を生成する。位相補間器７１３−７は、位相補間器７１２−７の出力と位相補間器７１２−８の出力との中間位相の信号を生成する。位相補間器７１３−８は、位相補間器７１２−８の出力と位相補間器７１２−１の出力との中間位相の信号を生成する。

【0240】

位相補間器７１３−１の出力が、クロック信号OUT_Aとして出力される。位相補間器７１３−２の出力が、クロック信号OUT_Bとして出力される。位相補間器７１３−３の出力が、クロック信号OUT_Cとして出力される。位相補間器７１３−４の出力が、クロック信号OUT_Dとして出力される。位相補間器７１３−５の出力が、クロック信号OUT_Eとして出力される。位相補間器７１３−６の出力が、クロック信号OUT_Fとして出力される。位相補間器７１３−７の出力が、クロック信号OUT_Gとして出力される。位相補間器７１３−８の出力が、クロック信号OUT_Hとして出力される。

【0241】

位相補正回路７００の各入力信号および各出力信号の位相は、図２７のようになる。つまり、出力信号は、入力信号に対して位相が６７．５度遅延し、各出力信号同士の位相差は、入力信号同様４５度である。

【0242】

つまり、位相補間器の出力信号の遅延は、その位相補間器による遅延分を除くと、各入力信号の遅延の平均となる。したがって、各入力信号（クロック信号CLKA乃至CLKD、並びに、それらの反転信号）の遅延がt1乃至t8であるとすると、１段目の各位相補間器７１１の出力（ノードＡ乃至ノードＨの信号）、２段目の各位相補間器７１２の出力（ノードＩ乃至ノードＰの信号）、並びに、各出力信号（クロック信号OUT_A乃至OUT_H）の遅延は、図２８Ａや図２８Ｂに示される表のようになる。つまり、各出力信号の遅延は、全入力信号の遅延の平均となる。したがって、各入力信号の間で遅延（位相差）にばらつきが存在するとしても、出力信号においては、遅延（位相差）のばらつきが平滑化される。

【0243】

このように、位相補正回路７００は、多相クロック信号の各クロック信号間の位相を補正することができるだけでなく、遅延させることもできる。すなわち、位相補正回路７００は、多相クロック信号を、各クロック信号間の位相差を一定に保ちながら（位相差のばらつきを抑制し）、遅延させることができる。

【0244】

＜１０．第９の実施の形態＞
＜イメージセンサ＞
以上のような位相補正回路７００をA/D変換器に適用することにより、各クロック信号間の位相差がより正確な多相クロック信号を利用して下位ビットの情報を得るA/D変換器を実現することができる。つまり、その下位ビットにおいて誤判定の発生を抑制することができ、より容易にA/D変換器の高分解能化を実現することができる。さらに、そのA/D変換器を撮像素子に適用することにより、より容易に撮像画像データの高ビット深度化を実現することができる。

【0245】

図２９は、本技術を適用した撮像素子の一実施の形態を示すイメージセンサの主な構成例を示すブロック図である。

【0246】

図２９に示されるイメージセンサ８００は、各単位画素の受光部（例えばフォトダイオード）において入射光を光電変換して電荷を蓄積し、その電荷に相当する信号電圧を画素信号として読み出してA/D変換して画素データを得る。そして、イメージセンサ８００は、その各単位画素の画素データを画像データとして出力する。

【0247】

図２９においては、そのようなイメージセンサ８００の一部の構成の例が示されている。図２９に示されるように、イメージセンサ８００は、画素アレイ８１１、クロック発生部８１２、位相補正部８１３、およびA/D変換部８１４を有する、

【0248】

画素アレイ８１１は、入射光を光電変換する光電変換素子を含む単位画素が複数並べられたものである。単位画素は、光電変換素子を１つ若しくは複数と、その光電変換素子に蓄積される電荷を読み出すための回路を有する。例えば、単位画素は、図１８に示されるような構成を有する。画素アレイ８１１においては、複数の単位画素が平面状若しくは曲面状に配置される。例えば、単位画素はアレイ状（行列状）に並べられる。画素アレイ８１１には、さらに、各単位画素のトランジスタを制御する制御信号を伝送する制御線や、各単位画素から読み出された信号（リセットレベルや画素信号等）を伝送する信号線が形成される。

【0249】

光電変換素子は、入射光を光電変換し、得られた電荷を蓄積する。その電荷は、図示せぬ走査部から各種制御線を介して伝送される各種制御信号に従ってその単位画素を構成する各トランジスタが駆動することにより、その単位画素から読み出され、信号線を介してA/D変換部８１４に供給される。例えば、画素アレイ８１１には、単位画素の列毎に信号線が形成される。つまり、単位画素の列数がＮ（Ｎは任意の自然数）であるとすると、Ｎ本の信号線が形成される。各単位画素から読み出される信号は、単位画素の行毎に読み出される。その読み出された信号は、各列の信号線を介して伝送され、A/D変換部８１４の各列に対応するA/D変換部（A/D変換部８２１−１乃至A/D変換部８２１−Ｎ）にそれぞれ供給される。

【0250】

クロック発生部８１２は、互いの位相差が４５度の４つのクロック信号からなる４相クロック信号（CLKA, CLKB, CLKC, CLKD）並びにそれらの反転信号を生成し、位相補正部８１３に供給する。

【0251】

位相補正部８１３は、クロック発生部８１２から供給される４相クロック信号（CLKA, CLKB, CLKC, CLKD）並びにそれらの位相を反転した反転信号を取得すると、それらの信号を用いて、各信号間の遅延（位相差）のばらつきを抑制するように、各信号の位相を補正する。位相補正部８１３は、その位相を補正した４相クロック信号をA/D変換部８１４に供給する。

【0252】

A/D変換部８１４は、画素アレイ８１１から供給される信号をA/D変換する。例えば、A/D変換部８１４が、画素アレイ８１１と繋がる信号線毎にA/D変換部を有するようにしてもよい。図２９の例の場合、A/D変換部８１４は、画素アレイ８１１の単位画素の列毎にA/D変換部を有する。より具体的には、A/D変換部８１４は、A/D変換部８２１−１乃至A/D変換部８２１−Ｎを有する。A/D変換部８２１−１乃至A/D変換部８２１−Ｎを互いに区別して説明する必要が無い場合、単に、A/D変換部８２１と称する。

【0253】

A/D変換部８２１は、自身が割り当てられた信号線を介して画素アレイ８１１から供給される信号をA/D変換する。例えば、A/D変換部８２１−１は、画素アレイ８１１の一番左の列の単位画素から読み出された信号をA/D変換する。また、例えば、A/D変換部８２１−２は、画素アレイ８１１の左から２番目の列の単位画素から読み出された信号をA/D変換する。同様に、例えば、A/D変換部８２１−Ｎは、画素アレイ８１１の一番右の列の単位画素から読み出された信号をA/D変換する。

【0254】

A/D変換部８２１の構成は任意である。例えば、A/D変換部８２１が、A/D変換器６００（図２５Ａ）と同様の構成を有し、同様の処理を行うようにしてもよい。つまり、A/D変換部８２１が、画素アレイ８１１から供給される信号とランプ信号とを比較し、その比較結果が変化するまでをカウントし、そのカウント値を上位ビットの情報として得るだけでなく、時間量子化器によって、クロック発生部８１２において生成され、位相補正部８１３により各信号間の遅延（位相差）が補正された４相クロック信号を用いて、クロック信号よりも高分解能の３bitの下位ビットの情報を得ることができるようにしてもよい。

【0255】

A/D変換部８１４は、各A/D変換部８１４から出力されるデータを、画像データとして出力する。

【0256】

クロック発生部８１２において生成され、位相補正部８１３により各信号間の遅延（位相差）が補正された４相クロック信号は、各A/D変換部８２１に供給される。図２９に示されるように、A/D変換部８１４において、多相クロック信号を伝送する配線の、位相補正部８１３とA/D変換部８２１との間に、多相クロック信号の信号レベルの減衰を抑制するために所定数のクロックバッファ（例えば、クロックバッファ８２２−１乃至クロックバッファ８２２−Ｍ（Ｍは任意の自然数））を設けるようにしてもよい。クロックバッファ８２２−１乃至クロックバッファ８２２−Ｍを互いに区別して説明する必要が無い場合、単に、クロックバッファ８２２と称する。クロックバッファ８２２は、位相補正部８１３とA/D変換部８２１との間であれば任意の位置に設けることができる。例えば、所定の距離毎にクロックバッファ８２２が設けられるようにしてもよい。

【0257】

クロックバッファ８２２は、例えば、増幅回路等により構成され、入力された信号を増幅して出力する。

【0258】

このような構成のイメージセンサ８００において、位相補正部８１３として、図２６乃至図２８等を参照して説明した位相補正回路７００を適用するようにしてもよい。すなわち、位相補正部８１３が、複数の位相補間器を用いて、入力された多相クロック信号の各クロック信号間の位相差を補正するようにしてもよい。

【0259】

つまり、イメージセンサ８００が、入射光を光電変換する光電変換素子を含む単位画素が並べられた画素アレイ８１１と、互いに位相がずれた複数のクロック信号からなる多相クロック信号を生成するクロック発生部８１２（位相差クロック生成部）と、複数の位相補間器を用いて、クロック発生部８１２により生成された多相クロック信号の各クロック信号間の位相差を補正する位相補正部８１３と、位相補正部８１３により補正された多相クロック信号を用いて、画素アレイの単位画素から出力されるアナログ信号をA/D変換するA/D変換部８１４（A/D変換部８２１）とを備えるようにしてもよい。

【0260】

そのA/D変換部８２１が、上述したように画素アレイ８１１の単位画素の列毎に設けられ、自身に対応する列の単位画素から出力されるアナログ信号を、位相補正部８１３により補正された多相クロック信号を用いてA/D変換するようにしてもよい。

【0261】

このようにすることにより、A/D変換における下位ビットの誤判定の発生を抑制することができ、より容易にA/D変換部８１４（A/D変換部８２１）の高分解能化を実現することができる。

【0262】

したがって、イメージセンサ８００は、より容易に撮像画像データの高ビット深度化を実現することができる。また、その場合、上述したように位相補正部８１３として位相補正回路７００を適用すればよいので、既存のレイアウトを大きく変更する必要がない。したがって、開発も容易になり、開発に要する時間を低減させることができる。また、回路規模（面積）の増大も抑制することができる。したがって、開発や製造のコストの増大を抑制することができる。

【0263】

＜クロック発生部＞
図３０は、クロック発生部８１２の主な構成例を示すブロック図である。図３０に示されるように、クロック発生部８１２は、遅延素子８３１乃至遅延素子８３８を有する。遅延素子８３１乃至遅延素子８３８は互いに直列に接続され、各遅延素子の出力が、クロック信号若しくはクロック信号の反転信号として出力される。

【0264】

遅延素子８３１乃至遅延素子８３８は、それぞれ、入力された信号の位相を４５度遅延させる。例えば、遅延素子８３１乃至遅延素子８３８は、それぞれ、リング発振器で用いられるインバータやNAND回路、NOR回路、差動アンプ等により形成される。

【0265】

クロック発生部８１２により入力されたクロック信号は、遅延素子８３１に供給されて位相が４５度遅延され、クロック信号CLKAとしてクロック発生部８１２の外部に出力される。また、そのクロック信号CLKAは、遅延素子８３２にも供給されて位相が４５度遅延され、クロック信号CLKBとしてクロック発生部８１２の外部に出力される。さらに、そのクロック信号CLKBは、遅延素子８３３にも供給されて位相が４５度遅延され、クロック信号CLKCとしてクロック発生部８１２の外部に出力される。また、そのクロック信号CLKCは、遅延素子８３４にも供給されて位相が４５度遅延され、クロック信号CLKDとしてクロック発生部８１２の外部に出力される。

【0266】

さらに、そのクロック信号CLKDは、遅延素子８３５にも供給されて位相が４５度遅延され、クロック信号CLKAの反転信号としてクロック発生部８１２の外部に出力される。また、そのクロック信号CLKAの反転信号は、遅延素子８３６にも供給されて位相が４５度遅延され、クロック信号CLKBの反転信号としてクロック発生部８１２の外部に出力される。さらに、そのクロック信号CLKBの反転信号は、遅延素子８３７にも供給されて位相が４５度遅延され、クロック信号CLKCの反転信号としてクロック発生部８１２の外部に出力される。また、そのクロック信号CLKCの反転信号は、遅延素子８３８にも供給されて位相が４５度遅延され、クロック信号CLKDの反転信号としてクロック発生部８１２の外部に出力される。

【0267】

例えば、特開２００８−９２０９１号公報には、クロック信号の発生源として、リング発振器を含む位相ロックループ回路が提案されている。しかしながら、このような位相ロックループ回路は、その構成が複雑であり回路規模が大きい。

【0268】

図３０に示されるような構成のクロック発生部８１２は、このような位相ロックループ回路に比べて回路構成が簡易であり、回路規模が小さい。ただし、図３０に示されるような構成のクロック発生部８１２は、各遅延素子の個体差により、遅延量にばらつきが生じるおそれがある。したがって、クロック発生部８１２が生成する多相クロック信号の各クロック信号の位相差（遅延）に、許容できない程大きなばらつきが生じるおそれがある。

【0269】

例えば、クロック発生部８１２が生成した多相クロック信号を、位相補正部８１３を介さずにA/D変換部８２１に供給する場合、その多相クロック信号の各クロック信号の位相差（遅延）のばらつきにより、A/D変換部８２１においてカウント値の誤判定が生じるおそれがある。

【0270】

しかしながら、上述したように、位相補正部８１３として位相補正回路７００を適用することにより、多相クロック信号の各クロック信号の位相差（遅延）のばらつきが抑制されるので、図３０に示されるような簡易な構成のクロック発生部８１２を適用しても、十分に高精度の（各クロック信号の位相差（遅延）のばらつきが十分に小さい）多相クロック信号を得ることができる。

【0271】

換言するに、位相補正部８１３として位相補正回路７００を適用することにより、クロック発生部８１２の構成を簡易化することができ、回路規模やコストの増大を抑制することができる。

【0272】

＜A/D変換部＞
なお、図２９に示される位相補正部８１３とA/D変換部８１４とを一体化して形成するようにしてもよい。つまり、図２９において、A/D変換部８１４が位相補正部８１３も含むようにしてもよい。例えば、位相補正部８１３とA/D変換部８１４とが、独立した１つの装置（例えばA/D変換装置）として（または、ユニット、モジュール、チップ、ブロック等、任意の単位において１つとして）形成されるようにしてもよい。

【0273】

同様に、図２９に示されるクロック発生部８１２、位相補正部８１３、およびA/D変換部８１４を一体化して形成するようにしてもよい。つまり、図２９において、A/D変換部８１４がクロック発生部８１２および位相補正部８１３も含むようにしてもよい。例えば、クロック発生部８１２、位相補正部８１３、およびA/D変換部８１４が、独立した１つの装置（例えばA/D変換装置）として（または、ユニット、モジュール、チップ、ブロック等、任意の単位において１つとして）形成されるようにしてもよい。

【0274】

このような構成のA/D変換装置において、位相補正部８１３として位相補正回路７００を適用することにより、容易にA/D変換の高分解能化を実現することができる。

【0275】

つまり、A/D変換装置が、互いに位相がずれた複数のクロック信号からなる多相クロック信号を生成するクロック発生部８１２（位相差クロック生成部）と、複数の位相補間器を用いて、クロック発生部８１２により生成された多相クロック信号の各クロック信号間の位相差を補正する位相補正部８１３と、位相補正部８１３により補正された多相クロック信号を用いて、入力されたアナログ信号をA/D変換するA/D変換部８１４（A/D変換部８２１）とを備えるようにしてもよい。

【0276】

その位相補間器が、出力信号を、２つの入力信号の位相差の中間のタイミングから位相補間器の遅延時間分遅延させたタイミングで出力するようにしてもよい。

【0277】

また、そのクロック発生部８１２が、位相差が４５度の４相クロック信号を生成し、位相補正部８１３が、１段目の位相補間器により位相差０度の２つの入力信号の中間位相の信号を生成し、２段目の位相補間器により位相差９０度の２つの入力信号の中間位相の信号を生成し、３段目の位相補間器により位相差４５度の２つの入力信号の中間位相信号を生成するようにしてもよい。

【0278】

さらに、A/D変換部８２１が、クロック信号の周期数をカウントし、そのカウント値を上位ビットとして出力するカウンタ６０３と、ランプ波形の参照電圧と入力電圧とを比較する比較器６０１と、比較部の出力が反転したことをトリガとして、位相補正部により補正された多相クロック信号を同時にラッチすることで位相情報を取得し、位相情報の値を復号し、得られたデジタル値を、クロック信号の周期より分解能が高い下位ビットとして出力するラッチ＆デコード６０２（時間量子化部）とを備えるようにしてもよい。

【0279】

＜イメージセンサ＞
なお、位相補正回路７００は、クロックバッファとして適用してもよい。図３１にその場合のイメージセンサの主な構成例を示す。図３１に示されるイメージセンサ８５０は、基本的にイメージセンサ８００（図２９）と同様の構成を有する。

【0280】

ただし、イメージセンサ８５０の場合、A/D変換部８１４は、クロックバッファ８２２（クロックバッファ８２２−１乃至クロックバッファ８２２−Ｍ）の代わりに位相補正部８１３（位相補正部８１３−２乃至位相補正部８１３−Ｋ（Ｋは、２以上の整数））を有する。

【0281】

つまり、例えば、位相補正部８１３が所定の数の列毎に設けられ、A/D変換部８２１が、自身が対応する列に対応する位相補正部８１３により補正された多相クロック信号を用いてA/D変換するようにしてもよい。

【0282】

このような構成の場合も、図２９の場合と同様の効果を得ることができる。

【0283】

なお、位相補正部８１３とクロックバッファ８２２を併用するようにしてもよい。つまり、A/D変換部８１４のクロックバッファ８２２（クロックバッファ８２２−１乃至クロックバッファ８２２−Ｍ）を全て位相補正部８１３（位相補正部８１３−２乃至位相補正部８１３−Ｋ）に置き換えるのではなく、一部のクロックバッファ８２２を位相補正部８１３に置き換えるようにしてもよい。例えば、基本的に多相クロック信号をクロックバッファ８２２で伝送するようにし、多相クロック信号の各クロック信号の位相差のばらつきが増大していき、許容できないレベルになる直前に、位相補正部８１３によってそのばらつきをリセットするような構成としてもよい。

【0284】

＜その他の構成＞
なお、本技術を適用した位相補正部８１３は、例えば図２２に示されるような、互いに重畳される複数の半導体基板（半導体基板５０１および半導体基板５０２）を有する撮像素子にも、上述した場合と同様に適用することができる。

【0285】

また、本技術を適用した位相補正部８１３は、上述した画素アレイの列（カラム）毎に設けられるカラムA/D変換部を用いる撮像素子だけでなく、例えば図２４に示されるような、自身が対応するエリア（画素アレイ８１１が形成される画素領域の部分領域）内の単位画素から供給される画素信号（アナログ信号）をA/D変換し、各画素信号の信号レベルを示すデジタルデータを出力するエリアA/D変換部を用いる撮像素子にも同様に適用することができる。

【0286】

なお、エリアA/D変換部を用いる撮像素子の場合、クロックバッファ８２２の代わりに位相補正部８１３を適用するときは、位相補正部８１３が、所定の数の部分領域毎に設けられ、A/D変換部８２１は、自身が対応する部分領域に対応する位相補正部８１３により補正された多相クロック信号を用いてA/D変換するようにしてもよい。

【0287】

＜１１．第１０の実施の形態＞
＜撮像装置＞
図３２は、本技術を適用した電子機器の一例としての撮像装置の主な構成例を示すブロック図である。図３２に示される撮像装置９００は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。

【0288】

図３２に示されるように撮像装置９００は、光学部９１１、CMOSセンサ９１２、A/D変換器９１３、操作部９１４、制御部９１５、画像処理部９１６、表示部９１７、コーデック処理部９１８、および記録部９１９を有する。

【0289】

光学部９１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等よりなる。光学部９１１は、被写体からの光（入射光）を透過し、CMOSセンサ９１２に供給する。

【0290】

CMOSセンサ９１２は、入射光を光電変換して画素毎の信号（画素信号）をA/D変換器９１３に供給する。

【0291】

A/D変換器９１３は、CMOSセンサ９１２から所定のタイミングで供給される画素信号をデジタルデータ（画像データ）に変換し、所定のタイミングで順次、画像処理部９１６に供給する。

【0292】

なお、このCMOSセンサ９１２およびA/D変換器９１３は、一体化し（１つのモジュールとして形成し）、それを撮像素子９２１（撮像部）としてしてもよい。

【0293】

操作部９１４は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等により構成され、ユーザによる操作入力を受け、その操作入力に対応する信号を制御部９１５に供給する。

【0294】

制御部９１５は、操作部９１４により入力されたユーザの操作入力に対応する信号に基づいて、光学部９１１、CMOSセンサ９１２、A/D変換器９１３、画像処理部９１６、表示部９１７、コーデック処理部９１８、および記録部９１９の駆動を制御し、各部に撮像に関する処理を行わせる。

【0295】

画像処理部９１６は、撮像により得られた画像データを画像処理する。より具体的には、画像処理部９１６は、A/D変換器９１３（撮像素子９２１）から供給された画像データに対して、例えば、混色補正や、黒レベル補正、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部９１６は、画像処理を施した画像データを表示部９１７およびコーデック処理部９１８に供給する。

【0296】

表示部９１７は、例えば、液晶ディスプレイ等として構成され、画像処理部９１６から供給された画像データに基づいて、被写体の画像を表示する。

【0297】

コーデック処理部９１８は、画像処理部９１６から供給された画像データに対して、所定の方式の符号化処理を施し、得られた符号化データを記録部９１９に供給する。

【0298】

記録部９１９は、コーデック処理部９１８からの符号化データを記録する。記録部９１９に記録された符号化データは、必要に応じて画像処理部９１６に読み出されて復号される。復号処理により得られた画像データは、表示部９１７に供給され、対応する画像が表示される。

【0299】

以上のような撮像装置９００のCMOSセンサ９１２およびA/D変換器９１３を含む撮像素子９２１として、上述した本技術を適用する。すなわち、撮像素子９２１として、上述した実施の形態の撮像素子が用いられる。これにより、撮像素子９２１は、高速化若しくは高分解能化またはその両方をより容易に行うことができる。したがって撮像装置９００は、被写体を撮像することにより、より高画質な画像を得ることができる。

【0300】

なお、本技術を適用した撮像装置は、上述した構成に限らず、他の構成であってもよい。例えば、デジタルスチルカメラやビデオカメラだけでなく、携帯電話機、スマートホン、タブレット型デバイス、パーソナルコンピュータ等の、撮像機能を有する情報処理装置であってもよい。また、他の情報処理装置に装着して使用される（若しくは組み込みデバイスとして搭載される）カメラモジュールであってもよい。

【0301】

また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。

【0302】

以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。

【0303】

なお、本技術は以下のような構成も取ることができる。
（１） 複数の位相補間器を用いて、入力されたクロック信号と前記クロック信号を遅延させた信号から、前記クロック信号に対し位相をずらした多相クロック信号を生成する位相差クロック生成部と、
前記位相差クロック生成部により生成された前記多相クロック信号を用いて、入力されたアナログ信号をA/D変換するA/D変換部と
を備えるA/D変換装置。
（２） 前記位相差クロック生成部は、１つの遅延回路と４つの位相補間器とを有し、入力された前記クロック信号から４相クロック信号を生成する
（１）、（３）、（４）のいずれかに記載のA/D変換装置。
（３） 前記位相補間器は、出力信号を、２つの入力信号の位相差の中間のタイミングから前記位相補間器の遅延時間分遅延させたタイミングで出力する
（１）、（２）、（４）のいずれかに記載のA/D変換装置。
（４） 前記A/D変換部は、
前記クロック信号の周期数をカウントし、そのカウント値を上位ビットとして出力するカウンタと、
ランプ波形の参照電圧と入力電圧とを比較する比較部と、
前記比較部の出力が反転したことをトリガとして、前記位相差クロック生成部により生成された前記多相クロック信号を同時にラッチすることで位相情報を取得し、前記位相情報の値を復号し、得られたデジタル値を、前記クロック信号の周期より分解能が高い下位ビットとして出力する時間量子化部と
を備える（１）乃至（３）のいずれかに記載のA/D変換装置。
（５） 入射光を光電変換する光電変換素子を含む単位画素が並べられた画素アレイと、
複数の位相補間器を用いて、入力されたクロック信号と前記クロック信号を遅延させた信号から、前記クロック信号に対し位相をずらした多相クロック信号を生成する位相差クロック生成部と、
前記位相差クロック生成部により生成された前記多相クロック信号を用いて、前記画素アレイの前記単位画素から出力されるアナログ信号をA/D変換するA/D変換部と
を備える撮像素子。
（６） 前記A/D変換部は、前記画素アレイの前記単位画素の列毎に設けられ、自身に対応する前記列の前記単位画素から出力されるアナログ信号を、前記位相差クロック生成部により生成された前記多相クロック信号を用いてA/D変換する
（５）、（７）乃至（９）のいずれかに記載の撮像素子。
（７） 前記位相差クロック生成部は、所定の数の前記列毎に設けられ、
前記A/D変換部は、自身が対応する前記列に対応する前記位相差クロック生成部により生成された前記多相クロック信号を用いてA/D変換する
（５）、（６）、（８）、（９）のいずれかに記載の撮像素子。
（８） 前記A/D変換部は、前記画素アレイの前記単位画素の部分領域毎に設けられ、自身に対応する前記部分領域の前記単位画素から出力されるアナログ信号を、前記位相差クロック生成部により生成された前記多相クロック信号を用いてA/D変換する
（５）乃至（７）、（９）のいずれかに記載の撮像素子。
（９） 前記位相差クロック生成部は、所定の数の前記部分領域毎に設けられ、
前記A/D変換部は、自身が対応する前記部分領域に対応する前記位相差クロック生成部により生成された前記多相クロック信号を用いてA/D変換する
（５）乃至（８）のいずれかに記載の撮像素子。
（１０） 被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
入射光を光電変換する光電変換素子を含む単位画素が並べられた画素アレイと、
複数の位相補間器を用いて、入力されたクロック信号と前記クロック信号を遅延させた信号から、前記クロック信号に対し位相をずらした多相クロック信号を生成する位相差クロック生成部と、
前記位相差クロック生成部により生成された前記多相クロック信号を用いて、前記画素アレイの前記単位画素から出力されるアナログ信号をA/D変換するA/D変換部と
を備える電子機器。
（１１） 複数の位相補間器を用いて、入力されたクロック信号と前記クロック信号を遅延させた信号から、前記クロック信号に対し位相をずらした多相クロック信号を生成する位相差クロック生成部と、
複数の位相補間器および論理ゲートを用いて、前記位相差クロック生成部により生成された前記多相クロック信号から、グレイコードを生成するグレイコード生成部と
を備えるグレイコード生成装置。
（１２） 前記グレイコード生成部は、
前記位相差クロック生成部により生成された前記多相クロック信号の１つから、上位のグレイコードを生成する第１のグレイコード生成部と、
前記位相差クロック生成部により生成された前記多相クロック信号の残りから、下位のグレイコードを生成する第２のグレイコード生成部と
を備える（１１）に記載のグレイコード生成装置。
（１３） 複数の位相補間器を用いて、入力されたクロック信号と前記クロック信号を遅延させた信号から、前記クロック信号に対し位相をずらした多相クロック信号を生成する位相差クロック生成部と、
複数の位相補間器および論理ゲートを用いて、前記位相差クロック生成部により生成された前記多相クロック信号から、グレイコードを生成するグレイコード生成部と、
前記グレイコード生成部により生成された前記グレイコードを用いて、入力されたアナログ信号をA/D変換するA/D変換部と
を備えるA/D変換装置。
（１４） 前記A/D変換部は、
前記クロック信号の周期数をカウントし、そのカウント値を上位ビットとして出力するカウンタと、
ランプ波形の参照電圧と入力電圧とを比較する比較部と、
前記比較部の出力が反転したことをトリガとして、前記グレイコード生成部により生成された前記グレイコードを同時にラッチし、前記グレイコードをバイナリ値に変換し、得られたデジタル値を下位ビットとして出力するラッチと
を備える（１３）に記載のA/D変換装置。
（１５） 入射光を光電変換する光電変換素子を含む単位画素が並べられた画素アレイと、
複数の位相補間器を用いて、入力されたクロック信号と前記クロック信号を遅延させた信号から、前記クロック信号に対し位相をずらした多相クロック信号を生成する位相差クロック生成部と、
複数の位相補間器および論理ゲートを用いて、前記位相差クロック生成部により生成された前記多相クロック信号から、グレイコードを生成するグレイコード生成部と、
前記グレイコード生成部により生成された前記グレイコードを用いて、前記画素アレイの前記単位画素から出力されるアナログ信号をA/D変換するA/D変換部と
を備える撮像素子。
（１６） 前記A/D変換部は、前記画素アレイの前記単位画素の列毎に設けられ、自身に対応する前記列の前記単位画素から出力されるアナログ信号を、前記グレイコード生成部により生成された前記グレイコードを用いてA/D変換する
（１５）、（１７）乃至（１９）のいずれかに記載の撮像素子。
（１７） 前記グレイコード生成部は、所定の数の前記列毎に設けられ、
前記A/D変換部は、自身が対応する前記列に対応する前記グレイコード生成部により生成された前記グレイコードを用いてA/D変換する
（１５）、（１６）、（１８）、（１９）のいずれかに記載の撮像素子。
（１８） 前記A/D変換部は、前記画素アレイの前記単位画素の部分領域毎に設けられ、自身に対応する前記部分領域の前記単位画素から出力されるアナログ信号を、前記グレイコード生成部により生成された前記グレイコードを用いてA/D変換する
（１５）乃至（１７）、（１９）のいずれかに記載の撮像素子。
（１９） 前記グレイコード生成部は、所定の数の前記部分領域毎に設けられ、
前記A/D変換部は、自身が対応する前記部分領域に対応する前記グレイコード生成部により生成された前記グレイコードを用いてA/D変換する
（１５）乃至（１８）のいずれかに記載の撮像素子。
（２０） 被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
入射光を光電変換する光電変換素子を含む単位画素が並べられた画素アレイと、
複数の位相補間器を用いて、入力されたクロック信号と前記クロック信号を遅延させた信号から、前記クロック信号に対し位相をずらした多相クロック信号を生成する位相差クロック生成部と、
複数の位相補間器および論理ゲートを用いて、前記位相差クロック生成部により生成された前記多相クロック信号から、グレイコードを生成するグレイコード生成部と、
前記グレイコード生成部により生成された前記グレイコードを用いて、前記画素アレイの前記単位画素から出力されるアナログ信号をA/D変換するA/D変換部と
を備える電子機器。
（２１） 互いに位相がずれた複数のクロック信号からなる多相クロック信号を生成する位相差クロック生成部と、
複数の位相補間器を用いて、前記位相差クロック生成部により生成された前記多相クロック信号の各クロック信号間の位相差を補正する位相補正部と、
前記位相補正部により補正された前記多相クロック信号を用いて、入力されたアナログ信号をA/D変換するA/D変換部と
を備えるA/D変換装置。
（２２） 前記位相補間器は、出力信号を、２つの入力信号の位相差の中間のタイミングから前記位相補間器の遅延時間分遅延させたタイミングで出力する
（２１）に記載のA/D変換装置。
（２３） 前記位相差クロック生成部は、位相差が４５度の４相クロック信号を生成し、
前記位相補正部は、１段目の前記位相補間器により位相差０度の２つの入力信号の中間位相の信号を生成し、２段目の前記位相補間器により位相差９０度の２つの入力信号の中間位相の信号を生成し、３段目の前記位相補間器により位相差４５度の２つの入力信号の中間位相信号を生成する
（２１）または（２２）に記載のA/D変換装置。
（２４） 前記A/D変換部は、
前記クロック信号の周期数をカウントし、そのカウント値を上位ビットとして出力するカウンタと、
ランプ波形の参照電圧と入力電圧とを比較する比較部と、
前記比較部の出力が反転したことをトリガとして、前記位相補正部により補正された前記多相クロック信号を同時にラッチすることで位相情報を取得し、前記位相情報の値を復号し、得られたデジタル値を、前記クロック信号の周期より分解能が高い下位ビットとして出力する時間量子化部と
を備える（２１）乃至（２３）のいずれかに記載のA/D変換装置。
（２５） 入射光を光電変換する光電変換素子を含む単位画素が並べられた画素アレイと、
互いに位相がずれた複数のクロック信号からなる多相クロック信号を生成する位相差クロック生成部と、
複数の位相補間器を用いて、前記位相差クロック生成部により生成された前記多相クロック信号の各クロック信号間の位相差を補正する位相補正部と、
前記位相補正部により補正された前記多相クロック信号を用いて、前記画素アレイの前記単位画素から出力されるアナログ信号をA/D変換するA/D変換部と
を備える撮像素子。
（２６） 前記A/D変換部は、前記画素アレイの前記単位画素の列毎に設けられ、自身に対応する前記列の前記単位画素から出力されるアナログ信号を、前記位相補正部により補正された前記多相クロック信号を用いてA/D変換する
（２５）に記載の撮像素子。
（２７） 前記位相補正部は、所定の数の前記列毎に設けられ、
前記A/D変換部は、自身が対応する前記列に対応する前記位相補正部により補正された前記多相クロック信号を用いてA/D変換する
（２５）または（２６）に記載の撮像素子。
（２８） 前記A/D変換部は、前記画素アレイの前記単位画素の部分領域毎に設けられ、自身に対応する前記部分領域の前記単位画素から出力されるアナログ信号を、前記位相補正部により補正された前記多相クロック信号を用いてA/D変換する
（２５）乃至（２７）のいずれかに記載の撮像素子。
（２９） 前記位相補正部は、所定の数の前記部分領域毎に設けられ、
前記A/D変換部は、自身が対応する前記部分領域に対応する前記位相補正部により補正された前記多相クロック信号を用いてA/D変換する
（２５）乃至（２８）のいずれかに記載の撮像素子。
（３０） 被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
入射光を光電変換する光電変換素子を含む単位画素が並べられた画素アレイと、
互いに位相がずれた複数のクロック信号からなる多相クロック信号を生成する位相差クロック生成部と、
複数の位相補間器を用いて、前記位相差クロック生成部により生成された前記多相クロック信号の各クロック信号間の位相差を補正する位相補正部と、
前記位相補正部により補正された前記多相クロック信号を用いて、前記画素アレイの前記単位画素から出力されるアナログ信号をA/D変換するA/D変換部と
を備える電子機器。
（３１） 複数の位相補間器を用いて、互いに位相がずれた複数のクロック信号からなる多相クロック信号の各クロック信号間の位相差を補正する位相補正部
を備える信号処理装置。
（３２） 前記位相補間器は、出力信号を、２つの入力信号の位相差の中間のタイミングから前記位相補間器の遅延時間分遅延させたタイミングで出力する
（３１）に記載の信号処理装置。
（３３） 前記多相クロック信号は、互いの位相差が４５度の第１のクロック信号乃至第４のクロック信号からなる４相クロック信号である
（３１）または（３２）に記載の信号処理装置。
（３４） 前記位相補正部は、１段目の前記位相補間器により位相差０度の２つの入力信号の中間位相の信号を生成し、２段目の前記位相補間器により位相差９０度の２つの入力信号の中間位相の信号を生成し、３段目の前記位相補間器により位相差４５度の２つの入力信号の中間位相信号を生成する
（３１）乃至（３３）のいずれかに記載の信号処理装置。
（３５） 前記位相補正部は、
前記１段目の前記位相補間器として、前記第１のクロック信号と前記第１のクロック信号の反転信号の否定との中間位相の信号を生成する第１の位相補間器、前記第２のクロック信号と前記第２のクロック信号の反転信号の否定との中間位相の信号を生成する第２の位相補間器、前記第３のクロック信号と前記第３のクロック信号の反転信号の否定との中間位相の信号を生成する第３の位相補間器、前記第４のクロック信号と前記第４のクロック信号の反転信号の否定との中間位相の信号を生成する第４の位相補間器、前記第１のクロック信号の否定と前記第１のクロック信号の反転信号との中間位相の信号を生成する第５の位相補間器、前記第２のクロック信号の否定と前記第２のクロック信号の反転信号との中間位相の信号を生成する第６の位相補間器、前記第３のクロック信号の否定と前記第３のクロック信号の反転信号との中間位相の信号を生成する第７の位相補間器、および、前記第４のクロック信号の否定と前記第４のクロック信号の反転信号との中間位相の信号を生成する第８の位相補間器とを有し、
前記２段目の前記位相補間器として、前記第１の位相補間器の出力と前記第３の位相補間器の出力との中間位相の信号を生成する第９の位相補間器、前記第２の位相補間器の出力と前記第４の位相補間器の出力との中間位相の信号を生成する第１０の位相補間器、前記第３の位相補間器の出力と前記第５の位相補間器の出力との中間位相の信号を生成する第１１の位相補間器、前記第４の位相補間器の出力と前記第６の位相補間器の出力との中間位相の信号を生成する第１２の位相補間器、前記第５の位相補間器の出力と前記第７の位相補間器の出力との中間位相の信号を生成する第１３の位相補間器、前記第６の位相補間器の出力と前記第８の位相補間器の出力との中間位相の信号を生成する第１４の位相補間器、前記第７の位相補間器の出力と前記第１の位相補間器の出力との中間位相の信号を生成する第１５の位相補間器、および、前記第８の位相補間器の出力と前記第２の位相補間器の出力との中間位相の信号を生成する第１６の位相補間器とを有し、
前記３段目の前記位相補間器として、前記第９の位相補間器の出力と前記第１０の位相補間器の出力との中間位相の信号を生成する第１７の位相補間器、前記第１０の位相補間器の出力と前記第１１の位相補間器の出力との中間位相の信号を生成する第１８の位相補間器、前記第１１の位相補間器の出力と前記第１２の位相補間器の出力との中間位相の信号を生成する第１９の位相補間器、前記第１２の位相補間器の出力と前記第１３の位相補間器の出力との中間位相の信号を生成する第２０の位相補間器、前記第１３の位相補間器の出力と前記第１４の位相補間器の出力との中間位相の信号を生成する第２１の位相補間器、前記第１４の位相補間器の出力と前記第１５の位相補間器の出力との中間位相の信号を生成する第２２の位相補間器、前記第１５の位相補間器の出力と前記第１６の位相補間器の出力との中間位相の信号を生成する第２３の位相補間器、および、前記第１６の位相補間器の出力と前記第１の位相補間器の出力との中間位相の信号を生成する第２４の位相補間器とを有する
（３１）乃至（３４）のいずれかに記載の信号処理装置。

【符号の説明】

【0304】

１００ ４相クロック生成回路， １０１ 遅延回路， １０２ 位相補間器， ２００ 高分解能グレイコード生成回路， ２０１ ４相クロック生成回路， ２０２ グレイコード生成回路， ２１１および２１２ 位相補間器， ２２１ ８相クロック生成回路， ２２２ １６相クロック生成回路， ２２３および２２４ グレイコード生成回路， ２３０ 高分解能グレイコード生成回路， ２３１ 位相差クロック生成回路， ２３２ グレイコード生成回路， ２３３ 追加グレイコード生成回路， ２４１ ４相クロック生成回路， ２４２ 位相補間器， ３００ A/D変換回路， ３０１ 高分解能グレイコード生成回路， ３０２ 比較回路， ３０３ ラッチ， ３０４ リップルカウンタ， ３２０ 撮像素子， ３２１ 画素アレイ， ３２２ A/D変換回路， ３２３ 水平走査部， ３２４ PLL， ３２５ ランプ生成回路， ３３１ 高分解能グレイコード生成回路， ３３２ カラムA/D変換回路， ３４２ 比較回路， ３４３ ラッチ， ３４４ リップルカウンタ， ３５１ バッファ， ３５２ 水平転送走査回路， ３５３ 転送バス， ３５４ センスアンプ， ３６１ 単位画素， ３７１ フォトダイオード，３７６ 垂直信号線， ４００ A/D変換回路， ４０１ ４相クロック生成回路， ４０２ 比較回路， ４０３ TDC， ４０４ リップルカウンタ， ４２０ 撮像素子， ４２１ 画素アレイ， ４２２ A/D変換回路， ４２３ 水平走査部， ４２４ PLL， ４２５ ランプ生成回路， ４３１ ４相クロック生成回路， ４３２ カラムA/D変換回路， ４４２ 比較回路， ４４３ TDC， ４４４ リップルカウンタ， ４５１ バッファ， ４５２ 水平転送走査回路， ４５３ 転送バス， ４５４ センスアンプ， ５００ 撮像素子， ５０１ 半導体基板， ５０２ 半導体基板， ５１１ 画素領域， ５１２ 周辺回路領域， ５２２ A/D変換回路， ５２４ PLL， ５３１ 高分解能グレイコード生成回路， ５３２ エリアA/D変換回路， ５６１ ４相クロック生成回路， ５６２ エリアA/D変換回路， ６００ A/D変換器， ６０１ 比較器， ６０２ ラッチ＆デコード， ６０３ カウンタ， ７００ 位相補正回路， ７１１乃至７１３ 位相補間器， ８００ イメージセンサ， ８１１ 画素アレイ， ８１２ クロック発生部， ８１３ 位相補正部， ８１４ A/D変換部， ８２１ A/D変換部， ８２２ クロックバッファ， ８３１乃至８３８ 遅延素子， ８５０ イメージセンサ， ９００ 撮像装置， ９１２ CMOSセンサ， ９１３ A/D変換器， ９２１ 撮像素子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

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【図26】

【図27】

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【図29】

【図30】

【図31】

【図32】