特許 6394702 チップ型セラミック半導体電子部品

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6394702

(24)【登録日】2018年9月7日

(45)【発行日】2018年9月26日

(54)【発明の名称】チップ型セラミック半導体電子部品

(51)【国際特許分類】

   H01C 7/02 20060101AFI20180913BHJP

   H01C 7/04 20060101ALI20180913BHJP

   H01C 7/10 20060101ALI20180913BHJP

【ＦＩ】

   H01C7/02

   H01C7/04

   H01C7/10

【請求項の数】8

【全頁数】16

(21)【出願番号】特願2016-548598(P2016-548598)

(86)(22)【出願日】2015年7月3日

(86)【国際出願番号】JP2015069233

(87)【国際公開番号】WO2016042884

(87)【国際公開日】20160324

【審査請求日】2017年2月8日

(31)【優先権主張番号】特願2014-191452(P2014-191452)

(32)【優先日】2014年9月19日

(33)【優先権主張国】JP

【前置審査】

(73)【特許権者】

【識別番号】000006231

【氏名又は名称】株式会社村田製作所

(74)【代理人】

【識別番号】100145403

【弁理士】

【氏名又は名称】山尾 憲人

(74)【代理人】

【識別番号】100132252

【弁理士】

【氏名又は名称】吉田 環

(72)【発明者】

【氏名】磯貝 佳祐

(72)【発明者】

【氏名】今村 悟史

【審査官】 五貫 昭一

(56)【参考文献】

【文献】 特開平８−３７１２７（ＪＰ，Ａ）

【文献】 特開２０１３−１９７５０９（ＪＰ，Ａ）

【文献】 特開２０１４−１７０８７５（ＪＰ，Ａ）

【文献】 国際公開第２００８／０６２６０２（ＷＯ，Ａ１）

【文献】 特開２０１１−３６１２（ＪＰ，Ａ）

【文献】 特開２０１１−９１１９９（ＪＰ，Ａ）

【文献】 特開２０１１−２１６６３７（ＪＰ，Ａ）

【文献】 特開２０１１−２１６６３８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｃ ７／０２

Ｈ０１Ｃ ７／０４

Ｈ０１Ｃ ７／１０

Ｈ０１Ｇ ４／３０

(57)【特許請求の範囲】

【請求項1】

セラミック半導体を含むセラミック素体と、
前記セラミック素体の両端面のみに形成された１対の第１の外部電極と、
前記第１の外部電極を覆い且つ前記セラミック素体の側面の一部に延在するように形成された１対の第２の外部電極と
を含むチップ型セラミック半導体電子部品であって、
前記第２の外部電極が、導電剤と、５００℃以下の温度で硬化された熱硬化性樹脂とを含み、
前記第１の外部電極が前記セラミック素体に対してオーミック性を有し、
前記第１の外部電極がスパッタリング層であり、
正特性サーミスタまたは負特性サーミスタである、チップ型セラミック半導体電子部品。

【請求項2】

前記第２の外部電極が、導電剤と、２５０℃以下の温度で硬化された熱硬化性樹脂とを含む、請求項１に記載のチップ型セラミック半導体電子部品。

【請求項3】

前記熱硬化性樹脂が、エポキシ樹脂およびフェノール樹脂の少なくとも１つを含む、請求項１または２に記載のチップ型セラミック半導体電子部品。

【請求項4】

前記導電剤が、Ａｇ、ＡｇＰｄおよびＣｕの少なくとも１つを含む金属粒子である、請求項１〜３のいずれか１項に記載のチップ型セラミック半導体電子部品。

【請求項5】

前記第２の外部電極の、前記第１の外部電極の表面からの厚さが、１〜３５μｍである、請求項１〜４のいずれか１項に記載のチップ型セラミック半導体電子部品。

【請求項6】

前記第２の外部電極の表面を覆うように形成された第１のめっき層を更に含み、該第１のめっき層は、ＮｉおよびＣｕの少なくとも１つを含み、該第１のめっき層の厚さは３〜１０μｍである、請求項１〜５のいずれか１項に記載のチップ型セラミック半導体電子部品。

【請求項7】

前記第２の外部電極の、前記第１の外部電極の表面からの厚さと、前記第１のめっき層の厚さとの比が、５：１〜１：１である、請求項６に記載のチップ型セラミック半導体電子部品。

【請求項8】

前記セラミック素体の内部に配置された２以上の内部電極を更に含み、前記第１の外部電極が前記内部電極と電気的に接続している、請求項１〜７のいずれか１項に記載のチップ型セラミック半導体電子部品。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、正特性（または正温度係数、ＰＴＣ）サーミスタおよび負特性（または負温度係数、ＮＴＣ）サーミスタを含むサーミスタ、バリスタならびにコンデンサ等のチップ型セラミック半導体電子部品に関する。

【背景技術】

【0002】

近年、エレクトロニクス技術の発展に伴い、チップ型セラミック半導体電子部品における抵抗値のばらつきを小さくすることが求められている。

【0003】

例えば、特許文献１には、半導体セラミックスからなるセラミック素体と、セラミック素体の両端面に形成された第１の外部電極と、第１の外部電極の表面及びセラミック素体の側面の一部を覆うように延出された第２の外部電極とを有するチップ型半導体セラミック電子部品であって、第１の外部電極はセラミック素体とオーミック性を有する材料からなり、第２の外部電極はセラミック素体とオーミック性を有しない材料からなる、チップ型半導体セラミック電子部品が開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】国際公開第２００９／０９６３３３号

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１に記載のチップ型半導体セラミック電子部品において、セラミック素体の側面と端面とで構成されるコーナー部が曲面を有している。特許文献１には、セラミック素体のコーナー部の曲率半径Ｒと、第１の外部電極層のうちセラミック素体と接触する層のセラミック素体の端面からの最大厚みｙと、第２の外部電極のうちセラミック素体の側面に接触する層のセラミック素体のコーナー部の頂点からの最小厚みｘとを特定の数値範囲内に設定することにより、個々の抵抗値のばらつきが小さいチップ型半導体セラミック電子部品が得られることが記載されている。

【0006】

しかし、電子機器の高性能化に伴い、チップ型セラミック半導体電子部品の実装前後における抵抗値の変化率のばらつきをより一層効果的に抑制することが求められている。

【0007】

本発明の目的は、実装前後における抵抗値の変化率のばらつきが小さいチップ型セラミック半導体電子部品を提供することにある。

【課題を解決するための手段】

【0008】

本発明者らは、研究を重ねた結果、第２の外部電極を形成する際に、焼き付け等の高温での熱処理により、第１の外部電極に含まれる金属元素の一部が酸化され得ること、および第１の外部電極に含まれる金属元素の一部が第１の外部電極の内部において拡散して偏析し得る傾向にあることを発見した。更に、かかる酸化および／または偏析が起こることにより、チップ型セラミック半導体電子部品において、実装前後における抵抗値の変化率のばらつきが大きくなる傾向にあることを発見した。本発明者らは、これらの知見に基づき、上述の焼き付け等の熱処理時の温度よりも低温で硬化可能な樹脂材料を用いて第２の外部電極を形成することにより、第１の外部電極に含まれる金属元素の酸化および／または偏析を抑制することができ、その結果、チップ型セラミック半導体電子部品における実装前後での抵抗値の変化率のばらつきを小さくすることができることを見出し、本発明を完成させるに至った。

【0009】

本発明の一の要旨によれば、セラミック半導体を含むセラミック素体と、
セラミック素体の両端面に形成された１対の第１の外部電極と、
前記第１の外部電極を覆い且つ前記セラミック素体の側面の一部に延在するように形成された１対の第２の外部電極と
を含むチップ型セラミック半導体電子部品であって、
第２の外部電極が、導電剤と、５００℃以下の温度で硬化された熱硬化性樹脂とを含む、チップ型セラミック半導体電子部品が提供される。

【発明の効果】

【0010】

本発明は、上記構成を有することにより、実装前後における抵抗値の変化率のばらつきが小さいチップ型セラミック半導体電子部品を得ることができる。

【図面の簡単な説明】

【0011】

【図1】図１は、本発明の第１の実施形態に係るチップ型セラミック半導体電子部品の概略断面図である。

【図2】図２は、本発明の第１の実施形態に係るチップ型セラミック半導体電子部品の一の変形例の概略断面図である。

【図3】図３は、本発明の第２の実施形態に係るチップ型セラミック半導体電子部品の概略断面図である。

【図4】図４（ａ）は、本発明の第１の実施形態に係るチップ型セラミック半導体電子部品の製造方法の一例による、第１の外部電極が両端面に形成されたセラミック素体の概略断面図であり、図４（ｂ）は、第１の外部電極が両端面に形成されたセラミック素体の端面側からみた側面図である。

【図5】図５は、本発明の第１の実施形態に係るチップ型セラミック半導体電子部品の製造方法の一例により製造されたチップ型セラミック半導体電子部品の概略断面図である。

【図6】図６は、実施例１のチップ型セラミック半導体電子部品における第１の外部電極の断面のＳＥＭ画像および元素マッピング結果を示す。

【図7】図７は、比較例１のチップ型セラミック半導体電子部品における第１の外部電極の断面のＳＥＭ画像および元素マッピング結果を示す。

【発明を実施するための形態】

【0012】

以下、本発明の実施形態について図面を参照して説明する。但し、以下に示す実施形態は例示を目的とするものであり、本発明は以下の実施形態に限定されるものではない。特に、以下に示す実施形態はＰＴＣサーミスタを例として説明しているが、本発明はＰＴＣサーミスタに限定されず、ＮＴＣサーミスタ、バリスタおよびコンデンサ等の他のチップ型セラミック半導体電子部品についても同様に実施することができる。なお、以下に説明する構成要素の寸法、材質、形状、相対的配置等は、特定的な記載がない限りは本発明の範囲をそれのみに限定する趣旨ではなく、単なる説明例にすぎない。また、各図面が示す構成要素の大きさ、形状、位置関係等は説明を明確にするため誇張していることがある。

【0013】

［第１の実施形態］
図１に、第１の実施形態に係るチップ型セラミック半導体電子部品の概略断面図を示す。図１に示すチップ型セラミック半導体電子部品１は、セラミック半導体を含むセラミック素体２と、
セラミック素体２の両端面２１に形成された１対の第１の外部電極３と、
第１の外部電極３を覆い且つセラミック素体２の側面２２の一部に延在するように形成された１対の第２の外部電極４とを含む。

【0014】

本実施形態において、セラミック素体２は、正の抵抗温度特性を有するＮ型半導体を主成分として含む。Ｎ型半導体としては、例えば、（（Ｂａ，Ｐｂ，Ｓｒ，Ｃａ）_{０．００９６}Ｅｒ_{０．００４}）ＴｉＯ_３を用いることができる。セラミック素体２は、Ｎ型半導体を９９．５〜９９．９重量％程度含むことが好ましい。セラミック素体２は、Ｎ型半導体に加えて、ＳｉＯ_２やＭｎＯ_２を更に含んでよい。セラミック素体２の組成は、例えばＩＣＰ（誘導結合プラズマ）発光分光分析やＸＲＦ（蛍光Ｘ線分析）により測定することができる。

【0015】

１対の第１の外部電極３は、セラミック素体２の両端面２１に形成される。なお、本明細書において、セラミック素体２の長手方向に対して垂直な２つの面を「端面」２１とよび、両端面２１に対して垂直な４つの面を「側面」２２とよぶ。第１の外部電極３は、セラミック素体２の端面２１の全面に形成されてよく、または端面２１の一部に形成されてもよい。本実施形態において、第１の外部電極３は、セラミック素体２に対してオーミック性を有する。第１の外部電極３の詳細については後述する。

【0016】

１対の第２の外部電極４は、第１の外部電極３を覆い且つセラミック素体２の側面２２の一部に延在するように形成される。第１の外部電極３がセラミック素体２の端面２１の全面に形成されている場合、第２の外部電極４は、第１の外部電極３の周囲全体を覆い、かつセラミック素体２の側面２２の一部に延在するように形成される。第１の外部電極３がセラミック素体２の端面２１の一部に形成されている場合、第２の外部電極４は、第１の外部電極３の周囲全体と、第１の外部電極３が形成されていないセラミック素体２の端面２１とを覆い、かつセラミック素体２の側面２２の一部に延在するように形成される。上述のいずれの場合においても、第２の外部電極４は、第１の外部電極３が形成されたセラミック素体２の端部全体を覆うように形成される。第２の外部電極４は、実装時のはんだ付け性を向上させるため、および第１の外部電極内に含まれる金属元素の酸化を防止するために設けられる。第２の外部電極４がセラミック素体２の側面２２の一部に延在するように形成されていることにより、チップ型セラミック半導体電子部品１を基板に実装するときに、基板とチップ型セラミック半導体電子部品１との接続性を確保することができる。

【0017】

第２の外部電極４は、導電剤と、５００℃以下の温度で硬化された熱硬化性樹脂とを含む。第２の外部電極４がこのような構成を有することにより、従来の焼き付け等の高温での熱処理よりも低温で第２の外部電極４を形成することができる。その結果、得られるチップ型セラミック半導体電子部品１において、実装前後における抵抗値の変化率のばらつきを抑制することができる。

【0018】

本発明に係るチップ型セラミック半導体電子部品において実装前後での抵抗値の変化率のばらつきを小さくすることができるメカニズムは、いかなる理論にも拘束されるものではないが、凡そ以下の通りであると考えられる。

【0019】

第２の外部電極４を形成する際に熱処理を行う場合、第１の外部電極３にも熱が加えられる。第１の外部電極３に熱が加えられることにより、第１の外部電極３に含まれる金属元素の一部が酸化される傾向にある。また、熱が加えられることにより、第１の外部電極３に含まれる金属元素の一部が第１の外部電極３の内部において拡散して偏析する傾向にある。このように第１の外部電極３において金属酸化物が形成されること、および第１の外部電極３中に存在する金属元素の一部、特に上述の金属酸化物が拡散して第１の外部電極３において偏析することが、チップ型セラミック半導体電子部品における実装前後での抵抗値の変化率のばらつきが大きくなる原因であると考えられる。本発明において、第２の外部電極４の材料として５００℃以下で硬化可能な熱硬化性樹脂を用いることにより、５００℃以下の比較的低い温度で第２の外部電極４を形成することができる。これにより、第１の外部電極３における金属酸化物の形成を抑制することができ、第１の外部電極３中に存在する金属元素の一部、特に上述の金属酸化物の拡散および偏析を抑制することができる。その結果、得られるチップ型セラミック半導体電子部品１において、実装前後での抵抗値の変化率のばらつきが抑制されると考えられる。

【0020】

第１の外部電極３において金属酸化物が形成されること、および第１の外部電極３中に存在する金属元素の一部、特に上述の金属酸化物が拡散して第１の外部電極３において偏析することが、抵抗値の変化率のばらつきをもたらす要因の一つとして、以下のことが推測される。チップ型セラミック半導体電子部品１を基板に実装する際、チップ型セラミック半導体電子部品１に応力が加わることがある。第１の外部電極３中に存在する金属元素の一部、特に第２の外部電極４の形成時に生じ得る金属酸化物が第１の外部電極３の内部で偏析している場合、上述の応力が加わることにより、偏析の生じている部分に亀裂が生じる可能性がある。この亀裂の発生により、抵抗値の変化率のばらつきが生じるおそれがあると考えられる。本実施形態に係るチップ型セラミック半導体電子部品１においては、第１の外部電極３における金属元素の偏析を抑制することができるので、実装時に応力が加わった場合であっても、亀裂の発生を防止することができる。

【0021】

加えて、本実施形態に係るチップ型セラミック半導体電子部品１は、第２の外部電極４が熱硬化性樹脂を含んでいることにより、良好なたわみ強度を示す。そのため、チップ型セラミック半導体電子部品１において亀裂が発生しにくくなる。更に、本実施形態に係るチップ型セラミック半導体電子部品１は、製造プロセスにおいて、消費電力の大きい高温での第２の外部電極の焼き付け工程が不要であるので、製造コストを削減することができる。

【0022】

更に、第１の外部電極３において金属酸化物が形成されること、および第１の外部電極３中に存在する金属元素の一部、特に上述の金属酸化物が拡散して第１の外部電極３において偏析することにより、得られるチップ型セラミック半導体電子部品１において、室温における抵抗値の増大がもたらされ得る。本実施形態に係るチップ型セラミック半導体電子部品１は、金属酸化物の形成、金属元素（特に金属酸化物）の拡散および偏析が抑制されることにより、得られるチップ型セラミック半導体電子部品１において、室温における抵抗値の増大を抑制するという効果ももたらすことができる。この効果は、チップ型セラミック半導体電子部品１がＰＴＣサーミスタである場合に特に有効である。ＰＴＣサーミスタの室温における抵抗値の増大を抑制することにより、室温における抵抗値と、キュリー温度より高い温度における抵抗値との差を大きくすることができ、ＰＴＣサーミスタの特性を向上させることができる。

【0023】

第２の外部電極４は、導電剤と、２５０℃以下の温度で硬化された熱硬化性樹脂とを含むことが好ましい。このような構成を有することにより、２５０℃以下のより一層低い温度で第２の外部電極４を形成することができるので、第１の外部電極３中に存在する金属元素の酸化、拡散および偏析をより一層効果的に防止することができる。その結果、チップ型セラミック半導体電子部品１において、実装前後での抵抗値の変化率のばらつきをより一層小さくすることができる。

【0024】

本実施形態において使用可能な熱硬化性樹脂は、５００℃以下、好ましくは２５０℃以下の温度で硬化可能な熱硬化性樹脂であり、例えば、エポキシ樹脂およびフェノール樹脂等が挙げられるが、これに限定されない。１種類の熱硬化性樹脂を単独で用いてよく、または２種類以上を混合して用いてもよい。

【0025】

本実施形態において使用可能な導電剤としては、例えば、Ａｇ、ＡｇＰｄおよびＣｕ等の少なくとも１つを含む金属粒子が挙げられるが、これに限定されない。導電剤として用いられる金属粒子は、金属の単体からなる粒子であってよく、または上述の金属元素の少なくとも１つを含む合金からなる粒子であってもよい。上述の金属粒子は、１種類を単独で用いてよく、または２種類以上を組み合わせて用いてもよい。導電剤として用いられる金属粒子の平均粒径は、約１．０〜１５μｍ程度であることが好ましい。このような導電剤を用いることにより、基板に対する実装性が高く、はんだ付け性に優れたチップ型セラミック半導体電子部品を得ることができる。

【0026】

本実施形態において、第２の外部電極４は、熱硬化性樹脂を１０〜３０重量％、導電剤を７０〜９０重量％含むことが好ましい。熱硬化性樹脂の含有量が１０重量％以上であると、電極の強度を向上させることができる。熱硬化性樹脂の含有量が３０重量％以下であると、十分な導電性を確保することができる。導電剤の含有量が７０重量％以上であると、十分な導電性を確保することができる。導電剤の含有量が９０重量％以下であると、電極の強度を向上させることができる。第２の外部電極４の組成は、例えばＩＣＰ発光分光分析やＸＲＦにより測定することができる。

【0027】

第２の外部電極の、第１の外部電極の表面からの厚さは、１〜３５μｍであることが好ましい。厚さが１〜３５μｍであると、実装時に起こり得るはんだ爆ぜを効果的に防止することができる。チップ型セラミック半導体電子部品１をリフロー実装等により基板に実装するとき、電極中に含まれ得る水分が気化し、電極から吹き出すことがある。この水蒸気等の水分が電極から吹き出すことにより、はんだが吹き飛ばされて基板上に散らばることがある。この現象は、一般に「はんだ爆ぜ」とよばれている。第２の外部電極４の厚さを３５μｍ以下にすることにより、第２の外部電極４に含まれ得る水分の絶対量を少なくすることができ、その結果、はんだ爆ぜを効果的に防止することができる。

【0028】

図２に、本実施形態に係るチップ型セラミック半導体電子部品１の一の変形例の概略断面図を示す。なお、図２は、第１の外部電極３が３層構造である実施形態を示しているが、本変形例において、第１の外部電極３は、単一の層で構成されてもよい。図２に示すように、チップ型セラミック半導体電子部品１は、第２の外部電極４の表面を覆うように形成された第１のめっき層５１を更に含んでよい。第１のめっき層５１は、ＮｉおよびＣｕの少なくとも１つを含む層である。第１のめっき層５１を含むことにより、リフロー実装等によりチップ型セラミック半導体電子部品１を実装する際に起こり得るはんだ爆ぜをより一層効果的に防止することができる。第１のめっき層５１は、実装時に第２の外部電極４の内部から水分が吹き出るのを防ぐ働きをする。また、第１のめっき層５１は、周囲環境から水分がチップ型セラミック半導体電子部品１内に侵入するのを防ぐ働きもする。更に、第１のめっき層５１は、周囲環境の温度、湿度等による電子部品の特性の劣化を防ぎ、電子部品の耐熱性を向上させることもできる。

【0029】

第１のめっき層５１の厚さは３〜１０μｍであることが好ましい。厚さが３μｍ以上であると、はんだ爆ぜをより一層効果的に防止することができる。厚さが１０μｍ以下であると、チップ型セラミック半導体電子部品１の実装時に起こり得る第１のめっき層５１の熱収縮によりセラミック素体２にクラックが発生するのを抑制することができる。

【0030】

第２の外部電極４の第１の外部電極３の表面からの厚さと、第１のめっき層５１の厚さとの比は、５：１〜１：１であることが好ましい。上記範囲内であると、実装時のはんだ爆ぜをより一層効果的に防止することができる。

【0031】

図２に示すように、チップ型セラミック半導体電子部品１は、第１のめっき層５１の表面を覆うように形成された第２のめっき層５２を更に含んでよい。第２のめっき層は、少なくともＳｎを含む層である。チップ型セラミック半導体電子部品１は、第２のめっき層５２を備えることにより、実装時におけるはんだの濡れ性が向上し、実装性が高くなる。第２のめっき層５２の厚さは３〜１０μｍであることが好ましい。厚さが３μｍ以上であると、はんだの濡れ性を安定させることができる。厚さが１０μｍ以下であると、セラミック素体２の表面におけるめっき成長を抑制することができる。セラミック素体２の表面におけるめっき成長は、実装時のショートを引き起こすおそれがあり、また、外観不良やオーミック性の変化（抵抗値のばらつき）等を引き起こすおそれがある。なお、図２は、第１のめっき層５１および第２のめっき層５２を含む実施形態を示しているが、第２のめっき層５２は省略することができる。

【0032】

本実施形態において、第１の外部電極３は、セラミック素体２に対してオーミック性を有するものである。第１の外部電極３は、単一の層で構成されてよく、２以上の層で構成されてもよい。第１の外部電極３が２以上の層で構成される場合、これら２以上の層のうち少なくともセラミック素体２に接している層がセラミック素体２に対してオーミック性を有していればよい。チップ型セラミック半導体電子部品１において、セラミック素体２に対してオーミック性を有する層がチップ型セラミック半導体電子部品１の抵抗特性に寄与する。第２の外部電極４は実質的に抵抗特性に寄与しない。

【0033】

まず、第１の外部電極３が単一の層で構成される場合について、図１を参照して説明する。第１の外部電極３の組成は、セラミック素体２に対してオーミック性を有するように適宜選択することができる。本実施形態においては、第１の外部電極３は、Ｃｒ、Ｚｎ−Ａｇ、Ｔｉ、Ｗ、ＺｎおよびＶの少なくとも１つを主成分として含むことが好ましい。第１の外部電極３は、例えば、Ｃｒ、Ｚｎ−Ａｇ、Ｔｉ、Ｗ、ＺｎおよびＶの少なくとも１つからなるものであってよい。第１の外部電極３の厚さは、０．０７〜１．０μｍであることが好ましい。厚さが０．０７μｍ以上であると、バレル研磨等の加工時にかかる外力に対する耐久性が向上し、十分なオーミック性を確保することができる。厚さが１．０．μｍ以下であると、製造コストを低減することができ、生産性を向上させることができる。第１の外部電極３の組成は、例えば、ＷＤＸ（波長分散型Ｘ線分析）やＳＡＭ（走査型オージェ電子顕微鏡）により測定することができる。

【0034】

第１の外部電極３に含まれる金属元素は、第２の外部電極４を高温条件下で形成するときに熱が加えられると酸化される傾向にあり、また、第１の外部電極３の内部において拡散して偏析する傾向にある。偏析は、特に、第１の外部電極３と第２の外部電極４との界面において生じ得る。酸化された金属元素が拡散して偏析する場合、第１の外部電極３と第２の外部電極４との界面において金属酸化物の層が形成され得る。本発明は、第２の外部電極４を比較的低温で形成することができるので、このような酸化、拡散および偏析を効果的に防止することができる。その結果、実装前後での抵抗値の変化率のばらつきが小さいチップ型セラミック半導体電子部品１を得ることができる。

【0035】

次に、第１の外部電極３が２以上の層を含む場合について、図２を参照して説明する。図２において、第１の外部電極３は３つの層（３１、３２、３３）を含んでいるが、本発明はこれに限定されるものではない。なお、図２に示すチップ型セラミック半導体電子部品１は、第１のめっき層５１および第２のめっき層５２を含んでいるが、本発明はこれに限定されるものではなく、例えば、２以上の層を含む第１の外部電極３および第１のめっき層５１を含み且つ第２のめっき層５２を含まない構成や、２以上の層を含む第１の外部電極３を含み且つ第１のめっき層５１および第２のめっき層５２を含まない構成をとることもできる。

【0036】

第１の外部電極３が２以上の層を含む場合、それら２以上の層のうち、少なくともセラミック素体２に接している第１層３１が、セラミック素体２に対してオーミック性を有していればよい。第１層３１の組成は、セラミック素体２に対してオーミック性を有するように適宜選択することができる。本実施形態において、第１の外部電極３の第１層３１は、Ｃｒ、Ｚｎ−Ａｇ、Ｔｉ、Ｗ、ＺｎおよびＶの少なくとも１つを含むことが好ましい。第１層３１は、例えば、Ｃｒ、Ｚｎ−Ａｇ、Ｔｉ、Ｗ、ＺｎおよびＶの少なくとも１つからなるものであってよい。第１層３１の厚さは、０．３〜１．０μｍであることが好ましい。厚さが０．３μｍ以上であると、バレル研磨等の加工時にかかる外力に対する耐久性が向上し、十分なオーミック性を確保することができる。厚さが１．０μｍ以下であると、製造コストを低減することができ、生産性を向上させることができる。

【0037】

第１の外部電極３が２以上の層を含む場合、第１の外部電極３は、第１層３１の上に形成された第２層３２を更に含んでよい。第２層３２は、オーミック性を有する第１層３１と第２の外部電極４との接着性、あるいは、第１の外部電極３が後述の第３層３３を含む場合には第１層３１と第３層３３との接着性を向上させるための層である。第２層３２の組成は、第１層３１および第２の外部電極４または第３層３３の組成によって適宜設定することができる。本実施形態において、第２層３２は、Ｎｉと、Ｃｕ、ＣｒおよびＶから選択される１以上の金属元素とを含む層である。第２層３２は、Ｎｉを５０〜８０重量％含み、Ｃｕ、ＣｒおよびＶから選択される１以上の金属元素を２０〜５０重量％含むことが好ましい。第２層３２の厚さは、０．５〜２．０μｍであることが好ましい。厚さが０．５μｍ以上であると、抵抗値の変化率のばらつきを更に抑制することができる。厚さが２．０μｍ以下であると、製造コストを低減することができ、生産性を向上させることができる。

【0038】

第１の外部電極３の第２層３２に含まれる金属元素は、第２の外部電極４が高温条件下で形成される場合、熱が加えられることにより酸化される傾向にあり、また、第１の外部電極３の内部において拡散して偏析する傾向にある。第１の外部電極３が後述の第３層３３を含まない場合、偏析は、特に、第１の外部電極３の第２層３２と第２の外部電極４との界面において生じ得る。酸化された金属元素が拡散して偏析する場合、第２層３２と第２の外部電極４との界面において金属酸化物の層が形成され得る。第１の外部電極３が後述の第３層３３を更に含む場合、偏析は、特に、第１の外部電極３の第２層３２と第３層３３との界面において生じ得る。酸化された金属元素が拡散して偏析する場合、第２層３２と第３層３３との界面において金属酸化物の層が形成され得る。金属元素の拡散および偏析のしやすさは、第２層３２が接している層、即ち第２の外部電極４または第１の外部電極３の第３層３３に含まれる金属元素との親和性によって決まる。例えば、第２層３２が接している層（第２の外部電極４または第１の外部電極３の第３層３３）がＡｇを主成分として含む場合、第２層３２においては、Ｃｕ、Ｃｒ、Ｖ等が拡散および偏析しやすい傾向にある。本発明は、第２の外部電極４を比較的低温で形成することができるので、上述の酸化、拡散および偏析を効果的に防止することができる。その結果、実装後の室温における抵抗値が小さく、抵抗値の変化率のばらつきが小さいチップ型セラミック半導体電子部品１を得ることができる。

【0039】

第１の外部電極３は、第２層３２の上に形成された第３層３３を更に含んでよい。第３層３３は、第１層３１および第２層３２の酸化を防止し、また、第１層３１および第２層３２を外力から保護する。第３層３３は、第２の外部電極４に含まれる導電剤と同じ導電剤を含む。本実施形態において、第３層３３は、Ａｇ、ＡｇＰｄおよびＣｕの少なくとも１つを含む層である。第３層３３は、例えば、Ａｇからなるものであってよい。第３層３３の厚さは、例えば、０．５〜１．５μｍに設定することができる。

【0040】

以上、セラミック素体の内部に内部電極が配置されていない第１の実施形態に係るチップ型セラミック半導体電子部品について説明してきたが、本発明は、下記の第２の実施形態において説明するように、セラミック素体の内部に内部電極が配置されているチップ型セラミック半導体電子部品にも同様に適用することができる。尤も、本発明は、セラミック素体の内部に内部電極が配置されていない第１の実施形態に係るチップ型セラミック半導体電子部品において特に効果的である。なぜなら、第１の実施形態に係るチップ型セラミック半導体電子部品においては、第１の外部電極の内部における金属元素の酸化、拡散、偏析が抵抗特性に与える影響が大きいからである。

【0041】

［第２の実施形態］
図３に、本発明の第２の実施形態に係るチップ型セラミック半導体電子部品１の概略断面図を示す。図３に示すように、チップ型セラミック半導体電子部品１は、セラミック素体２の内部に配置された２以上の内部電極６を更に含む。本実施形態において、第１の外部電極３は、内部電極６と電気的に接続している。本実施形態において、第２の外部電極４、第１のめっき層５１、第２のめっき層５２については、第１の実施形態と同様の構成を有する。なお、本実施形態に係るチップ型セラミック半導体電子部品１は、第１のめっき層５１および第２のめっき層５２を含まなくてもよい。セラミック素体２、第１の外部電極３および内部電極６の構成については、所望の特性に応じて適宜設定することができる。セラミック素体２は、例えば、半導体セラミック材料である（Ｂａ_{０．９９８}Ｓｍ_{０．００２}）ＴｉＯ_３を含んでよい。上記式中、半導体化剤であるＳｍは、ＬａやＮｄ等の他の希土類元素で置き換えてもよい。内部電極６は、例えばＮｉ電極であってよい。内部電極６の厚さは０．５〜２．０μｍであることが好ましい。本実施形態においても、第２の外部電極４が比較的低温で形成することができるので、第１の外部電極３中に含まれる金属元素の酸化、拡散、偏析を防止することができる。その結果、実装前後での抵抗値の変化率のばらつきが小さいチップ型セラミック半導体電子部品を得ることができる。

【0042】

以上、ＰＴＣサーミスタを例として説明してきたが、本発明はＰＴＣサーミスタに限定されるものではなく、ＮＴＣサーミスタ、バリスタ、コンデンサ等の他のチップ型セラミック半導体電子部品に適宜適用することができる。

【0043】

［チップ型セラミック半導体電子部品の製造方法］
以下、本発明に係るチップ型セラミック半導体電子部品の製造方法について、上述の第１の実施形態に係るチップ型セラミック半導体電子部品を例として説明するが、製造方法はこれに限定されるものではない。

【0044】

（マザー基板の作製）
まず、セラミック素体の原料として、ＢａＣＯ_３、ＴｉＯ_２、ＰｂＯ、ＳｒＣＯ_３、ＣａＣＯ_３等のセラミック原料およびＥｒ_２Ｏ_３等の半導体化剤を所定量秤量する。半導体化剤としては、Ｅｒ_２Ｏ_３の代わりに、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕからなる群から選択される少なくとも１つの希土類元素の酸化物などを用いてもよい。また、セラミック素体の原料として、上述のセラミック原料および半導体化剤に加えて、Ｍｎ_２Ｏ_３等の特性改善剤や、ＳｉＯ_２等の焼結助剤を用いてもよい。秤量した各原料を、部分安定化ジルコニア（Ｐａｒｔｉａｌｌｙ Ｓｔａｂｉｌｉｚｅｄ Ｚｉｒｃｏｎｉａ：ＰＳＺ）等の粉砕媒体（以下、ＰＳＺボールともよぶ）および純水と共にボールミルに投入し、湿式混合粉砕する。得られた混合物を、所定温度（例えば、１０００〜１２００℃）で仮焼成して、仮焼粉末を得る。得られた仮焼粉末に、有機バインダ、分散剤および水を加え、ＰＳＺボールと共に所定時間混合することにより造粒する。得られた造粒物を成形することにより未焼成のマザー基板を作製する。この未焼成のマザー基板に脱バインダ処理を行い、大気中で所定の温度（１２００〜１４００℃）で焼成してマザー基板を得る。

【0045】

（第１の外部電極の形成）
マザー基板の両面に第１の外部電極を形成する。第１の外部電極は、スパッタリング、蒸着等の薄膜形成法により形成することができる。以下、第１の外部電極の形成方法の一例として、第１の外部電極が３つの層を含む形態について説明するが、本発明はこの形態に限定されるものではない。

【0046】

まず、セラミック素体に対してオーミック性を有する第１の外部電極の第１層として、Ｃｒ層をスパッタリングにより形成する。形成された第１の外部電極の第１層の上に、第１の外部電極の第２層として、ＮｉＣｕ層をスパッタリングにより形成する。形成された第１の外部電極の第２層の上に、第１の外部電極の第３層として、Ａｇ層をスパッタリングにより形成する。このようにして、３つの層を含む第１の外部電極を形成することができる。

【0047】

（第１の外部電極が形成されたセラミック素体の作製）
このようにして第１の外部電極が形成されたマザー基板を、第１の外部電極が形成されたセラミック素体の形状となるように所定の寸法にカットする。第１の外部電極が形成されたセラミック素体は、例えば、長手方向の寸法（Ｌ寸）が０．９５ｍｍ、幅方向の寸法（Ｗ寸）が０．４８ｍｍ、厚さ方向の寸法（Ｔ寸）が０．４８ｍｍとなるようにカットすることができる。なお、上述の第１の外部電極が形成されたセラミック素体の長手方向の寸法（Ｌ寸）は、１対の第１の外部電極の厚さを含んでいる。

【0048】

第１の外部電極が形成されたセラミック素体を、玉石および研磨粉等を用いて研磨することにより、セラミック素体の各辺を曲面状にする。研磨を行うことにより、カット時に生じ得るバリを除去することができ、また、チップのコーナー部における導電性ペーストの塗布性を向上させることができる。研磨を行った後の、第１の外部電極３が形成されたセラミック素体２の断面図の一例を図４（ａ）、セラミック素体２の端面２１側からみた側面図の一例を図４（ｂ）に示す。図４（ａ）および図４（ｂ）に示すように、セラミック素体２に加えて、第１の外部電極３の各辺もまた、研磨により曲面状になってよいが、本発明はこの形態に限定されるものではなく、第１の外部電極３の各辺が直線状であってもよい。

【0049】

（第２の外部電極の形成）
まず、第２の外部電極を形成するための導電性ペーストを調製する。導電性ペーストは、Ａｇ、ＡｇＰｄ、Ｃｕ等の導電剤７０〜９０重量％と、エポキシ樹脂、フェノール樹脂等の熱硬化性樹脂１０〜３０重量％と、希釈剤１〜５％とを混合することにより調製される。第１の外部電極が形成されたセラミック素体の端部を導電性ペースト浴に浸漬し、引き上げた後、５００℃以下、好ましくは約１００〜２５０℃で熱処理を行う。このようにして第２の外部電極が形成される。

【0050】

（めっき層の形成）
第１のめっき層は、第２の外部電極の表面を覆うように形成される。第１のめっき層は、例えば、ＮｉおよびＣｕの少なくとも１つを電解めっきすることにより形成することができる。第２のめっき層は、第１のめっき層の表面を覆うように形成される。第２のめっき層は、例えばＳｎを電解めっきすることにより形成することができる。

【0051】

上述の製造方法により得られるチップ型セラミック半導体電子部品１の一例を図５に示す。このようにして製造されたチップ型セラミック半導体電子部品１は、抵抗値の変化率のばらつきが小さいという利点を有する。

【0052】

以上、本発明に係るチップ型セラミック半導体電子部品の製造方法について、内部電極を有しないＰＴＣサーミスタを例として説明したが、内部電極を有するＰＴＣサーミスタ、ＮＴＣサーミスタ、バリスタ、コンデンサ等の他のチップ型セラミック半導体電子部品についても、本明細書の記載に基づいて適宜製造することができる。

【0053】

例えば、内部電極を有するＰＴＣサーミスタは、以下に説明する手順で製造することができる。セラミック素体の各原料を湿式混合粉砕し、得られた混合物を所定温度で仮焼成することにより仮焼粉末を得る。得られた仮焼粉末に有機バインダを加え、湿式で混合処理を行なってスラリー状とし、その後、ドクターブレード法等を用いて成形加工し、セラミックグリーンシートを作製する。次いで、内部電極用導電性ペーストをセラミックグリーンシートの表面に塗布して内部電極パターンを形成する。内部電極用導電性ペーストは、例えば、有機溶剤中にＮｉ金属粉末および有機バインダを分散させることにより調製することができる。内部電極用ペーストは、例えば、スクリーン印刷等により塗布してよい。このように内部電極パターンが形成されたセラミックグリーンシートを所定数積層し、次いで、内部電極パターンが形成されていないセラミックグリーンシートで上下を挟持して圧着することにより、積層体を作製する。この積層体を所定寸法に切断した後、脱バインダ処理を行い、次いで所定温度で焼成することにより、内部電極を有するセラミック素体が得られる。このセラミック素体に、第１および第２の外部電極ならびに場合により第１および第２のめっき層を形成することにより、内部電極を有するＰＴＣサーミスタが得られる。

【実施例】

【0054】

［実施例１］
実施例１のチップ型セラミック半導体電子部品を下記の手順で作製した。実施例１のチップ型セラミック半導体電子部品は、ＰＴＣサーミスタである。

【0055】

（マザー基板の作製）
まず、セラミック原料であるＢａＣＯ_３、ＰｂＯ、ＳｒＣＯ_３、ＣａＣＯ_３およびＴｉＯ_２、半導体化剤であるＥｒ_２Ｏ_３、ならびに特性改善剤であるＭｎ_２Ｏ_３を所定量秤量した。秤量した各原料を、ＰＳＺボールおよび純水と共にボールミルに投入し、湿式混合粉砕した。得られた混合物を１１５０℃で仮焼成して仮焼粉末を得た。得られた仮焼粉末に、有機バインダであるアクリル酸系バインダ、分散剤および水を加え、ＰＳＺボールと共に所定時間混合することにより造粒した。得られた造粒物を成形することにより未焼成のマザー基板を作製した。この未焼成のマザー基板に脱バインダ処理を行い、大気中で最高温度１３６０℃にて焼成してマザー基板を得た。

【0056】

（第１の外部電極の形成）
得られたマザー基板の両面に、セラミック素体に対してオーミック性を有する第１の外部電極の第１層として、厚さ０．３μｍのＣｒ層をスパッタリングにより形成した。形成された第１の外部電極の第１層の上に、第１の外部電極の第２層として、厚さ１．０μｍのＮｉＣｕ層をスパッタリングにより形成した。形成された第１の外部電極の第２層の上に、第１の外部電極の第３層として、厚さ１．３μｍのＡｇ層をスパッタリングにより形成した。

【0057】

（第１の外部電極が形成されたセラミック素体の作製）
このようにして第１の外部電極が形成されたマザー基板を、長手方向の寸法（Ｌ寸）が０．９５ｍｍ、幅方向の寸法（Ｗ寸）が０．４８ｍｍ、厚さ方向の寸法（Ｔ寸）が０．４８ｍｍとなるようにカットすることにより、第１の外部電極が形成されたセラミック素体を作製した。このようにして得られた第１の外部電極が形成されたセラミック素体を玉石および研磨粉等を用いて研磨することにより、セラミック素体の各辺を曲面状にした。

【0058】

（第２の外部電極の形成）
導電剤であるＡｇ、熱硬化性樹脂であるエポキシ樹脂、および粘度調整用希釈剤を混合することにより導電性ペーストを調製した。第１の外部電極が形成されたセラミック素体の端部をこの導電性ペースト浴に浸漬し、引き上げた後、２３０℃で３０分間熱処理を行うことにより、第２の外部電極を形成した。形成された第２の外部電極の、第１の外部電極の表面からの厚さは１５μｍであった。

【0059】

（めっき層の形成）
電解めっきにより、第１のめっき層として厚さ６μｍのＮｉ層を形成した。次いで、電解めっきにより、第２のめっき層として厚さ４μｍのＳｎ層を形成した。以上の手順により、実施例１のチップ型セラミック半導体電子部品が得られた。

【0060】

［比較例１］
比較例１のチップ型セラミック半導体電子部品を下記の手順で作製した。比較例１のチップ型セラミック半導体電子部品は、ＰＴＣサーミスタである。

【0061】

実施例１と同様の手順で、マザー基板の作製、第１の外部電極の形成、第１の外部電極が形成されたセラミック素体の作製を行った。導電剤、ガラス、樹脂成分および有機溶剤を混合することにより、第２の外部電極を形成するための導電性ペーストを調製した。第１の外部電極が形成されたセラミック素体の端部を、この導電性ペースト浴に浸漬し、引き上げた後、６００℃で３０分間焼き付けを行うことにより、第２の外部電極を形成した。形成された第２の外部電極の、第１の外部電極の表面からの厚さは、３５μｍであった。次いで、実施例１と同様の手順で、第１のめっき層としてＮｉ層を形成し、次いで第２のめっき層としてＳｎ層を形成した。以上の手順により、比較例１のチップ型セラミック半導体電子部品が得られた。

【0062】

［元素マッピングによる評価］
実施例１および比較例１のチップ型セラミック半導体電子部品の第１の外部電極中に存在する元素の分布を調べるために、ＳＡＭを用いたオージェ電子分光法により元素マッピングを行った。まず、試料の樹脂固めを行い、試料の厚さ方向に研磨し、厚さ方向の寸法（Ｔ寸）の１／２の地点における断面を得た。ＦＩＢ（集束イオンビーム）を断面に対して５°の角度で照射して加工を行い、オージェ電子分光法による測定を行った。実施例１のチップ型セラミック半導体電子部品の第１の外部電極のＳＥＭ（走査型電子顕微鏡）画像ならびにＯ、Ｃｒ、Ｎｉ、ＣｕおよびＡｇの元素マッピングの結果を図６、比較例１のチップ型セラミック半導体電子部品の第１の外部電極のＳＥＭ（走査型電子顕微鏡）画像ならびにＯ、Ｃｒ、ＮｉおよびＣｕの元素マッピングの結果を図７に示す。図６および図７において、（ａ）で示す領域はセラミック素体、（ｂ）で示す領域は第１の外部電極の第１層（Ｃｒ層）、（ｃ）で示す領域は第１の外部電極の第２層（ＮｉＣｕ層）、（ｄ）で示す領域は第１の外部電極の第３層（Ａｇ層）である。図６より、実施例１のチップ型セラミック半導体電子部品の第１の外部電極において、ＮｉおよびＣｕの酸化物の偏析が起こらなかったことがわかる。この結果より、第２の外部電極を形成するときの熱処理温度が２３０℃である場合、第１の外部電極における金属元素の酸化物の偏析を防止できたことがわかる。これに対し、図７より、比較例１のチップ型セラミック半導体電子部品の第１の外部電極において、Ｎｉの酸化および偏析は起こらなかったが、Ｃｕの酸化物の偏析が起こったことがわかる。図７のＯおよびＣｕ元素の元素マッピング結果より、Ｃｕの酸化物は、第１の外部電極の第２層（ＮｉＣｕ層）と第３層（Ａｇ層）との界面において偏析していることがわかった。この結果より、第２の外部電極を形成する時の熱処理（焼き付け）温度が６００℃である場合、第１の外部電極における金属元素の酸化および偏析が生じてしまうことがわかる。

【0063】

［抵抗値の測定］
上述の実施例１および比較例１のチップ型セラミック半導体電子部品（ＰＴＣサーミスタ）に１５Ｖで電流を印加し、印加の前後での抵抗値の変化率を測定した。抵抗値の変化率が一定値以上であったチップ型セラミック半導体電子部品を、実施例１および比較例１のそれぞれについて１００個ずつ用意し、はんだ付けにより基板に実装した。実装は、トップ温度２６０℃、保持時間１５秒の条件で行った。それぞれのＰＴＣサーミスタについて、実装の前後に、４端子法により室温（２５℃）における抵抗値を測定した。実施例１および比較例１のチップ型セラミック半導体電子部品のそれぞれについて、実装前後での抵抗値の変化率を下記式に基づいて求めた。

（抵抗値の変化率）［％］＝｛（実装後の抵抗値）−（実装前の抵抗値）｝／（実装前の抵抗値）×１００

実装前後での抵抗値の変化率の平均値、標準偏差および最大値を表１に示す。

【0064】

【表1】

【0065】

表１より、実施例１のＰＴＣサーミスタは、比較例１のＰＴＣサーミスタと比較して、実装前後での抵抗変化率の最大値が小さく、それに伴いばらつきが小さくなったことがわかる。従って、第２の外部電極を形成する際の熱処理の温度を２３０℃と比較的低温にすることにより、実装後のＰＴＣサーミスタにおいて、実装時の抵抗値の増大を抑制することができ、実装前後での抵抗値の変化率のばらつきを抑制することができたといえる。

【産業上の利用可能性】

【0066】

本発明に係るチップ型セラミック半導体電子部品は、実装時の抵抗値の増大が抑制され且つ実装前後での抵抗値の変化率のばらつきが低減されており、高信頼性および高性能が求められる電子機器に適用することができる。

【符号の説明】

【0067】

１ チップ型セラミック半導体電子部品
２ セラミック素体
２１ セラミック素体の端面
２２ セラミック素体の側面
３ 第１の外部電極
３１ 第１の外部電極の第１層
３２ 第１の外部電極の第２層
３３ 第１の外部電極の第３層
４ 第２の外部電極
５１ 第１のめっき層
５２ 第２のめっき層
６ 内部電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】