特許 6400535 セル情報を不揮発性メモリアレイに保存する不揮発性メモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6400535

(24)【登録日】2018年9月14日

(45)【発行日】2018年10月3日

(54)【発明の名称】セル情報を不揮発性メモリアレイに保存する不揮発性メモリ

(51)【国際特許分類】

   G11C 29/00 20060101AFI20180920BHJP

   G11C 29/12 20060101ALI20180920BHJP

   G11C 11/15 20060101ALI20180920BHJP

   H01L 21/8246 20060101ALI20180920BHJP

   H01L 27/105 20060101ALI20180920BHJP

   H01L 29/82 20060101ALI20180920BHJP

   H01L 43/08 20060101ALI20180920BHJP

【ＦＩ】

   G11C29/00 603X

   G11C29/00 675B

   G11C11/15 190

   G11C11/15 195

   H01L27/10 447

   H01L29/82 Z

   H01L43/08 A

   H01L43/08 Z

【請求項の数】9

【外国語出願】

【全頁数】17

(21)【出願番号】特願2015-150997(P2015-150997)

(22)【出願日】2012年7月25日

(65)【公開番号】特開2015-228274(P2015-228274A)

(43)【公開日】2015年12月17日

【審査請求日】2015年8月3日

【審判番号】不服2016-18981(P2016-18981/J1)

【審判請求日】2016年12月19日

(31)【優先権主張番号】13/189,784

(32)【優先日】2011年7月25日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】507364838

【氏名又は名称】クアルコム，インコーポレイテッド

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100163522

【弁理士】

【氏名又は名称】黒田 晋平

(72)【発明者】

【氏名】ジュン・ピル・キム

(72)【発明者】

【氏名】テヒュン・キム

(72)【発明者】

【氏名】ハリ・エム・ラオ

【合議体】

【審判長】 深沢 正志

【審判官】 飯田 清司

【審判官】 小田 浩

(56)【参考文献】

【文献】 特開２０１０−１７１２１０（ＪＰ，Ａ）

【文献】 特開２００９−３２３１３（ＪＰ，Ａ）

【文献】 特開２００５−５１８６２８（ＪＰ，Ａ）

【文献】 特開２００３−２０８７９６（ＪＰ，Ａ）

【文献】 特開平７−２９６５９５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

G11C 11/15

G11C 29/00

(57)【特許請求の範囲】

【請求項1】

磁気抵抗ランダムアクセスメモリ(MRAM)回路であって、
第1の部分と第2の部分と第3の部分とを含むMRAMセルのアレイであって、前記第1の部分は、セルアドレス情報とチップおよび/またはテストビット情報とを記憶するように構成され、前記第2の部分は、データを記憶するための正常部分に対応する前記第3の部分をバックアップする冗長セル部分として構成され、前記セルアドレス情報は、前記第3の部分の故障したセルのアドレスと前記故障したセルのデータが格納された前記冗長セル部分内の修復セルアドレスとを含む、MRAMアレイと、
前記MRAMアレイに結合され、前記セルアドレス情報を前記MRAMアレイに記憶するように構成されたメモリアクセス回路と
を含み、
前記メモリアクセス回路が、
前記MRAMアレイの前記第1の部分に結合されたラッチ回路と、
アドレス入力ポートを有し、前記ラッチ回路に結合された比較回路と、
行アドレスデコーダと、
命令を修復アドレス書込みサイクルまたは修復アドレス転送サイクル中に、前記行アドレスデコーダに与えるように構成されたテストモードブロックと
を含み、
前記行アドレスデコーダが、前記比較回路および前記第1の部分に結合され、前記第1の部分内の前記故障したセルのアドレスにアクセスするように構成されたワード線修復回路を含み、
前記ワード線修復回路が、前記修復アドレス書込みサイクル中に、前記セルアドレス情報と前記チップおよび/またはテストビット情報とを記憶するように構成された前記第1の部分のセルを有効化するとともに、前記修復アドレス転送サイクル中に、前記テストモードブロックからの前記命令に基づいて、前記故障したセルのアドレスを前記ラッチ回路に転送し、
前記比較回路は、前記ラッチ回路内の前記故障したセルのアドレスと前記アドレス入力ポートから受信したアドレスを比較し、前記ラッチ回路内の前記故障したセルのアドレスと前記アドレス入力ポートから受信したアドレスが一致する場合、前記修復セルアドレスを前記行アドレスデコーダに送り、前記ラッチ回路内の前記故障したセルのアドレスと前記アドレス入力ポートから受信したアドレスが一致しない場合、前記アドレス入力ポートから受信したアドレスを前記行アドレスデコーダに送る、MRAM回路。

【請求項2】

前記メモリアクセス回路が、前記第2の部分に結合された行アドレスデコーダをさらに含む、請求項1に記載のMRAM回路。

【請求項3】

前記MRAM回路の少なくとも一部が半導体ダイに組み込まれる、請求項1に記載のMRAM回路。

【請求項4】

前記MRAM回路が、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、定位置データユニット、およびコンピュータからなる群から選択されるデバイスに組み込まれる、請求項1に記載のMRAM回路。

【請求項5】

データを、磁気抵抗ランダムアクセスメモリ(MRAM)から取り出す方法であって、
前記MRAMがMRAMアレイとメモリアクセス回路とを具備し、前記MRAMアレイが第1の部分と第2の部分と第3の部分とを含み、前記第1の部分は、セルアドレス情報とチップおよび/またはテストビット情報とを記憶するように構成され、前記第2の部分は、データを記憶するための正常部分に対応する前記第3の部分をバックアップする冗長セル部分として構成され、前記セルアドレス情報は、前記第3の部分の故障したセルのアドレスと前記故障したセルのデータが格納された前記冗長セル部分内の修復セルアドレスとを含み、前記メモリアクセス回路が前記MRAMアレイに結合され、前記セルアドレス情報を前記MRAMアレイに記憶するように構成され、前記MRAMアレイの前記第1の部分に結合されたラッチ回路と、アドレス入力ポートを有し、前記ラッチ回路に結合された比較回路と、行アドレスデコーダと、テストモードブロックとを含み、前記行アドレスデコーダが、前記比較回路および前記第1の部分に結合され、前記第1の部分内の前記故障したセルのアドレスにアクセスするように構成されたワード線修復回路を含み、
前記方法は、
テストモードブロックによって、修復アドレス書込みサイクルまたは修復アドレス転送サイクル中に、命令を前記行アドレスデコーダに与えるステップと、
前記ワード線修復回路によって、前記修復アドレス書込みサイクル中に、前記セルアドレス情報と前記チップおよび/またはテストビット情報とを記憶するように構成された前記第1の部分のセルを有効化し、前記修復アドレス転送サイクル中に、前記テストモードブロックからの前記命令に基づいて、故障セルアドレスを前記第1の部分から取り出し、該故障セルアドレスを前記ラッチ回路に転送するステップであって、前記故障セルアドレスが、前記正常部分内の故障セルを特定する、ステップと、
前記比較回路によって、読取りアドレスを受信するステップと、
前記比較回路によって、前記読取りアドレスが前記ラッチ回路内の前記故障セルアドレスに一致するかどうかを判定するステップと、
前記読取りアドレスが前記故障セルアドレスに一致しない場合、前記比較回路が前記読取りアドレスを前記行アドレスデコーダに送ることによって前記MRAMアレイ内の前記読取りアドレスにあるデータを読み取るステップと、
前記読取りアドレスが前記故障セルアドレスに一致する場合、前記比較回路が前記修復セルアドレスを前記行アドレスデコーダに送ることによって、前記MRAMアレイの前記冗長セル部分内の前記修復セルアドレスにあるデータを読み取るステップと
を含む方法。

【請求項6】

データを磁気抵抗ランダムアクセスメモリ(MRAM)から取り出すように構成されたMRAM回路であって、
MRAMアレイとメモリアクセス回路とを具備し、
前記MRAMアレイが第1の部分と第2の部分と第3の部分とを含み、前記第1の部分は、セルアドレス情報とチップおよび/またはテストビット情報とを記憶するように構成され、前記第2の部分は、データを記憶するための正常部分に対応する前記第3の部分をバックアップする冗長セル部分として構成され、前記セルアドレス情報は、前記第3の部分の故障したセルのアドレスと前記故障したセルのデータが格納された前記冗長セル部分内の修復セルアドレスとを含み、
前記メモリアクセス回路が前記MRAMアレイに結合され、前記セルアドレス情報を前記MRAMアレイに記憶するように構成され、
前記MRAM回路は、
命令を修復アドレス書込みサイクルまたは修復アドレス転送サイクル中に、行アドレスデコーダに与えるための手段と、
前記修復アドレス書込みサイクル中に、前記セルアドレス情報と前記チップおよび/またはテストビット情報とを記憶するように構成された前記第1の部分のセルを有効化するとともに、前記修復アドレス転送サイクル中に、前記命令に基づいて故障セルアドレスを前記第1の部分から取り出すための手段であって、前記故障セルアドレスが、前記正常部分内の故障セルを特定し、前記取り出すための手段が、ラッチ回路に前記故障セルアドレスを転送するための手段を含み、前記取り出すための手段が行アドレスレコーダに含まれる、手段と、
読取りアドレスを受信するための手段と、
前記読取りアドレスが前記ラッチ回路内の前記故障セルアドレスに一致するかどうかを判定するための手段と、
前記読取りアドレスが前記故障セルアドレスに一致しない場合、前記判定するための手段によって前記行アドレスデコーダに送られた前記読取りアドレスに基づいて前記MRAMアレイ内の前記読取りアドレスにあるデータを読み取るための手段と、
前記読取りアドレスが前記故障セルアドレスに一致する場合、前記判定するための手段によって前記行アドレスデコーダに送られた前記修復セルアドレスに基づいて前記MRAMアレイの前記冗長セル部分内の修復セルの前記修復セルアドレスにあるデータを読み取るための手段と
を含むMRAM回路。

【請求項7】

前記修復セルアドレスを前記MRAMに記憶するための手段をさらに含む、請求項6に記載のMRAM回路。

【請求項8】

前記MRAM回路の少なくとも一部が半導体ダイに組み込まれる、請求項6に記載のMRAM回路。

【請求項9】

前記MRAM回路が、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、定位置データユニット、およびコンピュータからなる群から選択されるデバイスに組み込まれる、請求項6に記載のMRAM回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、一般に、電子回路に関し、より詳細には、限定はしないが、不揮発性メモリにアクセスするための装置および方法に関する。

【背景技術】

【0002】

ランダムアクセスメモリ(RAM)は、モデムデジタルアーキテクチャのユビキタスコンポーネントである。RAMは、スタンドアロンデバイスであり得るか、またはマイクロプロセッサ、マイクロコントローラ、特定用途向け集積回路(ASIC)、システムオンチップ(SoC)、および他の同様のデバイスなど、RAMを使用するデバイスに組み込まれ得る。RAMは揮発性または不揮発性であり得る。揮発性RAMは、電力が除去されたときはいつでも、その記憶された情報を失う。不揮発性RAMは、電力が除去されたときでも、そのメモリコンテンツを維持することができる。不揮発性RAMは、電力を印加させることなしに、そのコンテンツを保持する能力などの利点を有するが、従来の不揮発性RAMは、揮発性RAMよりも読取り/書込み時間が遅い。

【0003】

磁気抵抗ランダムアクセスメモリ(MRAM)は、揮発性メモリに匹敵する応答(読取り/書込み)時間を有する不揮発性メモリ技術である。データを電荷または電流として記憶する従来のRAM技術とは対照的に、MRAMは磁性素子を使用する。図1Aおよび図1Bに示すように、磁気トンネル接合(MTJ)記憶素子100は、2つの磁性層110および130から形成され得、これらの層の各々は、絶縁(トンネルバリア)層120によって分離された磁場を有する可能性がある。2つの層の一方(たとえば、固定層110)は、特定の極性に固定される。他方の層(たとえば、フリー層130)の極性132は、外部から印加された場の極性に一致するように自由に変化する。フリー層130の極性132の変化は、MTJ記憶素子100の抵抗を変化させる。たとえば、図1Aに示すように、極性が揃うとき、低抵抗状態が存在する。図1Bに示すように、極性が揃わないとき、高抵抗状態が存在する。MTJ100の図は簡略化され、図示された各層は、1つまたは複数の材料層を含むことができる。

【0004】

図2Aを参照すると、読取り動作中の、従来のMRAMのメモリセル200が示される。セル200は、トランジスタ210、ビット線220、デジット線230、およびワード線240を含む。セル200は、MTJ100の電気抵抗を測定することによって読み取られる。たとえば、特定のMTJ100は、ビット線220からMTJ100を通る電流を切り替えることができる、関連するトランジスタ210を作動させることによって選択され得る。トンネル磁気抵抗効果のために、MTJ100の電気抵抗は、上記で説明したように、2つの磁性層(たとえば、110、130)の極性の方向に基づいて変化する。任意の特定のMTJ100内の抵抗は、フリー層の極性によって決定される電流強度から決定され得る。固定層110およびフリー層130が同じ極性を有する場合、抵抗は低く、論理「0」が読み取られる。固定層110およびフリー層130が反対極性を有する場合、抵抗は高く、論理「1」が読み取られる。

【0005】

図2Bを参照すると、磁気動作である書込み動作中の、従来のMRAMのメモリセル200が示される。トランジスタ210は、書込み動作中はオフである。電流は、ビット線220およびデジット線230を伝搬して磁場250および260を確立し、磁場250および260は、MTJ100のフリー層の極性に影響を及ぼし、したがってセル200の論理状態に影響を及ぼす。したがって、データは、MTJ100に書き込まれ、記憶され得る。

【0006】

MRAMは、高速、高密度(すなわち、小さいビットセルサイズ)、低電力消費、および長期間にわたる非劣化など、MRAMを汎用メモリの候補にする、いくつかの望ましい特性を有する。

【0007】

MRAMの変形形態は、スピン注入トルク磁気抵抗ランダムアクセスメモリ(STT-MRAM)である。STT-MRAMは、電子が薄膜(スピンフィルタ)を通過するとき、スピン偏極される電子を使用する。STT-MRAMは、スピン注入トルクRAM(STT-RAM)、スピントルク注入磁化スイッチングRAM(Spin-RAM)、およびスピンモーメント注入(SMT-RAM)としても知られている。書込み動作中、スピン偏極された電子は、フリー層にトルクを作用させ、フリー層の極性を切り替える。読取り動作中、電流は、上記の説明で述べたように、MTJ記憶素子の抵抗/論理状態を検出する。図3Aに示すように、STT-MRAMビットセル300は、MTJ305、トランジスタ310、ビット線320、およびワード線330を含む。トランジスタ310は、読取り動作と書込み動作の両方のために切り替えられて、電流がMTJ305を流れるのを可能にし、その結果、論理状態が読み取られるか、または書き込まれ得る。

【0008】

図3Bを参照すると、読取り/書込み動作をさらに説明するために、STT-MRAMセル301のより詳細な図が示される。MTJ305、トランジスタ310、ビット線320、およびワード線330などの前に説明した素子に加えて、ソース線340、感度増幅器350、読取り/書込み回路360、およびビット線基準値370が示される。上記で説明したように、STT-MRAMの書込み動作は、電気的である。読取り/書込み回路360は、書込み電圧をビット線320とソース線340との間に生成する。ビット線320とソース線340との間の電圧の極性に応じて、MTJ305のフリー層の極性は変化し得、対応して、論理状態は、セル301に書き込まれ得る。同様に、読取り動作中、読取り電流が生成され、読取り電流は、MTJ305を通ってビット線320とソース線340との間を流れる。電流がトランジスタ310を介して流れることが許容されるとき、MTJ305の抵抗(論理状態)は、ビット線320とソース線340との間の電圧差に基づいて決定され、この電圧差は、基準値370と比較され、次いで、感度増幅器350によって増幅される。さらなる詳細は、たとえば、その全体が参照により本明細書に組み込まれる、米国特許第7,764,537号に与えられている。

【0009】

したがって、不揮発性MRAMメモリは、メモリセル200のアレイとして製造され得る。トランジスタ210のゲートは、ワード線(WL)に結合される。書込み動作中、供給電圧が、ビット線220またはデジット線230に印加される。読取り動作中、読取り電圧がビット線220に印加され、デジット線230は、グランドに設定される。WLは、読取り動作と書込み動作のどちらの間にも、供給電圧に結合される。

【0010】

上述の特性にもかかわらず、メモリセル200は、完全なデバイスではない。時として、製造または使用のいずれかの間、MRAMメモリ内のメモリセル200が故障することがあり、それによって、故障メモリセル200を有する不揮発性MRAMメモリアドレスは役に立たなくなる。従来のMRAM回路では、プログラマブル読取り専用メモリ(PROM)は故障アドレスをアンチヒューズアレイに記憶して、故障メモリセル200がデータを記憶するのを防止する。
故障メモリセルのアドレスを記憶するデバイスのサイズを小さくする装置および方法に対する長年にわたる業界のニーズがある。故障アドレス記憶デバイスのサイズを小さくすることは、MRAMが組み込まれるデバイスの性能を改善し、そのデバイスのサイズを小さくする。記憶された修復セルアドレスの数を増大させるとともに、故障メモリセルのアドレスを記憶するデバイスにアクセスするために使用される配線の数を低減する装置および方法に対する長年にわたる業界のニーズもある。

【先行技術文献】

【特許文献】

【0011】

【特許文献1】米国特許第7,764,537号

【発明の概要】

【課題を解決するための手段】

【0012】

本発明の例示的な実施形態は、不揮発性メモリにアクセスするためのシステムおよび方法を対象とする。

【0013】

一例では、磁気抵抗ランダムアクセスメモリ(MRAM)回路は、MRAMセルのアレイを有する。メモリアクセス回路はこのアレイに結合され、セルアドレス情報をMRAMセルのアレイに記憶するように構成される。このアレイは3つの部分を有する。第1の部分は、セルアドレスを記憶するように構成される。第2の部分は、データ記憶に使用される第3の部分をバックアップするように構成される。たとえば、第3の部分内のセルが故障した場合、第2の部分は第3の部分をバックアップする。ラッチ回路はアレイの第1の部分に結合され、アドレス入力ポートを有する比較回路はラッチ回路に結合される。比較回路は、アドレス入力ポートから受信したアドレスを修復セルアドレスで置換するように構成される。

【0014】

メモリアクセス回路は、比較回路および第2の部分に結合され、第2の部分内の修復セルアドレスにアクセスするように構成された行アドレスデコーダを有し得る。一例では、MRAM回路の少なくとも一部が半導体ダイに組み込まれる。MRAM回路は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、定位置データユニット、またはコンピュータなどのデバイスにも組み込まれ得る。

【0015】

さらなる一例では、MRAM内の故障セルを低減する方法が提供される。この方法は、故障セルのアドレスを判定するステップと、故障セルアドレスおよび対応する修復セルアドレスをMRAMに書き込むステップとを含む。故障セルアドレスに宛てたデータが受信され、そのデータが修復セルアドレスでMRAMに書き込まれる。この方法のステップを実行するための手段も提供される。

【0016】

別の例では、データをMRAMから取り出す方法が提供される。この方法は、故障セルアドレスをMRAMから取り出すステップと、読取りアドレスを受信するステップと、読取りアドレスが故障セルアドレスに一致するかどうかを判定するステップとを含む。読取りアドレスが故障セルアドレスに一致しない場合、MRAM内の読取りアドレスにあるデータが読み取られる。読取りアドレスが故障セルアドレスに一致する場合、MRAM内の修復セルアドレスにあるデータが読み取られる。この方法は、故障セルアドレスをMRAMからラッチ回路に転送するステップ、ならびに修復セルアドレスを比較回路から行アドレスデコーダに転送するステップを含み得る。

【0017】

上記は、以下の詳細な説明をよりよく理解できるように、本教示の特徴および技術的利点を広く概説したものである。特許請求の範囲の主題を形成する、さらなる特徴および利点が本明細書で説明される。本教示の同じ目的を実施するために他の構造を修正または設計する際の基礎として、開示される概念および特定の実施形態が容易に利用され得る。そのような等価な構成は、添付の特許請求の範囲に記載した本教示の技術から逸脱しない。本教示の構成と動作方法の両方に関して本教示の特徴と考えられる新規の特徴は、さらなる目的および利点とともに、添付の図に関連して検討されれば、以下の説明からよりよく理解される。図の各々は例示および説明のみのために与えられ、本教示の限定事項を規定しない。

【0018】

添付の図面は、本教示の例を説明するために提示され、限定するものとして提供されない。

【図面の簡単な説明】

【0019】

【図1A】磁気トンネル接合(MTJ)記憶素子を示す図である。

【図1B】磁気トンネル接合(MTJ)記憶素子を示す図である。

【図2A】読取り動作中の磁気抵抗ランダムアクセスメモリ(MRAM)セルを示す図である。

【図2B】書込み動作中の磁気抵抗ランダムアクセスメモリ(MRAM)セルを示す図である。

【図3A】スピン注入トルク磁気抵抗ランダムアクセスメモリ(STT-MRAM)セルを示す図である。

【図3B】スピン注入トルク磁気抵抗ランダムアクセスメモリ(STT-MRAM)セルを示す図である。

【図4】例示的な通信システムを示す図である。

【図5】例示的な修復アドレス書込みサイクル中の例示的なMRAM回路を示す図である。

【図6】例示的な修復アドレス転送サイクル中の例示的なMRAM回路を示す図である。

【図7】書込みサイクルおよび読取りサイクル中の例示的なMRAM回路を示す図である。

【図8】故障アドレス情報および/またはチップ/テストビット情報をセルに記憶する例示的な方法のフローチャートである。

【図9】データをMRAMから取り出す例示的な方法のフローチャートである。

【発明を実施するための形態】

【0020】

慣例に従って、いくつかの図面は明確にするために簡略化されている。したがって、図面は、所与の装置(たとえば、デバイス)または方法のすべての構成要素を示すとは限らない。最後に、同様の参照番号は、本明細書および図を通して同様の特徴を示すために使用される。

【0021】

本発明の特定の実施形態を対象とする以下の説明および関連する図面で、本発明の態様を開示する。本発明の範囲から逸脱することなく、代替的な実施形態を考案することができる。さらに、本発明の関連する詳細を不明瞭にしないように、本発明のよく知られている要素は詳細に記載されないか、または省略される。

【0022】

「例示的」という語は、本明細書では「例、実例、または例示として働く」ことを意味するように使用される。「例示的」として本明細書で説明するいかなる実施形態も、必ずしも他の実施形態よりも好ましいまたは有利であると解釈されるべきではない。同様に、「本発明の実施形態」という用語は、本発明のすべての実施形態が、論じられた特徴、利点または動作モードを含むことを必要としない。

【0023】

「接続される」、「結合される」という用語、またはそれらのいかなる変形も、2つ以上の要素の間での直接的または間接的な任意の接続または結合を意味し、互いに「接続」または「結合」される2つの要素間に1つまたは複数の仲介する要素の存在を含む可能性があることに留意されたい。要素間の結合または接続は、物理的、論理的、またはそれらの組合せとなる可能性がある。本明細書で用いられる場合、2つの要素は、いくつかの非限定的かつ非網羅的な例として、1つまたは複数の電線、ケーブル、および/またはプリントされた電気接続部の使用によって、ならびに、無線周波数領域、マイクロ波領域、および光(可視と不可視の両方の)領域の波長を有する電磁エネルギーなどの電磁エネルギーの使用によって互いに「接続」または「結合」されるものと考えられ得る。

【0024】

「信号」という用語は、データ信号、オーディオ信号、ビデオ信号、マルチメディア信号などの任意の信号を含む可能性があることを理解されたい。

【0025】

多種多様な技術および技法のうちのいずれかを使用して情報および信号を表すことができる。たとえば、本明細書全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表され得る。

【0026】

本明細書で「第1の」、「第2の」などの呼称を使用した要素へのいかなる参照も、それらの要素の量または順序を概括的に限定するものではないことを理解されたい。むしろ、これらの呼称は、2つ以上の要素間、または要素の例の間を区別する、都合のよい方法として本明細書で使用され得る。したがって、第1の要素および第2の要素への参照は、2つの要素のみがそこで用いられ得ること、または何らかの形で第1の要素が第2の要素に先行しなければならないことを意味しない。また、別段に記載されていない限り、1組の要素は、1つまたは複数の要素を含む可能性がある。加えて、説明または特許請求の範囲で使用される「A、B、またはCのうちの少なくとも1つ」という形態の用語は、「AまたはBまたはC、あるいはこれらの要素の任意の組合せ」を意味する。

【0027】

本明細書で使用される用語は、特定の実施形態の説明のみを目的とするものであり、本発明の実施形態を限定するものではない。本明細書で使用される場合、単数形「a」、「an」および「the」は、文脈が別段に明確に示さない限り、複数形も含むものとする。「comprises(備える)」、「comprising(備える)」、「includes(含む)」および/または「including(含む)」という用語は、本明細書で使用される場合、記述する特徴、整数、ステップ、動作、要素および/または構成要素の存在を明示するものであって、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素および/またはそのグループの存在または追加を排除するものではないことがさらに理解されよう。

【0028】

「接続される」、「結合される」という用語、またはそれらのいかなる変形も、2つ以上の要素の間での直接的または間接的な任意の接続または結合を意味し、互いに「接続」または「結合」される2つの要素間に1つまたは複数の仲介する要素の存在を含む可能性があることに留意されたい。要素間の結合または接続は、物理的、論理的、またはそれらの組合せとなる可能性がある。本明細書で用いられる場合、2つの要素は、いくつかの非限定的かつ非網羅的な例として、1つまたは複数の電線、ケーブル、および/またはプリントされた電気接続部の使用によって、ならびに、無線周波数領域、マイクロ波領域、および光(可視と不可視の両方の)領域の波長を有する電磁エネルギーなどの電磁エネルギーの使用によって互いに「接続」または「結合」されるものと考えられ得る。

【0029】

さらに、多くの実施形態が、たとえば、コンピューティングデバイスの要素によって実行されるべき一連のアクションに関して説明される。本明細書で説明する様々なアクションは、特定の回路(たとえば、特定用途向け集積回路(ASIC))によって、1つまたは複数のプロセッサによって実行されるプログラム命令によって、あるいは両方の組合せによって実行され得ることを認識されよう。さらに、本明細書で説明するこれらの一連のアクションは、実行時に、関連するプロセッサに本明細書で説明する機能を実行させるコンピュータ命令の対応するセットを記憶した、任意の形式のコンピュータ可読記憶媒体内で全体として具現化されるものと見なすことができる。したがって、本発明の様々な態様は、請求する主題の範囲内にすべて入ることが企図されているいくつかの異なる形式で具現化され得る。さらに、本明細書で説明する実施形態ごとに、任意のそのような実施形態の対応する形式について、本明細書では、たとえば、記載のアクションを実行する「ように構成された論理」として説明することがある。

【0030】

序論
不揮発性メモリにアクセスするためのシステムおよび方法が提供される。一例では、磁気抵抗ランダムアクセスメモリ(MRAM)におけるセル故障の影響は、読取り動作および書込み動作を故障セルから修復セルに再アドレス指定することによって低減される。故障セルおよびそれぞれの修復セルに関する情報はMRAMに記憶され、読取りコマンドおよび書込みコマンドを再アドレス指定するために使用される。

【0031】

図の説明
図4は、本開示の実施形態が有利に用いられ得る例示的な通信システム400を示す。説明のために、図4は、3つの遠隔ユニット420、430、および450ならびに2つの基地局440を示す。従来のワイヤレス通信システムは、これより多くの遠隔ユニットおよび基地局を有することができることが認識されよう。遠隔ユニット420、430、および450は、本明細書でさらに論じるように、本開示の実施形態425A〜425Cの少なくとも一部を含む。図4は、基地局440から遠隔ユニット420、430、および450への順方向リンク信号480、ならびに遠隔ユニット420、430、および450から基地局440への逆方向リンク信号490を示す。

【0032】

図4では、ワイヤレスローカルループシステムにおいて、遠隔ユニット420は携帯電話として示され、遠隔ユニット430はポータブルコンピュータとして示され、遠隔ユニット450は定位置遠隔ユニットとして示されている。たとえば、遠隔ユニットは、携帯電話、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末などのポータブルデータユニット、GPS対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メータ読取り機器などの定位置データユニット、受信機、またはデータもしくはコンピュータ命令を記憶するもしくは取り出す任意の他のデバイス、またはそれらの任意の組合せとすることができる。図4は、本開示の教示による遠隔ユニットを示すが、本開示は、これらの例示的な示されたユニットに限定されない。本開示の実施形態は、試験および特性評価のための、メモリおよびオンチップ回路を含む能動的な集積回路を含む、任意のデバイスにおいて適切に用いられ得る。

【0033】

図5は、例示的な修復アドレス書込みサイクル中の例示的なMRAM回路500を示す。MRAM回路500はMRAM505を有する。MRAM505は、図1A〜図1B、図2A〜図2B、および図3A〜図3Bで説明したメモリセルなどの、MRAMメモリセルのアレイ510を含む。たとえば、MRAM505を第1のローカルデータ経路(LDP)515Aおよび第2のローカルデータ経路515Bに分割することができる。各LDP515A〜515Bは、ユーザデータの不揮発性記憶を提供するセルアレイ520である第1の部分を有する。MRAM505は、故障セルアドレスを記憶するためのセル525の別の部分も有する。プログラマブル読取り専用メモリ(PROM)アンチヒューズまたはヒューズアレイの代わりに、MRAM505に故障セルアドレスを記憶することは、集積回路の貴重なスペースを節約する。修復セルは、MRAM505の冗長セルセクション530にある。一例では、MRAM回路500の少なくとも一部が半導体ダイに組み込まれる。

【0034】

MRAM505をインターフェースするために、MRAM505は、行アドレスデコーダ(XDEC)535、テストモード(TM)ブロック540などのメモリアクセス回路に結合される。行アドレスデコーダ(XDEC)535は、アドレスによって特定された行からのデータ転送を可能にする。XDEC535は、修復セルアドレスによって特定された行における冗長セルを有効にする冗長ワード線ラッチ(WL_RED)回路545を含む。XDEC535は、故障セルアドレスおよびテストビット情報を記憶するセルを有効にするワード線修復(WL_REP)回路550を含む。修復アドレス書込みサイクルおよび修復アドレス転送サイクル中、テストモード(TM)ブロック540は命令をXDEC535に与えるが、これについては本明細書でさらに詳細に説明する。

【0035】

修復アドレス書込みサイクル中、故障セルのアドレスが判定される。たとえば、MRAM505内の故障セルは、一般的なメモリテストフローによってキャプチャされる。故障セルが特定された後、WL_REP550はセル525の行を有効にし、故障セルのアドレスはデータイン(DIN)入力部555を介して有効化されたセル525に書き込まれる。加えて、故障セルのアドレスとともに、チップおよび/またはテストビット情報をセル525に記憶することもできる。

【0036】

図6は、例示的な修復アドレス転送サイクル中のMRAM回路500を示す。修復アドレス転送サイクルは、たとえば、MRAM回路500が組み込まれたデバイスの起動中に生じる。TMブロック540からの命令に基づいて、WL_REP550はセル525の行を有効にして、故障セルアドレスをMRAM505から取り出す。故障セルアドレスは、将来使用するために、セル525からラッチ回路600に転送される。ラッチ回路600は、フリップフロップ回路605A〜605Nのグループとすることができる。故障セルアドレスのコピーは、セル525に残る。

【0037】

図7は、通常の書込みサイクルおよび読取りサイクル中のMRAM回路500を示す。書込みサイクル中、書込みアドレスを有する、MRAM505に書き込まれる入力データは、アドレス入力ポート700を介して受信される。コンパレータ回路705は、書込みアドレスをラッチ回路600内の少なくとも1つの故障セルアドレスと比較して、書込みアドレスが故障セルのアドレスであるかどうかを判定する。書込みアドレスが故障セルのアドレスである場合、受信したデータは、書込みアドレスにおけるセルの代わりに、冗長セル530に書き込まれる。書込みアドレスが故障セルのアドレスでない場合、入力データは、代わりに、書込みアドレスでMRAM505に書き込まれる。

【0038】

読取りサイクル中、読取りアドレスを有するデータを読み取る旨の要求が、アドレス入力ポート700を介して受信される。読取りアドレスは、読取りアドレスがいずれかの故障セルアドレスに一致するかどうかを判定するために、ラッチ回路600内の少なくとも1つの故障セルアドレスと比較される。読取りアドレスが故障セルアドレスに一致する場合、MRAM505内に記憶されたデータが冗長セルから読み取られる。読取りアドレスがいずれの故障セルアドレスとも一致しない場合、要求されたデータが読取りアドレスでMRAM505から読み取られる。読み取られるデータは、比較結果に応じて、読取りアドレスまたは修復セルアドレスのいずれかをXDEC535に送ることによって取り出される。

【0039】

図8および図9は、故障セルを有するMRAMにアクセスするための方法について説明するものである。開示される方法は、記載の方法を達成するための1つまたは複数のステップまたはアクションを含む。方法ステップおよび/またはアクションは、特許請求の範囲から逸脱することなく、互いに交換され得る。言い換えれば、ステップまたはアクションの特定の順序が指定されていない限り、特定のステップおよび/またはアクションの順序および/または使用は、特許請求の範囲から逸脱することなく修正され得る。

【0040】

図8は、故障セルアドレス情報および/またはチップ/テストビット情報をセル525に記憶する方法800のフローチャートである。この方法は、たとえば、MRAM回路500によって実行され得る。

【0041】

ステップ802で、故障セルのアドレスが判定される。

【0042】

ステップ804で、故障セルアドレスがMRAMに書き込まれる。

【0043】

図9は、修復アドレス転送サイクルおよび読取りサイクルを使用してデータをMRAMから取り出す方法900のフローチャートである。この方法は、たとえば、MRAM回路500によって実行され得る。

【0044】

ステップ902で、故障セルアドレスがMRAMから取り出される。取り出すステップは、故障セルアドレスをMRAMからラッチ回路に転送するステップを含むことができる。

【0045】

ステップ904で、読取りアドレスが受信される。

【0046】

ステップ906で、読取りアドレスが故障セルアドレスに一致するかどうかが判定される。

【0047】

ステップ908で、読取りアドレスが故障セルアドレスに一致しない場合、MRAM内の読取りアドレスにあるデータが読み取られる。

【0048】

ステップ910で、読取りアドレスが故障セルアドレスに一致する場合、MRAM内の修復セルアドレスにあるデータが読み取られる。データ読取りステップは、修復セルアドレスを比較回路から行アドレスデコーダに転送するステップを含むことができる。

【0049】

結論
当業者は、多種多様な技術および技法のうちのいずれかを使用して情報および信号を表すことができることを諒解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表され得る。

【0050】

さらに、当業者は、本明細書で開示した実施形態に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを諒解されよう。ハードウェアおよびソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、それらの機能に関して概括的に上記で説明してきた。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本教示の範囲からの逸脱を生じるものと解釈すべきではない。

【0051】

いくつかの態様では、本明細書の教示は、利用可能なシステム資源を共有することによって(たとえば、帯域幅、送信電力、コーディング、インターリービングなどのうちの1つまたは複数を指定することによって)複数のユーザとの通信をサポートすることができる多元接続システムに用いられ得る。たとえば、本明細書の教示は、以下の技術、すなわち、符号分割多元接続(CDMA)システム、多重キャリアCDMA(MCCDMA)、広帯域CDMA(WCDMA(登録商標))、高速パケットアクセス(HSPA、HSPA+)システム、時分割多元接続(TDMA)システム、周波数分割多元接続(FDMA)システム、シングルキャリアFDMA(SC-FDMA)システム、直交周波数分割多元接続(OFDMA)システム、または他の多元接続技法のいずれか1つまたは組合せに適用され得る。本明細書の教示を用いるワイヤレス通信システムは、IS-95、cdma2000、IS-856、WCDMA(登録商標)、TDSCDMA、および他の規格など、1つまたは複数の規格を実装するように設計され得る。CDMAネットワークは、ユニバーサル地上無線アクセス(UTRA)、cdma2000、または何らかの他の技術などの無線技術を実装することができる。UTRAは、WCDMA(登録商標)および低チップレート(LCR)を含む。cdma2000技術は、IS-2000、IS-95およびIS-856規格をカバーする。TDMAネットワークは、Global System for Mobile Communications(GSM(登録商標))などの無線技術を実装することができる。OFDMAネットワークは、Evolved UTRA(E-UTRA)、IEEE802.11、IEEE802.16、IEEE802.20、Flash-OFDM(登録商標)などの無線技術を実装することができる。UTRA、E-UTRA、およびGSM(登録商標)は、ユニバーサルモバイル電気通信システム(UMTS)の一部である。本明細書の教示は、3GPPロングタームエボリューション(LTE)システム、ウルトラモバイルブロードバンド(UMB)システム、および他のタイプのシステムに実装され得る。LTEは、E-UTRAを使用するUMTSのリリースである。UTRA、E-UTRA、GSM(登録商標)、UMTS、およ
びLTEは、「第3世代パートナーシッププロジェクト」(3GPP)という名称の組織のドキュメントに記載されており、cdma2000は、「第3世代パートナーシッププロジェクト2」(3GPP2)という名称の組織のドキュメントに記載されている。本開示のいくつかの態様は、3GPP用語を使用して説明することができるが、本明細書の教示は、3GPP(たとえば、Re199、Re15、Re16、Re17)技術、ならびに3GPP2(たとえば、1xRTT、1xEV-DO、RelO、RevA、RevB)技術および他の技術に適用され得ることを理解されたい。これらの技術は、ロングタームエボリューション(LTE)を含む、新生および将来のネットワークおよびインターフェースに使用され得る。

【0052】

本明細書で開示した実施形態と関連して説明した方法、シーケンス、および/またはアルゴリズムは、ハードウェアで、プロセッサによって実行されるソフトウェアモジュールで、またはその2つの組合せで直接具現化され得る。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野で知られている任意の他の形態の記憶媒体に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。

【0053】

したがって、本発明の実施形態は、本明細書で説明する方法を具現化するコンピュータ可読媒体を含み得る。したがって、本発明は図示の例に限定されず、本明細書で説明する機能を実行するためのいかなる手段も、本発明の実施形態に含まれる。

【0054】

開示されるデバイスおよび方法は、コンピュータ可読記憶媒体に記憶されるGDSIIおよびGERBERコンピュータファイルとなるように、設計および構成され得る。次いで、これらのファイルは、リソグラフィデバイスにより、これらのファイルに基づいてデバイスを製造する製造担当者に与えられる。得られる製品は半導体ウェハであり、このウェハは次いで、半導体ダイに切断され、半導体チップにパッケージングされる。次いで、このチップが、本明細書で説明するデバイスで用いられる。

【0055】

記述されるか、または図示されたものは、それが特許請求の範囲に記載されているかどうかにかかわらず、任意の構成要素、ステップ、特徴、物体、利益、利点、または均等物を公衆にもたらすものではない。

【0056】

本開示は本発明の例示的な実施形態を示すが、添付の特許請求の範囲によって規定される本発明の範囲から逸脱することなく、本明細書において様々な変更および修正を行うことができることに留意されたい。本明細書で説明する本発明の実施形態による方法クレームの機能、ステップおよび/またはアクションは、任意の特定の順序で実行されなくてもよい。さらに、本発明の要素は、単数形で説明または請求されていることがあるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。

【符号の説明】

【0057】

100 磁気トンネル接合(MTJ)記憶素子
110 磁性層、固定層
120 絶縁(トンネルバリア)層
130 磁性層、フリー層
132 極性
200 メモリセル
210 トランジスタ
220 ビット線
230 デジット線
240 ワード線
250 磁場
260 磁場
300 STT-MRAMビットセル
301 STT-MRAMセル
305 MTJ
310 トランジスタ
320 ビット線
330 ワード線
340 ソース線
350 感度増幅器
360 読取り/書込み回路
370 ビット線基準値
400 ワイヤレス通信システム
420 遠隔ユニット、携帯電話
425A〜425C 実施形態
430 遠隔ユニット、ポータブルコンピュータ
440 基地局
450 遠隔ユニット、定位置遠隔ユニット
480 順方向リンク信号
490 逆方向リンク信号
500 MRAM回路
505 MRAM
510 MRAMメモリセルのアレイ
515A 第1のローカルデータ経路(LDP)
515B 第2のローカルデータ経路(LDP)
520 セルアレイ
525 セル
530 冗長セルセクション
535 列アドレスデコーダ(XDEC)
540 テストモード(TM)ブロック
545 冗長ワード線ラッチ(WL_RED)回路
550 ワード線修復(WL_REP)回路
555 データイン(DIN)入力部
600 ラッチ回路
605A〜605N フリップフロップ回路
700 アドレス入力ポート
705 コンパレータ回路(比較回路)
800 方法
900 方法

【図1A】

【図1B】

【図2A】

【図2B】

【図3A】

【図3B】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】