(58)【調査した分野】(Int.Cl.,DB名)
前記出力監視装置は、起動してから前記出力電圧がUVLO[under voltage locked out]解除電圧を上回るまで前記第2補助巻線に対する前記駆動電流の供給を禁止することを特徴とする請求項4に記載の絶縁型スイッチング電源装置。
【発明を実施するための形態】
【0022】
<第1実施形態>
図1は、絶縁型スイッチング電源装置の第1実施形態を示すブロック図である。第1実施形態の絶縁型スイッチング電源装置1は、一次回路系1p(GND1系)と二次回路系1s(GND2系)との間を電気的に絶縁しつつ、商用交流電源PWから供給される交流電圧Vacを直流の出力電圧Voに変換して負荷Zに供給するAC/DCコンバータであり、トランス10と、半導体装置20と、AC/DC変換部30と、電源電圧生成部40と、帰還電圧生成部50と、整流平滑部60と、を有する。
【0023】
トランス10は、一次回路系1pと二次回路系1sとの間を電気的に絶縁しつつ互いに逆極性で磁気結合された一次巻線11(巻数Np)と二次巻線12(巻数Ns)を含む。一次巻線11の第1端は、入力電圧Viの印加端に接続されている。一次巻線11の第2端は、半導体装置20を介して一次回路系1pの接地端GND1に接続されている。二次巻線12の第1端は、整流平滑部60を介して出力電圧Voの印加端(負荷Zの電源入力端)に接続されている。二次巻線12の第2端は、二次回路系1sの接地端GND2に接続されている。なお、巻数Np及びNsについては、所望の出力電圧Voが得られるように任意に調整すればよい。例えば、巻数Npが多いほど又は巻数Nsが少ないほど出力電圧Voは低くなり、逆に、巻数Npが少ないほど又は巻数Nsが多いほど出力電圧Voは高くなる。また、トランス10は、一次巻線11及び二次巻線12に加えて補助巻線13を含む。補助巻線13は、電源電圧Vccや帰還電圧Vfbを生成する際に利用される。
【0024】
半導体装置20は、トランス10の駆動主体となるスイッチング制御ICであり、その内部には、サンプル/ホールド回路21と一次電流制御回路22が集積化されている。また、半導体装置20は、装置外部との電気的な接続を確立するための手段として、外部端子T21〜T24を有する。なお、
図1では、外部端子T21(DRAINピン)、外部端子T22(FBピン)、外部端子T23(VCCピン)、及び、外部端子T24(GNDピン)の4本を描写したが、これら以外の外部端子(例えば、後述する基準電圧Vref1及びVref2の調整用抵抗を接続するための外部端子)を設けても構わない。
【0025】
サンプル/ホールド回路21は、外部端子T22に印加される帰還電圧Vfbをサンプル/ホールドして保持電圧Vaを生成する。サンプル/ホールド回路21の構成や動作については、後ほど詳述する。
【0026】
一次電流制御回路22は、基本的に、サンプル/ホールド回路21で生成される保持電圧Vaに応じて、一次巻線11に流れる一次電流Ipを制御する。一次電流制御回路22は、エラーアンプ221と、コンパレータ222及び223と、コントローラ224と、オシレータ225と、RSフリップフロップ226と、出力スイッチ227と、検出電圧生成部228と、を含む。
【0027】
エラーアンプ221は、反転入力端(−)に印加される保持電圧Vaと、非反転入力端(+)に印加される基準電圧Vref1との差分に応じた誤差電圧Vbを生成する。より具体的に述べると、エラーアンプ221は、保持電圧Vaが基準電圧Vref1よりも高いときには誤差電圧Vbを引き下げ、保持電圧Vaが基準電圧Vref1よりも低いときには誤差電圧Vbを引き上げる。
【0028】
コンパレータ222は、反転入力端(−)に印加される誤差電圧Vbと、非反転入力端(+)に印加される検出電圧Vdを比較して比較信号Saを生成する。比較信号Saは、検出電圧Vdが誤差電圧Vbよりも高いときにハイレベルとなり、検出電圧Vdが誤差電圧Vbよりも低いときにローレベルとなる。
【0029】
コンパレータ223は、反転入力端(−)に印加される基準電圧Vref2と、非反転入力端(+)に印加される検出電圧Vdを比較して比較信号Sbを生成する。比較信号Sbは、検出電圧Vdが基準電圧Vref2よりも高いときにハイレベルとなり、検出電圧Vdが基準電圧Vref2よりも低いときにローレベルとなる。
【0030】
コントローラ224は、比較信号Sa及びSbに応じてオフ信号S2にパルスを生成する。より具体的に述べると、コントローラ224は、比較信号Sa及びSbの立上りエッジを検出してオフ信号S2にパルスを生成する。
【0031】
オシレータ225は、所定の発振周波数fosc(例えば30kHz)でオン信号S1にパルスを生成する。
【0032】
RSフリップフロップ226は、セット端(S)に入力されるオン信号S1と、リセット端(R)に入力されるオフ信号S2に応じて、ゲート信号G1(出力制御信号に相当)を生成する。より具体的に述べると、RSフリップフロップ226は、オン信号S1の立上りエッジでゲート信号G1をハイレベルにセットし、オフ信号S2の立上りエッジでゲート信号G1をローレベルにリセットする。
【0033】
出力スイッチ227は、入力電圧Viの印加端から一次巻線11を介して接地端GND1に至る電流経路をゲート信号G1に応じて導通/遮断することにより、一次巻線11に流れる一次電流Ipをオン/オフするスイッチ素子である。本構成例では、出力スイッチ227として、Nチャネル型MOS[metal oxide semiconductor]電界効果トランジスタが用いられている。接続関係について述べると、出力スイッチ227のドレインは、外部端子T21を介して一次巻線11の第2端に接続されている。出力スイッチ227のソースとバックゲートは、いずれも検出電圧生成部228を介して外部端子T24(接地端GND1)に接続されている。出力スイッチ227のゲートは、ゲート信号G1の印加端に接続されている。出力スイッチ227は、ゲート信号G1がハイレベルであるときにオンとなり、ゲート信号G1がローレベルであるときにオフとなる。
【0034】
検出電圧生成部228は、センス抵抗228aとマスク処理部228とを含み、一次電流Ipに応じた検出電圧Vdを生成する。センス抵抗228aは、出力スイッチ227と外部端子T24(接地端GND1)との間に接続されており、一次電流Ipに応じたセンス電圧Vcを生成する。マスク処理部228bは、センス電圧Vcに所定のマスク処理を施して検出電圧Vdを生成する。より具体的に述べると、マスク処理部228bは、出力スイッチ227がオンされてから所定のマスク期間(
図2の時刻t11〜t12を参照)に亘って検出電圧Vdをゼロ値に固定する。このような構成とすることにより、出力スイッチ227のオン時に生じるセンス電圧Vcのリンギングノイズの影響を受けずに済むので、スイッチング制御動作の安定性を高めることが可能となる。
【0035】
AC/DC変換部30は、フィルタ31と、ダイオードブリッジ32と、キャパシタ33及び34とを含み、交流電圧Vacから直流の入力電圧Vinを生成する。フィルタ31は、交流電圧Vacからノイズやサージを除去する。ダイオードブリッジ32は、交流電圧Vacを全波整流して入力電圧Vinを生成する。キャパシタ33は、交流電圧Vacの高調波ノイズを除去する。キャパシタ34は、入力電圧Vinを平滑化する。なお、AC/DC変換部30には、フューズなどの保護素子を含めてもよい。
【0036】
電源電圧生成部40は、ダイオード41とキャパシタ42を含む整流平滑回路であり、補助巻線13の誘起電圧Vauxから半導体装置20の電源電圧Vccを生成し、これを半導体装置20の外部端子T23に印加する。一次巻線11と補助巻線13との巻線比については、半導体装置20の動作に必要な電源電圧Vccを鑑みて適宜設定すればよい。
【0037】
帰還電圧生成部50は、誘起電圧Vauxの印加端と接地端GND1との間に直列接続された抵抗51及び52を含み、誘起電圧Vauxを分圧することによって帰還電圧Vfbを生成し、これを半導体装置20の外部端子T22に印加する。出力電圧Voが高いほど誘起電圧Vauxは高くなり、延いては、帰還電圧Vfbも高くなる。逆に、出力電圧Voが低いほど誘起電圧Vauxは低くなり、延いては、帰還電圧Vfbも低くなる。このように、帰還電圧Vfbは、出力電圧Voに応じて変動する。従って、補助巻線13の誘起電圧Vauxから帰還電圧Vfbを生成すれば、フォトカプラを用いずに出力帰還制御を行うことができる。なお、帰還電圧生成部50は、一次巻線11と出力スイッチ227との接続ノードに現れるスイッチ電圧Vswから帰還電圧Vfbを生成する構成としても構わない。
【0038】
整流平滑部60は、整流用のダイオード61と平滑用のキャパシタ62を含み、二次巻線12に生じる誘起電圧を整流及び平滑して出力電圧Voを生成する。接続関係について述べると、ダイオード61のアノードは、二次巻線12の第1端に接続されている。ダイオード61のカソードとキャパシタ62の第1端は、いずれも出力電圧Voの印加端に接続されている。キャパシタ62の第2端は、接地端GND2に接続されている。
【0039】
<スイッチング制御動作>
図2は、スイッチング制御動作の一例を示すタイミングチャートであり、上から順に、オン信号S1、オフ信号S2、ゲート信号G1、センス電圧Vc(一次電流Ip)、検出電圧Vd、及び、比較信号Saが描写されている。
【0040】
時刻t11において、オン信号S1にパルスが生成されると、ゲート信号G1がハイレベルにセットされ、出力スイッチ227がオンとなる。出力スイッチ227のオン期間中には、入力電圧Viの印加端から一次巻線11及び出力スイッチ227を介して接地端GND1に向けた一次電流Ipが流れるので、一次巻線11に電気エネルギが蓄えられる。
【0041】
なお、先にも述べた通り、出力スイッチ227がオンされてから所定のマスク期間(時刻t11〜t12)に亘って検出電圧Vdはゼロ値に固定され、センス電圧Vcのリンギングノイズがマスクされる。
【0042】
その後、時刻t13において、検出電圧Vdが誤差電圧Vbよりも高くなり、比較信号Saがハイレベルに立ち上げられると、時刻t14において、オフ信号S2にパルスが生成される。その結果、ゲート信号G1がローレベルにリセットされ、出力スイッチ227がオフとなる。出力スイッチ227のオフ期間中には、一次巻線11と磁気結合された二次巻線12に誘起電圧が発生し、二次巻線12からダイオード61を介して接地端GND2に向けた二次電流Isが流れる。このとき、負荷Zには、二次巻線12の誘起電圧を半波整流した出力電圧Voが供給される。
【0043】
また、時刻t14において、出力スイッチ227がオフされると、一次電流Ipが遮断されるので、センス電圧Vc及び検出電圧Vdはいずれもゼロ値に立ち下がり、比較信号Saはローレベルとなる。時刻t14以降も所定の発振周期Tosc(=1/fosc)でオン信号S1のパルスが生成され、基本的に上記と同様のスイッチング制御動作が繰り返される。
【0044】
このように、本構成例の絶縁型スイッチング電源装置1によれば、一次回路系1pと二次回路系1sとの間を電気的に絶縁しつつ、交流電圧Vacから出力電圧Voを生成して負荷Zに供給することができる。なお、本構成例の絶縁型スイッチング電源装置1で採用されたフライバック方式は、平滑インダクタを必要とするフォワード方式と比べて部品点数が少ないので、低コスト化にも有利であると言える。
【0045】
<定電圧制御と定電流制御>
図3は、定電圧制御と定電流制御との切替動作を説明するための図である。出力電圧Voと目標電圧Vtargetとの乖離が小さく、誤差電圧Vbが基準電圧Vref2よりも低い場合、コントローラ224は、誤差電圧Vbと検出電圧Vdとの比較結果(=比較信号Sa)に応じてオフ信号S2のパルス生成を行う。この状態は、一次電流Ipが上限値Ilimitに達しておらず、比較信号Saに応じた定電圧制御が行われている状態に相当する((A)欄及び(B)欄の符号CV[constant voltage]を参照)。
【0046】
一方、出力電圧Voと目標電圧Vtargetとの乖離が大きくなり、誤差電圧Vbが基準電圧Vref2よりも高くなると、コントローラ224は、基準電圧Vref2と検出電圧Vdとの比較結果(=比較信号Sb)に応じてオフ信号S2のパルス生成を行う。この状態は、一次電流Ipが上限値Ilimitに達してしまい、比較信号Sbに応じた定電流制御が行われている状態に相当する((A)欄及び(B)欄の符号CC[constant current]を参照)。
【0047】
このように、コントローラ224は、一次電流Ipが上限値Ilimitに達しているか否か(延いては、負荷Zに流れる出力電流Ioが所定の上限値に達しているか否か)に応じて、比較信号Saに応じた定電圧制御と比較信号Sbに応じた定電流制御のいずれか一方を行う。
【0048】
<サンプル/ホールド回路>
図4はサンプル/ホールド回路21の一構成例を示す図である。本構成例のサンプル/ホールド回路21は、コンパレータ211と、タイミングジェネレータ212と、サンプル/ホールド部213と、差分処理部214と、比較処理部215と、制御部216と、セレクタ217と、を含む。
【0049】
コンパレータ211は、非反転入力端(+)に印加される帰還電圧Vfbと、反転入力端(−)に印加される閾値電圧Vthとを比較して比較信号S10を生成する。比較信号S10は、帰還電圧Vfbが閾値電圧Vthよりも高いときにハイレベルとなり、帰還電圧Vfbが閾値電圧Vthよりも低いときにローレベルとなる。
【0050】
タイミングジェネレータ212は、比較信号S10のパルスエッジを検出することにより、一次電流Ipがオフされてから帰還電圧Vfbが閾値電圧Vthを下回るまでの帰還電圧維持期間(
図5の符号T1〜T4を参照)を計測し、その計測結果に基づいて帰還電圧維持期間の終端近傍で帰還電圧Vfbのサンプル/ホールドを行うように、タイミング信号S11〜S14を生成する。なお、一次電流Ipのオフタイミング(帰還電圧維持期間T1〜T4の計測開始タイミング)については、比較信号S10の立上りエッジに代えて、ゲート信号G1の立下りエッジやオフ信号S2の立上りエッジに基づいて決定しても構わない。タイミングジェネレータ212の動作については、後ほど詳細に説明する。
【0051】
サンプル/ホールド部213は、アナログスイッチSW11〜SW14と、キャパシタC1〜C4と、Nチャネル型MOS電界効果トランジスタN1〜N4とを含み、タイミング信号S11〜S14に応じて帰還電圧Vfbのサンプル/ホールド動作を行う。アナログスイッチSW11〜SW14の第1端は、いずれも帰還電圧Vfbの印加端に接続されている。アナログスイッチSW11〜SW14の第2端は、それぞれホールド値V11〜V14の出力端に接続されている。アナログスイッチSW11〜SW14の制御端は、それぞれタイミング信号S11〜S14の印加端に接続されている。キャパシタC1〜C4は、それぞれホールド値V11〜V14の出力端と接地端との間に接続されている。トランジスタN1〜N4は、それぞれホールド値V11〜V14の出力端と接地端との間に接続されている。トランジスタN1〜N4のゲートは、いずれもイネーブル信号ENBの印加端に接続されている。
【0052】
アナログスイッチSW11〜SW14は、それぞれタイミング信号S11〜S14がハイレベルであるときにオンとなり、タイミング信号S11〜S14がローレベルであるときにオフとなる。アナログスイッチSW11〜SW14のオン期間は、サンプル/ホールド部213のサンプリング期間に相当し、帰還電圧VfbによるキャパシタC1〜C4の充電が行われる。一方、アナログスイッチSW11〜SW14のオフ期間は、サンプル/ホールド部213のホールド期間に相当し、キャパシタC1〜C4の充電電圧がホールド値V11〜V14として保持される。トランジスタN1〜N4は、イネーブル信号ENBがローレベル(イネーブル時の論理レベル)であるときにオフとなり、イネーブル信号ENBがハイレベル(ディセーブル時の論理レベル)であるときにオンとなる。トランジスタN1〜N4がオンされると、キャパシタC1〜C4が放電されてホールド値V11〜V14がゼロ値にリセットされる。
【0053】
差分処理部214は、電流出力アンプAMP1〜AMP3と、抵抗R1〜R3と、を含み、隣接するホールド値同士の差分値V21〜V23を生成する。電流出力アンプAMP1の反転入力端(−)は、ホールド値V11の出力端に接続されている。電流出力アンプAMP1の非反転入力端(+)と電流出力アンプAMP1の反転入力端(−)は、いずれもホールド値V12の出力端に接続されている。電流出力アンプAMP2の非反転入力端(+)と電流出力アンプAMP3の反転入力端(−)は、いずれもホールド値V13の出力端に接続されている。電流出力アンプAMP3の非反転入力端(+)は、ホールド値V14の出力端に接続されている。電流出力アンプAMP1〜AMP3の出力端は、それぞれ差分値V21〜V23の出力端に接続されている。抵抗R1〜R3は、それぞれ差分値V21〜V23の出力端と接地端との間に接続されている。
【0054】
電流出力アンプAMP1は、ホールド値V11がホールド値V12よりも低いほど、抵抗R1により多くの電流を流し込んで差分値V21を引き上げる。電流出力アンプAMP2は、ホールド値V12がホールド値V13よりも低いほど、抵抗R2により多くの電流を流し込んで差分値V22を引き上げる。電流出力アンプAMP3は、ホールド値V13がホールド値V14よりも低いほど、抵抗R3により多くの電流を流し込んで差分値V23を引き上げる。
【0055】
比較処理部215は、コンパレータCMP1〜CMP3を含み、差分値V21〜V23と基準電圧Vref(閾値下げ幅に相当)とを各々比較して比較信号S21〜S23を生成する。比較信号S21〜S23は、それぞれ差分値V21〜V23が基準電圧Vrefよりも高いときにハイレベルとなり、差分値V21〜V23が基準電圧Vrefよりも低いときにローレベルとなる。なお、本構成例では、3つのコンパレータCMP1〜CMP3を並列に設けた構成を例に挙げたが、比較処理部215の構成はこれに限定されるものではなく、例えば、単一のコンパレータを時分割で用いることにより、差分値V21〜V23と基準電圧Vrefを順次比較する構成としても構わない。
【0056】
制御部216は、比較信号S21〜S23に基づいてセレクタ217の切替信号S30を生成する。制御部216の動作については、後ほど詳細に説明する。
【0057】
セレクタ217は、切替信号S30に応じてホールド値V11〜V14のいずれか一つを保持電圧Vaとして選択出力する。
【0058】
<サンプル/ホールド動作>
図5は、サンプル/ホールド動作の一例を示すタイミングチャートであり、上から順番に、ゲート信号G1、帰還電圧Vfb、一次電流Ip、二次電流Is、比較信号S10、タイミング信号S11〜S14、及び、保持電圧Vaが描写されている。
【0059】
時刻t21において、ゲート信号G1がハイレベルとされ、出力スイッチ227がオンになると、一次電流Ipが流れてトランス10にエネルギが蓄えられる。
【0060】
その後、時刻t22において、ゲート信号G1がローレベルとされ、出力スイッチ227がオフになると、一次電流Ipが遮断されて二次電流Isが流れ始める。このとき、帰還電圧Vfbは閾値電圧Vthよりも高くなり、比較信号S10がハイレベルとなる。
【0061】
その後、トランス10に蓄えられたエネルギが尽きて二次電流Isが流れなくなると、時刻t23において、帰還電圧Vfbが閾値電圧Vthよりも低くなり、比較信号S10がローレベルに立ち下がる。
【0062】
タイミングジェネレータ212は、一次電流Ipがオフされてから帰還電圧Vfbが閾値電圧Vthを下回るまでの帰還電圧維持期間T1〜T4(比較信号S10のハイレベル期間に相当)を周期毎に計測し、直近N周期分の移動平均値を算出して平均帰還電圧維持期間Taveを求める。
【0063】
そして、タイミングジェネレータ212は、平均帰還電圧維持期間Taveと所定のシフト期間Tx(例えば100μs)を用いることにより、帰還電圧維持期間T1〜T4の終端近傍(時刻t23の直前)で帰還電圧Vfbのサンプル/ホールドを行うように、タイミング信号S11〜S14を生成する。
【0064】
具体的に述べると、タイミングジェネレータ212は、比較信号S10がハイレベルに立ち上がった後、まず平均期間電圧維持期間Taveからシフト期間Txの4倍を差し引いたタイミング(Tave−4Tx)でサンプル/ホールド動作を行うように、タイミング信号S14を生成する。その後、タイミングジェネレータ212は、平均期間電圧維持期間Taveからシフト期間Txの3倍、2倍、1倍を各々差し引いたタイミング(Tave−3Tx、Tave−2Tx、Tave−Tx)で順次サンプル/ホールド動作を行うように、タイミング信号S13、S12、S11を生成する。なお、タイミング信号S11〜S14のハイレベル期間Td(サンプリング期間に相当)は、いずれも同一値(例えば100μs)に設定すればよい。
【0065】
このようなタイミング制御により、本構成例のサンプル/ホールド回路21は、帰還電圧Vfbのサンプル/ホールド動作を複数回繰り返して、複数のホールド値V11〜V14を取得し、これらの比較結果(より正確には、隣接するホールド値同士の差分値V21〜V23と基準電圧Vrefとの比較結果)に基づいて、いずれか一つのホールド値を保持電圧Vaとして選択出力する。
【0066】
なお、本図の例では、オフ期間(時刻t22〜t24)におけるサンプル/ホールド動作の完了後、次周期のオン期間(時刻t24〜t25)が終了した時点で遅滞なく保持電圧Vaの更新が行われている。ただし、保持電圧Vaの更新タイミングについては、これに限定されるものではなく、次周期のオフ期間中(時刻t25〜t26)における任意のタイミングで保持電圧Vaを更新することが可能である。
【0067】
時刻t25以降も、基本的に上記と同様のサンプル/ホールド動作が繰り返されることにより、二次電流Isがゼロとなる直前の帰還電圧Vfbが保持電圧Va1〜Va4として順次ホールドされる。
【0068】
なお、タイミング信号S11〜S14の生成に際しては、平均帰還電圧維持期間Taveを算出せずに、直前周期の帰還電圧維持期間を基準として用いることも可能である。
【0069】
<ホールド値選択動作>
図6は、制御部216によるホールド値選択動作の一例を示す図である。本図(A)欄で示すように、出力スイッチ227のオフ期間Toffに二次電流Isがゼロ値とならない場合(いわゆる電流連続モード)には、出力スイッチ227がオンされるまで帰還電圧Vfbがほぼ低下しない。従って、隣接するホールド値同士の差分値V21〜V23は、いずれも基準電圧Vref(閾値下げ幅に相当)よりも低くなるので、比較信号S21〜S23はいずれもローレベルとなる。従って、これを受けた制御部216は、最後(最も遅いタイミング)に取得されたホールド値V11を保持電圧Vaとして選択する。
【0070】
一方、本図(B)欄〜(D)欄で示すように、出力スイッチ227のオフ期間Toffに二次電流Isがゼロ値となる場合(いわゆる電流不連続モード)には、二次電流Isがゼロ値となってから帰還電圧Vfbが急峻に低下し始め、やがて閾電圧Vthを下回る。例えば、本図(B)欄で示すように、ホールド値V12の取得後に帰還電圧Vfbの急低下が生じた場合には、比較信号S21がハイレベルとなり、比較信号S22及びS23がローレベルとなる。従って、これを受けた制御部216は、帰還電圧Vfbが急峻に低下し始める直前のホールド値V12を保持電圧Vaとして選択する。
【0071】
また、本図(C)欄で示すように、ホールド値V13の取得後に帰還電圧Vfbの急低下が生じた場合には、比較信号S21及びS22がハイレベルとなり、比較信号S23がローレベルとなる。従って、これを受けた制御部216は、帰還電圧Vfbが急峻に低下し始める直前のホールド値V13を保持電圧Vaとして選択する。
【0072】
同様に、本図(D)欄で示すように、ホールド値V14の取得後に帰還電圧Vfbの急低下が生じた場合には、比較信号S21〜S23がいずれもハイレベルとなる。従って、これを受けた制御部216は、帰還電圧Vfbが急峻に低下し始める直前のホールド値V14を保持電圧Vaとして選択する。
【0073】
なお、帰還電圧Vfbのサンプル/ホールド回数は、何ら4回に限定されるものではなく、5回以上でもよいし3回以下でもよい。ただし、サンプル/ホールド回数を増やし過ぎると、回路規模や消費電力が不要に増大する点に留意が必要である。また、サンプル/ホールド回数を1回とした場合、回路規模が最小となる反面、ホールド値の差分処理を行うことができなくなるので、二次電流Isがゼロとなる直前の帰還電圧Vfbを正確にサンプル/ホールドし難くなる点に留意が必要である。
【0074】
<別手法のサンプル/ホールド動作>
図7は、別手法のサンプル/ホールド動作を示す図である。第1の別手法としては、本図(X)欄で示したように、出力スイッチ227のオフタイミング(時刻t31)を起点に、サンプル/ホールド動作の開始タイミングT11と終了タイミングT12を設定する手法が考えられる。しかしながら、当該手法では、二次電流Isがゼロとなる直前(時刻t32)の帰還電圧Vfbをサンプル/ホールドすることが非常に難しい。また、サンプル/ホールド動作は、帰還電圧Vfbのリンギングが収束してから二次電流Isがゼロとなるまでの間に実行しなければならないという制約がある。このような制約を鑑みると、サンプル/ホールド動作の開始タイミングT11と終了タイミングT12には、非常にシビアな制限が掛かるので、セットの応用範囲が狭くなる。
【0075】
また、第2の別手法としては、本図(Y)欄で示したように、出力スイッチ227のオフタイミング(時刻t31)を起点に、サンプル/ホールド動作の開始タイミングT11を設定した後、帰還電圧Vfbが急峻に低下し始めるまでサンプル/ホールド動作を何度も繰り返す手法が考えられる。当該手法によれば、二次電流Isがゼロとなる直前(時刻t32)の帰還電圧Vfbをサンプル/ホールドすることは可能となる。しかしながら、当該手法では、サンプル/ホールド回数が大幅に増えるので、回路規模や消費電力の不必要な増大を招いてしまう。
【0076】
これに対して、先述のサンプル/ホールド回路21によれば、一次電流Ipがオフされてから帰還電圧Vfbが閾値電圧Vthを下回ったタイミング(
図5の時刻t23)を起点として、必要最小限のサンプル/ホールド動作が実施されるので、上記した別手法の課題は何ら生じない。
【0077】
<第2実施形態>
図8は、絶縁型スイッチング電源装置の第2実施形態(半導体装置20のみを描写)を示す図である。第2実施形態の絶縁型スイッチング電源装置1は、基本的に第1実施形態と同様の構成であり、半導体装置20にバースト制御部229が集積化された点に特徴を有する。そこで、第1実施形態と同様の構成要素については、
図1と同一の符号を付すことで重複した説明を割愛し、以下では、第2実施形態の特徴部分であるバースト制御部229について重点的に説明する。
【0078】
バースト制御部229は、コンパレータ229aと信号遅延部229bを含み、誤差電圧Vbを監視して発振停止信号Sxと発振開始信号Syを生成することにより、オシレータ225のオン/オフ制御を行う。
【0079】
コンパレータ229aは、反転入力端(−)に印加される誤差電圧Vbと、非反転入力端(+)に印加される基準電圧Vref3とを比較して発振停止信号Sxを生成する。発振停止信号Sxは、誤差電圧Vbが基準電圧Vref3よりも高いときにローレベルとなり、誤差電圧Vbが基準電圧Vref3よりも低いときにハイレベルとなる。
【0080】
信号遅延部229bは、発振停止信号Sxをバースト時間Tbstだけ遅らせて発振開始信号Syを生成する。すなわち、発振開始信号Syは、発振停止信号Sxがハイレベルに立ち上がってからバースト時間Tbstが経過した時点でハイレベルに立ち上がる。
【0081】
オシレータ225は、発振停止信号Sxがハイレベルに立ち上がった時点でオン信号S1の発振(一次巻線11の駆動)を停止し、発振開始信号Syがハイレベルに立ち上がった時点でオン信号S1の発振を再開する。
【0082】
図9は、バースト制御の一例を示すタイミングチャートであり、上から順に、誤差電圧Vb、発振停止信号Sx、発振開始信号Sy、及び、オン信号S1が描写されている。軽負荷状態(負荷Zに流れる出力電流Ioが小さく、出力電圧Voが殆ど低下しない状態)には、出力電圧Voと目標電圧Vtargetとの乖離が小さくなるので、誤差電圧Vbが低下していく。
【0083】
そして、時刻t31において、誤差電圧Vbが基準電圧Vref3を下回ると、発振停止信号Sxがハイレベルに立ち上がり、オン信号S1の発振(一次巻線11の駆動)が一時停止されたバーストモードに移行する。バーストモードでは、出力スイッチ227が不必要にオン/オフされないので、軽負荷状態での効率を高めることが可能となる。
【0084】
バーストモードに移行してから所定のバースト時間Tbstが経過すると、時刻t32において、発振開始信号Syがハイレベルに立ち上がるので、オン信号S1の発振が再開されて通常モードに復帰する。なお、時刻t31〜t32において、誤差電圧Vbは僅かに上昇するが、これは保持電圧Vaが自然放電等によって徐々に低下するためである。
【0085】
オン信号S1の発振再開後にも軽負荷状態が継続していれば、時刻t33において、再び発振停止信号Sxがハイレベルに立ち上がり、オン信号S1の発振が一時停止される。このように、時刻t32以降も、軽負荷状態が続いている間は、バーストモードへの移行と通常モードへの復帰が繰り返される。
【0086】
このように、第2実施形態の絶縁型スイッチング電源装置1であれば、バースト制御部229を実装したことにより、軽負荷状態での効率を高めることが可能となる。ただし、第2実施形態の絶縁型スイッチング電源装置1には2つの問題点が存在する。
【0087】
図10は、第1の問題点(軽負荷時の出力上昇)を示す図である。第2実施形態の絶縁型スイッチング電源装置1は、バーストモードから通常モードへの復帰手段として信号遅延部229b(タイマー)を有しており、所定のバースト時間Tbstが経過する毎に、出力状態と関係なくバーストモードから通常モードへの復帰が行われる。そのため、出力スイッチ227が不必要にオン/オフされて、出力電圧Voが目標電圧Vtargetよりも高くなる場合があった。
【0088】
なお、このような出力特性の悪化を避けるためには、例えば、負荷Zと並列にダミー抵抗を接続し、意図的な電力損失を生じさせることが考えられる。しかし、このような手法では、軽負荷時における消費電力(待機電力)の低減と出力特性の向上とを両立させることができなくなるので、最善の策とは言い難い。
【0089】
図11は、第2の問題点(負荷急変時の出力低下)を示すタイミングチャートであり、上から順に、出力電圧Vo、出力電流Io、及び、ゲート信号G1が描写されている。先にも述べたように、第2実施形態の絶縁型スイッチング電源装置1は、軽負荷状態を検出したときに一次巻線11の駆動を一時停止し、その後、バースト時間Tbstが経過したときに一次巻線11の駆動を再開する。
【0090】
言い換えると、第2実施形態の絶縁型スイッチング電源装置1は、一旦バーストモードに移行すると、バースト時間Tbstが経過するまでは負荷状態がいくら変化しても通常モードに復帰しない。そのため、バーストモード中に負荷の急変(例えば0%から100%)が生じると、通常モードへの復帰が遅れて出力電圧Voの低下が大きくなる。なお、
図11では、時刻t41におけるバーストモードへの移行直後に出力電流Ioが急増した結果、バースト時間Tbstが経過する時刻t42までの間に出力電圧Voが大きく低下してしまったワーストケースが描写されている。
【0091】
出力電圧Voの低下量は、キャパシタ62の容量値と出力電流Ioの電流値のほか、バースト時間Tbstの長さによって決定される。バースト時間Tbstを短く設定するほど負荷応答特性を高められるが、その背反として軽負荷状態での効率が低下してしまう。
【0092】
上記の考察を踏まえると、第2実施形態のスイッチング電源装置1は、出力特性が重視されないセット(〜10W)に好適であり、特性重視/大電力用(〜80W)のセットに適用する場合には、さらなる改良が望ましいと言える。
【0093】
<第3実施形態>
図12は、絶縁型スイッチング電源装置の第3実施形態を示す図である。第3実施形態の絶縁型スイッチング電源装置1は、基本的に第2実施形態と同様の構成であり、先に述べた問題点を解消するための手段として、出力電圧Voを監視する半導体装置70が追加された点に主たる特徴を有している。そこで、第1実施形態や第2実施形態と同様の構成要素については、
図1と同一の符号を付すことで重複した説明を割愛し、以下では、第3実施形態の特徴部分について重点的に説明する。
【0094】
第3実施形態の絶縁型スイッチング電源装置1は、
図1で挙げた構成要素10〜60に加えて、半導体装置70と監視電圧生成部80を有する。
【0095】
半導体装置70は、二次回路系1sに設けられて出力電圧Voを監視する出力監視ICである。半導体装置70は、装置外部との電気的な接続を確立するための手段として、外部端子T71〜T74を有している。外部端子T71(SWピン)は、トランス10(後述の第2補助巻線14)に接続されている。外部端子T72(GNDピン)は、接地端GND2に接続されている。外部端子T73(VSENSEピン)は、監視電圧生成部80の出力端(監視電圧Vsenseの印加端)に接続されている。外部端子T74(VCCピン)は、出力電圧Voの印加端に接続されている。なお、半導体装置70の内部構成及び動作については、後ほど詳細に説明する。
【0096】
監視電圧生成部80は、出力電圧Voの印加端と接地端GND2との間に直列接続された抵抗81及び82を含み、出力電圧Voを分圧することによって監視電圧Vsenseを生成し、これを半導体装置70の外部端子T73に印加する。出力電圧Voが高いほど監視電圧Vsenseも高くなる。逆に、出力電圧Voが低いほど監視電圧Vsenseも低くなる。このように、監視電圧Vsenseは、出力電圧Voに応じて変動する。
【0097】
また、第3実施形態の絶縁型スイッチング電源装置1では、フォトカプラを用いずに、半導体装置70から半導体装置20への信号伝達経路を確立すべく、トランス10にも変更が加えられている。より具体的に述べると、トランス10は、一次巻線11、二次巻線12、及び、第1補助巻線13のほか、二次回路系1sに設けられた第2補助巻線14を含んでいる。第2補助巻線14の第1端は、二次巻線12の第1端に接続されている。第2補助巻線14の第2端は、半導体装置70の外部端子T71に接続されている。
【0098】
半導体装置70が第2補助巻線14に駆動電流Icを流すと、第2補助巻線14と同極性で磁気結合されている第1補助巻線13に誘起電圧Vauxが生じる。なお、第2補助巻線14の巻数は、誘起電圧Vauxが所望値となるように任意に調整すればよい。
【0099】
半導体装置20は、軽負荷状態を検出してバーストモードへ移行した後、第1補助巻線13に現れる誘起電圧Vauxを検出して通常モードへの復帰を行う。半導体装置20には、このような動作モード遷移を実現するための回路が追加されているが、これについては後ほど詳細に説明する。
【0100】
図13は、半導体装置70の一構成例を示すブロック図である。半導体装置70の内部には、ロジック部71と、コンパレータ72と、レギュレータ73と、Nチャネル型MOS電界効果トランジスタ74と、抵抗75が集積化されている。
【0101】
ロジック部71は、出力監視信号S72に応じてトランジスタ74のゲート信号S71を生成する。より具体的に述べると、ロジック部71は、出力監視信号S72が立ち下がってから、所定のオン時間ΔTon1(ただし、ΔTon1>Tosc、例えば、ΔTon1=100μs)に亘ってゲート信号S71をハイレベルとする。
【0102】
コンパレータ72は、非反転入力端(+)に印加される監視電圧Vsenseと、反転入力端(−)に印加される閾値電圧Vth1とを比較することにより、出力監視信号S72を生成する。出力監視信号S72は、監視電圧Vsenseが閾値電圧Vth1よりも高いときにハイレベルとなり、監視電圧Vsenseが閾値電圧Vth1よりも低いときにローレベルとなる。
【0103】
レギュレータ73は、出力電圧Voから所望の内部電源電圧を生成し、半導体装置70の各部(ロジック部71など)に供給する。
【0104】
トランジスタ74のドレインは、抵抗75を介して外部端子T71(第2補助巻線14の第2端)に接続されている。トランジスタ74のソース及びバックゲートは、いずれも外部端子T72(接地端GND2)に接続されている。トランジスタ74のゲートは、ロジック部71に接続されている。ゲート信号S71がハイレベルであるときには、トランジスタ74がオンとなり、第2補助巻線14に駆動電流Icが流れる。
【0105】
図14は、半導体装置20の一構成例を示すブロック図である。本構成例の半導体装置20は、先の第2実施形態とほぼ同様であり、バースト制御部229に変更が加えられている点に特徴を有する。そこで、第2実施形態と同様の構成要素については、
図8と同一の符号を付すことで重複した説明を割愛し、以下では、本構成例の特徴部分について重点的な説明を行う。
【0106】
本構成例のバースト制御部229は、先述のコンパレータ229a及び信号遅延部229bに加えて、タイミング信号生成部229cとORゲート229dを含んでいる。
【0107】
タイミング信号生成部229cは、帰還電圧Vfbを監視してタイミング信号SBを生成する。より具体的に述べると、タイミング信号生成部229cは、帰還電圧Vfbが所定のオン時間ΔTon2(ただし、Tosc<ΔTon2<ΔTon1、例えば、ΔTon2=50μs)に亘ってハイレベルに維持されたとき、タイミング信号SBにハイレベルのトリガパルスを立てる。
【0108】
ORゲート229dは、信号遅延部229bで生成された遅延信号SA(=駆動停止信号Sxに所定の遅延を与えた信号)と、タイミング信号生成部229cで生成されたタイミング信号SBとの論理和演算を行うことにより、駆動開始信号Syを生成する。駆動開始信号Syは、遅延信号SAとタイミング信号SBの少なくとも一方がハイレベルであるときにハイレベルとなり、遅延信号SAとタイミング信号SBが双方ともローレベルであるときにローレベルとなる。
【0109】
なお、本構成例のバースト制御部229は、二次回路系1sに半導体装置70が設けられないシステム(第2実施形態)にも適用し得るように、信号遅延部229bとORゲート229dを含む構成とされている。ただし、半導体装置20と半導体装置70とを常にペアで用いることが確定している場合には、信号遅延部229bとORゲート229dを省略し、タイミング信号SBを駆動開始信号Syとして出力する構成としても構わない。
【0110】
図15は、バーストモードからの復帰動作を示すタイミングチャートであり、上から順に、監視電圧Vsense(出力電圧Voに相当)、出力監視信号S72、ゲート信号S71、駆動電流Ic、帰還電圧Vfb、遅延信号SA、タイミング信号SB、駆動停止信号Sx、駆動開始信号Sy、及び、オン信号S1が描写されている。
【0111】
時刻t51において、駆動停止信号Sxがハイレベルに立ち上がると、オン信号S1の発振が一時停止されたバーストモードに移行する。バーストモードへの移行後、出力電圧Voは徐々に低下するので、これに伴って監視電圧Vsenseも徐々に低下していく。ただし、この時点では、監視電圧Vsenseが閾値電圧Vth1よりも高いので、出力監視信号S72はハイレベルであり、ゲート信号S71はローレベルに維持されている。従って、トランジスタ74はオフとなるので、第2補助巻線14に駆動電流Icは流れない。また、バーストモードでは、帰還電圧Vfbがローレベルとなる。
【0112】
出力電圧Voがさらに低下した結果、時刻t52において、遅延信号SAがハイレベルに立ち上がるタイミング(時刻t51からバースト時間Tbstが経過するタイミング)よりも早く、監視電圧Vsenseが閾値電圧Vth1を下回ると、出力監視信号S72がローレベルに立ち下がり、以降、オン時間ΔTon1(時刻t52〜t54)に亘ってゲート信号S71がハイレベルに維持される。このとき、トランジスタ74がオンとなり第2補助巻線14に駆動電流Icが流れるので、一次回路系1pではオン時間ΔTon1に亘って継続的に誘起電圧Vaux(延いては帰還電圧Vfb)が生成される。
【0113】
その後、半導体装置20において、帰還電圧Vfbがオン時間ΔTon2(時刻t52〜t53)に亘って継続的に生成されたことが確認されると、タイミング信号SBにトリガパルスが立てられる。その結果、駆動開始信号Syがハイレベルに立ち上がるので、オン信号S1の発振が再開されて通常モードに復帰する。
【0114】
時刻t54以降においても、基本的に上記と同様の動作が繰り返されることにより、バーストモードへの移行と通常モードへの復帰が行われる。なお、
図15では、第2補助巻線14を駆動する際、トランジスタ74をオン時間ΔTon1に亘ってオンし続けているが、消費電流の低減を優先するのであれば、トランジスタ74をオン時間ΔTon1に亘ってパルス駆動してもよい。
【0115】
上記したように、第3実施形態の絶縁型スイッチング電源装置1において、半導体装置70(出力監視装置に相当)は、監視電圧Vsenseが閾値電圧Vth1を下回ったときに第2補助巻線14を駆動して第1補助巻線13に誘起電圧Vauxを生じさせる。また、半導体装置20(スイッチング制御装置に相当)は、軽負荷状態を検出したときに一次巻線11の駆動を一時停止してバーストモードへ移行し、第1補助巻線13の誘起電圧Vauxを検出したときに一次巻線11の駆動を再開して通常モードに復帰する。
【0116】
このような構成とすることにより、二次回路系1sの出力状態(負荷状態)に応じて、最適なタイミングでバーストモードから通常モードへの復帰を行うことができるので、軽負荷状態における出力特性を向上すると共に、負荷急変時における出力電圧Voの低下を抑制することが可能となる。
【0117】
図16は、システムの比較表である。SSR方式は、◎ロードレギュレーションが非常に良好である、◎セットへの適用範囲が非常に広い、というメリットがある反面、×フォトカプラを必要とする、×スタンバイ電力が大きい、×部品点数が多い、というデメリットがあった。
【0118】
また、PSR方式(第2実施形態に相当)は、○フォトカプラを必要としない、○スタンバイ電力が小さい、◎部品点数が非常に少ない、というメリットがあり、出力特性が重視されないセット(〜10W)に好適であるものの、△ロードレギュレーションがやや悪く、セットへの適用範囲もやや狭い、という点でさらなる改良の余地が残されていた。
【0119】
一方、PSR+CommIC(第3実施形態に相当)は、○フォトカプラを必要としない、○ロードレギュレーションが良好である、○スタンバイ電力が小さい、○部品点数が少ない、○セットへの適用範囲が広い、というように、PSR方式の問題点が解消された非常にバランスの良いシステムとなっている。
【0120】
図17は、復帰動作のバリエーションを示すテーブルであり、図中(A)欄及び(B)欄のタイミングチャートには、それぞれ、上から順番に、帰還電圧Vfb、駆動停止信号Sx、及び、駆動開始信号Syが描写されている。
【0121】
(A)欄の復帰動作は、先出の
図15と同様であり、半導体装置20による誘起電圧Vauxの検出判定に際して、帰還電圧Vfb(延いては誘起電圧Vaux)が所定のオン時間ΔTon2に亘って継続的に生じているか否かが監視されている。
【0122】
一方、(B)欄の復帰動作では、誘起電圧Vauxの検出判定に際して、一次巻線11の通常駆動時よりも高い誘起電圧Vaux(延いては帰還電圧Vfb)が生じているか否かが監視されている。このような復帰動作によれば、オン時間ΔTon2の経過を待たずにバーストモードから通常モードに復帰することができるので、負荷急変時の応答特性をさらに向上することが可能となる。なお、当該復帰動作を実施するためには、半導体装置70を用いて第2補助巻線14を駆動したときに、所定の閾値電圧VTH(一次巻線11の通常駆動時に生じる帰還電圧Vfbが決して上回ることのない電圧値)を上回る帰還電圧Vfbが生じるように、第2補助巻線14の巻数を調整しておく必要がある。
【0123】
<第4実施形態>
図18は、絶縁型スイッチング電源装置の第4実施形態(半導体装置70のみを描写)を示す図である。第4実施形態の絶縁型スイッチング電源装置1は、基本的に第3実施形態と同様の構成であり、半導体装置70に
UVLO[under voltage locked out]検出用のコンパレータ76が集積化された点に特徴を有する。そこで、第3実施形態と同様の構成要素については、
図13と同一の符号を付すことで重複した説明を割愛し、以下では、第4実施形態の特徴部分であるコンパレータ76について重点的な説明を行う。
【0124】
コンパレータ76は、非反転入力端(+)に印加される監視電圧Vsenseと、反転入力端(−)に選択印加される
UVLO解除電圧Vth2H及び
UVLO検出電圧Vth2L(ただし、Vth2L<Vth1<Vth2H)とを比較することにより、UVL
O信号S76を生成する。UVLO信号S76は、監視電圧Vsenseが
UVLO解除電圧Vth2Hよりも高くなったときにハイレベルとなり、監視電圧Vsenseが
UVLO検出電圧Vth2Lよりも低くなったときにローレベルとなる。
【0125】
ロジック部71は、UVLO信号S76に応じてトランジスタ74の駆動可否を制御する。より具体的に述べると、ロジック部71は、UVLO信号S76がローレベル(
UVLO検出時の論理レベル)であれば、出力監視信号S72の論理レベルに依ることなく、ゲート信号S71をローレベルに固定する一方、UVLO信号S76がハイレベル(
UVLO解除時の論理レベル)であれば、先に述べたように、出力監視信号S72の立下りエッジをトリガとしてゲート信号S71をハイレベルに立ち上げる。
【0126】
図19は、絶縁型スイッチング電源装置1における起動動作の一例を示すタイミングチャートであり、上から順に、監視電圧Vsense(出力電圧Voの相当)、ゲート信号S71、出力監視信号S72、及び、UVLO信号S76が描写されている。
【0127】
時刻t61において、絶縁型スイッチング電源装置1が起動すると、出力電圧Voの上昇に伴って監視電圧Vsenseも上昇する。このとき、監視電圧Vsenseは閾値電圧Vth1よりも低いので、出力監視信号S72はローレベルとなる。ただし、この時点では、監視電圧Vsenseが
UVLO解除電圧Vth2Hよりも低く、UVLO信号S76がローレベルとなっているので、ローレベルの出力監視信号S72に応じてゲート信号S71がハイレベルに立ち上げられることはない。
【0128】
時刻t62において、監視電圧Vsenseが閾値電圧Vth1よりも高くなると、出力監視信号S72がハイレベルに立ち上がる。ただし、この時点でも、監視電圧Vsenseは
UVLO解除電圧Vth2Hよりも低いので、UVLO信号S76はローレベルに維持されており、トランジスタ74の駆動は禁止されたままとなる。
【0129】
時刻t63において、監視電圧Vsenseが
UVLO解除電圧Vth2Hよりも高くなると、UVLO信号S76がハイレベルに立ち上がる。従って、時刻t63以降、トランジスタ74の駆動が許可される。
【0130】
時刻t64において、絶縁型スイッチング電源装置1がバーストモードに移行すると、出力電圧Voの低下に伴って監視電圧Vsenseも低下する。ただし、この時点では、監視電圧Vsenseが閾値電圧Vth1よりも高いので、出力監視信号S72はハイレベルに維持されたままとなる。
【0131】
時刻t65において、監視電圧Vsenseが閾値電圧Vth1よりも低くなると、出力監視信号S72がローレベルに立ち下がる。その結果、ゲート信号S71が時刻t65〜t66(先述のオン期間ΔTon1に相当)に亘ってハイレベルとされ、第2補助巻線14に駆動電流Icが流される。
【0132】
上記したように、第4実施形態の絶縁型スイッチング電源装置1において、半導体装置70は、起動してから監視電圧Vsense(出力電圧Voに相当)が
UVLO解除電圧Vth2Hを上回るまで第2補助巻線14の駆動を禁止する。このような構成によれば、起動時の消費電力を削減すると共に、出力電圧Voを速やかに立ち上げることが可能となる。
【0133】
<用途>
絶縁型スイッチング電源装置1の用途を説明する。絶縁型スイッチング電源装置1は、ACアダプタや電子機器の電源ブロックに好適に利用される。
【0134】
図20は、絶縁型スイッチング電源装置を備えたACアダプタの一構成例を示す図である。ACアダプタ800は、プラグ802と、筐体804と、コネクタ806と、を備える。プラグ802は、図示しないコンセントから商用交流電圧VAC(
図1の交流電圧Vacに相当)の供給を受ける。絶縁型スイッチング電源装置1は、筐体804の内部に実装される。絶縁型スイッチング電源装置1により生成された出力電圧VOUT(
図1の出力電圧Voに相当)は、コネクタ806から電子機器810に供給される。電子機器810としては、ノートPC、デジタルスチルカメラ、デジタルビデオカメラ、携帯電話、携帯オーディオプレーヤなどが例示される。
【0135】
図21は、絶縁型スイッチング電源装置を備えた電子機器の一構成例を示す図である。なお、図中(A)欄には電子機器900の正面図が描写されており、図中の(B)欄には電子機器900の背面図が描写されている。なお、本図に例示した電子機器900は、ディスプレイ装置であるが、電子機器900の種類は特に限定されず、オーディオ機器、冷蔵庫、洗濯機、掃除機など、電源装置を内蔵する電子機器であればよい。
【0136】
プラグ902は、図示しないコンセントから商用交流電圧VAC(
図1の交流電圧Vacに相当)の供給を受ける。絶縁型スイッチング電源装置1は、筐体904の内部に実装される。絶縁型スイッチング電源装置1により生成された出力電圧VOUT(
図1の出力電圧Voに相当)は、筐体904の内部に搭載される負荷(マイコン、DSP[digital signal processor]、電源回路、照明機器、アナログ回路、及び、デジタル回路など)に供給される。
【0137】
<その他の変形例>
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。