特許 6403973 スイッチングレギュレータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6403973

(24)【登録日】2018年9月21日

(45)【発行日】2018年10月10日

(54)【発明の名称】スイッチングレギュレータ

(51)【国際特許分類】

   H02M 3/155 20060101AFI20181001BHJP

【ＦＩ】

   H02M3/155 P

【請求項の数】7

【全頁数】21

(21)【出願番号】特願2014-75483(P2014-75483)

(22)【出願日】2014年4月1日

(65)【公開番号】特開2015-198510(P2015-198510A)

(43)【公開日】2015年11月9日

【審査請求日】2017年3月17日

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】特許業務法人 佐野特許事務所

(74)【代理人】

【識別番号】100085501

【弁理士】

【氏名又は名称】佐野 静夫

(74)【代理人】

【識別番号】100134555

【弁理士】

【氏名又は名称】林田 英樹

(72)【発明者】

【氏名】福本 洋祐

【審査官】 麻生 哲朗

(56)【参考文献】

【文献】 特開２０１３−１４３８３１（ＪＰ，Ａ）

【文献】 特開２００７−１２４７４９（ＪＰ，Ａ）

【文献】 特開２００６−１５８０９７（ＪＰ，Ａ）

【文献】 特開２００７−１４３３６８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｍ ３／１５５

(57)【特許請求の範囲】

【請求項1】

入力電圧が供給されオンオフのスイッチング動作を行う第１スイッチングトランジスタと、該第１スイッチングトランジスタと相補的にオンオフ動作を行う第２スイッチングトランジスタと、クロック信号に同期し前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタを各別に駆動する第１駆動パルス及び第２駆動パルスを生成するドライバと、前記第１駆動パルス及び前記第２駆動パルスのパルス幅を調整し前記ドライバにパルス幅変調信号を供給するＰＷＭコンパレータと、前記第２スイッチングトランジスタに流れる電流を検出する逆電流検出回路と、前記逆電流検出回路の出力で制御される負荷判定回路と、前記負荷判定回路の出力で制御され前記ＰＷＭコンパレータの一方の入力端子の電位を補正するオフセット電圧生成回路を備え、
前記負荷判定回路は前記パルス幅変調信号を入力信号とし、前記逆電流検出回路から出力される逆電流検出信号でリセットされるフリップフロップの出力と前記クロック信号との論理演算回路を備えていることを特徴とするスイッチングレギュレータ。

【請求項2】

前記第１スイッチングトランジスタと前記第２スイッチングトランジスタの共通接続点と前記逆流検出回路との間に接続されており前記第２スイッチングトランジスタに同期してオン／オフされる逆流検出トランジスタをさらに備え、
前記論理演算回路は前記逆電流検出トランジスタがオンされたとき前記逆電流検出回路によって前記オフセット電圧生成回路をオンさせ、前記逆電流検出トランジスタがオフであるとき前記クロック信号で前記オフセット電圧生成回路をオンオフさせることを特徴とする請求項１に記載のスイッチングレギュレータ。

【請求項3】

前記フリップフロップはＤフリップフロップが少なくとも１段で構成されていることを特徴とする請求項１または２に記載のスイッチングレギュレータ。

【請求項4】

前記オフセット電圧生成回路は定電流回路を有していることを特徴とする請求項１に記載のスイッチングレギュレータ。

【請求項5】

前記逆電流検出回路が前記第２スイッチングトランジスタに流れる電流が正規の方向とは逆方向に流れたことを検出したとき、前記第２スイッチングトランジスタをオフとすることを特徴とする請求項１に記載のスイッチングレギュレータ。

【請求項6】

前記スイッチングレギュレータは、さらに前記第１スイッチングトランジスタと前記第２スイッチングトランジスタの共通接続点に結合されたインダクタと該インダクタに直列に接続されたキャパシタと、前記インダクタと前記キャパシタとの共通接続点に設けられた出力端子と、該出力端子に接続され前記出力端子に生じた出力電圧を分圧する分圧回路と、前記分圧回路で生成された帰還電圧が一方の入力端子に印加されその他方の入力端子に基準電圧が印加される誤差増幅器と、前記誤差増幅器から出力される誤差電圧を前記ＰＷＭコンパレータの他方の入力端子に印加する誤差電圧印加手段を備えていることを特徴とする請求項１に記載のスイッチングレギュレータ。

【請求項7】

前記第１スイッチングトランジスタと同期し前記第１スイッチングトランジスタと前記第２スイッチングトランジスタの共通接続点に生じるスイッチング出力信号を帰還するスイッチング信号帰還用トランジスタが前記ＰＷＭコンパレータの一方の入力端子に結合されていることを特徴とする請求項６に記載のスイッチングレギュレータ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、スイッチングレギュレータに関し、特に軽負荷時及び重負荷時の応答性、安定性を両立することができるスイッチングレギュレータに関する。

【背景技術】

【0002】

スイッチングレギュレータは各種電子機器に使用されている。スイッチングレギュレータはリニアレギュレータと比較すると電源変換効率を高くすることができるが、一方では耐ノイズ特性がしばしば問題視される。また、スイッチングレギュレータは、重負荷時と軽負荷時の応答性と安定性が課題となることが少なくない。

【0003】

特許文献１は、ＰＷＭ制御方式のスイッチングレギュレータ及びその制御方法を開示する。該スイッチングレギュレータは、誤差増幅器の出力電圧とスロープ電圧とを比較するＰＷＭコンパレータを備え、スロープ電圧が印加される入力端子側に定電流回路で構成した第１オフセット回路及び第２オフセット回路が接続されたものを示している。こうした構成下において、重負荷時には第１オフセット回路を作動させ、軽負荷時には両者のオフセット回路を作動させ、ＰＷＭコンパレータの動作点を調整するとしている。

【0004】

特許文献２は、負荷が急激に減少した場合に電流モード方式でも出力電圧を発振状態とせず、出力電圧のオーバーシュートを抑制するスイッチングレギュレータを提供するとしている。その目的を達成するために、いわゆる誤差増幅器の目標電圧が印加される端子側にオフセット電圧が付加される回路構成を提案する。

【0005】

特許文献３は、出力電圧の変動を抑制するようにしたスイッチングレギュレータを提供するとしている。その目的を達成するために、誤差増幅器の入力で電圧を所定値以下に低下させる補正部を設ける。

【0006】

特許文献４は、軽負荷時の損失を低減して効率を改善するスイッチング電源装置を提案している。コイルに流れる電流値を検出して電圧値に変換した電流検出電圧にオフセット電圧を与える電圧源を開示する。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０１３−１４３８３１号公報

【特許文献2】特開２００８−２０６２３９号公報

【特許文献3】特開２０１２−５５１２９号公報

【特許文献4】再表２００５／０７８９１０号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

本発明のスイッチングレギュレータは上記特許文献に開示された技術思想に関連するが、特に軽負荷時及び重負荷時の応答性、安定性を両立することができるスイッチングレギュレータを提供することを目的とする。

【課題を解決するための手段】

【0009】

本発明において「オフセット」とは上記ＰＷＭコンパレータの一方の入力端子と他方の入力端子間に意図的に電圧差をもたらす制御方法を指す。また「オフセット電圧」とは上記ＰＷＭコンパレータの一方の入力端子と他方の入力端子間にもたらす差分電圧または差分電圧を生成するための制御信号を指す。また「オフセット電圧生成回路」とは上記オフセット電圧を生成する回路を指す。また「スロープ電圧」とは、クロック信号に同期して生成される三角形状または鋸歯形状の電圧を指す。また「スロープ比較電圧」とは、上記スロープ電圧に上記オフセット電圧が加味された電圧を指す。また「スロープ電圧生成回路」とは上記スロープ電圧を生成する回路を指す。

【0010】

本発明のスイッチングレギュレータは、入力電圧が供給されオンオフのスイッチング動作を行う第１スイッチングトランジスタと、第１スイッチングトランジスタと相補的にオンオフ動作を行う第２スイッチングトランジスタと、クロック信号に同期し第１スイッチングトランジスタ及び第２スイッチングトランジスタを各別に駆動する第１駆動パルス及び第２駆動パルスを生成するドライバを備える。さらに、第１駆動パルス及び第２駆動パルスのパルス幅を調整しドライバにパルス幅変調信号を供給するＰＷＭコンパレータと、第２スイッチングトランジスタに流れる電流を検出する逆電流検出回路と、逆電流検出回路の出力で制御される負荷判定回路と、負荷判定回路の出力で制御されＰＷＭコンパレータの一方の入力端子の電位を補正するオフセット電圧生成回路とを備える。

【0011】

また本発明のスイッチングレギュレータにおいて負荷判定回路は、パルス幅変調信号を入力信号とし、逆電流検出回路から出力される逆電流検出信号でリセットされるフリップフロップの出力と、クロック信号とを論理演算する論理演算回路を備えている。

【0012】

また本発明のスイッチングレギュレータにおいて論理演算回路は、逆電流検出トランジスタがオンされたとき逆電流検出回路の出力に基づきオフセット電圧生成回路をオンさせ、逆電流検出トランジスタがオフであるとき、クロック信号でオフセット電圧生成回路をオンオフさせる。

【0013】

また本発明のスイッチングレギュレータにおいて、フリップフロップはＤフリップフロップが少なくとも１段で構成されている。

【0014】

また本発明のスイッチングレギュレータにおいて、オフセット電圧生成回路は定電流回路を有している。

【0015】

また本発明のスイッチングレギュレータにおいて、逆電流検出回路が第２スイッチングトランジスタに流れる電流が正規の方向とは逆方向に流れたことを検出したとき、第２スイッチングトランジスタをオフとする。

【0016】

また本発明のスイッチングレギュレータは、さらに第１スイッチングトランジスタと第２スイッチングトランジスタの共通接続点に結合されたインダクタと該インダクタに直列に接続されたキャパシタと、インダクタとキャパシタとの共通接続点に設けられた出力端子と、該出力端子に接続され出力端子に生じた出力電圧を分圧する分圧回路と、分圧回路で生成された帰還電圧が一方の入力端子に印加されその他方の入力端子に基準電圧が印加される誤差増幅器と、誤差増幅器から出力される誤差電圧をＰＷＭコンパレータの入力端子に印加する誤差電圧入力手段を備えている。

【0017】

また本発明のスイッチングレギュレータは、第１スイッチングトランジスタと同期しスイッチング出力端子に生じるスイッチング出力信号を帰還するスイッチング信号帰還用トランジスタがＰＷＭコンパレータに結合されている。

【発明の効果】

【0018】

本発明は、スイッチングレギュレータが軽負荷状態または重負荷状態に置かれたことを検知し、さらにその軽負荷状態または重負荷状態が所定の時間継続することを検知して、スロープ電圧にオフセットを与えるようにしたので軽負荷時及び重負荷時の応答性、安定性を両立することができる。

【図面の簡単な説明】

【0019】

【図1】本発明にかかるスイッチングレギュレータを示す回路図

【図2】図１に示した回路図の主なノードの信号波形のタイミングチャート

【図3】図１に示したスイッチングレギュレータの主なノードの軽負荷時での信号波形のタイミングチャート

【図4】本発明にかかる負荷判定回路の一例を示す回路図

【図5】図１に示すスイッチングレギュレータを考案するにあたり検討した回路の主なノードの信号波形のタイミングチャート

【図6】図１に示すスイッチングレギュレータが軽負荷時から重負荷時に切替わるときの主なノードの信号波形のタイミングチャート

【図7】図１に示すスイッチングレギュレータが重負荷時から軽負荷時に切替わるときの主なノードの信号波形のタイミングチャート

【図8】本発明にかかる負荷判定回路を採用したときと採用しないときに軽負荷から重負荷または重負荷から軽負荷に負荷移動が行われたときの主なノードの信号波形の違いを説明するための比較信号波形図

【図9】本発明にかかる別のスイッチングレギュレータを示す回路図

【発明を実施するための形態】

【0020】

図１は本発明にかかるスイッチングレギュレータを示す回路図である。スイッチングレギュレータ１００は、電流モード形式の降圧型スイッチングレギュレータを構成する。降圧型スイッチングレギュレータは、入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔを出力端子ＶＯＵＴに出力する。スイッチングレギュレータ１００は、トランジスタとしては第１スイッチングトランジスタＱ１、第２スイッチングトランジスタＱ２、逆電流検出トランジスタＱ３、スイッチング信号帰還用トランジスタＱ４、およびオフセットトランジスタＱ５を有する。

【0021】

第１スイッチングトランジスタＱ１はたとえばｐチャンネル型ＭＯＳトランジスタで、第２スイッチングトランジスタＱ２はたとえばｎチャンネル型ＭＯＳトランジスタでそれぞれ構成される。第１スイッチングトランジスタＱ１と第２スイッチングトランジスタＱ２とは相補的なスイッチング動作を行う。すなわち、第１スイッチングトランジスタＱ１がオンであるとき第２スイッチングトランジスタＱ２はオフである。一方、第２スイッチングトランジスタＱ２がオンであるとき第１スイッチングトランジスタＱ１はオフとなる。なお、第２スイッチングトランジスタＱ２は一般的に同期整流用トランジスタと称される。また、この種のスイッチングレギュレータでは、これら両者トランジスタが同時にオンしない、すなわち、両トランジスタが同時にオフとなるいわゆるデッドタイムを設定するのが一般的である。

【0022】

第１スイッチングトランジスタＱ１と第２スイッチングトランジスタＱ２は、入力端子ＶＩＮと接地電位ＧＮＤとの間に互いに直列に接続され、入力端子ＶＩＮには入力電圧Ｖｉｎが供給される。第１スイッチングトランジスタＱ１と第２スイッチングトランジスタＱ２との共通接続点はスイッチング出力信号Ｖｓｗが出力されるスイッチング出力端子ＶＳＷとして用意されている。スイッチング出力端子ＶＳＷと接地電位ＧＮＤにはインダクタＬとキャパシタＣ１とが直列に接続され、それらの共通接続点は出力電圧Ｖｏｕｔが出力される出力端子ＶＯＵＴとして用意されている。負荷ＲＬは出力端子ＶＯＵＴに結合され、出力電圧Ｖｏｕｔが負荷ＲＬに供給される。負荷ＲＬは各種の電子回路の総称として示している。負荷ＲＬには負荷電流ＩＲＬが流れる。負荷電流ＩＲＬの大きさは負荷ＲＬの動作状態すなわち負荷ＲＬの軽重に応動する。軽負荷時には負荷電流ＩＲＬは小さくなり、重負荷時には負荷電流ＩＲＬは大きくなる。

【0023】

抵抗Ｒ４，Ｒ５は互いに直列に接続され出力端子ＶＯＵＴと接地電位ＧＮＤとの間に接続される。抵抗Ｒ４，Ｒ５は出力端子ＶＯＵＴに出力される出力電圧Ｖｏｕｔを分圧する分圧回路を構成し、分圧した電圧を帰還電圧Ｖｆｂとして誤差増幅器ＥＲＲＡＭＰのたとえば非反転入力端子に印加する。誤差増幅器ＥＲＲＡＭＰの反転入力端子には基準電圧Ｖｒｅｆが印加されており、帰還電圧Ｖｆｂは基準電圧Ｖｒｅｆと比較され、その比較結果が誤差電圧Ｖｅとして誤差増幅器ＥＲＲＡＭＰから出力される。

【0024】

誤差増幅器ＥＲＲＡＭＰの出力は、抵抗Ｒ１，Ｒ３およびキャパシタＣ２が直列に接続された抵抗Ｒ１、Ｒ３との共通接続点に結合されている。抵抗Ｒ１は、誤差増幅器ＥＲＲＡＭＰから出力される出力電流を電源端子ＶＣＣの電源電圧Ｖｃｃを基準とする電圧に変換するために用意され、変換された誤差電圧ＶｅはＰＷＭコンパレータＣｐｗｍの非反転入力端子に印加される。なお、抵抗Ｒ１，Ｒ３およびキャパシタＣ２は、誤差増幅器ＥＲＲＡＭＰのゲインを決定するとともに位相補償の作用を成し、併せて誤差電圧ＶｅをＰＷＭコンパレータＣｐｗｍの非反転入力端子に印加する誤差電圧印加手段の働きも成している。

【0025】

位相補償はスイッチングレギュレータ１００の、いわゆる位相遅れ１８０度に対する差分すなわち位相余裕を高めるために行われる。スイッチングレギュレータ１００のループゲインが０ｄｂ（ゲイン１倍）のときの位相がたとえば１２０度であるとすると、位相余裕は、１８０度−１２０度＝６０度として表すことができる。この位相余裕はたとえば４５度以上あれば十分であるとも言われている。また、位相遅れ１８０度のときのゲイン０ｄｂに対するループゲイン差を「ゲイン余裕」と称する。たとえば、位相遅れ１８０度のときのループゲインが−２０ｄｂであるときにはゲイン余裕は２０ｄｂとなる。

【0026】

誤差電圧Ｖｅの大きさは負荷ＲＬの軽重に応動する。一般的に軽負荷時とは、負荷ＲＬに供給される負荷電流ＩＲＬが定格供給電流に対して少なく、特に負荷電流ＩＲＬがほぼ零である無負荷時も含め供給電流開始付近の領域を指す。一方、重負荷時とは定格供給電流付近の負荷電流の領域を指す。本発明では、こうした定義から逸脱するものではないが、さらに負荷の軽重の定義を明確にするために、第２スイッチングトランジスタＱ２に流れる電流が本来の電流経路とは逆に流れる、いわゆる逆電流が検出されたときの動作状態を軽負荷時として定義する。第２スイッチングトランジスタＱ２の順方向電流を符号ｉ２ｆで、逆方向に流れる逆方向電流を符号ｉ２ｒでそれぞれ示している。

【0027】

誤差電圧Ｖｅは、負荷ＲＬが比較的重負荷のときには出力端子ＶＯＵＴの出力電圧Ｖｏｕｔは低くなり帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低くなるので増加する。一方、誤差電圧Ｖｅの大きさは比較的軽負荷のときには出力端子ＶＯＵＴの出力電圧Ｖｏｕｔは高くなり帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなるので増大する。

【0028】

スロープ電圧Ｖｓｌはスロープ電圧生成回路ＳＬＯＰＥで生成される。スロープ電圧生成回路ＳＬＯＰＥは、クロック信号生成回路ＣＬＫで生成されるクロック信号Ｃｌｋに同期し、図示しない定電流回路、抵抗等で図示しないキャパシタを充放電させることによって三角形状または鋸歯形状の傾斜状の電圧を生成する。

【0029】

スロープ電圧Ｖｓｌには、第１スイッチングトランジスタＱ１がオンしたときに生じるスイッチング出力信号Ｖｓｗの変化量がスイッチング信号帰還用トランジスタＱ４および抵抗Ｒ２を介して重畳される。スイッチング信号帰還用トランジスタＱ４を第１スイッチングトランジスタＱ１と同期してオンオフさせるためにｐチャンネル型ＭＯＳトランジスタを用いる。スイッチング出力信号Ｖｓｗの大きさは第１スイッチングトランジスタＱ１がオンしたときのオン抵抗値に応動する。すなわち、第１スイッチングトランジスタＱ１のオン抵抗が高いときにはスイッチング出力信号Ｖｓｗの振幅は小さくなる。さらに第１スイッチングトランジスタＱ１に流れる電流が大きくなるにつれスイッチング出力信号Ｖｓｗの振幅は小さくなる。したがって、スイッチング出力信号Ｖｓｗの変化量をスロープ電圧Ｖｓｌに帰還、加算させることによって、第１スイッチングトランジスタＱ１に流れる電流を検出し、その大きさをＰＷＭコンパレータＣｐｗｍに帰還している。してみれば、図１に示したスイッチングレギュレータ１００は電流モード形式であると言える。

【0030】

スロープ比較電圧Ｖｓｌｅは、スロープ電圧Ｖｓｌにモニタリング電圧Ｖｓｗｅが抵抗Ｒ２を介して重畳された信号である。モニタリング電圧Ｖｓｗｅは、スイッチング出力信号Ｖｓｗをスイッチング信号帰還用トランジスタＱ４のドレインＤに取り出した電圧である。モニタリング電圧Ｖｓｗｅは抵抗Ｒ２を介してＰＷＭコンパレータＣｐｗｍの反転入力端子に印加される。

【0031】

ＰＷＭコンパレータＣｐｗｍの反転入力端子には、スロープ電圧Ｖｓｌにスイッチング出力信号Ｖｓｗのモニタリング電圧Ｖｓｗｅが重畳されたスロープ比較電圧Ｖｓｌｅが印加される。ＰＷＭコンパレータＣｐｗｍの非反転入力端子には誤差電圧Ｖｅが印加される。ＰＷＭコンパレータＣｐｗｍでは、誤差電圧Ｖｅがスロープ電圧Ｖｓｅｌよりも高いときにはＰＷＭ出力信号Ｓｐｗｎのパルス幅は広がるように、逆の場合すなわち誤差電圧Ｖｅがスロープ電圧Ｖｓｅｌよりも低いときにはＰＷＭ出力信号Ｓｐｗｍのパルス幅が狭くなるようにそれぞれ調整される。ＰＷＭ出力信号ＳｐｗｍはドライバＤＲＶに印加される。

【0032】

ＰＷＭコンパレータＣｐｗｍの非反転入力端子および反転入力端子の電圧の大きさは、抵抗Ｒ１，Ｒ３の抵抗値および電源端子ＶＣＣの電源電圧Ｖｃｃの大きさに基づき決定される。

【0033】

ドライバＤＲＶは、第１スイッチングトランジスタＱ１、第２スイッチングトランジスタＱ２をそれぞれ駆動する第１駆動パルスＳｑ１および第２駆動パルスＳｑ２を生成する。すなわち、ドライバＤＲＶは、クロック信号生成回路ＣＬＫで生成されたクロック信号Ｃｌｋと、ＰＷＭコンパレータＣｐｗｍから出力されたＰＷＭ出力信号Ｓｐｗｍに基づきデューティ比が調整された第１駆動パルスＳｑ１、第２駆動パルスＳｑ２を生成する。

【0034】

第１駆動パルスＳｑ１および第２駆動パルスＳｑ２はそれぞれ第１スイッチングトランジスタＱ１および第２スイッチングトランジスタＱ２を相補的にオンオフさせる極性に設定される。たとえば、第１スイッチングトランジスタＱ１がｐチャンネル型ＭＯＳトランジスタであり、第２スイッチングトランジスタＱ２がｎチャンネル型ＭＯＳトランジスタであるときには、第１駆動パルスＳｑ１および第２駆動パルスＳｑ２は同じ極性に設定される。

【0035】

ドライバＤＲＶには第１駆動パルスＳｑ１および第２駆動パルスＳｑ２を生成するために図示しないフリップフロップや、デッドタイム生成回路などを内蔵するのが一般的である。デッドタイム生成回路はこの種のスイッチングレギュレータにはよく採用される。すなわち、第１スイッチングトランジスタＱ１と第２スイッチングトランジスタＱ２が同時にオンしない区間、すなわち両トランジスタが同時にオフする期間を設けることが少なくない。

【0036】

負荷判定回路ＦＨは本発明の特徴の１つとして用意されている。負荷判定回路ＦＨの詳細は後述するが、ここで回路構成を端的に述べる。負荷判定回路ＦＨはカウンタ、ラッチ回路等の論理回路で構成されている。負荷判定回路ＦＨにはＰＷＭ出力信号Ｓｐｗｍ、クロック信号Ｃｌｋ、及び逆電流検出回路ＺＣから出力される逆電流検出信号Ｚｃが印加される。逆電流検出信号Ｚｃは主にカウンタをリセットするために用いられる。

【0037】

オフセット電圧生成回路ＯＦＦＳＥＴはたとえばｎチャンネル型ＭＯＳトランジスタで構成したオフセットトランジスタＱ５及び定電流回路ＣＣで構成される。オフセットトランジスタＱ５は、負荷判定回路ＦＨから出力される負荷判定信号Ｖｆｈがハイレベルのときにオンし、ローレベルのときにオフする。オフセットトランジスタＱ５がオンすると定電流回路ＣＣで生成される定電流とほぼ同じ大きさの電流が電源端子ＶＣＣから抵抗Ｒ２を介しオフセットトランジスタＱ５のドレインＤからソースＳに向かって流れる。オフセットトランジスタＱ５がオンするとスロープ比較電圧Ｖｓｌｅが印加されるＰＷＭコンパレータＣｐｗｍの反転入力端子（−）の直流電位は下がる。このときＰＷＭコンパレータＣｐｗｍの非反転入力端子（＋）と反転入力端子(−)との間に差電圧がもたらされ、併せて両入力端子間の差電圧が補正される。こうした補正がオフセットであり、このとき与えられる差電圧がオフセット電圧である。

【0038】

オフセット電圧生成回路ＯＦＦＳＥＴを構成するオフセットトランジスタＱ５を軽負荷時にオンさせることは必須の条件ではない。すなわち、軽負荷時にオフセットトランジスタＱ５をオフさせるという選択肢もあり、また重負荷時にオフセットトランジスタＱ５をオンまたはオフさせるという選択肢もあり得る。こうした選択肢の使い分けはＰＷＭコンパレータＣｐｗｍの２つの入力端子に印加する電圧やスロープ電圧Ｖｓｌを生成するスロープ電圧生成回路ＳＬＯＰＥの回路構成などで変わってくる。

【0039】

図２は図１に示した本発明にかかるスイッチングレギュレータ１００の主なノードの信号タイミングチャートである。図２（ａ）〜図２（ｆ）は重負荷時の信号波形を、図２（ｇ）は、重負荷時及び軽負荷時の両者の信号波形をそれぞれ示す。以下、図１を参照しながら図２の信号波形について簡単に説明する。

【0040】

図２（ａ）は、クロック信号生成回路ＣＬＫで生成されるクロック信号Ｃｌｋを示す。ドライバＤＲＶの回路動作はクロック信号Ｃｌｋに同期される。またスイッチングレギュレータ１００の回路動作もクロック信号Ｃｌｋに同期して作動される。クロック信号Ｃｌｋの周波数はたとえば、２００ｋＨｚ〜６ＭＨｚに選ばれる。クロック信号Ｃｌｋはスイッチングレギュレータ１００を作動させるときの基準信号とも言える。

【0041】

図２（ｂ）は、第１駆動パルスＳｑ１、第２駆動パルスＳｑ２を示し、これらの駆動パルスＳｑ１，Ｓｑ２は、それぞれ第１スイッチングトランジスタＱ１、第２スイッチングトランジスタＱ２のゲートＧに印加され、これらのトランジスタを相補的にオンオフさせる。第１駆動パルスＳｑ１、第２駆動パルスＳｑ２はクロック信号Ｃｌｋに同期しドライバＤＲＶから出力される。第１スイッチングトランジスタＱ１がたとえばｐチャンネル型ＭＯＳトランジスタで、第２スイッチングトランジスタＱ２がたとえばｎチャンネル型ＭＯＳトランジスタであるとき、第１駆動パルスＳｑ１、第２駆動パルスＳｑ２の極性は同じに設定される。

【0042】

図２（ｃ）は、スイッチング出力端子ＶＳＷすなわち第１スイッチングトランジスタＱ１と第２スイッチングトランジスタＱ２のドレインＤに出力されるスイッチング出力信号Ｖｓｗを示す。スイッチング出力信号Ｖｓｗの信号波形は、第１駆動パルスＳｑ１、第２駆動パルスＳｑ２の極性とは反転されたものになる。

【0043】

図２（ｄ）は、インダクタＬに流れるインダクタ電流ＩＬを示す。インダクタ電流ＩＬは、重負荷時にはスイッチング出力信号Ｖｓｗに同期し、ほぼ三角波形状を成している。

【0044】

図２（ｅ）は、誤差増幅器ＥＲＲＡＭＰの出力である誤差電圧Ｖｅ、ＰＷＭコンパレータＣｐｗｍの反転入力端子に印加されるスロープ比較電圧Ｖｓｌｅ、及びスイッチング信号帰還用トランジスタＱ４のドレインＤに出力されるモニタリング電圧Ｖｓｗｅを模式的にそれぞれ示す。

【0045】

図２（ｆ）は、ＰＷＭコンパレータＣｐｗｍから出力されるＰＷＭ出力信号Ｓｐｗｍを示す。ＰＷＭ出力信号Ｓｐｗｍは、ＰＷＭコンパレータＣｐｗｍからの出力信号であり、誤差電圧Ｖｅとスロープ比較電圧Ｖｓｌｅとの比較結果信号である。ＰＷＭ出力信号Ｓｐｗｍのパルス幅Ｗｐｗｍは負荷の軽重に応じて制御される。

【0046】

図２（ｇ）は、逆電流検出回路ＺＣから出力される逆電流検出信号Ｚｃを示す。逆電流検出信号Ｚｃは、軽負荷時すなわち第２スイッチングトランジスタＱ２に逆電流ｉ２ｒが流れた場合にはハイレベルＨｉとなり、そうでない場合すなわち重負荷時の場合にはローレベルＬｏとなるように設定されている。逆電流検出信号ＺｃがハイレベルＨｉであるときには、第２スイッチングトランジスタＱ２がオフ状態にラッチされるよう第２駆動パルスＳｑ２が制御される。

【0047】

図３は軽負荷時における、図１の主なノードの信号波形のタイミングチャートを示す。図３（ａ）はスイッチング出力端子ＶＳＷに出力されるスイッチング出力信号Ｖｓｗを示す。スイッチング出力信号Ｖｓｗは、時刻ｔ１〜ｔ２までが最も高いレベルとなり、時刻ｔ２から時刻ｔ３までが接地電位ＧＮＤである零ボルトよりも低いマイナスの電位に置かれる。時刻ｔ３〜ｔ４までは中間レベルＭｉとなり、時刻ｔ４〜ｔ５では再び最も高いレベルに置かれる。時刻ｔ３〜ｔ４では第２スイッチングトランジスタＱ２に逆電流ｉ２ｒが流れたことを検知して逆電流検出回路ＺＣが軽負荷状態を検知し、スイッチング出力信号Ｖｓｗは中間レベルＭｉに保持され、第２スイッチングトランジスタＱ１及び第１スイッチングトランジスタＱ２が共にオフに置かれる。

【0048】

図３（ｂ）は、逆電流検出回路ＺＣの逆電流検出信号Ｚｃを示す。逆電流検出信号Ｚｃは、時刻ｔ１〜ｔ３ではローレベルＬｏであり、時刻ｔ３〜ｔ４ではハイレベルＨｉとなり、時刻ｔ４〜ｔ６では再びローレベルＬｏになることを示す。逆電流検出信号ＺｃがローレベルＬｏであるということは、逆電流検出回路ＺＣが作動していない状態すなわち第２スイッチングトランジスタＱ２には通常の電流経路である電流ｉ２ｆが流れ、逆電流ｉ２ｒが流れていないことを示す。逆電流検出信号ＺｃがハイレベルＨｉである時刻ｔ３〜ｔ４は逆電流検出回路ＺＣが作動している期間である。

【0049】

図３（ｃ）、（ｄ）はそれぞれ第１駆動パルスＳｑ１、第２駆動パルスＳｑ２を示す。第１駆動パルスＳｑ１は、時刻ｔ１〜ｔ２及び時刻ｔ４〜ｔ５ではローレベルＬｏであり、時刻ｔ２〜ｔ４ではハイレベルＨｉに置かれる。第２駆動パルスＳｑ２は、時刻ｔ２〜ｔ３及び時刻ｔ５〜ｔ６ではハイレベルＨｉであり、時刻ｔ１〜ｔ２及び時刻ｔ３〜ｔ５までがローレベルＬｏに置かれる。

【0050】

図３を一見すると、スイッチング出力信号Ｖｓｗは、第１駆動パルスＳｑ１がローレベルＬｏのときハイレベルＨｉとなり、第２駆動パルスＳｑ２がハイレベルＨｉのときにはマイナスレベルになることが分かる。そして、第１駆動パルスＳｑ１がハイレベルＨｉであり、かつ第２駆動パルスＳｑ２がローレベルＬｏのときの時刻ｔ３〜ｔ４の間は中間レベルＭｉになる。さらに、時刻ｔ３〜ｔ４までの期間すなわち逆電流検出信号ＺｃがハイレベルＨｉの期間にスイッチング出力信号Ｖｓｗは中間レベルＭｉに置かれる。時刻ｔ３〜ｔ４までは、第１スイッチングトランジスタＱ１及び第２スイッチングトランジスタＱ２が共にオフに置かれる状態である。したがって、時刻ｔ３〜ｔ４までにおいては、スイッチング出力信号Ｖｓｗが出力されるスイッチング出力端子ＶＳＷはハイインピーダンス状態に置かれる。なお第１スイッチングトランジスタＱ１及び第２スイッチングトランジスタＱ２を共にオフする回路部は図示しないがドライバＤＲＶに内蔵されている。

【0051】

図３を見てさらに言えることは次のとおりである。すなわち、時刻ｔ３〜ｔ６における逆電流検出信号Ｚｃの遷移状態から分かるように、逆電流検出信号Ｚｃは時刻ｔ３〜ｔ４まではハイレベルである。時刻ｔ４〜ｔ５に移行するとスイッチング信号Ｖｓｗは再びハイレベルとなり、逆電流検出回路ＺＣはオンからオフとなり、いわゆる軽負荷検知状態が一端リセットされる。リセットされる期間は第２スイッチングトランジスタＱ２を制御する第２駆動パルスＳｑ２がハイレベルＨｉを持続するまで継続される。

【0052】

図４は本発明にかかる負荷判定回路ＦＨの一実施例を示す。負荷判定回路ＦＨは、ＰＷＭ出力信号Ｓｐｗｍと逆電流検出回路ＺＣから出力される逆電流検出信号Ｚｃ及びクロック信号Ｃｌｋを用いて論理演算を行い、その演算結果に基づき軽負荷または重負荷の判定を行う。軽負荷であるか重負荷での判定は負荷判定回路ＦＨが行う前に逆電流検出回路ＺＣで既に行われるが、負荷判定回路ＦＨでは負荷状態が両者のいずれであるのかを確定させる。

【0053】

図４にはフリップフロップＦＦ３のＤ入力端子をたとえば電源端子ＶＣＣすなわちハイレベルＨｉに固定したものを示す。Ｄ入力端子のレベル設定はフリップフロップＦＦ３のＱ出力、Ｑバー出力にそれぞれ取り出すレベルをハイレベルとするかそれともローレベルに設定するかによって決定される。なお、フリップフロップＦＦ１，ＦＦ２を用意しないで、ＰＷＭ出力信号Ｓｐｗｍを直接フリップフロップＦＦ３でラッチさせてもよい。この場合には軽負荷時から重負荷時への切替わるマージン時間は零となり、負荷状態の切替わり時にオフセット電圧生成回路ＯＦＦＳＥＴが切替わりに要する時間を短縮することができる。しかし、マージン時間を零に設定すると、軽負荷時と重負荷時との間での切替わり感度が高くなり、負荷状態が十分に確定されない状態でオフセット電圧生成回路ＯＦＦＳＥＴが作動するということが起こり得る。いずれにしても負荷の切替わり時のマージン時間の設定はクロック信号Ｃｌｋの周波数や負荷ＲＬの規模や回路機能にも鑑み決めるとよい。

【0054】

図４に示した負荷判定回路ＦＨについて、図１〜図３を参照して説明する。負荷判定回路ＦＨを設ける目的は、先に述べたように、スイッチングレギュレータ１００が軽負荷時及び重負荷時のいずれの状態で作動しているかを確実に判定するためである。また、負荷判定回路ＦＨを用意する目的は軽負荷から重負荷に、または重負荷から軽負荷に負荷状態が遷移したときに、その遷移したタイミングを検知して、ＰＷＭコンパレータＣｐｗｍの回路動作点を補正して、軽負荷時での応答性の低下を抑制し、かつ重負荷時の特に出力電圧Ｖｏｕｔの安定性を確保することにもある。

【0055】

負荷判定回路ＦＨは第１フリップフロップＦＦ１、第２フリップフロップＦＦ２、第３フリップフロップＦＦ３、インバータＩＮＶ１，ＩＮＶ２、及び否定論理積回路ＮＡＮＤなどの各種論理回路で構成される。本発明にかかる負荷判定回路ＦＨに用いる論理回路は否定論理積回路ＮＡＮＤに限定されない。たとえば否定論理和回路ＮＯＲ、論理和回路ＯＲ、論理積回路ＡＮＤ、否定回路ＮＯＴ（インバータ）の組み合わせで構成することもできる。否定論理積回路ＮＡＮＤは、ノードＮ４に出力される信号の極性やクロック信号Ｃｌｋの極性に応じて、否定論理和回路ＮＯＲや論理和回路ＯＲなどで構成することもできる。こうした論理回路の選択と組合せは当業者には比較的容易なことであり設計事項の１つであると言える。

【0056】

フリップフロップＦＦ１〜ＦＦ３はＤフリップフロップで構成される。フリップフロップＦＦ１の入力端子ＣＫにはＰＷＭ出力信号Ｓｐｗｍが印加される。ＰＷＭ出力信号Ｓｐｗｍの周期は軽負荷時と重負荷時では異なってくる。したがって、ＰＷＭ出力信号Ｓｐｗｍの周期を検出することは負荷状態を把握することにつながる。ＰＷＭ出力信号ＳｐｗｍはＰＷＭコンパレータＣｐｗｍから出力され、ドライバＤＲＶに印加されるパルス幅変調信号である。フリップフロップＦＦ１，ＦＦ２は、ＰＷＭ出力信号Ｓｐｗｍの数をカウントする分周器でありカウンタでもある。フリップフロップＦＦ３は、フリップフロップＦＦ１，ＦＦ２でカウントしたＰＷＭ出力信号Ｓｐｗｍの数をラッチする。フリップフロップＦＦ１，ＦＦ２は、必須の構成要件ではないが、フリップフロップＦＦ３はＰＷＭ出力信号Ｓｐｗｍをラッチさせるために用意される。したがって、負荷判定回路ＦＨは少なくとも１段のフリップフロップを用意すれば足りる。フリップフロップＦＦ１，ＦＦ２の段数は、軽負荷から重負荷への遷移時または重負荷から軽負荷への遷移時にどの程度の時間をもって切り替えるかに基づき決定する。すなわち、負荷切替え時のマージン時間に基づき決めることになる。仮にフリップフロップＦＦ１，ＦＦ２を用意せずにフリップフロップＦＦ３だけで負荷判定回路ＦＨを構成した場合には，軽負荷から重負荷または重負荷から軽負荷への切り替わりに要する時間は論理演算上では零となる。

【0057】

負荷の軽重の変化に対するその応答性及び安定性を確保するために要する時間すなわちマージン時間を比較的短く設定すると、負荷状態が確実に重負荷状態あるのか或いは軽負荷状態あるのか確実に認定できなくなるという不具合が生じる。また、負荷の切替わりに要する時間を比較的長く設定すると応答性が遅くなるという不具合が生じる。そこでマージン時間を設定するにあたっては信号Ｃｌｋの周波数をたとえば１ＭＨｚとし、切り替えに用いる時間をクロック信号Ｃｌｋの４個分とすると、負荷の切り替わりに要する時間は約４μｓとなる。もし負荷判定回路ＦＨをフリップフロップＦＦ１，ＦＦ２の２段ではなく、３段、４段で構成すると、切り替わりに要する時間はそれぞれ８μｓ，１６μｓとなる。

【0058】

負荷判定回路ＦＨにはインバータＩＮＶ１，ＩＮＶ２が含まれている。これらのインバータは必須の構成要件ではない。インバータＩＮＶ１はフリップフロップＦＦ１〜ＦＦ３のＲバー端子に印加するリセット信号の極性を合わせるために、また、インバータＩＮＶ２はオフセット電圧生成回路ＯＦＦＳＥＴを構成するオフセットトランジスタＱ５をハイレベルでオンさせる或いはローレベルでオンさせるかの極性合せのために用意されている。

【0059】

インバータＩＮＶ１の入力側には逆電流検出回路ＺＣから出力される逆電流検出信号Ｚｃが印加される。逆電流検出回路ＺＣの非反転入力端子には逆電流検出トランジスタＱ３で検出した逆電流検出入力信号Ｚｃｉが印加される。逆電流検出信号ＺｃがローレベルＬｏからハイレベルＨｉに遷移するタイミングで負荷判定回路ＦＨはＰＷＭ出力信号Ｓｐｗｍをカウントする。

【0060】

負荷判定回路ＦＨの出力側すなわち否定論理積回路ＮＡＮＤから負荷判定信号Ｖｆｈが出力されると、オフセット電圧生成回路ＯＦＦＳＥＴを構成するオフセットトランジスタＱ５はオンまたはオフに置かれる。負荷判定信号Ｖｆｈは本発明で定義するオフセット電圧の範疇に入る。

【0061】

オフセット電圧生成回路ＯＦＦＳＥＴを構成するオフセットトランジスタＱ５がオンすると、定電流回路ＣＣもオンしＰＷＭコンパレータＣｐｗｍの反転入力端子の直流電位はオフセットトランジスタＱ５がオフのときの電位よりも低くなるように補正される。

【0062】

図５は、図１に示すスイッチングレギュレータ１００を考案するにあたり検討に供したスイッチングレギュレータが重負荷で作動しているときの主なノードの信号波形のタイミングチャートを示す。検討に供した回路は要約すると、図１において負荷判定回路ＦＨを採用せずに、オフセット電圧生成回路ＯＦＦＳＥＴを採用しオフセットトランジスタＱ５のゲートＧにクロック信号Ｃｌｋを印加するようにした回路構成である。したがって、ＰＷＭコンパレータＣｐｗｍにオフセット電圧が印加される回路構成下であることでは本発明の一実施の形態と変わりはない。以下、図５について簡単に説明する。

【0063】

図５（ａ）は、クロック信号Ｃｌｋを示す。クロック信号Ｃｌｋはクロック信号生成回路ＣＬＫで生成される。クロック信号Ｃｌｋに同期してスイッチングレギュレータ１００は作動する。クロック信号Ｃｌｋの周波数が大きい（高い）ほどスイッチングレギュレータ１００の動作スピードは速くなる。クロック信号Ｃｌｋの周波数はたとえば２００ｋＨｚ〜６ＭＨｚの範囲で設定される。本発明の一実施の形態ではクロック信号Ｃｌｋの周波数は１ＭＨｚである。

【0064】

図５（ｂ）は、スイッチング出力信号Ｖｓｗを示す。スイッチング出力信号Ｖｓｗは図１に示す第１スイッチングトランジスタＱ１及び第２スイッチングトランジスタＱ２のドレインＤに出力される。重負荷時は、スイッチング出力信号Ｖｓｗの周期はクロック信号Ｃｌｋと同じである。

【0065】

図５（ｃ）は、図１に示すＰＷＭコンパレータＣｐｗｍの非反転入力端子に印加される誤差電圧Ｖｅ及び反転入力端子に印加されるスロープ比較電圧Ｖｓｌｅをそれぞれ示す。
誤差電圧Ｖｅは時刻ｔ１〜ｔ４に関わらずほぼ同じレベルであることを示す。スロープ比較電圧Ｖｓｌｅの振幅は、時刻ｔ１，ｔ２，ｔ３及びｔ４のタイミングでクロック信号Ｃｌｋが印加される期間において急激に下がる状態を示している。これは、図１に示すオフセット電圧生成回路ＯＦＦＳＥＴを構成するオフセットトランジスタＱ５及び定電流回路ＣＣを作動させ、ＰＷＭコンパレータＣｐｗｍの反転入力端子の直流電位を低くなるように制御しているからである。こうした制御は、ＰＷＭコンパレータＣｐｗｍにクロック信号Ｃｌｋの到来期間ＰＷＭコンパレータＣｐｗｍにオフセット電圧を与え、図５（ｂ）に示すスイッチング出力信号Ｖｓｗの立ち上がりのスルーレートが大きくなるようにしてノイズの発生を抑止するためである。なお、本発明の一実施の形態では回路構成上、ＰＷＭコンパレータＣｐｗｍの反転入力端子の直流電位が低くなるように制御したが、この制御方法には限定されない。すなわちＰＷＭコンパレータＣｐｗｍの反転入力端子の直流電位を高くするという制御方法もあり得る。こうした制御方法はオフセット電圧生成回路ＯＦＦＳＥＴの回路構成や、その制御方法によって変わってくる。またＰＷＭコンパレータＣｐｗｍの反転入力端子ではなく非反転入力端子にオフセット電圧を与える制御方法もあり得る。また、定電流回路ＣＣは１段ではなく並列に２段用意し、軽負荷時、重負荷時にこれらの定電流回路を切替えるという制御方法もあり得る。またＰＷＭコンパレータＣｐｗｍの出力側に取り出すパルス幅変調信号の極性によってもＰＷＭコンパレータＣｐｗｍの２つの入力端子側に印加する各種信号とその制御方法は当業者には種々考えられることを申し添える。

【0066】

図５（ｄ）は、ＰＷＭコンパレータＣｐｗｍに出力されるＰＷＭ出力信号Ｓｐｗｍを示す。ＰＷＭ出力信号Ｓｐｗｍは負荷ＲＬの軽重に応じてパルス幅が制御される。ＰＷＭ出力信号Ｓｐｗｍは、図５（ｃ）に示す誤差電圧Ｖｅとスロープ比較電圧Ｖｓｌｅの電圧レベル差に応じて出力され、誤差電圧Ｖｅはスロープ比較電圧Ｖｓｌｅよりも大きくなるレベルではたとえばハイレベルＨｉとなり、スロープ比較電圧Ｖｓｌｅが誤差電圧Ｖｅよりも高いレベルではローレベルＬｏとなる。

【0067】

図５を用いて説明したように、重負荷時にクロック信号Ｃｌｋを利用してオフセット電圧をＰＷＭコンパレータＣｐｗｍに与えることはノイズの発生を抑止することでは効果があることが分かった。しかし、こうした制御方法だけでは重負荷時及び軽負荷時に必ずしも十分でないことを知見したのでその点について述べる。

【0068】

図６は図１に示した本発明にかかるスイッチングレギュレータ１００及び図４に示した負荷判定回路ＦＨの主なノードの信号波形のシミュレーション結果を示す。図６は大きく２つの領域で分けられている。すなわち時刻ｔｓを境界として軽負荷時は符号ＫＦで、重負荷時はＪＦでそれぞれ示されている。以下図１、図４を参照して図６について説明する。

【0069】

図６（ａ）は軽負荷時ＫＦと重負荷時ＪＦとを区別するために用いる負荷電流ＩＲＬを示す。負荷電流ＩＲＬは時刻ｔ１，ｔ２及びｔｓは電流ｉｋで、時刻ｔｓ，ｔ３，ｔ４，ｔ５，ｔ６，ｔ７及びｔ８は電流ｉｊでそれぞれ示されている。シミュレーション上、電流ｉｋは零であり、電流ｉｊは５００（ｍＡ）としている。

【0070】

図６（ｂ）はクロック信号Ｃｌｋを示す。クロック信号Ｃｌｋはクロック信号生成回路ＣＬＫで生成される。クロック信号Ｃｌｋの周波数はたとえば２００ｋＨｚ〜６ＭＨｚに選ばれる。クロック信号Ｃｌｋの周期Ｔｃｌｋは負荷の軽重に関わらず一定である。

【0071】

図６（ｃ）はスイッチング出力端子ＶＳＷに出力されるスイッチング出力信号Ｖｓｗを示す。スイッチング出力信号Ｖｓｗは、軽負荷時ＫＦと重負荷時ＪＦでは信号波形及びその周期Ｔｓｗ１，Ｔｓｗ２は異なる。すなわち軽負荷時ＫＦの周期Ｔｓｗ１はクロック信号Ｃｌｋのそれよりも大きくなる。このことはスイッチング出力信号Ｖｓｗの周波数はクロック信号Ｃｌｋのそれよりも低くなっていることを示す。重負荷時ＪＦでのスイッチング出力信号Ｖｓｗの周期Ｔｓｗ２はクロック信号Ｃｌｋの周期Ｔｃｌｋと同じであることを示す。

【0072】

図６（ｄ）は、出力端子ＶＯＵＴに出力される出力電圧Ｖｏｕｔを示す。出力電圧Ｖｏｕｔは破線で示した平均レベルを中心にして上下に微小に変動するリップル電圧成分を有する。このリップル電圧成分は負荷の軽重に関わらず生じるが、スイッチング出力信号Ｖｓｗの周期に連動して生じる。

【0073】

図６（ｅ）は、逆電流検出回路ＺＣから出力される逆電流検出信号Ｚｃを示す。逆電流検出信号Ｚｃは、軽負荷時ＫＦではスイッチング出力信号Ｖｓｗの周期に応じて生じ、時刻ｔ１〜ｔ２でローレベルＬｏとなり、時刻ｔ２〜ｔｓではハイレベルＨｉとなる。逆電流検出信号Ｚｃは時刻ｔｓ〜ｔ８の期間すなわち重負荷時ＪＦではローレベルＬｏに保持される。なお、重負荷時ＪＦで逆電流検出信号Ｚｃの極性をハイレベルＨｉに設定するかローレベルＬｏに設定するかは逆電流検出回路ＺＣの前段及び後段に結合される回路部によって適宜選択するとよい。

【0074】

図６（ｆ），（ｇ），（ｈ）及び（ｉ）は、図４に示した負荷判定回路ＦＨのノードＮ１，Ｎ２，Ｎ３及びＮ４に生じる信号をそれぞれ示す。図６（ｆ）に示すノードＮ１の信号は、負荷判定回路ＦＨを構成するフリップフロップＦＦ１〜ＦＦ３のリセット信号として生成されている。ノードＮ１の信号は本発明の一実施の形態では逆電流検出信号Ｚｃの極性が反転された信号と同じである。ノードＮ１の信号の極性はフリップフロップＦＦ１〜ＦＦ３を構成する回路の種類に応じて適宜設定される。

【0075】

図６（ｇ）に示すノードＮ２の信号はフリップフロップＦＦ１のＱバー出力に生じる。ノードＮ２に生じる信号はＰＷＭ出力信号Ｓｐｗｍをカウントした信号である。軽負荷時ＫＦではローレベルＬｏを、重負荷時ＪＦではクロック信号Ｃｌｋを２分の１に分周した信号となる。時刻ｔ３〜ｔ８ではクロック信号Ｃｌｋを２分の１に分周した信号になる。

【0076】

図６（ｈ）に示すノードＮ３の信号はフリップフロップＦＦ２のＱバー出力に生じる。ノードＮ３に生じる信号はフリップフロップＦＦ１のＱバーに生じた信号を分周した信号であるので、軽負荷時ＫＦではローレベルＬｏのままであり、重負荷時ＪＦではノードＮ２の信号を２分の１に分周する信号となる。ノードＮ３の信号は時刻ｔ５でローレベルＬｏからハイレベルＨｉに遷移し、このタイミングはノードＮ２の信号の立上がりタイミングである時刻ｔ３より遅れる。

【0077】

図６（ｉ）に示すノードＮ４の信号はノードＮ３に生じる信号のハイレベルＨｉをラッチしたものとなる。したがって、時刻ｔ５〜ｔ８まではハイレベルＨｉを保持する。

【0078】

図６（ｊ）に示すＰＷＭ出力信号Ｓｐｗｍは、ＰＷＭコンパレータＣｐｗｍから出力されるパルス幅変調信号である。ＰＷＭ出力信号Ｓｐｗｍは誤差電圧Ｖｅとスロープ比較電圧Ｖｓｌｅとが交わるタイミングでハイレベルＨｉまたはローレベルＬｏとして表れ、パルス幅のデューティ比は軽負荷時ＫＦと重負荷時ＪＦで制御される。

【0079】

図６（ｋ）に示す負荷判定信号Ｖｆｈは負荷判定回路ＦＨから出力される。負荷判定信号Ｖｆｂを所定のタイミングと所定のレベルで出力するために図６（ｅ）〜（ｋ）の各種電圧または信号のタイミングで極性が設定される。負荷判定信号Ｖｆｈは、負荷判定回路ＦＨを構成する否定論理積回路ＮＡＮＤに入力されるノードＮ４の信号とクロック信号Ｃｌｋとを否定論理積演算した結果の信号である。負荷判定信号Ｖｆｈの極性は本発明の一実施の形態では軽負荷時ＫＦではハイレベルＨｉに設定される。また、重負荷時ＪＦにおいても時刻ｔｓから時刻ｔ８まではハイレベルＨｉを保持するよう設定されている。すなわち負荷判定信号ＶｆｈがハイレベルＨｉに保持されるのは本来、軽負荷時ＫＦであるが、負荷ＲＬが重負荷時ＪＦに移ったときでも所定の時間は軽負荷時ＫＦと同じレベルに保持される。これは、負荷判定回路ＦＨの回路構成で一意的に決定しているからである。

【0080】

重負荷時ＪＦにおいて、時刻ｔｓからｔ７までの時間は図４に示した負荷判定回路ＦＨで設定されている。すなわちフリップフロップＦＦ１，ＦＦ２によってＰＷＭ出力信号Ｓｐｗｍを４分の１に分周している。重負荷時ＪＦではＰＷＭ出力信号Ｓｐｗｍの周期はクロック信号Ｃｌｋの周期Ｔｃｌｋに等しい。したがって、時刻ｔｓ〜ｔ７の時間はクロック信号Ｃｌｋの周期Ｔｃｌｋのほぼ４倍に設定される。

【0081】

時刻ｔｓ〜ｔ７までの時間は負荷ＲＬが軽負荷から重負荷に変化したときにオフセット電圧生成回路ＯＦＦＳＥＴを作動させるまでの待機時間でありマージン時間として用意される。このマージン時間はあえて設ける必要もなく、すなわち時刻ｔｓで直ちにオフセット電圧生成回路ＯＦＦＳＥＴの動作を切替えるようにしてもかまわない。しかしマージン時間の設定は負荷ＲＬの変化が明らかに変化したものであるかそれともノイズ等によってたとえば誤動作したものなのかを区別するために有用である。言い換えれば、負荷の軽重の切替わり時のマージン時間は軽負荷時ＫＦから重負荷時ＪＦ及び重負荷時ＪＦから軽負荷時ＫＦへの切替え精度を高めるために有用である。

【0082】

図７は図１に示した本発明にかかるスイッチングレギュレータ１００及び図４に示した負荷判定回路ＦＨの主なノードの信号波形のシミュレーション結果を示す。前に述べた図６は負荷が軽負荷から重負荷に変化する状態を示した。図７はこの逆のケースである重負荷から軽負荷に変化する場合を模式的に示している。図７は図６と同様に大きく２つの領域で分けられている。以下図１、図４及び図６を参照して図７について説明する。

【0083】

図７（ａ）は軽負荷時と重負荷時とを区別するために用いる負荷電流ＩＲＬを示す。負荷電流ＩＲＬの大きさは時刻ｔｓを境界にして異なる。時刻ｔ１〜ｔｓは重負荷時ＪＦであり、そのときの負荷電流ＩＲＬは電流ｉｊで示す。電流ｉｊはシミュレーション上では５００（ｍＡ）である。時刻ｔｓ〜ｔ８は軽負荷時ＫＦであり、そのときの電流ｉｋはシミュレーション上では零としている。

【0084】

図７（ｂ）はクロック信号Ｃｌｋを示す。クロック信号Ｃｌｋはクロック信号生成回路ＣＬＫで生成される。クロック信号Ｃｌｋの周波数はたとえば２００ｋＨｚ〜６ＭＨｚに選ばれる。クロック信号Ｃｌｋの周期Ｔｃｌｋは負荷の軽重に関わらず一定である。

【0085】

図７（ｃ）はスイッチング出力端子ＶＳＷに出力されるスイッチング出力信号Ｖｓｗを示す。スイッチング出力信号Ｖｓｗは、重負荷時ＪＦと軽負荷時ＫＦでは信号波形及びその周期Ｔｓｗ２，Ｔｓｗ１はそれぞれ異なる。すなわち重負荷時ＪＦの周期Ｔｓｗ２はクロック信号Ｃｌｋの周期Ｔｃｌｋと同じであるが、軽負荷時ＫＦでの周期Ｔｓｗ１は周期Ｔｓ２よりは大きくなっていることが分かる。

【0086】

図７（ｄ）は、出力端子ＶＯＵＴに出力される出力電圧Ｖｏｕｔを示す。出力電圧Ｖｏｕｔは破線で示した平均レベルを中心にして上下に微小に変動するリップル電圧成分を有する。このリップル電圧成分は負荷の軽重に関わらず生じる。

【0087】

図７（ｅ）は、逆電流検出回路ＺＣから出力される逆電流検出信号Ｚｃを示す。逆電流検出信号Ｚｃは、重負荷時ＪＦではローレベルＬｏに保持される。なお、重負荷時ＪＦで逆電流検出信号Ｚｃの極性をローレベルＬｏに設定するか或いはハイレベルＨｉに設定するかは逆電流検出回路ＺＣの前段及び後段に結合される回路部によって設定する。軽負荷時ＫＦでの逆電流検出信号Ｚｃは、スイッチング出力信号Ｖｓｗの周期に応じてローレベルＬｏとハイレベルＨｉとが繰り返されるパルス信号となる。

【0088】

図７（ｆ），（ｇ），（ｈ）及び（ｉ）は、図４に示した負荷判定回路ＦＨのノードＮ１，Ｎ２，Ｎ３及びＮ４に生じる信号をそれぞれ示す。図７（ｆ）に示すノードＮ１の信号は、負荷判定回路ＦＨを構成するフリップフロップＦＦ１〜ＦＦ３のリセット信号として生成されている。ノードＮ１の信号は本発明の一実施の形態では逆電流検出信号Ｚｃの極性が反転された信号に等しい。ノードＮ１の信号の極性はフリップフロップＦＦ１〜ＦＦ３を構成する回路の種類に応じて適宜選択する。

【0089】

図７（ｇ）に示すノードＮ２の信号はフリップフロップＦＦ１のＱバー出力に生じる。ノードＮ２に生じる信号はＰＷＭ出力信号Ｓｐｗｍをカウントした信号である。重負荷時ＪＦではクロック信号Ｃｌｋを２分の１に分周した信号であり、軽負荷時ＫＦに入り時刻ｔ７〜ｔ８はハイレベルＨｉを保持する。

【0090】

図７（ｈ）に示すノードＮ３の信号はフリップフロップＦＦ２のＱバー出力に生じる。ノードＮ３に生じる信号はフリップフロップＦＦ１のＱバーに生じた信号を分周した信号であるので、重負荷時ＪＦではノードＮ２の信号を２分の１に分周する信号となり、軽負荷時ＫＦでは時刻ｔ７以降はハイレベルＨｉを保持する。

【0091】

図７（ｉ）に示すノードＮ４の信号は重負荷時ＪＦではノードＮ３に生じる信号のハイレベルＨｉをラッチしたものと等しく成り、軽負荷時ＫＦではローレベルＬｏを保持する。

【0092】

図７（ｊ）に示すＰＷＭ出力信号Ｓｐｗｍは、ＰＷＭコンパレータＣｐｗｍから出力されるパルス幅変調信号である。ＰＷＭ出力信号Ｓｐｗｍは誤差電圧Ｖｅとスロープ比較電圧Ｖｓｌｅとが交わるタイミングでハイレベルＨｉまたはローレベルＬｏとして表れ、パルス幅のデューティ比は軽負荷時ＫＦと重負荷時ＪＦで制御される。誤差電圧Ｖｅとスロープ比較電圧Ｖｓｌｅが交わるタイミングでＰＷＭコンパレータＣｐｗｍの出力側にＰＷＭ出力信号として取り出される。

【0093】

図７（ｋ）に示す負荷判定信号Ｖｆｈは、負荷判定回路ＦＨから出力される。負荷判定信号Ｖｆｈは、負荷判定回路ＦＨを構成する否定論理積回路ＮＡＮＤに入力されるノードＮ４の信号とクロック信号Ｃｌｋとを否定論理積演算した結果の信号である。負荷判定信号Ｖｆｈの極性は重負荷時ＪＦすなわち時刻ｔ１〜ｔｓはクロック信号Ｃｌｋが出力され、軽負荷時ＫＦで時刻ｔ６以降はハイレベルＨｉになる。したがって、時刻ｔ６以降はオフセット電圧生成回路ＯＦＦＳＥＴが常時オンされる。

【0094】

図７（ｋ）に示すように負荷ＲＬが重負荷時から軽負荷時に変化したときの負荷判定信号Ｖｆｈは、クロック信号ＣｌｋからハイレベルＨｉに切替えられるように制御される。これによって、オフセット電圧生成回路ＯＦＦＳＥＴは、重負荷時ではクロック信号Ｃｌｋでオンオフされ、軽負荷時ＫＦでは常時オンされる。こうした制御方法によって、ＰＷＭコンパレータＣｐｗｍに与えられるオフセット電圧は重負荷時と軽負荷時では異ならせしめスイッチングレギュレータ１００全体の応答性と出力電圧Ｖｏｕｔの安定性を確保している。

【0095】

なお、図７（ｋ）に示すように時刻ｔｓで負荷ＲＬが重負荷時ＪＦから変化したときに負荷判定信号Ｖｆｈの切替わりは時刻ｔｓと同時ではなく時刻ｔ６で切替わる。したがって重負荷時ＪＦから軽負荷時ＫＦに変化する場合のマージン時間は時刻ｔｓ〜ｔ６の時間と成り、クロック信号Ｃｌｋの周期Ｔｃｌｋとほぼ同じ大きさになる。このマージン時間は前に説明した図６でのマージン時間に比べると短いことが分かる。両者のマージン時間に違いが生じるのは図４に示した負荷判定回路ＦＨに入力される、ＰＷＭ出力信号Ｓｐｗｍ、逆電流検出信号Ｚｃ、ノードＮ４の信号及びクロック信号Ｃｌｋのオンオフのタイミング、並びに否定論理積回路ＮＡＮＤの論理演算が関わってくるからである。

【0096】

図８は負荷判定回路ＦＨを採用しないときと採用したときに、負荷ＲＬが軽負荷から重負荷に切替わったときにＰＷＭコンパレータＣｐｗｍに印加される電圧、信号と出力端子ＶＯＵＴに出力される出力電圧Ｖｏｕｔの遷移を比較したシミュレーション結果である。図８（ａ１）〜（ａ３）は負荷判定回路ＦＨを採用しないときを、図８（ｂ１）〜（ｂ３）はそれを採用したときをそれぞれ示す。以下、図１を参照して両者について説明する。

【0097】

図８（ａ１）は、負荷判定回路ＦＨを採用しないときに負荷ＲＬに流れる負荷電流ＩＲＬを示す。電流ｉｋ，ｉｊはそれぞれ軽負荷時及び重負荷時に負荷ＲＬに流れる電流である。電流ｉｋはシミュレーション上では零とし、電流ｉｊは５００（ｍＡ）としている。図８（ａ１）は、時刻ｔ１で負荷の大きさは急峻に軽負荷から重負荷に、または重負荷から軽負荷に切替わった状態を模式的に示す。このとき負荷電流ＩＲＬは電流ｉｋから電流ｉｊに、または電流ｉｊから電流ｉｋに急峻に切替わる状態を示す。

【0098】

図８（ａ２）は、ＰＷＭコンパレータＣｐｗｍの２つの入力端子に印加される誤差電圧Ｖｅ及びスロープ比較電圧Ｖｓｌｅを示す。時刻ｔｓで負荷ＲＬが軽負荷から重負荷に切替わったとき、誤差電圧Ｖｅの電圧レベルは軽負荷時では４．８Ｖ程度であったが、重負荷に切替わり、時刻ｔｓから時間Δｔ１経過した時点での電圧レベルは４．４Ｖまで大きく下がり、その後の電圧レベルは少し上昇し時刻ｔｓから時間Δｔ２経過し時点で電圧レベルは４．５Ｖでほぼ安定した。図８（ａ２）に示した誤差電圧Ｖｅは軽負荷時から重負荷時に切替わると大きく変動することを表す。

【0099】

また図８（ａ２）に示すように、スロープ比較電圧Ｖｓｌｅの上限値及び下限値は軽負荷時と重負荷時では少し異なり、かつその周期は軽負荷時では比較的粗く、すなわちその周波数は低くなるが、重負荷時での周期は一定になり、このときの周期はクロック信号Ｃｌｋと同じである。

【0100】

図８（ａ３）は出力端子ＶＯＵＴに出力される出力電圧Ｖｏｕｔを示す。出力電圧Ｖｏｕｔは、図８（ａ２）に示した誤差電圧Ｖｅに追随し大きく変動する。出力電圧Ｖｏｕｔのレベルは、軽負荷時で１．８５Ｖ程度であったが軽負荷から重負荷に切替わる時刻ｔｓから経過時間Δｔ３が１６μｓ経過したときに出力電圧Ｖｏｕｔは１．１５Ｖとなり軽負荷時に比べると０．７Ｖ低下し、その後は軽負荷時の１．８５Ｖを超える１．９５Ｖ程度まで上昇し続け、その後は急峻に下がり時刻ｔ１からの経過時間Δｔ４が３０μｓ経過した後にようやく軽負荷時の１．８５Ｖと同じレベルで安定するという遷移を示した。出力電圧Ｖｏｕｔの最大変動量は１．８５Ｖから１．１５Ｖまでの変動であるので変動率は４０％程度であり極めて大きいものとなった。こうした事象は軽負荷時から重負荷時に負荷状態が切替わるときにスイッチングレギュレータ１００の応答性及び安定性に不具合が生じていることにほかならない。

【0101】

図８（ｂ１）は、負荷判定回路ＦＨを採用したときに負荷ＲＬに流れる負荷電流ＩＲＬを示す。電流ｉｋ，ｉｊはそれぞれ軽負荷時及び重負荷時に負荷ＲＬに流れる電流である。電流ｉｋはシミュレーション上では零とし、電流ｉｊは５００（ｍＡ）としている。こうした条件は図８（ａ１）〜（ａ３）に示す負荷判定回路ＦＨを採用しないときと同じである。図８（ｂ１）は、図８（ａ１）とまったく同じであり、時刻ｔｓで負荷の大きさは急峻に軽負荷から重負荷に、または重負荷から軽負荷に切替わる状態を模式的に示す。このとき負荷電流ＩＲＬは電流ｉｋから電流ｉｊに、または電流ｉｊから電流ｉｋに急峻に切り替わる。

【0102】

図８（ｂ２）は、ＰＷＭコンパレータＣｐｗｍの２つの入力端子に印加される誤差電圧Ｖｅ及びスロープ比較電圧Ｖｓｌｅを示す。時刻ｔｓで負荷ＲＬが軽負荷から重負荷に切替わったとき、誤差電圧Ｖｅの電圧レベルは軽負荷、重負荷に関わりなくほぼ４．５Ｖ程度であった。こうした状態は図７（ａ２）に示した誤差電圧Ｖｅの電圧レベルの遷移とは大きく異なる。スロープ比較電圧Ｖｓｌｅは時刻ｔｓからマージン時間ｔｍ遅れて生じる。マージン時間ｔｍは負荷判定回路ＦＨのフリップフロップＦＦ１〜ＦＦ３で設定される。

【0103】

図８（ｂ３）は、出力端子ＶＯＵＴに出力される出力電圧Ｖｏｕｔを示す。出力電圧Ｖｏｕｔは、マージン時間ｔｍである約４μｓの間は０．０４Ｖ程度低下したが、その後は軽負荷時である電圧レベルに瞬間に戻ることが確認できた。

【0104】

図８（ｂ１）〜（ｂ３）は負荷判定回路ＦＨの特性を示したが、それを採用しない特性を示す図８（ａ１）〜（ａ３）との比較から明らかなように、出力電圧Ｖｏｕｔの変動量及び変動時間はそれぞれ０．０４Ｖ，４μｓであり、負荷判定回路ＦＨを採用しないときの０．７Ｖ，３０μｓに比べていずれも小さな値を示し、スイッチングレギュレータ１００の応答性及び出力電圧Ｖｏｕｔの安定性が良化することが分かった。

【0105】

図９は本発明にかかる別のスイッチングレギュレータ１００Ａを示す。図１に示したスイッチングレギュレータ１００は、スイッチング信号帰還用トランジスタＱ４及び抵抗Ｒ２を備えているが、スイッチングレギュレータ１００Ａはこれらの回路素子を備えていないことで異なる。図１に示したスイッチングレギュレータ１００はいわゆる電流モード形式であり、図９に示したスイッチングレギュレータ１００Ａは電圧モード形式である。このためスイッチング信号帰還用トランジスタＱ４用及び抵抗Ｒ２を設けていない。これらの回路素子以外については、スイッチングレギュレータ１００Ａは図１に示した回路素子をすべて備える。図９に示した電圧モード形式のスイッチングレギュレータ１００Ａにおいても、本発明にかかる負荷判定回路ＦＨ、逆電流検出回路ＺＣ、及びオフセット電圧生成回路ＯＦＦＳＥＴを採用することで図１に示した電流モード形式のスイッチングレギュレータと同じ効果を奏する。

【産業上の利用可能性】

【0106】

以上説明したように、本発明のスイッチングレギュレータは軽負荷から重負荷に、また重負荷から軽負荷に負荷の軽重が変化するときの応答性及び安定性の両者を所望の特性に保持することができるのでその産業上の利用可能性は極めて高い。

【符号の説明】

【0107】

１００，１００Ａ スイッチングレギュレータ
Ｃ１，Ｃ２ キャパシタ
ＣＣ 定電流回路
ＣＬＫ クロック信号生成回路
Ｃｌｋ クロック信号
Ｃｐｗｍ ＰＷＭコンパレータ
ＤＲＶ ドライバ
ＥＲＲＡＭＰ 誤差増幅器
ＦＨ 負荷判定回路
ＦＦ１〜ＦＦ３ フリップフリップ
ＩＬ インダクタ電流
ＩＲＬ 負荷電流
ＩＮＶ１，ＩＮＶ２ インバータ
Ｌ インダクタ
Ｎ１〜Ｎ４ ノード
ＮＡＮＤ 否定論理積回路
Ｑ１ 第１スイッチングトランジスタ
Ｑ２ 第２スイッチングトランジスタ
Ｑ３ 逆電流検出トランジスタ
Ｑ４ スイッチング信号帰還用トランジスタ
Ｑ５ オフセットトランジスタ
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５ 抵抗
ＲＬ 負荷
ＳＬＯＰＥ スロープ電圧生成回路
Ｓｐｗｍ パルス幅変調信号（ＰＷＭ出力信号）
Ｓｑ１ 第１駆動パルス
Ｓｑ２ 第２駆動パルス
Ｖｅ 誤差電圧
Ｖｆｂ 帰還電圧
Ｖｆｈ 負荷判定信号
ＶＩＮ 入力端子
Ｖｉｎ 入力電圧
ＶＯＵＴ 出力端子
Ｖｏｕｔ 出力電圧
Ｖｓｌ スロープ電圧
Ｖｓｌｅ スロープ比較電圧
Ｖｓｗｅ モニタリング電圧
ＶＳＷ スイッチング出力端子
Ｖｓｗ スイッチング出力信号
Ｖｒｅｆ 基準電圧
ＺＣ 逆電流検出回路
Ｚｃ 逆電流検出信号

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】