特許 6404012 信号処理装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6404012

(24)【登録日】2018年9月21日

(45)【発行日】2018年10月10日

(54)【発明の名称】信号処理装置

(51)【国際特許分類】

   H03K 5/12 20060101AFI20181001BHJP

   H03F 3/30 20060101ALI20181001BHJP

   H03K 5/04 20060101ALI20181001BHJP

   H03K 17/687 20060101ALI20181001BHJP

   H03K 19/0175 20060101ALI20181001BHJP

【ＦＩ】

   H03K5/12

   H03F3/30

   H03K5/04

   H03K17/687 F

   H03K19/0175 220

【請求項の数】9

【全頁数】12

(21)【出願番号】特願2014-132439(P2014-132439)

(22)【出願日】2014年6月27日

(65)【公開番号】特開2016-12772(P2016-12772A)

(43)【公開日】2016年1月21日

【審査請求日】2017年5月10日

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】特許業務法人 佐野特許事務所

(72)【発明者】

【氏名】三嶋 一馬

(72)【発明者】

【氏名】水島 裕三

【審査官】 白井 亮

(56)【参考文献】

【文献】 米国特許出願公開第２０１１／２９１７０７（ＵＳ，Ａ１）

【文献】 特開２０１０−０５６６７７（ＪＰ，Ａ）

【文献】 特開２０１０−２５８５２７（ＪＰ，Ａ）

【文献】 特開２００７−１５０９９１（ＪＰ，Ａ）

【文献】 特開２００３−０１７９８７（ＪＰ，Ａ）

【文献】 特開２００４−２４１９３０（ＪＰ，Ａ）

【文献】 特開２００７−２６６９２９（ＪＰ，Ａ）

【文献】 特開平１０−２０９８４５（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００８／０４２６９６（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ ５／１２

Ｈ０３Ｆ ３／３０

Ｈ０３Ｋ ５／０４

Ｈ０３Ｋ １７／６８７

Ｈ０３Ｋ １９／０１７５

(57)【特許請求の範囲】

【請求項1】

入力信号に応じた発振周波数を持つ周波数信号である第１パルス信号を生成するパルス生成部と、
前記第１パルス信号に応じて出力信号を出力するオープンドレイン出力部と、
を有し、
前記オープンドレイン出力部は、スルーレート調整信号に応じて前記出力信号の立下りスロープを調整し、前記パルス生成部は、デューティ調整信号に応じて前記第１パルス信号のデューティを調整することを特徴とする信号処理装置。

【請求項2】

前記オープンドレイン出力部は、
出力トランジスタと、
前記出力トランジスタのゲート・ドレイン間に接続されたキャパシタと、
前記第１パルス信号に応じて前記キャパシタの充放電を行うゲート駆動部と、
を含むことを特徴とする請求項１に記載の信号処理装置。

【請求項3】

前記ゲート駆動部は、前記スルーレート調整信号に応じて前記キャパシタの充放電電流量を調整することを特徴とする請求項２に記載の信号処理装置。

【請求項4】

前記スルーレート調整信号と前記デューティ調整信号を不揮発的に記憶する記憶部をさらに有することを特徴とする請求項１〜請求項３のいずれか一項に記載の信号処理装置。

【請求項5】

前記入力信号に応じたエンコード値を持つ第２パルス信号を生成する一線式インタフェイス部と、
出力切替信号に応じて前記第１パルス信号と前記第２パルス信号の一方を選択パルス信号として選択出力するセレクタ部と、
をさらに有し、
前記オープンドレイン出力部は、前記選択パルス信号に応じて前記出力信号を出力することを特徴とする請求項４に記載の信号処理装置。

【請求項6】

前記記憶部は、前記出力切替信号を不揮発的に記憶することを特徴とする請求項５に記載の信号処理装置。

【請求項7】

前記第２パルス信号は、ＳＥＮＴ［single edge nibble transmission］フォーマットでエンコードされることを特徴とする請求項５または請求項６に記載の信号処理装置。

【請求項8】

入力信号を生成する信号源と、
前記入力信号から出力信号を生成する請求項１〜請求項７のいずれか一項に記載の信号処理装置と、
前記出力信号の入力を受け付ける制御装置と、
を有することを特徴とする電子機器。

【請求項9】

前記信号源は、センサであることを特徴とする請求項８に記載の電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、信号処理装置に関する。

【背景技術】

【0002】

ＥＭＩ［electromagnetic interference］対策が必要なアプリケーションでは、出力パルス信号に含まれる高周波ノイズ成分を低減することが重要となる。そのため、このようなアプリケーションに用いられるオープンドレイン出力回路は、一般に、デジタルフィルタやアナログフィルタを用いて出力トランジスタのゲート電圧を鈍らせることにより、出力パルス信号の立上り／立下りスロープを任意に調整する機能（スルーレート調整機能）を備えている。

【0003】

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１３−２４７５６４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、電圧駆動型のオープンドレイン出力回路は、その回路構成上、スルーレートの調整幅が必ずしも広くないので、アプリケーションから要求されるＥＭＩスペックに対して、柔軟に対応することができないという課題があった。

【0006】

本発明は、本願の発明者らにより見出された上記の問題点に鑑み、スルーレート調整幅の広い信号処理装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

本明細書中に開示された信号処理装置は、入力信号に応じた第１パルス信号を生成するパルス生成部と、前記第１パルス信号に応じて出力信号を出力するオープンドレイン出力部と、を有し、前記オープンドレイン出力部は、スルーレート調整信号に応じて前記出力信号の立下りスロープを調整し、前記パルス生成部は、デューティ調整信号に応じて前記第１パルス信号のデューティを調整する構成（第１の構成）とされている。

【0008】

上記第１の構成から成る信号処理装置において、前記オープンドレイン出力部は、出力トランジスタと、前記出力トランジスタのゲート・ドレイン間に接続されたキャパシタと、前記第１パルス信号に応じて前記キャパシタの充放電を行うゲート駆動部とを含む構成（第２の構成）するとよい。

【0009】

また、上記第２の構成から成る信号処理装置において、前記ゲート駆動部は、前記スルーレート調整信号に応じて前記キャパシタの充放電電流量を調整する構成（第３の構成）にするとよい。

【0010】

また、上記第１〜第３いずれかの構成から成る信号処理装置は、前記スルーレート調整信号と前記デューティ調整信号を不揮発的に記憶する記憶部をさらに有する構成（第４の構成）にするとよい。

【0011】

また、上記第１〜第４いずれかの構成から成る信号処理装置において、前記第１パルス信号は、前記入力信号に応じた発振周波数を持つ周波数信号である構成（第５の構成）にするとよい。

【0012】

また、上記第５の構成から成る信号処理装置は、前記入力信号に応じたエンコード値を持つ第２パルス信号を生成する一線式インタフェイス部と、出力切替信号に応じて前記第１パルス信号と前記第２パルス信号の一方を選択パルス信号として選択出力するセレクタ部と、をさらに有し、前記オープンドレイン出力部は、前記選択パルス信号に応じて前記出力信号を出力する構成（第６の構成）にするとよい。

【0013】

また、上記第６の構成から成る信号処理装置において、前記記憶部は、前記出力切替信号を不揮発的に記憶する構成（第７の構成）にするとよい。

【0014】

また、上記第６または第７の構成から成る信号処理装置において、前記第２パルス信号は、ＳＥＮＴ［single edge nibble transmission］フォーマットでエンコードされる構成（第８の構成）にするとよい。

【0015】

また、本明細書中に開示された電子機器は、入力信号を生成する信号源と、前記入力信号から出力信号を生成する上記第１〜第８いずれかの構成から成る信号処理装置と、前記出力信号の入力を受け付ける制御装置と、を有する構成（第９の構成）とされている。

【0016】

なお、上記第９の構成から成る電子機器において、前記信号源はセンサである構成（第１０の構成）にするとよい。

【発明の効果】

【0017】

本発明によれば、スルーレート調整幅の広い信号処理装置を提供することができる。

【図面の簡単な説明】

【0018】

【図1】電子機器の一構成例を示すブロック図

【図2】オープンドレイン出力部１８の第１構成例を示すブロック図

【図3】オープンドレイン出力部１８の第２構成例を示す回路図

【図4】センサ出力信号Ｓｏの波形図

【図5】ＳＥＮＴフォーマットを示す図

【図6】ニブルのパルスフォーマットを示す図

【発明を実施するための形態】

【0019】

＜電子機器＞
図１は、電子機器の一構成例を示すブロック図である。本構成例の電子機器１は、信号処理装置１０と、センサ２０と、制御装置３０と、プルアップ抵抗４０と、を有する。なお、本発明の適用対象となる電子機器１には、情報端末や家電機器といった狭義の電子機器だけでなく、車両や産業機械なども含まれている。

【0020】

信号処理装置１０は、センサ２０からのセンサ入力信号Ｖｉ（アナログ電圧信号）に応じたセンサ出力信号Ｓｏ（センサ入力信号Ｖｉに応じた発振周波数を持つ周波数信号、または、入力信号Ｖｉに応じたエンコード値を持つデジタル信号）を生成する半導体集積回路装置である。

【0021】

センサ２０は、信号処理装置１０の入力信号Ｖｉを生成する信号源に相当する。センサ２０の一例としては、エアフローセンサ、圧力センサ、及び、電流センサなどを挙げることができる。

【0022】

なお、信号処理装置１０及びセンサ２０は、各々単独で提供されるものであってもよいし、単一のセンサモジュールとして１パッケージで提供されるものであってもよい。

【0023】

制御装置３０は、センサ出力信号Ｓｏの入力を受け付けることにより、センサ２０の測定結果（空気流量、圧力、または、電流量など）を取得する。

【0024】

プルアップ抵抗４０は、センサ出力信号Ｓｏが出力される信号処理装置１０のオープンドレイン出力端子を電源ラインにプルアップする。

【0025】

＜信号処理装置＞
次に、同じく図１を参照しながら信号処理装置１０の内部構成について詳述する。本構成例の信号処理装置１０には、フィルタ部１１と、温度検出部１２と、アナログ／デジタル変換部１３ａ及び１３ｂと、ロジック部１４と、パルス生成部１５と、一線式インタフェイス部１６と、セレクタ部１７と、オープンドレイン出力部１８と、記憶部１９が集積化されている。また、本図では明示されていないが、信号処理装置１０には、上記回路ブロック以外にも、電源部、センサ駆動部、及び、メモリインタフェイス部などが集積化されている。

【0026】

フィルタ部１１は、センサ入力信号Ｖｉに重畳するノイズ成分（高周波成分）を除去することにより、フィルタリング済みのアナログ入力信号Ｓ１を生成する。フィルタ部１１としては、ローパスフィルタなどを好適に用いることができる。

【0027】

温度検出部１２は、信号処理装置１０の内部温度（ｐｎジャンクション温度）に応じたアナログ温度信号Ｓ２を生成する。なお、温度検出部１２に代えて、または、温度検出部１２と共に、信号処理装置１０の外部温度（センサ２０の周囲温度）を検出する外部温度検出部を使用することも可能である。

【0028】

アナログ／デジタル変換部１３ａは、アナログ入力信号Ｓ１をデジタル入力信号Ｓ３に変換する。アナログ／デジタル変換部１３ｂは、アナログ温度信号Ｓ２をデジタル温度信号Ｓ４に変換する。なお、アナログ／デジタル変換部１３ａ及び１３ｂは、多入力多出力型のアナログ／デジタル変換部に一元化してもよい。

【0029】

ロジック部１４は、補正演算回路１００とパルスカウント数設定回路２００とを含み、デジタル入力信号Ｓ３及びデジタル温度信号Ｓ４の入力を受けて、デジタル出力信号Ｓ５及びパルスカウント数設定信号Ｓ６を生成する。なお、本図においては、説明の便宜上、補正演算回路１００及びパルスカウント数設定回路２００が各々独立の回路ブロックとしてハードウェア的に実装されているかのように描写されているが、補正演算回路１００及びパルスカウント数設定回路２００は、いずれも、ロジック部１４でのデジタル処理によってソフトウェア的に実装されるものである。

【0030】

補正演算回路１００は、デジタル入力信号Ｓ３に種々の補正処理（ゲイン温度特性補正処理、オフセット温度特性補正処理、及び、ゲイン／オフセット絶対値補正処理（電圧／周波数変換処理））を施すことにより、デジタル出力信号Ｓ５を生成する。なお、上記補正処理時には、デジタル温度信号Ｓ４や第１補正パラメータＳ１０が適宜参照される。

【0031】

パルスカウント数設定回路２００は、デジタル出力信号Ｓ５（センサ入力信号Ｖｉに応じた周波数値）に応じたパルスカウント数設定信号Ｓ６を生成する。その際、パルスカウント数設定回路２００は、第１パルス信号Ｓ７の周波数温度特性をキャンセルするようにパルスカウント数設定信号Ｓ６を補正する。なお、上記補正処理時には、デジタル温度信号Ｓ４や第２補正パラメータＳ１１が適宜参照される。

【0032】

パルス生成部１５は、パルスカウント数設定信号Ｓ６に応じて基準クロック信号ＣＬＫ（本図では不図示）のパルス数をカウントすることにより、第１パルス信号Ｓ７を生成する。なお、パルス生成部１５は、デューティ調整信号Ｓ１２に応じて第１パルス信号Ｓ７のデューティを調整する機能も備えている。

【0033】

一線式インタフェイス部１６は、デジタル出力信号Ｓ５に応じて一線式の通信フォーマット（例えば１−ｗｉｒｅやＳＥＮＴ［single edge nibble transmission］フォーマット）に準じた第２パルス信号Ｓ８を生成する。

【0034】

セレクタ部１７は、出力切替信号Ｓ１３に応じて第１パルス信号Ｓ７と第２パルス信号Ｓ８の一方を選択パルス信号Ｓ９として選択出力する。より具体的に述べると、センサ出力信号Ｓｏとして、センサ入力信号Ｖｉに応じた発振周波数を持つ周波数信号を出力する場合には、第１パルス信号Ｓ７が選択パルス信号Ｓ９として選択出力される。一方、センサ出力信号Ｓｏとして、入力信号Ｖｉに応じたエンコード値を持つデジタル信号を出力する場合には、第２パルス信号Ｓ８が選択パルス信号Ｓ９として選択出力される。

【0035】

オープンドレイン出力部１８は、選択パルス信号Ｓ９に応じてセンサ出力信号Ｓｏを生成する。なお、オープンドレイン出力部１８は、スルーレート調整信号Ｓ１４に応じてセンサ出力信号Ｓｏの立上り／立下りスロープを調整する機能も備えている。

【0036】

記憶部１９は、第１補正パラメータＳ１０、第２補正パラメータＳ１１、デューティ調整信号Ｓ１２、出力切替信号Ｓ１３、及び、スルーレート調整信号Ｓ１４を不揮発的に記憶する。なお、記憶部１９としては、ＯＴＰＲＯＭ［one time programmable read-only memory］、ＥＥＰＲＯＭ［electrically erasable programmable ROM］、ないしは、フラッシュメモリなどを好適に用いることができる。一般的な不揮発メモリ（ＥＥＰＲＯＭやフラッシュメモリ）は、フローティングゲートに電子を貯めることでデータ（０／１）を記憶するが、ＯＴＰＲＯＭは、サイドウォールに電子を貯めてデータ（０／１）を記憶する。サイドウォールは絶縁体なので、一旦電子が格納されると抜けにくく、フローティングゲートタイプと比較して保持特性に優れている。

【0037】

＜オープンドレイン出力部（第１構成例）＞
図２は、オープンドレイン出力部１８の第１構成例を示すブロック図である。第１構成例のオープンドレイン出力部１８は、出力トランジスタ１８１と、電圧駆動型のゲート駆動部１８２と、を含む。

【0038】

出力トランジスタ１８１は、ゲート信号Ｇ１に応じてオン／オフされるＮチャネル型ＭＯＳ［metal-oxide-semiconductor］電界効果トランジスタである。出力トランジスタ１８１のドレインは、センサ出力信号Ｓｏの出力端に相当し、プルアップ抵抗４０を介して電源ラインに接続されている。出力トランジスタ１８１のソース及びバックゲートは、いずれも接地端に接続されている。出力トランジスタ１８１のゲートは、ゲート駆動部１８２の出力端（ゲート信号Ｇ１の印加端）に接続されている。

【0039】

ゲート駆動部１８２は、選択パルス信号Ｓ９に応じてゲート信号Ｇ１の電圧駆動を行う回路ブロックであり、デジタルローパスフィルタ部１８２ａと、デジタル／アナログ変換部１８２ｂと、アナログローパスフィルタ部１８２ｃと、を含む。

【0040】

デジタルローパスフィルタ部１８２ａは、セレクタ部１７から入力される選択パルス信号Ｓ９に対してデジタルローパスフィルタ処理を施す。

【0041】

デジタル／アナログ変換部１８２ｂは、デジタルローパスフィルタ部１８２ａで生成されたデジタル信号をアナログ信号に変換する。

【0042】

アナログローパスフィルタ部１８２ｃは、デジタル／アナログ変換部１８２ｂで生成されたアナログ信号に対してアナログローパスフィルタ処理を施すことにより、出力トランジスタ１８１のゲート信号Ｇ１を生成する。

【0043】

なお、上記一連のフィルタ処理によって生成されたゲート信号Ｇ１は、選択パルス信号Ｓ９の立上り／立下りスロープを鈍らせた電圧信号となる。

【0044】

第１構成例のオープンドレイン出力部１８では、デジタルローパスフィルタ部１８２ａ及びアナログローパスフィルタ部１８２ｃの次数ないしはカットオフ周波数を可変制御することにより、ゲート信号Ｇ１（延いてはセンサ出力信号Ｓｏ）の立上り／立下りスロープを任意に調整することが可能である。

【0045】

ただし、第１構成例のオープンドレイン出力部１８では、その回路構成上、スルーレートの調整幅が必ずしも広くないので、アプリケーションから要求されるＥＭＩスペックに対して、柔軟に対応することができない場合があり、さらなる改善の余地を残している。

【0046】

＜オープンドレイン出力部（第２構成例）＞
図３は、オープンドレイン出力部１８の第２構成例を示した回路図である。第２構成例のオープンドレイン出力部１８は、第１構成例（図２）で採用されていた電圧駆動型のゲート駆動部１８２に代えて、キャパシタ１８３と、電流駆動型のゲート駆動部１８４と、を含んでいる。

【0047】

キャパシタ１８３は、出力トランジスタ１８１のゲートとドレインとの間に接続されており、ゲート駆動部１８４で生成される充電電流Ｉ１と放電電流Ｉ２を用いて、その充放電が行われる。従って、ゲート信号Ｇ１は、充電電流Ｉ１及び放電電流Ｉ２の電流値と、キャパシタ１８３の容量値に応じて、その立上り／立下りスロープが鈍ったものとなる。

【0048】

ゲート駆動部１８４は、選択パルス信号Ｓ９に応じてキャパシタ１８５の充電電流Ｉ１及び放電電流Ｉ２を生成する回路ブロックであり、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１〜Ｐ４と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ３と、電流源ＣＳ１と、を含む。

【0049】

トランジスタＰ１及びＮ１のゲートは、いずれも選択パルス信号Ｓ９の入力端に接続されている。トランジスタＰ１及びＮ１のドレインは、いずれも出力トランジスタ１８１のゲートに接続されている。トランジスタＰ１のソース及びバックゲートは、いずれもトランジスタＰ４のドレインに接続されている。トランジスタＮ１のソース及びバックゲートは、いずれもトランジスタＮ３のドレインに接続されている。このように、トランジスタＰ１及びＮ１は、選択パルス信号Ｓ９を論理反転させてゲート信号Ｇ１を生成するインバータ段を形成している。

【0050】

トランジスタＰ２〜Ｐ４のソース及びバックゲートは、いずれも電源端に接続されている。トランジスタＰ２〜Ｐ４のゲートは、いずれもトランジスタＰ２のドレインに接続されている。トランジスタＰ２のドレインは、電流源ＣＳ１を介して接地端に接続されている。このように、トランジスタＰ２〜Ｐ４は、電流源ＣＳ１で生成されるバイアス電流Ｉｂｉａｓから、第１ミラー電流Ｉ０と第２ミラー電流Ｉ１（充電電流Ｉ１に相当）を生成する第１カレントミラーを形成している。

【0051】

トランジスタＮ２及びＮ３のソース及びバックゲートは、いずれも接地端に接続されている。トランジスタＮ２及びＮ３のゲートは、いずれもトランジスタＮ２のドレインに接続されている。トランジスタＮ２のドレインは、トランジスタＰ３のドレインに接続されている。このように、トランジスタＮ２及びＮ３は、トランジスタＰ３に流れる第１ミラー電流Ｉ０（延いてはバイアス電流Ｉｂｉａｓ）から、第３ミラー電流Ｉ２（放電電流Ｉ２に相当）を生成する第２カレントミラーを形成している。

【0052】

第２構成例のオープンドレイン出力部１８であれば、スルーレート調整信号Ｓ１４に応じてバイアス電流Ｉｂｉａｓの電流量を可変制御することにより、ゲート駆動部１８４の電流出力能力（充電電流Ｉ１及び放電電流Ｉ２の電流量）を増減することができるので、ゲート信号Ｇ１（延いてはセンサ出力信号Ｓｏ）の立下りスロープを任意に調整することが可能となる。

【0053】

図４は、センサ出力信号Ｓｏの波形図である。なお、本図の（Ａ）欄には周波数信号出力時（第１パルス信号Ｓ７の選択出力時）の波形が描写されており、本図の（Ｂ）欄にはＳＥＮＴ信号出力時（第２パルス信号Ｓ８の選択出力時）の波形が描写されている。

【0054】

本図で示したように、第２構成例のオープンドレイン出力部１８であれば、スルーレート調整信号Ｓ１４に応じてバイアス電流Ｉｂｉａｓを可変制御することにより、センサ出力信号Ｓｏの立下りスロープを任意に調整することが可能である。

【0055】

従って、電圧駆動型の第１構成例（図２）と異なり、オープンドレイン出力部１８に入力される選択パルス信号Ｓ９の高周波成分について何らケアする必要がなくなる。また、第１構成例（図２）のデジタルローパスフィルタ部１８２ａ、デジタル／アナログ変換部１８２ｂ、及び、アナログローパスフィルタ部１８２ｃがいずれも不要となるので、オープンドレイン出力部１８の回路規模を縮小することが可能となる。また、第１構成例（図２）と異なり、選択パルス信号Ｓ９がデジタル／アナログ変換部１８２ｂを通過しないので、デジタル／アナログ変換処理時に発生するノイズ成分を考慮する必要もなくなる。

【0056】

さらに、先にも少し触れたように、周波数信号出力時（第１パルス信号Ｓ７の選択出力時）に用いられるパルス生成部１５は、デューティ調整信号Ｓ１２に応じて第１パルス信号Ｓ７（延いてはセンサ出力信号Ｓｏ）のオンデューティＤｏｎ（周期Ｔに占めるオン期間Ｔｏｎの割合：Ｄｏｎ＝Ｔｏｎ／Ｔ）を調整する機能を備えている。

【0057】

例えば、第１パルス信号Ｓ７のオンデューティＤｏｎを小さく設定するほど、センサ出力信号Ｓｏのオフ期間Ｔｏｆｆが相対的に延びる。従って、オープンドレイン出力部１８では、センサ出力信号Ｓｏの立下りスロープをより緩やかに設定することができるようになるので、ＥＭＩ対策の効果をさらに高めることが可能となる。

【0058】

このように、周波数信号出力時（第１パルス信号Ｓ７の選択出力時）には、オープンドレイン出力部１８でのスルーレート調整と、パルス生成部１５でのデューティ調整とを併用することにより、センサ出力信号Ｓｏの立下りスロープを極めて広い範囲で任意に調整することができる。従って、アプリケーション毎にプルアップ抵抗４０の外付け条件（抵抗値）が大きく異なる場合であっても、アプリケーションから要求されるＥＭＩスペックに対して柔軟に対応することが可能となる。

【0059】

また、周波数信号出力時（第１パルス信号Ｓ７の選択出力時）と、ＳＥＮＴ信号出力時（第２パルス信号Ｓ８の選択出力時）では、センサ出力信号Ｓｏの発振周波数が大きく異なっている。具体的に述べると、第１パルス信号Ｓ７の発振周波数は１０ｋＨｚ程度であるが、第２パルス信号Ｓ８の発振周波数は３０ｋＨｚ程度であり、約３倍もの差がある。そのため、ＳＥＮＴ信号出力時には、周波数信号出力時よりもバイアス電流Ｉｂｉａｓを多く流してセンサ出力信号Ｓｏの立下りスロープを急峻に設定する必要がある。

【0060】

例えば、周波数信号出力時にはバイアス電流Ｉｂｉａｓを１〜６μＡで可変制御し、ＳＥＮＴ信号出力時にはバイアス電流Ｉｂｉａｓを３〜８μＡで可変制御すればよい。このように、センサ出力信号Ｓｏの発振周波数に応じてバイアス電流Ｉｂｉａｓの可変範囲をシフトさせることにより、単一のオープンドレイン出力部１８を用いて周波数信号出力とＳＥＮＴ信号出力の両方に対応することができるので、回路面積の縮小に寄与することが可能となる。

【0061】

また、デューティ調整信号Ｓ１２、出力切替信号Ｓ１３、及び、スルーレート調整信号Ｓ１４をいずれも記憶部１９で不揮発的に格納しておくことにより、信号処理装置１０の回路構成を何ら変更することなく、様々なアプリケーション（ＥＭＩスペックやセンサ出力形式など）への適用が可能となる。

【0062】

＜ＳＥＮＴフォーマット＞
一線式データ通信では、デジタルデータをそのまま制御装置３０に転送することができるので、センサ出力信号Ｓｏの精度を高めることが可能となる。また、一線式データ通信は片方向通信なので、制御装置３０との接続認証が必要なく、制御装置３０の負荷が少ない。以下では、一例として、一線式データ通信で用いられるＳＥＮＴフォーマットについて補足的に説明しておく。図５は、ＳＥＮＴフォーマット（基本フォーマット）を示す図である。

【0063】

ＳＥＮＴフォーマットは、単位周期（１ＵＴ）が３μｓ±２０％（ｆ＝３３３．３ｋＨｚ）の基本クロック信号に同期して規定されるものであり、同期／較正パルス、ステータスニブル（４ビット）、データニブル（４ビット）×６パケット、及び、ＣＲＣ［cyclic redundancy check］ニブル（４ビット）が各ニブル単位で順次送信される。

【0064】

同期／較正パルス（ＳＹＮＣ）は、そのロー区間が５クロック長（５ＵＴ＝１５μｓ）以上であり、トータルで５６クロック長（５６ＵＴ＝１６８μｓ）となるように出力される。ホスト側では、同期／較正パルスが５６クロック長（５６ＵＴ）を超えている場合に通信ＮＧの判定を下す。

【0065】

６パケット分のデータニブル（Ｓ１Ｄ１、Ｓ１Ｄ２、Ｓ１Ｄ３、Ｓ２Ｄ１、Ｓ２Ｄ２、Ｓ２Ｄ３）について、ＳＥＮＴフォーマットの規格では、前半３パケット（Ｓ１Ｄ１〜Ｓ１Ｄ３）を１２ビットの第１データ信号とし、後半３パケット（Ｓ２Ｄ１〜Ｓ２Ｄ３）を同じく１２ビットの第２データ信号としているが、データ信号の切り分けは任意である。

【0066】

例えば、前半４パケット（Ｓ１Ｄ１〜Ｓ２Ｄ１）を１６ビットの第１データ信号とし、後半２パケット（Ｓ２Ｄ２〜Ｓ２Ｄ３）を８ビットの第２データ信号としてもよい。或いは、全６パケット（Ｓ１Ｄ１〜Ｓ２Ｄ３）を２４ビットの単一データ信号としてもよい。若しくは、２パケットずつ３系統のデータ信号（８ビット）に切り分けてもよい。このように、データ信号の切り分けは、センサ３０に応じて自由に変更することが可能である。

【0067】

図６は、ニブルのパルスフォーマットを示す図である。各ニブル（ステータスニブル、データニブル、及び、ＣＲＣニブル）は、５クロック長（５ＵＴ＝１５μｓ）以上のローパルスと１２クロック目以降のデータパルスとで構成されている。データパルスの幅は、４ビットのニブル値Ｎ（Ｎ＝０〜１５）に応じて、０クロック長（０ＵＴ）〜１５クロック長（１５ＵＴ）の範囲で変化する。従って、各ニブルのトータル長は、（１２＋Ｎ）クロック長（（１２＋Ｎ）ＵＴ）で表される可変値となる。

【0068】

次に、ホスト側のデータ受け取り方法について説明する。ホストは、データパルスの幅を監視してデータパルス長（ニブル値Ｎ）を決定する。このとき、ホストは、まず、同期／較正パルス長（ＳＹＮＣ）を理想値（＝５６ＵＴ）で除算して較正値Ｒｃａｌを算出する。そして、データニブルのハイレベル長（＝（１２＋Ｎ）ＵＴ）を較正値Ｒｃａｌで除算することにより、理想クロック基準の正規化を行った後、１２クロック長（１２ＵＴ）を差し引いてデータパルス長（ニブル値Ｎ）を決定する。

【0069】

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【産業上の利用可能性】

【0070】

本発明は、例えば、入力信号に応じた出力信号を生成する信号処理装置に利用することが可能である。

【符号の説明】

【0071】

１ 電子機器
１０ 信号処理装置
１１ フィルタ部
１２ 温度検出部
１３ａ、１３ｂ アナログ／デジタル変換部
１４ ロジック部
１５ パルス生成部
１６ 一線式インタフェイス部
１７ セレクタ部
１８ オープンドレイン出力部
１８１ 出力トランジスタ（Ｎチャネル型ＭＯＳ電界効果トランジスタ）
１８２ ゲート駆動部（電圧駆動型）
１８２ａ デジタルローパスフィルタ部
１８２ｂ デジタル／アナログ変換部
１８２ｃ アナログローパスフィルタ部
１８３ キャパシタ
１８４ ゲート駆動部（電流駆動型）
１９ 記憶部（ＯＴＰＲＯＭ）
２０ センサ
３０ 制御装置
４０ プルアップ抵抗
１００ 補正演算回路
２００ パルスカウント数設定回路
Ｐ１〜Ｐ４ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１〜Ｎ３ Ｎチャネル型ＭＯＳ電界効果トランジスタ
ＣＳ１ 電流源

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】