特許第6405149号(P6405149)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6405149
(24)【登録日】2018年9月21日
(45)【発行日】2018年10月17日
(54)【発明の名称】D/A変換回路
(51)【国際特許分類】
   H03M 1/82 20060101AFI20181004BHJP
【FI】
   H03M1/82
【請求項の数】4
【全頁数】11
(21)【出願番号】特願2014-166382(P2014-166382)
(22)【出願日】2014年8月19日
(65)【公開番号】特開2016-42675(P2016-42675A)
(43)【公開日】2016年3月31日
【審査請求日】2017年3月27日
(73)【特許権者】
【識別番号】000006666
【氏名又は名称】アズビル株式会社
(74)【代理人】
【識別番号】100064621
【弁理士】
【氏名又は名称】山川 政樹
(74)【代理人】
【識別番号】100098394
【弁理士】
【氏名又は名称】山川 茂樹
(72)【発明者】
【氏名】加藤 太一郎
(72)【発明者】
【氏名】梶田 徹矢
【審査官】 及川 尚人
(56)【参考文献】
【文献】 特開2003−249855(JP,A)
【文献】 特開2012−124669(JP,A)
【文献】 特開2008−259104(JP,A)
【文献】 特開平06−188738(JP,A)
【文献】 米国特許第05936564(US,A)
【文献】 特開平08−213910(JP,A)
【文献】 特開平05−227611(JP,A)
【文献】 特開2002−199351(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H03M 1/00−1/88
(57)【特許請求の範囲】
【請求項1】
デジタルデータの値に応じたデューティ比の変調信号を出力する変調回路と、
制御信号が入力されないときは第1の時定数とし、前記制御信号が入力されたときは前記第1の時定数よりも小さい第2の時定数とする時定数切替機能を有し、前記変調信号を平滑化してアナログ信号を出力するローパスフィルタと、
前記デジタルデータの変化を検出したときに一定時間、前記制御信号を出力する変化検出回路とを備え、
前記変化検出回路は、
前記デジタルデータを1サンプリング周期分だけ遅延させる遅延回路と、
前記デジタルデータから前記遅延回路の出力データを減算する減算回路と、
前記減算回路の出力データの絶対値を求める絶対値回路と、
しきい値を設定可能なレジスタと、
前記絶対値回路の出力値が前記レジスタに設定されたしきい値を超えたときに前記制御信号を一定時間出力し、前記絶対値回路の出力値が前記しきい値以下のときに前記制御信号を出力しないコンパレータとから構成され、
前記変調回路と前記ローパスフィルタの少なくとも一部と前記変化検出回路とは、集積回路の内部に設けられ、
前記一定時間は、前記ローパスフィルタの時定数が前記第2の時定数の状態で、前記デジタルデータに応じて変化する前記アナログ信号が最終値の63.2%まで変化する時間に設定されていることを特徴とするD/A変換回路。
【請求項2】
請求項1記載のD/A変換回路において、
前記ローパスフィルタは、
前記変調回路の出力端子とD/A変換回路の出力端子との間に直列に挿入された第1、第2の抵抗と、
前記制御信号が入力されたときに前記第2の抵抗を短絡するスイッチと、
前記集積回路の外部素子としてD/A変換回路の出力端子と接地との間に設けられるコンデンサとから構成されることを特徴とするD/A変換回路。
【請求項3】
請求項1記載のD/A変換回路において、
さらに、前記ローパスフィルタの出力端子に接続されるバッファ回路を前記集積回路の内部に備え、
前記ローパスフィルタは、
前記変調回路の出力端子と前記バッファ回路の入力端子との間に直列に挿入された第1、第2の抵抗と、
前記制御信号が入力されたときに前記第2の抵抗を短絡するスイッチと、
前記バッファ回路の入力端子と接地との間に設けられるコンデンサとから構成されることを特徴とするD/A変換回路。
【請求項4】
請求項1記載のD/A変換回路において、
さらに、前記ローパスフィルタの出力端子に接続されるバッファ回路を前記集積回路の内部に備え、
前記ローパスフィルタは、1次のフィルタを複数段縦続接続したものであり、
前記1次のフィルタの各々は、
前記変調回路の出力端子と前記バッファ回路の入力端子との間に直列に挿入された第1、第2の抵抗と、
前記制御信号が入力されたときに前記第2の抵抗を短絡するスイッチと、
前記集積回路の外部素子として前記第2の抵抗の2つの端子のうちの出力側の端子と接地との間に設けられたコンデンサとから構成されることを特徴とするD/A変換回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、デジタルデータをアナログ信号に変換するD/A変換回路に関するものである。
【背景技術】
【0002】
図6(A)に、従来技術のD/A変換回路に用いられるPWM(Pulse Width Modulation)信号を示し、図6(B)に、パルス分割PWM信号を示す。図6(A)、図6(B)の縦軸は電圧、横軸は時間である。パルス分割PWM信号は、高速応答するために、PWMパルス周期を分割して(図6(B)の例では4分割)、変調信号の周波数を上げている。変調信号の周波数を上げることによって、PWM信号と同リップルの条件で、D/A変換回路に用いるアナログフィルタの時定数を下げることができる。フィルタの時定数を下げることにより、D/A変換回路の応答速度を上げることができるが、フィルタの時定数を下げて応答速度を上げる方法にも限度があり、また、ノイズの影響により、D/A変換回路の変換精度が劣化する可能性がある。
【0003】
図7はデジタルデータをパルス分割PWM信号でアナログ信号に変換する従来のD/A変換回路の構成を示すブロック図、図8は別のD/A変換回路の構成を示すブロック図である。図7の構成は特許文献1に開示され、図8の構成は特許文献2に開示されている。図7のD/A変換回路は、PWM信号発生部100と、端数処理部101と、平滑部102とから構成されている。PWM信号発生部100は、メインクロックMCLKと設定データDSETの上位側ビットとが印加され、PWM信号とPWM周期信号とを生成して、これらの信号を端数処理部101に出力する。端数処理部101は、メインクロックMCLKと設定データDSETの下位側ビットとが印加され、分割PWM信号を生成して、この信号を平滑部102に出力する。平滑部102は、分割PWM信号を平滑して、アナログ信号を出力する。
【0004】
図8のD/A変換回路は、PWM回路200と、重畳部201と、ローパスフィルタ202とから構成されている。PWM回路200は、ディジタル入力値Dinの上位Nビット分Xに基づいてパルス幅変調されたパルス幅変調パルスP(X)を生成する。重畳部201は、ディジタル入力値Dinの下位mビット分Zに対応した数の1クロック分の単位パルスUを、ディジタル入力値Dinの上位Nビット分に対応した変換周期Tの最終の1クロック分に分散させて重畳させる。1クロック分の時間をtとすると、変換周期Tは2N×tで与えることができる。ローパスフィルタ202は、重畳部201の出力からPWM回路200のキャリア周波数のリップルを除去し、アナログ出力値Aoutを出力する。PWM回路200は、変換値レジスタ203と、比較器204,205と、Nビットカウンタ206とから構成される。重畳部201は、mビットレートマルチプライヤ207と、論理積回路208と、論理和回路209とから構成される。
【0005】
図7図8のいずれのD/A変換回路も、設定データを上位ビットと下位ビットに分けて、PWM信号を分割するものである。
図9は従来の他のD/A変換回路の構成を示すブロック図である。図9のD/A変換回路は、ASIC(Application Specific Integrated Circuit)300を使って、応答性を向上させるようにしたものである。PWM信号をつくるデジタルデータが変化したときは、抵抗302とコンデンサ303とからなる時定数が小さいアナログフィルタに切り替えて、応答性を良くする。デジタルデータに変化がないときは、抵抗301とコンデンサ303とからなる時定数が大きいアナログフィルタに切り替えて、出力リップルを抑制する。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2002−353814号公報
【特許文献2】特開2010−278669号公報
【特許文献3】特開2003−101413号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
温度センサや圧力センサに用いられるD/A変換回路では、入力変化が大きい場合、高精度な出力値(>15bit)に安定することが要求されると共に、ある一定の値まで(たとえば63.2%応答)、高速に応答することが求められる。高精度・高速応答の2つの要求を満たすためには、入力信号の状況に応じて、D/A変換用フィルタの時定数を可変にできる仕組みを必要とする。フィルタの時定数を可変にできるD/A変換回路として、図9に示したような構成が提案されている。
【0008】
しかし、図9に示したD/A変換回路では、フィルタの時定数を変えるために、ICの出力端子を2つ設けると共に、ICの外部に抵抗を2つ設ける必要があり、回路面積とコストが増加してしまうという問題点があった。
さらに、図9に示したD/A変換回路では、高次のフィルタを設けようとすると、ICからの制御端子を設けると共に、スイッチ等の外部素子を設ける必要があり、回路面積とコストが増加してしまうという問題点があった。
【0009】
本発明は、上記課題を解決するためになされたもので、D/A変換回路の出力に用いる平滑用のフィルタの時定数の切り替えを従来よりも低コストかつ小さい回路面積で実現することができるD/A変換回路を提供することを目的とする。
また、本発明は、D/A変換回路の出力に用いる平滑用のフィルタとして高次のフィルタを設ける場合でも、回路面積とコストを削減することができるD/A変換回路を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明のD/A変換回路は、デジタルデータの値に応じたデューティ比の変調信号を出力する変調回路と、制御信号が入力されないときは第1の時定数とし、前記制御信号が入力されたときは前記第1の時定数よりも小さい第2の時定数とする時定数切替機能を有し、前記変調信号を平滑化してアナログ信号を出力するローパスフィルタと、前記デジタルデータの変化を検出したときに一定時間、前記制御信号を出力する変化検出回路とを備え、前記変化検出回路は、前記デジタルデータを1サンプリング周期分だけ遅延させる遅延回路と、前記デジタルデータから前記遅延回路の出力データを減算する減算回路と、前記減算回路の出力データの絶対値を求める絶対値回路と、しきい値を設定可能なレジスタと、前記絶対値回路の出力値が前記レジスタに設定されたしきい値を超えたときに前記制御信号を一定時間出力し、前記絶対値回路の出力値が前記しきい値以下のときに前記制御信号を出力しないコンパレータとから構成され、前記変調回路と前記ローパスフィルタの少なくとも一部と前記変化検出回路とは、集積回路の内部に設けられ、前記一定時間は、前記ローパスフィルタの時定数が前記第2の時定数の状態で、前記デジタルデータに応じて変化する前記アナログ信号が最終値の63.2%まで変化する時間に設定されていることを特徴とするものである。
また、本発明のD/A変換回路の1構成例において、前記ローパスフィルタは、前記変調回路の出力端子とD/A変換回路の出力端子との間に直列に挿入された第1、第2の抵抗と、前記制御信号が入力されたときに前記第2の抵抗を短絡するスイッチと、前記集積回路の外部素子としてD/A変換回路の出力端子と接地との間に設けられるコンデンサとから構成されることを特徴とするものである。
【0011】
また、本発明のD/A変換回路の1構成例は、さらに、前記ローパスフィルタの出力端子に接続されるバッファ回路を前記集積回路の内部に備え、前記ローパスフィルタは、前記変調回路の出力端子と前記バッファ回路の入力端子との間に直列に挿入された第1、第2の抵抗と、前記制御信号が入力されたときに前記第2の抵抗を短絡するスイッチと、前記バッファ回路の入力端子と接地との間に設けられるコンデンサとから構成されることを特徴とするものである。
また、本発明のD/A変換回路の1構成例は、さらに、前記ローパスフィルタの出力端子に接続されるバッファ回路を前記集積回路の内部に備え、前記ローパスフィルタは、1次のフィルタを複数段縦続接続したものであり、前記1次のフィルタの各々は、前記変調回路の出力端子と前記バッファ回路の入力端子との間に直列に挿入された第1、第2の抵抗と、前記制御信号が入力されたときに前記第2の抵抗を短絡するスイッチと、前記集積回路の外部素子として前記第2の抵抗の2つの端子のうちの出力側の端子と接地との間に設けられたコンデンサとから構成されることを特徴とするものである。
【発明の効果】
【0012】
本発明によれば、入力されるデジタルデータに応じてローパスフィルタの時定数を切り替えることにより、高精度・高速応答のD/A変換回路を実現することができる。本発明では、ローパスフィルタの少なくとも一部を集積回路の内部に設けることにより、回路面積とコストを削減することができる。
【0013】
また、本発明では、ローパスフィルタに加えて、バッファ回路を集積回路に内蔵したことにより、集積回路の外部部品を削減することができる。
【0014】
また、本発明では、ローパスフィルタを、1次のフィルタを複数段縦続接続した構成とし、各1次のフィルタを、第1、第2の抵抗とスイッチとコンデンサとから構成することにより、ローパスフィルタとして高次のフィルタを設ける場合でも、回路面積とコストを削減することができる。
【図面の簡単な説明】
【0015】
図1】本発明の第1の実施の形態に係るD/A変換回路の構成を示すブロック図である。
図2】本発明の第1の実施の形態に係るD/A変換回路の各部の波形を示す図である。
図3】本発明の第2の実施の形態に係るD/A変換回路の構成を示すブロック図である。
図4】本発明の第3の実施の形態に係るD/A変換回路の構成を示すブロック図である。
図5】本発明の第4の実施の形態に係るD/A変換回路の構成を示すブロック図である。
図6】PWM信号およびパルス分割PWM信号を説明する図である。
図7】従来のD/A変換回路の構成を示すブロック図である。
図8】従来の他のD/A変換回路の構成を示すブロック図である。
図9】従来の他のD/A変換回路の構成を示すブロック図である。
【発明を実施するための形態】
【0016】
[第1の実施の形態]
以下、本発明の実施の形態について図面を参照して説明する。図1は本発明の第1の実施の形態に係るD/A変換回路の構成を示すブロック図である。本実施の形態のD/A変換回路は、変調回路2と、ローパスフィルタ3と、Dフリップフロップからなる遅延回路4と、減算回路5と、絶対値回路6と、レジスタ7と、コンパレータ8とから構成される。このようなD/A変換回路は、集積回路(IC)1で実現される。遅延回路4と減算回路5と絶対値回路6とレジスタ7とコンパレータ8とは、デジタルデータINの変化を検出する変化検出回路を構成している。
【0017】
図2(A)〜図2(E)は図1のD/A変換回路の各部の波形を示す図である。図2(A)に示すデジタルデータINは、変調回路2に入力される。変調回路2は、図2(B)に示すようにデジタルデータINの値に応じたデューティ比の変調信号(PWM信号またはΔΣ変調信号)VINを出力する。なお、図2(B)の例では、変調回路2がPWM信号を出力する場合について記載されている。
【0018】
ローパスフィルタ3は、変調信号VINを平滑化して、アナログ信号VOUTを出力する。ローパスフィルタ3は、IC1内部で時定数を変えることができるアクティブフィルタとなっている。
Dフリップフロップからなる遅延回路4は、デジタルデータINを1サンプリング周期分だけ遅延させる。
【0019】
減算回路5は、デジタルデータINから遅延回路4の出力データを減算する。これにより、デジタルデータINと1サンプリング周期前のデジタルデータINとの差を求めることになる。
絶対値回路6は、減算回路5の出力データの絶対値を求める。レジスタ7には、予めしきい値THRESが設定されている。
【0020】
コンパレータ8は、絶対値回路6の出力値とレジスタ7に設定されたしきい値THRESとを比較する。コンパレータ8は、絶対値回路6の出力値がしきい値THRESを超えたとき、すなわちデジタルデータINが変化したとき、図2(E)に示すようにローパスフィルタ3の時定数を小さくする制御信号ACTを一定時間出力し、絶対値回路6の出力値がしきい値THRES以下のとき、すなわちデジタルデータINが変化しないときは、制御信号ACTを出力しない。
【0021】
図2(A)のようにデジタルデータINが変化したとき、ローパスフィルタ3の時定数が大きい場合には、図2(C)の40の特性で示すようにアナログ信号VOUTのリップルは抑制されるが、デジタルデータINに対する応答性が悪くなる。ローパスフィルタ3の時定数が小さい場合には、図2(C)の41の特性で示すように応答性は良いが、アナログ信号VOUTのリップルが大きく、D/A変換回路の変換精度を所定の範囲に抑えることができない場合がある。
【0022】
一方、本実施の形態では、上記のように、デジタルデータINが変化してから、ある一定時間T1の間だけローパスフィルタ3の時定数を小さくし、デジタルデータINに変化がないとき、または一定時間T1が経過したときは、ローパスフィルタ3の時定数を大きくする。これにより、本実施の形態では、図2(D)に示すようにアナログ信号VOUTのリップルを所定の精度に抑えつつ、デジタルデータINに対する応答性を向上させることができる。
【0023】
一定時間T1については、アナログ信号VOUTがオーバーシュートしないように予め設定しておく必要がある。具体的には、例えばローパスフィルタ3の時定数が小さい状態でアナログ信号VOUTが63.2%まで変化する時間を一定時間T1として設定しておけばよい。
また、しきい値THRESはアプリケーションに応じて決定されるが、レジスタ7に設定するしきい値THRESを外部からの入力によって設定変更することが可能である。
【0024】
こうして、本実施の形態では、高精度・高速応答のD/A変換回路を実現することができる。本実施の形態では、ローパスフィルタ3をIC1に内蔵することで、IC1の出力端子を1つに抑えることができるので、端子数および外部素子を削減することができ、回路面積とコストを削減することができる。
【0025】
[第2の実施の形態]
次に、本発明の第2の実施の形態について説明する。図3は本発明の第2の実施の形態に係るD/A変換回路の構成を示すブロック図であり、図1と同様の構成には同一の符号を付してある。本実施の形態は、第1の実施の形態のローパスフィルタ3の具体例を示すものである。
【0026】
本実施の形態のローパスフィルタ3は、変調回路2の出力端子とD/A変換回路の出力端子(IC1の出力端子)との間に直列に設けられる抵抗30,31と、コンパレータ8からの制御信号ACTに応じて抵抗31を短絡するスイッチ32と、IC1の外部素子としてD/A変換回路の出力端子と接地との間に設けられるコンデンサ9とから構成される。
【0027】
コンパレータ8から制御信号ACTが出力されると、スイッチ32はオン状態となる。これにより、抵抗31が短絡されるので、ローパスフィルタ3の時定数が小さくなる。制御信号ACTが出力されない場合は、スイッチ32はオフ状態となる。これにより、抵抗30と31とが直列に接続されるので、ローパスフィルタ3の時定数が大きくなる。
【0028】
図9に示した従来のD/A変換回路では、フィルタの時定数を変えるために、ICの出力端子を2つ設けると共に、ICの外部に抵抗301,302とコンデンサ303を設ける必要があった。
これに対して、本実施の形態では、ローパスフィルタ3の抵抗30,31をIC1に内蔵することで、IC1の出力端子を1つに抑えることができる。本実施の形態においても、IC1の外部素子としてコンデンサ9が必要となるが、抵抗30,31をIC1に内蔵したことで、回路面積とコストを削減することができる。
【0029】
本実施の形態のように、ローパスフィルタ3として1次のRCフィルタを用いた場合、ローパスフィルタ3の応答時間(63.2%応答)はRC、アナログ信号VOUTのリップルは(A/2)×[1−EXP{−T/2/(RC)}]と与えられる。抵抗30の抵抗値をR1、抵抗31の抵抗値をR2、コンデンサ9の容量値をCとすると、上記の応答時間とリップルの式のRC、すなわちローパスフィルタ3の時定数RCは、スイッチ32がオフのとき(R1+R2)×C(第1の時定数)となり、スイッチ32がオンのときR1×C(第2の時定数)となる。また、Aはローパスフィルタ3に入力される矩形波(変調回路2から出力される変調信号VIN)の振幅、Tは矩形波の周期である。
【0030】
R1=10kΩ、R2=90kΩ、C=100nF、変調信号周波数100kHz、1Vフルスケールとした場合、スイッチ32のオン時は、ローパスフィルタ3の応答時間が1ms、アナログ信号VOUTのリップルが2.5mV(0.25%FS)となる。また、スイッチ32のオフ時は、ローパスフィルタ3の応答時間が10ms、アナログ信号VOUTのリップルが0.25mV(0.025%FS)となる。設計仕様が、応答時間1ms、リップル0.1%FSと与えられた場合、デジタルデータINの変化時に、1ms程度スイッチ32をオンにすることで(すなわち、T1=1ms)、仕様を満たすことができる。
【0031】
[第3の実施の形態]
次に、本発明の第3の実施の形態について説明する。図4は本発明の第3の実施の形態に係るD/A変換回路の構成を示すブロック図であり、図1と同様の構成には同一の符号を付してある。本実施の形態は、第1、第2の実施の形態においてIC1の外部に設けられるバッファ回路10をIC1に内蔵したことを特徴としている。バッファ回路10は、ローパスフィルタ3の出力を駆動する。
【0032】
本実施の形態では、バッファ回路10をIC1に内蔵したことにより、第2の実施の形態では外部素子としていたコンデンサ9の代わりに、コンデンサ33をIC1の内部に設けるようにしている。
こうして、本実施の形態では、第1、第2の実施の形態と比較して外部部品を削減することができる。
【0033】
[第4の実施の形態]
次に、本発明の第4の実施の形態について説明する。図5は本発明の第4の実施の形態に係るD/A変換回路の構成を示すブロック図であり、図1図4と同様の構成には同一の符号を付してある。本実施の形態は、ローパスフィルタ3として高次のフィルタを設けたものである。
【0034】
本実施の形態のローパスフィルタ3は、変調回路2の出力端子とバッファ回路10の入力端子との間に直列に設けられる抵抗30a,31a,30b,31bと、コンパレータ8からの制御信号ACTに応じて抵抗31a,31bを短絡するスイッチ32a,32bと、IC1の外部素子として抵抗31a,30bの接続点と接地との間に設けられるコンデンサ9aと、IC1の外部素子としてローパスフィルタ3の出力端子(バッファ回路10の入力端子)と接地との間に設けられるコンデンサ9bとから構成される。
【0035】
このローパスフィルタ3は、1次のフィルタを2段縦続接続したものである。初段の1次フィルタは、抵抗30a,31aとスイッチ32aとコンデンサ9aとから構成され、後段の1次フィルタは、抵抗30b,31bとスイッチ32bとコンデンサ9bとから構成される。
【0036】
コンパレータ8から制御信号ACTが出力されると、スイッチ32a,32bはオン状態となる。これにより、抵抗31a,31bが短絡されるので、ローパスフィルタ3の時定数が小さくなる。制御信号ACTが出力されない場合は、スイッチ32a,32bはオフ状態となる。これにより、抵抗30aと31aと30bと31bとが直列に接続されるので、ローパスフィルタ3の時定数が大きくなる。
【0037】
図9に示した従来のD/A変換回路では、高次のフィルタを設けようとすると、ICからの制御端子を設けると共に、スイッチ等の外部素子を設ける必要があった。
これに対して、本実施の形態では、ローパスフィルタ3の抵抗30a,31a,30b,31bとスイッチ32a,32bとをIC1に内蔵することで、ローパスフィルタ3として高次のフィルタを設ける場合でも、回路面積とコストを削減することができる。
【0038】
なお、本実施の形態では、ローパスフィルタ3として1次のフィルタを2段縦続接続したものを用いたが、これに限るものではなく、1次のフィルタを3段以上縦続接続してもよい。
また、本実施の形態では、コンデンサ9a,9bをIC1の外部に設けているが、第3の実施の形態と同様にコンデンサ9a,9bをIC1の内部に設けるようにしてもよい。
【産業上の利用可能性】
【0039】
本発明は、D/A変換回路に適用することができる。
【符号の説明】
【0040】
1…集積回路、2…変調回路、3…ローパスフィルタ、4…遅延回路、5…減算回路、6…絶対値回路、7…レジスタ、8…コンパレータ、9,9a,9b,33…コンデンサ、10…バッファ回路、30,31,30a,31a,30b,31b…抵抗、32,32a,32b…スイッチ。
図1
図2
図3
図4
図5
図6
図7
図8
図9