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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6405237
(24)【登録日】2018年9月21日
(45)【発行日】2018年10月17日
(54)【発明の名称】ゲート電極を有する炭化ケイ素半導体デバイス
(51)【国際特許分類】
H01L 21/336 20060101AFI20181004BHJP
H01L 29/78 20060101ALI20181004BHJP
H01L 29/12 20060101ALI20181004BHJP
H01L 29/739 20060101ALI20181004BHJP
H01L 29/74 20060101ALI20181004BHJP
H01L 29/749 20060101ALI20181004BHJP
【ＦＩ】
H01L29/78 658J
H01L29/78 652M
H01L29/78 652T
H01L29/78 655A
H01L29/74 B
H01L29/74 601A
【請求項の数】23
【全頁数】21
(21)【出願番号】特願2014-502732(P2014-502732)
(86)(22)【出願日】2012年3月28日
(65)【公表番号】特表2014-514756(P2014-514756A)
(43)【公表日】2014年6月19日
(86)【国際出願番号】US2012030855
(87)【国際公開番号】WO2012135288
(87)【国際公開日】20121004
【審査請求日】2015年3月20日
【審判番号】不服2017-12981(P2017-12981/J1)
【審判請求日】2017年9月4日
(31)【優先権主張番号】13/431,596
(32)【優先日】2012年3月27日
(33)【優先権主張国】US
(31)【優先権主張番号】61/468,367
(32)【優先日】2011年3月28日
(33)【優先権主張国】US
(31)【優先権主張番号】61/468,327
(32)【優先日】2011年3月28日
(33)【優先権主張国】US
(31)【優先権主張番号】61/468,348
(32)【優先日】2011年3月28日
(33)【優先権主張国】US
(31)【優先権主張番号】61/468,294
(32)【優先日】2011年3月28日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】390041542
【氏名又は名称】ゼネラル・エレクトリック・カンパニイ
(74)【代理人】
【識別番号】100137545
【弁理士】
【氏名又は名称】荒川 聡志
(74)【代理人】
【識別番号】100105588
【弁理士】
【氏名又は名称】小倉 博
(74)【代理人】
【識別番号】100129779
【弁理士】
【氏名又は名称】黒川 俊久
(74)【代理人】
【識別番号】100113974
【弁理士】
【氏名又は名称】田中 拓人
(72)【発明者】
【氏名】アーサー，スティーブン・デイリー
(72)【発明者】
【氏名】ジョンソン，タミー・リン
(72)【発明者】
【氏名】マイケル，ジョセフ・ダリル
(72)【発明者】
【氏名】フロンハイザー，ジョディー・アラン
(72)【発明者】
【氏名】リリエンフェルド，デイビッド・アラン
(72)【発明者】
【氏名】マトチャ，ケビン・シーン
(72)【発明者】
【氏名】ホーキンス，ウィリアム・グレッグ
【合議体】
【審判長】
深沢 正志
【審判官】
加藤 浩一
【審判官】
梶尾 誠哉
(56)【参考文献】
【文献】
特開２０１０−２７２７８５（ＪＰ，Ａ）
【文献】
特開２００６−２６９６７３（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
H01L29/78
H01L27/74
(57)【特許請求の範囲】
【請求項1】
炭化ケイ素を含む半導体基板であって、第１の表面および第２の表面を有する、半導体基板と、
前記基板の前記第１の表面の一部の上に配置されたゲート電極と、
前記基板の前記第２の表面上に配置されたドレイン電極と、
前記ゲート電極上に配置された誘電体層と、
前記誘電体層の付近に配置されたリメディアル層であって、しきい値電圧の変化が１ボルト未満であるように負バイアス温度不安定性を軽減するように構成される、リメディアル層と、
前記リメディアル層上に配置されたソース電極であって、前記半導体基板のコンタクト領域に電気的に結合される、ソース電極と、
を備える半導体デバイスであって、
前記しきい値電圧の変化は、前記デバイスが１２５℃までの温度において、第１の期間の負ストレスバイアス電圧の印加と、第２の期間の正ストレスバイアス電圧の印加との間で生じ、
前記リメディアル層が前記誘電体層上に配置され、前記リメディアル層が、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、金（Ａｕ）、銅（Ｃｕ）、タンタル（Ｔａ）、白金（Ｐｔ）、チタン（Ｔｉ）、およびこれらの組み合わせのうちの少なくとも１つを含む、
半導体デバイス。
前記基板の前記第１の表面の一部の上に配置されたゲート電極と、
前記基板の前記第２の表面上に配置されたドレイン電極と、
前記ゲート電極上に配置された誘電体層と、
前記誘電体層の付近に配置されたリメディアル層であって、しきい値電圧の変化が１ボルト未満であるように負バイアス温度不安定性を軽減するように構成される、リメディアル層と、
前記リメディアル層上に配置されたソース電極であって、前記半導体基板のコンタクト領域に電気的に結合される、ソース電極と、
を備える半導体デバイスであって、
前記しきい値電圧の変化は、前記デバイスが１２５℃までの温度において、第１の期間の負ストレスバイアス電圧の印加と、第２の期間の正ストレスバイアス電圧の印加との間で生じ、
前記リメディアル層が前記誘電体層上に配置され、前記リメディアル層が、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、金（Ａｕ）、銅（Ｃｕ）、タンタル（Ｔａ）、白金（Ｐｔ）、チタン（Ｔｉ）、およびこれらの組み合わせのうちの少なくとも１つを含む、
半導体デバイス。
【請求項2】
炭化ケイ素を含む半導体基板であって、第１の表面および第２の表面を有する、半導体基板と、
前記基板の前記第１の表面の一部の上に配置されたゲート電極と、
前記基板の前記第２の表面上に配置されたドレイン電極と、
前記ゲート電極上に配置された誘電体層と、
前記誘電体層の付近に配置されたリメディアル層であって、しきい値電圧の変化が１ボルト未満であるように負バイアス温度不安定性を軽減するように構成される、リメディアル層と、
前記リメディアル層上に配置されたソース電極であって、前記半導体基板のコンタクト領域に電気的に結合される、ソース電極と、
を備える半導体デバイスであって、
前記しきい値電圧の変化は、前記デバイスが１７５℃までの温度において、第１の期間の負ストレスバイアス電圧の印加と、第２の期間の正ストレスバイアス電圧の印加との間で生じ、
前記リメディアル層が前記誘電体層上に配置され、前記リメディアル層が、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、金（Ａｕ）、銅（Ｃｕ）、タンタル（Ｔａ）、白金（Ｐｔ）、チタン（Ｔｉ）、およびこれらの組み合わせのうちの少なくとも１つを含む、
半導体デバイス。
前記基板の前記第１の表面の一部の上に配置されたゲート電極と、
前記基板の前記第２の表面上に配置されたドレイン電極と、
前記ゲート電極上に配置された誘電体層と、
前記誘電体層の付近に配置されたリメディアル層であって、しきい値電圧の変化が１ボルト未満であるように負バイアス温度不安定性を軽減するように構成される、リメディアル層と、
前記リメディアル層上に配置されたソース電極であって、前記半導体基板のコンタクト領域に電気的に結合される、ソース電極と、
を備える半導体デバイスであって、
前記しきい値電圧の変化は、前記デバイスが１７５℃までの温度において、第１の期間の負ストレスバイアス電圧の印加と、第２の期間の正ストレスバイアス電圧の印加との間で生じ、
前記リメディアル層が前記誘電体層上に配置され、前記リメディアル層が、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、金（Ａｕ）、銅（Ｃｕ）、タンタル（Ｔａ）、白金（Ｐｔ）、チタン（Ｔｉ）、およびこれらの組み合わせのうちの少なくとも１つを含む、
半導体デバイス。
【請求項3】
炭化ケイ素を含む半導体基板であって、第１の表面および第２の表面を有する、半導体基板と、
前記基板の前記第１の表面の一部の上に配置されたゲート電極と、
前記基板の前記第２の表面上に配置されたドレイン電極と、
前記ゲート電極上に配置された誘電体層と、
前記誘電体層の付近に配置されたリメディアル層であって、しきい値電圧の変化が１ボルト未満であるように負バイアス温度不安定性を軽減するように構成される、リメディアル層と、
前記リメディアル層上に配置されたソース電極であって、前記半導体基板のコンタクト領域に電気的に結合される、ソース電極と、
を備える半導体デバイスであって、
前記しきい値電圧の変化は、前記デバイスが３００℃までの温度において、第１の期間の負ストレスバイアス電圧の印加と、第２の期間の正ストレスバイアス電圧の印加との間で生じ、
前記リメディアル層が前記誘電体層上に配置され、前記リメディアル層が、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、金（Ａｕ）、銅（Ｃｕ）、タンタル（Ｔａ）、白金（Ｐｔ）、チタン（Ｔｉ）、およびこれらの組み合わせのうちの少なくとも１つを含む、
半導体デバイス。
前記基板の前記第１の表面の一部の上に配置されたゲート電極と、
前記基板の前記第２の表面上に配置されたドレイン電極と、
前記ゲート電極上に配置された誘電体層と、
前記誘電体層の付近に配置されたリメディアル層であって、しきい値電圧の変化が１ボルト未満であるように負バイアス温度不安定性を軽減するように構成される、リメディアル層と、
前記リメディアル層上に配置されたソース電極であって、前記半導体基板のコンタクト領域に電気的に結合される、ソース電極と、
を備える半導体デバイスであって、
前記しきい値電圧の変化は、前記デバイスが３００℃までの温度において、第１の期間の負ストレスバイアス電圧の印加と、第２の期間の正ストレスバイアス電圧の印加との間で生じ、
前記リメディアル層が前記誘電体層上に配置され、前記リメディアル層が、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、金（Ａｕ）、銅（Ｃｕ）、タンタル（Ｔａ）、白金（Ｐｔ）、チタン（Ｔｉ）、およびこれらの組み合わせのうちの少なくとも１つを含む、
半導体デバイス。
【請求項4】
前記リメディアル層が、前記リメディアル層と前記誘電体層との間に接着層をさらに含む、請求項１から３のいずれかに記載のデバイス。
【請求項5】
前記ソース電極が、アルミニウム（Ａｌ）、銅（Ｃｕ）、およびこれらの混合物のうちの少なくとも１つを含む、請求項１から４のいずれかに記載のデバイス。
【請求項6】
前記リメディアル層が２０ｎｍ未満の厚さを有する、請求項１から５のいずれかに記載のデバイス。
【請求項7】
前記コンタクト領域の一部を覆う前記基板の前記第１の表面上のコンタクト層であって、前記リメディアル層が前記コンタクト層の少なくとも一部を覆うように広がり、前記コンタクト層と前記ソース電極との間の導体として働く、コンタクト層をさらに備えた、請求項１から６のいずれかに記載のデバイス。
【請求項8】
前記ソース電極の一部が前記基板の前記第１の表面の一部の上に配置される、請求項１から７のいずれかに記載のデバイス。
【請求項9】
前記ゲート電極が多結晶シリコン層および低抵抗層を含む、請求項１から８のいずれかに記載のデバイス。
【請求項10】
前記ゲート電極と前記基板の前記第１の表面との間の絶縁層であって、絶縁層が二酸化ケイ素（ＳｉＯ２）である、絶縁層をさらに備えた、請求項１から９のいずれかに記載のデバイス。
【請求項11】
前記低抵抗層が金属およびシリサイドのうちの少なくとも１つを含む、請求項９に記載のデバイス。
【請求項12】
前記デバイスが、金属−酸化膜電界効果型トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ制御サイリスタ（ＭＣＴ）、およびゲート制御サイリスタで構成されるグループの中から選択される、請求項１から１１のいずれかに記載のデバイス。
【請求項13】
ゲート電極と、
炭化ケイ素を含み、前記ゲート電極を支持しかつ表面法線方向を規定する表面を有する基板であって、
第１の導電型を有するように第１のドーパント種を含むドリフト領域と、
前記ドリフト領域に隣接しかつ前記表面近くのウェル領域であり、第２の導電型を有するように第２のドーパント種を含み、前記ゲート電極の近くに配置されたチャネル領域を含む、ウェル領域と、
前記ウェル領域に隣接したソースコンタクト領域であり、前記第１の導電型を有する、ソースコンタクト領域と、
を含む、基板と、
前記ゲート電極の付近でかつ前記基板の前記表面の一部の上に配置された層間絶縁膜と、
前記ソースコンタクト領域の一部を覆い、前記基板の前記表面の一部の上に配置されたコンタクト層と、
前記層間絶縁膜の上方に配置され、前記基板の前記表面の一部と接触するリメディアル層であって、チタンを含み、しきい値電圧の変化を１ボルトよりも小さく維持することによって負バイアス温度不安定性を防止するように構成されるリメディアル層と、
前記リメディアル層の上方に配置されかつ前記ソースコンタクト領域と電気的に接触するソース電極と、
を備え、
前記しきい値電圧の変化は、前記デバイスが１２５℃までの温度において、第１の期間の負ストレスバイアス電圧の印加と、第２の期間の正ストレスバイアス電圧の印加との間で生じ、
前記リメディアル層が前記層間絶縁膜上に配置され、前記リメディアル層が、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、金（Ａｕ）、銅（Ｃｕ）、タンタル（Ｔａ）、白金（Ｐｔ）、チタン（Ｔｉ）、およびこれらの組み合わせのうちの少なくとも１つを含む、
金属−酸化膜電界効果型トランジスタ（ＭＯＳＦＥＴ）デバイス。
炭化ケイ素を含み、前記ゲート電極を支持しかつ表面法線方向を規定する表面を有する基板であって、
第１の導電型を有するように第１のドーパント種を含むドリフト領域と、
前記ドリフト領域に隣接しかつ前記表面近くのウェル領域であり、第２の導電型を有するように第２のドーパント種を含み、前記ゲート電極の近くに配置されたチャネル領域を含む、ウェル領域と、
前記ウェル領域に隣接したソースコンタクト領域であり、前記第１の導電型を有する、ソースコンタクト領域と、
を含む、基板と、
前記ゲート電極の付近でかつ前記基板の前記表面の一部の上に配置された層間絶縁膜と、
前記ソースコンタクト領域の一部を覆い、前記基板の前記表面の一部の上に配置されたコンタクト層と、
前記層間絶縁膜の上方に配置され、前記基板の前記表面の一部と接触するリメディアル層であって、チタンを含み、しきい値電圧の変化を１ボルトよりも小さく維持することによって負バイアス温度不安定性を防止するように構成されるリメディアル層と、
前記リメディアル層の上方に配置されかつ前記ソースコンタクト領域と電気的に接触するソース電極と、
を備え、
前記しきい値電圧の変化は、前記デバイスが１２５℃までの温度において、第１の期間の負ストレスバイアス電圧の印加と、第２の期間の正ストレスバイアス電圧の印加との間で生じ、
前記リメディアル層が前記層間絶縁膜上に配置され、前記リメディアル層が、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、金（Ａｕ）、銅（Ｃｕ）、タンタル（Ｔａ）、白金（Ｐｔ）、チタン（Ｔｉ）、およびこれらの組み合わせのうちの少なくとも１つを含む、
金属−酸化膜電界効果型トランジスタ（ＭＯＳＦＥＴ）デバイス。
【請求項14】
ゲート電極と、
炭化ケイ素を含み、前記ゲート電極を支持しかつ表面法線方向を規定する表面を有する基板であって、
第１の導電型を有するように第１のドーパント種を含むドリフト領域と、
前記ドリフト領域に隣接しかつ前記表面近くのウェル領域であり、第２の導電型を有するように第２のドーパント種を含み、前記ゲート電極の近くに配置されたチャネル領域を含む、ウェル領域と、
前記ウェル領域に隣接したソースコンタクト領域であり、前記第１の導電型を有する、ソースコンタクト領域と、
を含む、基板と、
前記ゲート電極の付近でかつ前記基板の前記表面の一部の上に配置された層間絶縁膜と、
前記ソースコンタクト領域の一部を覆い、前記基板の前記表面の一部の上に配置されたコンタクト層と、
前記層間絶縁膜の上方に配置され、前記基板の前記表面の一部と接触するリメディアル層であって、チタンを含み、しきい値電圧の変化を１ボルトよりも小さく維持することによって負バイアス温度不安定性を防止するように構成されるリメディアル層と、
前記リメディアル層の上方に配置されかつ前記ソースコンタクト領域と電気的に接触するソース電極と、
を備え、
前記しきい値電圧の変化は、前記デバイスが１７５℃までの温度において、第１の期間の負ストレスバイアス電圧の印加と、第２の期間の正ストレスバイアス電圧の印加との間で生じ、
前記リメディアル層が前記層間絶縁膜上に配置され、前記リメディアル層が、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、金（Ａｕ）、銅（Ｃｕ）、タンタル（Ｔａ）、白金（Ｐｔ）、チタン（Ｔｉ）、およびこれらの組み合わせのうちの少なくとも１つを含む、
金属−酸化膜電界効果型トランジスタ（ＭＯＳＦＥＴ）デバイス。
炭化ケイ素を含み、前記ゲート電極を支持しかつ表面法線方向を規定する表面を有する基板であって、
第１の導電型を有するように第１のドーパント種を含むドリフト領域と、
前記ドリフト領域に隣接しかつ前記表面近くのウェル領域であり、第２の導電型を有するように第２のドーパント種を含み、前記ゲート電極の近くに配置されたチャネル領域を含む、ウェル領域と、
前記ウェル領域に隣接したソースコンタクト領域であり、前記第１の導電型を有する、ソースコンタクト領域と、
を含む、基板と、
前記ゲート電極の付近でかつ前記基板の前記表面の一部の上に配置された層間絶縁膜と、
前記ソースコンタクト領域の一部を覆い、前記基板の前記表面の一部の上に配置されたコンタクト層と、
前記層間絶縁膜の上方に配置され、前記基板の前記表面の一部と接触するリメディアル層であって、チタンを含み、しきい値電圧の変化を１ボルトよりも小さく維持することによって負バイアス温度不安定性を防止するように構成されるリメディアル層と、
前記リメディアル層の上方に配置されかつ前記ソースコンタクト領域と電気的に接触するソース電極と、
を備え、
前記しきい値電圧の変化は、前記デバイスが１７５℃までの温度において、第１の期間の負ストレスバイアス電圧の印加と、第２の期間の正ストレスバイアス電圧の印加との間で生じ、
前記リメディアル層が前記層間絶縁膜上に配置され、前記リメディアル層が、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、金（Ａｕ）、銅（Ｃｕ）、タンタル（Ｔａ）、白金（Ｐｔ）、チタン（Ｔｉ）、およびこれらの組み合わせのうちの少なくとも１つを含む、
金属−酸化膜電界効果型トランジスタ（ＭＯＳＦＥＴ）デバイス。
【請求項15】
ゲート電極と、
炭化ケイ素を含み、前記ゲート電極を支持しかつ表面法線方向を規定する表面を有する基板であって、
第１の導電型を有するように第１のドーパント種を含むドリフト領域と、
前記ドリフト領域に隣接しかつ前記表面近くのウェル領域であり、第２の導電型を有するように第２のドーパント種を含み、前記ゲート電極の近くに配置されたチャネル領域を含む、ウェル領域と、
前記ウェル領域に隣接したソースコンタクト領域であり、前記第１の導電型を有する、ソースコンタクト領域と、
を含む、基板と、
前記ゲート電極の付近でかつ前記基板の前記表面の一部の上に配置された層間絶縁膜と、
前記ソースコンタクト領域の一部を覆い、前記基板の前記表面の一部の上に配置されたコンタクト層と、
前記層間絶縁膜の上方に配置され、前記基板の前記表面の一部と接触するリメディアル層であって、チタンを含み、しきい値電圧の変化を１ボルトよりも小さく維持することによって負バイアス温度不安定性を防止するように構成されるリメディアル層と、
前記リメディアル層の上方に配置されかつ前記ソースコンタクト領域と電気的に接触するソース電極と、
を備え、
前記しきい値電圧の変化は、前記デバイスが３００℃までの温度において、第１の期間の負ストレスバイアス電圧の印加と、第２の期間の正ストレスバイアス電圧の印加との間で生じ、
前記リメディアル層が前記層間絶縁膜上に配置され、前記リメディアル層が、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、金（Ａｕ）、銅（Ｃｕ）、タンタル（Ｔａ）、白金（Ｐｔ）、チタン（Ｔｉ）、およびこれらの組み合わせのうちの少なくとも１つを含む、
金属−酸化膜電界効果型トランジスタ（ＭＯＳＦＥＴ）デバイス。
炭化ケイ素を含み、前記ゲート電極を支持しかつ表面法線方向を規定する表面を有する基板であって、
第１の導電型を有するように第１のドーパント種を含むドリフト領域と、
前記ドリフト領域に隣接しかつ前記表面近くのウェル領域であり、第２の導電型を有するように第２のドーパント種を含み、前記ゲート電極の近くに配置されたチャネル領域を含む、ウェル領域と、
前記ウェル領域に隣接したソースコンタクト領域であり、前記第１の導電型を有する、ソースコンタクト領域と、
を含む、基板と、
前記ゲート電極の付近でかつ前記基板の前記表面の一部の上に配置された層間絶縁膜と、
前記ソースコンタクト領域の一部を覆い、前記基板の前記表面の一部の上に配置されたコンタクト層と、
前記層間絶縁膜の上方に配置され、前記基板の前記表面の一部と接触するリメディアル層であって、チタンを含み、しきい値電圧の変化を１ボルトよりも小さく維持することによって負バイアス温度不安定性を防止するように構成されるリメディアル層と、
前記リメディアル層の上方に配置されかつ前記ソースコンタクト領域と電気的に接触するソース電極と、
を備え、
前記しきい値電圧の変化は、前記デバイスが３００℃までの温度において、第１の期間の負ストレスバイアス電圧の印加と、第２の期間の正ストレスバイアス電圧の印加との間で生じ、
前記リメディアル層が前記層間絶縁膜上に配置され、前記リメディアル層が、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、金（Ａｕ）、銅（Ｃｕ）、タンタル（Ｔａ）、白金（Ｐｔ）、チタン（Ｔｉ）、およびこれらの組み合わせのうちの少なくとも１つを含む、
金属−酸化膜電界効果型トランジスタ（ＭＯＳＦＥＴ）デバイス。
【請求項16】
前記基板内の前記ソースコンタクト領域に隣接する前記第２の導電型のボディコンタクト領域であって、前記コンタクト層がボディコンタクト領域および前記ソースコンタクト領域の一部を実質的に覆い、前記ソース電極がボディコンタクト領域と電気的に接触する、ボディコンタクト領域をさらに備えた、請求項１３から１５のいずれかに記載のデバイス。
【請求項17】
ゲート電極と、
炭化ケイ素を含み、前記ゲート電極を支持しかつ表面法線方向を規定する主表面を規定する基板と、
前記基板と前記ゲート電極との間の前記基板の前記主表面の一部の上に配置されたゲート絶縁層と、
前記ゲート電極の上方でかつ前記基板の前記主表面の隣接する一部の上へと配置された誘電体層と、
前記基板の前記主表面の一部の上方に配置されたコンタクト層と、
前記誘電体層の上方でかつ前記基板の前記主表面の一部の上へと配置されたリメディアル層と、
前記リメディアル層の上方に延伸する第２の電極であって、前記第２の電極が前記コンタクト層と電気的に接触する、第２の電極と、
を備え、
前記リメディアル層が、しきい値電圧の変化が１ボルト未満であるように負バイアス温度不安定性を軽減するように構成され、
前記しきい値電圧の変化は、前記デバイスが１２５℃までの温度において、第１の期間の負ストレスバイアス電圧の印加と、第２の期間の正ストレスバイアス電圧の印加との間で生じ、
前記リメディアル層が前記誘電体層上に配置され、前記リメディアル層が、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、金（Ａｕ）、銅（Ｃｕ）、タンタル（Ｔａ）、白金（Ｐｔ）、チタン（Ｔｉ）、およびこれらの組み合わせのうちの少なくとも１つを含む、
半導体デバイス。
炭化ケイ素を含み、前記ゲート電極を支持しかつ表面法線方向を規定する主表面を規定する基板と、
前記基板と前記ゲート電極との間の前記基板の前記主表面の一部の上に配置されたゲート絶縁層と、
前記ゲート電極の上方でかつ前記基板の前記主表面の隣接する一部の上へと配置された誘電体層と、
前記基板の前記主表面の一部の上方に配置されたコンタクト層と、
前記誘電体層の上方でかつ前記基板の前記主表面の一部の上へと配置されたリメディアル層と、
前記リメディアル層の上方に延伸する第２の電極であって、前記第２の電極が前記コンタクト層と電気的に接触する、第２の電極と、
を備え、
前記リメディアル層が、しきい値電圧の変化が１ボルト未満であるように負バイアス温度不安定性を軽減するように構成され、
前記しきい値電圧の変化は、前記デバイスが１２５℃までの温度において、第１の期間の負ストレスバイアス電圧の印加と、第２の期間の正ストレスバイアス電圧の印加との間で生じ、
前記リメディアル層が前記誘電体層上に配置され、前記リメディアル層が、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、金（Ａｕ）、銅（Ｃｕ）、タンタル（Ｔａ）、白金（Ｐｔ）、チタン（Ｔｉ）、およびこれらの組み合わせのうちの少なくとも１つを含む、
半導体デバイス。
【請求項18】
ゲート電極と、
炭化ケイ素を含み、前記ゲート電極を支持しかつ表面法線方向を規定する主表面を規定する基板と、
前記基板と前記ゲート電極との間の前記基板の前記主表面の一部の上に配置されたゲート絶縁層と、
前記ゲート電極の上方でかつ前記基板の前記主表面の隣接する一部の上へと配置された誘電体層と、
前記基板の前記主表面の一部の上方に配置されたコンタクト層と、
前記誘電体層の上方でかつ前記基板の前記主表面の一部の上へと配置されたリメディアル層と、
前記リメディアル層の上方に延伸する第２の電極であって、前記第２の電極が前記コンタクト層と電気的に接触する、第２の電極と、
を備え、
前記リメディアル層が、室温しきい値電圧の変化が１ボルト未満であるように負バイアス温度不安定性を軽減するように構成され、
前記しきい値電圧の変化は、前記デバイスが１７５℃までの温度において、第１の期間の負ストレスバイアス電圧の印加と、第２の期間の正ストレスバイアス電圧の印加との間で生じ、
前記リメディアル層が前記誘電体層上に配置され、前記リメディアル層が、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、金（Ａｕ）、銅（Ｃｕ）、タンタル（Ｔａ）、白金（Ｐｔ）、チタン（Ｔｉ）、およびこれらの組み合わせのうちの少なくとも１つを含む、
半導体デバイス。
炭化ケイ素を含み、前記ゲート電極を支持しかつ表面法線方向を規定する主表面を規定する基板と、
前記基板と前記ゲート電極との間の前記基板の前記主表面の一部の上に配置されたゲート絶縁層と、
前記ゲート電極の上方でかつ前記基板の前記主表面の隣接する一部の上へと配置された誘電体層と、
前記基板の前記主表面の一部の上方に配置されたコンタクト層と、
前記誘電体層の上方でかつ前記基板の前記主表面の一部の上へと配置されたリメディアル層と、
前記リメディアル層の上方に延伸する第２の電極であって、前記第２の電極が前記コンタクト層と電気的に接触する、第２の電極と、
を備え、
前記リメディアル層が、室温しきい値電圧の変化が１ボルト未満であるように負バイアス温度不安定性を軽減するように構成され、
前記しきい値電圧の変化は、前記デバイスが１７５℃までの温度において、第１の期間の負ストレスバイアス電圧の印加と、第２の期間の正ストレスバイアス電圧の印加との間で生じ、
前記リメディアル層が前記誘電体層上に配置され、前記リメディアル層が、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、金（Ａｕ）、銅（Ｃｕ）、タンタル（Ｔａ）、白金（Ｐｔ）、チタン（Ｔｉ）、およびこれらの組み合わせのうちの少なくとも１つを含む、
半導体デバイス。
【請求項19】
ゲート電極と、
炭化ケイ素を含み、前記ゲート電極を支持しかつ表面法線方向を規定する主表面を規定する基板と、
前記基板と前記ゲート電極との間の前記基板の前記主表面の一部の上に配置されたゲート絶縁層と、
前記ゲート電極の上方でかつ前記基板の前記主表面の隣接する一部の上へと配置された誘電体層と、
前記基板の前記主表面の一部の上方に配置されたコンタクト層と、
前記誘電体層の上方でかつ前記基板の前記主表面の一部の上へと配置されたリメディアル層と、
前記リメディアル層の上方に延伸する第２の電極であって、前記第２の電極が前記コンタクト層と電気的に接触する、第２の電極と、
を備え、
前記リメディアル層が、室温しきい値電圧の変化が１ボルト未満であるように負バイアス温度不安定性を軽減するように構成され、
前記しきい値電圧の変化は、前記デバイスが３００℃までの温度において、第１の期間の負ストレスバイアス電圧の印加と、第２の期間の正ストレスバイアス電圧の印加との間で生じ、
前記リメディアル層が前記誘電体層上に配置され、前記リメディアル層が、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、金（Ａｕ）、銅（Ｃｕ）、タンタル（Ｔａ）、白金（Ｐｔ）、チタン（Ｔｉ）、およびこれらの組み合わせのうちの少なくとも１つを含む、
半導体デバイス。
炭化ケイ素を含み、前記ゲート電極を支持しかつ表面法線方向を規定する主表面を規定する基板と、
前記基板と前記ゲート電極との間の前記基板の前記主表面の一部の上に配置されたゲート絶縁層と、
前記ゲート電極の上方でかつ前記基板の前記主表面の隣接する一部の上へと配置された誘電体層と、
前記基板の前記主表面の一部の上方に配置されたコンタクト層と、
前記誘電体層の上方でかつ前記基板の前記主表面の一部の上へと配置されたリメディアル層と、
前記リメディアル層の上方に延伸する第２の電極であって、前記第２の電極が前記コンタクト層と電気的に接触する、第２の電極と、
を備え、
前記リメディアル層が、室温しきい値電圧の変化が１ボルト未満であるように負バイアス温度不安定性を軽減するように構成され、
前記しきい値電圧の変化は、前記デバイスが３００℃までの温度において、第１の期間の負ストレスバイアス電圧の印加と、第２の期間の正ストレスバイアス電圧の印加との間で生じ、
前記リメディアル層が前記誘電体層上に配置され、前記リメディアル層が、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、金（Ａｕ）、銅（Ｃｕ）、タンタル（Ｔａ）、白金（Ｐｔ）、チタン（Ｔｉ）、およびこれらの組み合わせのうちの少なくとも１つを含む、
半導体デバイス。
【請求項20】
前記リメディアル層の少なくとも一部が前記第２の電極と前記コンタクト層との間に配置される、請求項１７から１９のいずれかに記載の半導体デバイス。
【請求項21】
前記第２の電極がソース電極である、請求項１７から２０のいずれか記載の半導体デバイス。
【請求項22】
前記半導体デバイスが金属−酸化膜半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）を含む、請求項１７から２１のいずれかに記載の半導体デバイス。
【請求項23】
前記半導体デバイスが、垂直金属−酸化膜半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）、ラテラルＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、金属−酸化膜半導体（ＭＯＳ）制御サイリスタ、およびゲート制御サイリスタからなる群から選択される、請求項１７から２２のいずれかに記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ゲート電極を有する炭化ケイ素半導体デバイスに関する。
【背景技術】
【0002】
バイアス温度不安定性（ＢＴＩ）は、ある種の半導体デバイスに関連して生じ、信頼性に関する最も重要な要素のうちの１つと考えられる現象を指す。これは、負バイアス、高温、および長期間動作の条件下で特に顕著である。シリコン（Ｓｉ）半導体の分野では、この長期にわたるＢＴＩ問題は、長年にわたりそれ自体明らかにされてきており、Ｓｉデバイスにおける問題を軽減させるために大量の研究および多数の設計が行われている。急速に成長する炭化ケイ素（ＳｉＣ）の分野では、バイアス温度不安定性が、信頼性、性能限界、および製品認定に関する主要な関心事を発生している。例えば、強い負バイアス温度不安定性（ＮＢＴＩ）が、ＳｉＣデバイスにおいて観測されてきており、ノーマリーオフデバイスがノーマリーオン（ゼロボルトでのゲート−ソース電圧で導電性）になる点まで絶対値のしきい値電圧を著しく減少させるという結果をもたらす。ＮＢＴＩ問題は、詳細に記録されてきているが、産業的な解決策は未だない。
【0003】
ＢＴＩ問題がＳｉデバイス市場において多くの事例において軽減されてきているまたはＳｉにとって重要性が低くなっているが、ＳｉデバイスとＳｉＣデバイスとの間には振る舞いにおける著しい違いがあり、その結果、Ｓｉにおける問題を軽減するために使用したメカニズムは、ＳｉＣに対して容易には転換されない。
【0004】
ＳｉＣ社会では、ＮＢＴＩ問題の根本原因に関する意見の一致には未だ至っていないが、一般に界面トラップおよび酸化膜電荷の存在に起因すると考えられており、デバイスを高温において長期間にわたってバイアス条件下で動作させることによって誘起されることがある。ＢＴＩの原因に拘わらず、効果は明確に実証されている。一例として、ゲート−ソースに印加された負バイアスで動作する金属−酸化膜半導体（ＭＯＳ）デバイスについて、ＮＢＴＩの効果は、しきい値電圧の低下によって明らかである。しきい値電圧不安定性は、デバイスが負バイアスであり、かつ高温に曝されるときにはより顕著である。さらなる一例として、炭化ケイ素金属−酸化膜−半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）を含む、金属−酸化膜半導体電界効果型トランジスタは、複合された電圧および温度ストレスを受けたときに、しきい値電圧のシフトを経験する。したがって、しきい値電圧シフトおよびＮＢＴＩは、製品採用、特に、ＳｉＣデバイスが独特の動作特性を有し、高温において動作可能であり、新規な用途を可能にする新たな市場用途へのＳｉＣデバイスの導入および利用を妨げる信頼性の懸念を増大させている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】国際公開第２０１０／１４３３７６号
【発明の概要】
【課題を解決するための手段】
【0006】
一実施形態は、第１の表面および第２の表面を有する炭化ケイ素を含む半導体基板を有する半導体デバイスである。基板の第１の表面の一部の上に配置されたゲート電極、および基板の第２の表面上に配置されたドレイン電極があり、ゲート電極上に配置された誘電体層を有し、これによってゲート電極を覆う。誘電体層の付近に配置されたリメディアル層があり、リメディアル層は、しきい値電圧の変化が約１ボルト未満であるように負バイアス温度不安定性を軽減するように構成される。一例では、しきい値電圧の変化は、ドレイン電流がＶＤＳ＝０．１Ｖで約１０マイクロアンペアであるときに、ゲートからソースへの電圧バイアス下で生じる。ソース電極は、リメディアル層上に配置され、（アルミニウム、銅、およびこれらの混合物などの）ソース電極は、半導体基板のコンタクト領域に電気的に結合される。デバイスを、金属−酸化膜半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ制御サイリスタ、およびゲート制御サイリスタとして設計することができる。
【0007】
一例では、リメディアル層は、チタンを含む。別の一例では、リメディアル層は、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、金（Ａｕ）、銅（Ｃｕ）、タンタル（Ｔａ）、白金（Ｐｔ）、およびこれらの混合物のうちの少なくとも１つを含む。また、接着層を、リメディアル層と誘電体層との間に使用することができる。リメディアル層は、誘電体層の連続した共形カバレッジを与えるように、典型的には構成される。
【0008】
ある種の応用例では、リメディアル層は、導電性金属を含み、誘電体層の連続した共形カバレッジを与え、コンタクト領域とソース電極との間の導体として働く。デバイスは、コンタクト領域の一部を覆う基板の第１の表面上のコンタクト層を含み、リメディアル層は、コンタクト層の少なくとも一部を覆うように広がり、コンタクト層とソース電極との間の導体として働く。
【0009】
リメディアル層がコンタクト領域用の導体として働くことを目的としない別の一例では、リメディアル層は、二酸化ケイ素（ＳｉＯ2）、窒化ケイ素（ＳｉＮx）、およびポリシリコンのうちの少なくとも１つを含む。
【0010】
リメディアル層は、約３００ｎｍ未満の厚さを、あるケースでは、約２０ｎｍ未満の厚さを有することができる。
【0011】
デバイスが通常の温度範囲下で動作する一方で、デバイスは、より高い温度で動作し、ＶＴＨを維持するようにさらに構成される。例えば、デバイスは、約摂氏１２５度よりも高い温度で、約摂氏１７５度よりも高い温度で動作し、約摂氏３００度よりも高い温度でさえ動作する。
【0012】
ゲート電極は、多結晶シリコン層および低抵抗層を含むことができる。また、ゲート電極と基板の第１の表面との間に、ゲート酸化膜層とも呼ばれる絶縁層があってもよく、絶縁層は、二酸化ケイ素であってもよい。一例では、低抵抗層は、金属およびシリサイドのうちの少なくとも１つを含む。
【0013】
一実施形態によれば、金属−酸化膜半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）デバイスは、基板が炭化ケイ素を含み、ゲート電極を支持しかつ表面法線方向を規定する表面を有する基板とともにゲート電極を含む。基板は、第１の導電型を有するように第１のドーパント種を含むドリフト領域、ドリフト領域に隣接しかつ表面の近くにウェル領域を有し、ウェル領域は、第２の導電型を有するように第２のドーパント種を含み、ウェル領域は、ゲート電極の近くに配置されたチャネル領域を含む。ウェル領域に隣接してソースコンタクト領域があり、ソースコンタクト領域は、第１の導電型を有する。層間絶縁膜は、ゲート電極の付近に配置され、かつソースコンタクト領域の一部を覆って基板の表面の一部の上に配置されたコンタクト層を有する基板の表面の一部の上に配置される。層間絶縁膜の上方に配置されかつ基板の表面の一部と接触するリメディアル層があり、リメディアル層は、層間絶縁膜の連続した共形カバレッジを与える。ソース電極は、リメディアル層の上方に配置されかつソースコンタクト領域と電気的に接触する。
【0014】
一例では、デバイスは、基板内のソースコンタクト領域に隣接する第２の導電型のボディコンタクト領域をさらに備え、コンタクト層は、ボディコンタクト領域およびソースコンタクト領域の一部を実質的に覆い、ソース電極は、ボディコンタクト領域と電気的に接触する。
【0015】
さらの別の一実施形態は、炭化ケイ素を含み、ゲート電極を支持しかつ表面法線方向を規定する主表面を規定する基板とともにゲート電極を有する半導体デバイスである。ゲート絶縁層は、基板とゲート電極との間の基板の主表面の一部の上に配置され、誘電体層は、ゲート電極の上方でかつ基板の主表面の隣接する部分上へと配置される。基板の主表面の一部の上方に配置されたコンタクト層がある。リメディアル層は、誘電体層の上方でかつ基板の主表面の一部の上へと配置される。第２の電極は、リメディアル層の上方に延伸し、第２の電極は、コンタクト層と電気的に接触する。一例では、リメディアル層の少なくとも一部が、第２の電極とコンタクト層との間に配置される。
【0016】
一例では、半導体デバイスは、垂直金属−酸化膜半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）、ラテラルＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ制御サイリスタ、およびゲート制御サイリスタからなる群から選択される。
【0017】
本開示のこれらのおよびその他の態様、特徴、および長所は、添付した図面と併せて本開示のさまざまな態様の下記の詳細な説明から明らかになるであろう。
【0018】
本明細書において記述する実施形態は、下記の詳細な説明を添付した図面を参照して読むとより良く理解されるであろう。図面では、類似の参照符号は、図面全体を通して類似の構成要素を表す。
【図面の簡単な説明】
【0019】
【図1】一例の実施形態にしたがって構成されたＭＯＳＦＥＴの模式的断面図である。
【図3】従来型のＭＯＳＦＥＴの模式的断面図である。
【図7】ＮＢＴＩ問題の背景の理論の図式的な描写図である。
【図8】一実施形態による構成要素の素子を図示する実際のＭＯＳＦＥＴデバイスの断面斜視図である。
【図9】一実施形態による負バイアス温度不安定性を低減した半導体デバイスを形成するためのプロセスステップを図示する流れ図である。
【発明を実施するための形態】
【0020】
例の実施形態を、添付した図面を参照して詳細に下記に説明する。図面では同じ参照番号は、図面全体を通して同じ構成要素を表す。これらの実施形態の一部は、上記の必要性および他の必要性を扱うことができる。実験の多くがＳｉＣ ＭＯＳＦＥＴを使用して行われてきているが、ＮＢＴＩを軽減するために本明細書において詳細に説明する解決策および技術は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ制御サイリスタ、およびゲート制御サイリスタなどの他の半導体デバイスへの適用可能性を有することがある。説明の目的で、ＭＯＳ制御サイリスタ（ＭＣＴ）は、構造内に組み込まれた２つのＭＯＳＦＥＴを有し、本明細書においてさらに意味を明確にするようにしきい値電圧（ＶＴＨ）に敏感である。本明細書において詳細に説明する技術がまた、正バイアス下で生じるＶＴＨ効果を呼ぶ正バイアス温度不安定性（ＰＢＴＩ）に関係する効果を軽減するであろうことが、やはり想定される。
【0021】
図１を参照すると、一例の実施形態にしたがって構成された、金属−酸化膜半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）１００などのデバイスを示す。ＭＯＳＦＥＴ１００は、例えば、炭化ケイ素（ＳｉＣ）などの半導体材料を含む基板１０２を含むことができる。基板１０２を半導体ダイまたはウェハとすることができ、これは、主表面１０４および表面から基板中へと垂直に延びる表面法線方向または「厚さ方向」ｔ、ならびに（局所表面に平行な）厚さ方向を横切る方向を規定する。
【0022】
表面１０４は、ゲート電極１０６を支持することができる。例えば、ゲート電極１０６を表面１０４と直接接触する絶縁層１０８上に配置することができ、その結果、絶縁層１０８がゲート電極と基板１０２との間に配置される。一例では、絶縁層１０８は、表面１０４に沿って広がり、コンタクト層１２６までの任意の点まで広がることができる。ゲート電極１０６は、多結晶シリコン層１０７を含むことができ、例えば、電気的導電性材料（例えば、金属および／またはシリサイド）から形成された低抵抗層１０９をやはり含むことができる。一例では、シリサイドが、ゲート電極層として使用される。ゲート電極１０６を、ゲート電圧ＶＧを受けるように構成することができる。やはりゲート酸化膜またはゲート誘電体膜とも時には呼ばれる絶縁層１０８は、二酸化ケイ素（ＳｉＯ2）などの電気的絶縁性材料を含むことができる。
【0023】
基板１０２はまた、ドレイン電極１１２と接触する第２の表面１１０を規定することができ、ドレイン電極を、ドレイン電圧ＶＤを受けるように構成することができる。図１が１つのＭＯＳＦＥＴセルの模式的断面図であることに、留意する。全体のＭＯＳＦＥＴデバイスは、典型的には、互いに隣り合って位置し、かつ共通のゲート電極１０６およびドレイン電極１１２を共有する多数のセルからなる。
【0024】
基板１０２は、ドリフト領域１１４および、これに隣接し表面１０４近くにウェル領域１１６を含むことができる。ドリフト領域１１４を、第１の多数電荷キャリアを有する第１の導電型を有するように第１のドーパント種でドープすることができ、ウェル領域１１６を、第２の多数電荷キャリアを有する第２の導電型を有するように第２のドーパント種でドープすることができる。例えば、第１の多数電荷キャリアおよび第２の多数電荷キャリアを、それぞれ電子および正孔とすることができ、その結果、図１に示したように、それぞれ第１の導電型および第２の導電型は、ｎ型およびｐ型である、ここでは、基板をＳｉＣで形成し、第１のドーパント種を、例えば、窒素およびリン（「ｎ型ドーパント」）のうちの１つまたは複数とすることができ、第２のドーパント種を、例えば、アルミニウム、ホウ素、ガリウム、およびベリリウム（「ｐ型ドーパント」）のうちの１つまたは複数とすることができる。
【0025】
基板１０２は、第１の導電型（図ではｎ型）を有するソースコンタクト領域１２２をさらに含むことができる。ウェル領域１１６を、コンタクト領域１２２の近くに配置することができ、その結果、ウェル領域１１６は、ゲート電極１０６の近くに配置されたチャネル領域１１８をその中に含むことができる。例えば、チャネル領域１１８は、ゲート電極１０６下の表面１０４に沿って広がることができる（ここでは、「下」はさらに厚さ方向ｔに沿うことを意味する）。一実施形態では、第１の導電型のソースコンタクト領域１２２が、表面１０４に隣接して配置され、ウェル領域１１６はコンタクト領域を取り囲む。一例では基板１０２はまた、第２の導電型（図１ではｐ型として示される）を有するボディコンタクト領域１２５を含む。本実施形態におけるボディコンタクト領域１２５は、ウェル領域１１６および表面１０４に隣接して配置される。
【0026】
層間絶縁膜（ＩＬＤ）と時には呼ばれる誘電体層１２０は、ゲート電極１０６および絶縁層１０８を覆う。一例では、誘電体層は、リンケイ酸ガラス（ＰＳＧ）を含む材料である。この実施形態では、リメディアル層１２３が誘電体層１２０を覆う。この例において描かれたように、リメディアル層１２３は、基板表面の一部の上に配置され、コンタクト層１２６の一部またはすべての上方に広がる。ソース電極を、ソース電圧（ＶＳ）を受けるように構成することができる。
【0027】
ソース電極１２４（例えば、アルミニウムなどの金属から形成される）を、リメディアル層１２３の上方に配置し、（例えば、ニッケルで形成することができるコンタクト層１２６を介して）ソースコンタクト領域１２２およびボディコンタクト領域１２５の両者と電気的に接触させることができ、ソース電極を、ソース電圧ＶＳを受けるように構成することができる。ある実施形態では、リメディアル層１２３は導電性であり（例えば、導電性金属から形成される）、ソース電極１２４およびコンタクト領域を電気的に接続するようにコンタクト領域１２２の少なくとも一部と接触する。
【0028】
図２ａを参照すると、リメディアル層１２３は、基板表面の一部と接触し、第１の導電性のコンタクト領域１２２の少なくともある部分を覆うが、別の一例では、リメディアル層１２３は、コンタクト層１２６まで第１の導電型のコンタクト領域１２２の少なくとも一部を覆う。一方で、別の一実施形態では、リメディアル層は、コンタクト領域の少なくとも一部およびコンタクト層１２６の少なくとも一部を覆う。
【0029】
動作では、一実施形態におけるＭＯＳＦＥＴ１００は、スイッチとしての働きをする。電圧差ＶＤＳ＝ＶＤ−ＶＳがドレイン電極１１２とソース電極１２４との間に印加されると、これらの同じ電極間の出力電流（ＩＤＳ）を変調することができる、またはそうでなければゲート電極１０６に印加される入力電圧ＶＧＳによって制御することができる、ここにおいて、ＶＧＳ＝ＶＧ−ＶＳである。ＭＯＳＦＥＴ１００の「しきい値電圧」（ＶＴＨ）よりも小さなゲート電圧ＶＧに対して、電流ＩＤＳは、名目上はほぼゼロのところに留まる（比較的小さな漏れ電流がしきい値電圧よりも小さなゲート電圧に対してでさえ存在することがある）。しきい値電圧ＶＴＨは、とりわけ、ＭＯＳＦＥＴ１００の寸法、材料、およびドーピングレベルの関数であり、ＭＯＳＦＥＴは、典型的には、所定のしきい値電圧を示すように設計される。ＭＯＳＦＥＴ１００を含む回路を、次に所期の（所定の）しきい値電圧に設計することができる。
【0030】
シリコンまたはＳｉＣを含む従来型のＭＯＳＦＥＴは、ゲート電極１０６とソース電極１２４との間に電位差を、特に高温でかつ長時間にわたって受けると、しきい値電圧のシフトを経験することが見出されている。特に負バイアス温度不安定性（ＮＢＴＩ）は、重大な問題であり続けている。
【0031】
図２ｂでは、リメディアル層１２３がコンタクト層１２６を覆うようには広がらないことを除いて、デバイスは、図２ａの構造に類似している。むしろ、リメディアル層１２３は、層間絶縁膜（ＩＬＤ）１２０の連続した共形カバレッジを与え、かつ基板の一部と接触するように構成される。リメディアル層１２３がコンタクト層１２６を覆わないので、リメディアル層は、導電性材料である必要はない。
【0032】
図３を参照すると、従来型のＭＯＳＦＥＴ２００が示される。従来型のＭＯＳＦＥＴ２００は、ソース電極２２４と誘電体層２２０との間に等価なリメディアル層を含まない。ＭＯＳＦＥＴ２００は、半導体材料（例えば、ＳｉＣ）を含みかつ主表面２０４および表面法線方向または「厚さ方向」ｔを規定する基板２０２を含むことができる。表面２０４は、絶縁層２０８（例えば、ＳｉＯ2）を、多結晶シリコン層２０７およびおそらく低抵抗層２０９を含み、絶縁層上に配置されたゲート電極２０６とともに支持することができる。
【0033】
基板２０２は、ドリフト領域２１４および、これに隣接しかつ表面２０４近くにウェル領域２１６を含むことができる。ドリフト領域２１４を、第１の導電型（例えば、ｎ型）を有するようにドープすることができ、ウェル領域２１６を、第２の導電型（例えば、ｐ型）を有するようにドープすることができる。基板２０２は、第１の導電型（図ではｎ型）を有するコンタクト領域２２２をさらに含むことができる。ウェル領域２１６を、コンタクト領域２２２に隣接して配置することができ、その結果、ウェル領域２１６は、ゲート電極２０６の下に広がるチャネル領域２１８をその中に含むことができる。基板２０２はまた、第２の導電型（図ではｐ型）を有するボディコンタクト領域２２５を含み、ボディコンタクト領域は、ウェル領域２１６および表面２０４に隣接して配置される。誘電体層２２０（例えば、ＰＳＧ）は、ゲート電極２０６および絶縁層２０８を覆うことができる。ソース電極２２４を、（言ってみれば、コンタクト層２２６を介して）コンタクト領域２２２およびボディコンタクト領域２２５の両者と接触して配置することができ、ソース電圧ＶＳをソース電極に印加することができる。
【0034】
ＭＯＳＦＥＴについてのしきい値電圧（ＶＴＨ）は、デバイス特性評価技術に関する一般的な参考文献：Semiconductor Material and Device Characterization 2nd edition, Dieter K. Schroder, 1998, John Wiley & Sonsによれば「一義的には定義されない電圧」である。ＶＴＨを測定するために少なくとも５つの異なる技術があり、特定の例について、これらの技術は正確に同じ結果をもたらさない。本明細書において利用する技術は、「しきい値ドレイン電流法」と呼ばれ、そこでは、指定されたドレイン電流におけるゲート電圧が、しきい値電圧になるように取られる。
【0035】
図４は、電圧および温度ストレス印加前後の、図３におけるような従来型のＭＯＳＦＥＴについてのゲート電圧の関数としてのドレイン電流のプロットである。ＮＢＴＩの特性評価するために本明細書において使用するしきい値ドレイン電流法は、「サブスレッショルド技術」の変形である。試験条件は、増幅特性曲線測定値が一定のストレス温度でＭＯＳＦＥＴに関して取られるというものである。先ず、ゲート電圧を、一定の−２０ボルトで１５分間保持し、ＶＤＳをゼロボルトで保持する。次に、小さな一定電圧（例えば、１００ミリボルト）を、ソース端子とドレイン端子との間に印加し、そしてゲート電圧を、−１０ボルトから＋１０ボルトまで掃引する。範囲は、ＭＯＳＦＥＴの下側電流範囲（例えば、この特定のケースでは０．１ナノアンペア未満）から飽和電流（例えば、１６ミリアンペア）までを取り込むために十分に大きく、図４に描かれた「ｐｏｓｔ ｎｅｇ」増幅特性曲線４２０を決める。＋２０ボルトの定電圧ゲート正ストレスバイアスを、次にＶＤＳ＝０Ｖでさらに１５分間ゲートに印加する。最後に、同様の逆方向掃引を、＋１０ボルトから−１０ボルトまで行って、ＶＤＳ＝０．１Ｖでの「ｐｏｓｔ ｐｏｓ」増幅特性曲線４１０を取り込む。
【0036】
図４における結果は、正および負ゲートバイアスストレス印加に続くしきい値電圧のシフト（すなわち、ＩＤＳが著しく増加する電圧のシフト）を明確に実証する。しきい値電圧シフトは、したがって、バイアス温度不安定性（ＢＴＩ）の効果を表す。
【0037】
図４に示したように、ＶＴＨドリフトデータは、リメディアル層のない実際のＭＯＳＦＥＴから取られる。ＶＴＨドリフトは、１０マイクロアンペアのソースからドレインへの電流におけるＶＴＨ正電圧ストレス値とＶＴＨ負電圧ストレス値との間の電圧差として取られる。この例では、ＶＴＨドリフトは、ほぼ６．９ボルトである。縦軸は、ドレイン電流（アンペア）であり、横軸は、ゲートからソースへの電圧（ボルト）である。
【0038】
ＶＴＨ決定のためのしきい値ドレイン電流の選択としての１０マイクロアンペアの使用は、実際的な理由のために行われる。例えば、この値は、片対数増幅特性曲線の直線サブスレッショルド部分上に存在するためには十分に小さく、正確に測定するためかつデータから容易に抽出するためには十分に大きい。ＭＯＳＦＥＴパラメータおよびデータを集めるための試験条件は、ＶＤＳ＝０．１ボルト、温度＝摂氏１７５度、ゲート酸化膜厚（Ｔｏｘ）＝５００オングストローム、デバイス能動領域面積＝０．０６７ｃｍ2、１個のＭＯＳセルの面積＝１．６Ｅ−４ｃｍ2、１個のＭＯＳセルのチャネル幅対長さ比（Ｗ／Ｌ）＝６９００である。より大きなデバイスまたは小さなデバイスへのしきい値ドレイン電流のスケーリングは、デバイス能動領域面積、１個のＭＯＳセルの面積、およびＷ／Ｌについて線形依存性を有する。しかしながら、しきい値電流は、ゲート酸化膜厚（Ｔｏｘ）とは逆にスケーリングすることに、留意すること。背景の目的で、例えば、H. G. Lee, S. Y. Oh and G. Fuller, "A Simple and Accurate Method to Measure the Threshold Voltage of an Enhanced-Mode MOSFET", IEEE Trans. Electron Dev. ED-29, 346-348, Feb, 1982参照のこと。
【0039】
実験を、さまざまな金属を用いて行い、リメディアル層が、ＮＢＴＩ効果を防止することに効果的であることが示され、その結果、しきい値電圧の変化は１Ｖ未満である。ある種の例では、ＶＴＨ変化がさらに小さく、ある種の材料が、５００ミリボルト未満のＶＴＨ変化を明確に実証したが、一部の他の例は、３００ミリボルト未満のＶＴＨ変化を示した。材料のタイプおよびリメディアル層の厚さは、リメディアル層の振る舞いおよび効果を生じさせる要因になる。
【0040】
図１、図２ａおよび図２ｂを再び参照すると、出願人は、ＭＯＳＦＥＴ１００におけるリメディアル層１２３などのリメディアル層またはバリア層を含むＭＯＳＦＥＴが、ＢＴＩの発生を軽減するまたは回避することを発見した。具体的には、出願人は、図１、図２ａおよび図２ｂのＭＯＳＦＥＴ１００と整合性を有するＭＯＳＦＥＴについて上記の電圧および温度ストレス試験を繰り返した、そこではＭＯＳＦＥＴは、ＳｉＣ基板、誘電体層、アルミニウムソース電極、および層間絶縁膜とアルミニウムソース層との間にリメディアル層を含んでいた。適切なリメディアル層がＢＴＩ効果を防止し、旧来のデバイスでの信頼性を心配せずに特有な用途を可能にすることを、結果は示している。
【0041】
さらなる実験が、リメディアル層として他の金属を使用して行われ、その金属はソース金属に対するバリアを形成する。ある種の代替金属の試験およびデータから推定することに基づいて、下記の金属がＮＢＴＩの効果を十分に防止するためのリメディアル層として適していると考えられる：金属は、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、金（Ａｕ）、銅（Ｃｕ）、タンタル（Ｔａ）、および白金（Ｐｔ）である。かかる金属およびまたは合金からなる金属が、やはり想定される。Ｎｉなどのある種の金属の組み合わせが、一部の金属として試験され、他の金属を利用するときに有益である接着層を形成する。１つの実験では、Ｎｉの薄い層（１０ｎｍ）が、リメディアル層として使用されたもう１つの金属との接着特性を高めるために使用された。組み合わせ金属の例は、Ａｕ−ＭｏおよびＡｕ−Ｎｉを含む。
【0042】
ある種の実験は、下記の金属について約０．２ミクロンの厚さのリメディアル層を使用して行われた：金属は、１０ｎｍＮｉを有するＡｕ、Ｎｉ、Ｔａである。実験はまた、２０ｎｍおよび１００ｎｍなどのさまざまな厚さのＴｉを含んだ。リメディアル層に関して、Ａｌソース層からの層間絶縁膜の連続した共形コーティングは、ＮＢＴＩを防止するのに効果的である。２０ｎｍの厚さがＮＢＴＩを防止するのに効果的であり、リメディアル層をＡｌソース層から分離する層間絶縁膜の連続した共形コーティングがある限りは、より薄い厚さがやはり十分であるはずであることが示されている。リメディアル層用に使用する材料に応じて、１０ｎｍの厚さのリメディアル層を、一実施形態では使用することができる。別の一実施形態では、５ｎｍの厚さのリメディアル層を利用することができる。
【0043】
リメディアル層として使用した金属材料に加えて、一実施形態は、金属を使用せずに、むしろ、二酸化ケイ素（ＳｉＯ2）、窒化ケイ素（ＳｉＮxまたはＳｉ3Ｎ4）、およびポリシリコンなどの材料を使用する。図２ｂに記したように、この例でのリメディアル層は、コンタクト層を必ずしも覆う必要がなく、これゆえ導電性金属でなければならないことはない。これらの材料は、ＮＢＴＩをやはり十分に防止するであろうと考えられる。
【0044】
リメディアル層１２３としての窒化ケイ素またはポリシリコンの存在は、いくつかの役割を果たすのではないかと思われる。１つの役割は、ポリシリコンおよび窒化ケイ素の両者によって果たされる。リメディアル層１２３がアルミニウムとＩＬＤとの間に挿入されているので、ソース電極１２４（例えば、アルミニウム）は、層間絶縁膜１２０とは接触しないであろう、その結果、ＩＬＤ（例えば、二酸化ケイ素）とアルミニウムとの間の反応が抑制されるであろう。窒化ケイ素もまた、原子状の水素のマイグレーションを阻止する良い拡散バリアであり、その結果、生成されるはずのすべての原子状の水素が、窒化ケイ素によって能動チャネル領域へと移動することを阻止されるであろう。したがって、一実施形態では、リメディアル層を、ＩＬＤ１２０の近くにまたは付近に配置する、ここにおいては、付近は、ＩＬＤ１２０の上方、下方または内部の任意の場所を呼ぶ。これゆえ、窒化ケイ素を、誘電体層１２０の下方に、誘電体層１２０の上方に、または誘電体層１２０の内部に配置するとしても、ＮＢＴＩを防止する有利な効果が依然として生じることが期待される。ポリシリコンのケースでは、この材料が多数の粒界およびダングリングシリコンボンドを含むことが知られており、これが原子状の水素を吸収し、これゆえ、原子状の水素がポリシリコンを通過しないようにする。そのため、ポリシリコンのケースにおけるように、リメディアル層１２３を、誘電体層１２０の下方に、誘電体層１２０の上方に、または誘電体層１２０の内部に設置することができ、ＮＢＴＩを防止する有利な効果が依然として生じることが推定される。図２ｂがＩＬＤ１２０の上方にリメディアル層１２３を示すが、ソース電極１２４とゲート電極１０６との間のどこかにリメディアル層１２３を設置することは、本システムの範囲内である。
【0045】
ある種の試験の結果を、ゲート電圧（ＶＧＳ）対出力電流（ＩＤＳ）について図５に表示する。試験することは、ストレス印加前のデバイス特性５１０ならびにストレス印加後のレスポンス５２０を示す。２つの曲線５１０、５２０は、本質的に互いに重なり合ってマッピングされ、図４に図示したようなしきい値移動またはＮＢＴＩ効果を実証しない。例えば、本明細書において詳細に説明した特質および特性を有するリメディアル層１２３を含むＭＯＳＦＥＴが従来型のＭＯＳＦＥＴにおいて見られるようなＮＢＴＩ効果を示さないことを、これらの結果は示す。
【0046】
リメディアル層を含むＭＯＳＦＥＴは、１１４時間にわたって追加のストレスを印加され、これらの試験の結果を図６に表示する。初期特性曲線６１０が、ストレス印加前のデバイス性能を図示するのに対して、ポスト特性曲線６２０は、１１４時間にわたって行った、ｐｏｓｔ−２０Ｖのストレス印加に続くデバイス性能を示す。曲線が実質的に互いに重なり合ってマッピングされるので、リメディアル層を含むＭＯＳＦＥＴが従来型のＭＯＳＦＥＴにおいて見られるようなＮＢＴＩ効果を示さないことを、これらの結果は確認する。
【0047】
ＳｉＣ系の半導体デバイスにおけるＮＢＴＩを防止する際のリメディアル層１２３（図１、図２ａおよび図２ｂ）の効力についてのいくつかの解釈がある。物理的現象／化学的現象は複雑であり、正確なメカニズムが完全に理解されていないが、出願人は、ＮＢＴＩジレンマを解決するために必要な関係を発見し、解決策を明らかにした。
【0048】
ＳｉＣデバイスに関するＮＢＴＩ問題についてのある解釈を、図７を参照して説明することができ、図７は、リメディアル層を含まない図３に示したような従来型のＭＯＳＦＥＴの一部を再び図示する。図示した実施形態では、ＳｉＣ基板７１０があり、その上に絶縁層７２０を堆積する。この絶縁層７２０上に、ゲート電極７４５を形成する。この例では、ゲート電極７４５は、ポリシリコン層７３０を含み、続いてシリサイドなどの低抵抗層７４０がある。低温膜（ＬＴＯ）７５０を、低抵抗層７４０上に配置する。ＰＳＧなどの厚い誘電体層７６０がゲート電極７４５を覆い、ソース電極７７０を誘電体層７６０上に配置する。
【0049】
典型的な環境条件下では、水（Ｈ2Ｏ）分子は、ＭＯＳＦＥＴ内に（例えば、誘電体層７６０中にまたは異なる層の界面のところに）トラップされることがある。１つの理論によれば、トラップされた水分子がソース電極７７０と誘電体層７６０との間の界面のところで反応してＨ+イオンおよびＯＨ-イオンを形成し、そして他のＨ含有種（例えば、Ｈ2、Ｈ-）をやはり形成することができると、考えられる。水素の拡散性は、水素が低温下でＭＯＳＦＥＴ構造のチャネル領域へ侵入することができ、ゲート酸化膜自体の界面のところまたは界面近くのいずれかに存在する欠陥と相互作用することがあることである。水素は、これらの欠陥と反応することがあり、欠陥の電気的な性質を変える（例えば、不動態化する）ことができる。高温かつ強い引力場（ＶＧＳ負）の下では、これらの水素結合は、切断されることがあり、水素は、界面領域から遠くへドリフトし、実効的な正孔トラップである欠陥を後に残し、正孔トラップは、このバイアス条件においてチャネル中に蓄積した全正孔数から最終的な正電荷を捕捉することができる。したがって、界面のところに最終的な正電荷があるので、ＶＴＨは、負方向にシフトすることがある。
【0050】
ソース電極７７０がアルミニウム（Ａｌ）から形成され、誘電体層７６０との界面のところにＡｌおよびＡｌ酸化物（Ａｌ2Ｏ3）の両者が存在する状態で、この反応が促進されることがあるかと思われる。一旦発生すると、ＭＯＳＦＥＴの動作によって発生し、集中点のところで（例えば、ＭＯＳＦＥＴ内の帯電した構造の角部および端部のところで）強められた電界は、Ｈ含有種（Ｈ+、ＯＨ-、Ｈ2、Ｈ-）をイオン化する／さらにイオン化するように作用することがある。Ｈ含有種のうちの少なくとも一部は、その後、絶縁層７２０（例えば、ＳｉＯ2）とＳｉＣ基板７１０および／またはゲート電極７４５との界面まで拡散することができ、これによって、正電荷をトラップすることができる欠陥を作り出すことができる。Ｈ含有種の一部、ならびに酸素分子および水分子もまた、ソース電極７７０を通り周囲の雰囲気中へと拡散することができる。いずれにしても、これらの電荷がＭＯＳＦＥＴのしきい値電圧の変化を生じさせる状態で、大きな負電圧がゲート電極から取り除かれた後でさえ、正電荷のうちの過剰なものは、界面および／またはゲート電極７４５のところに留まることができる。大きなバイアスの継続的かつ繰り返しの印加は、絶縁層７２０とＳｉＣ基板７１０および／またはゲート電極７４５との界面のところに正電荷のシンクをさらに形成することがある。
【0051】
図１のＭＯＳＦＥＴ１００を考えると、ＮＢＴＩに関与する理論のうちの１つによれば、水分子はその中にトラップされることがあり、温度および電圧ストレス下で分解することがあり、さまざまに帯電したＨ含有種を形成することがある。しかしながら、リメディアル層が、ＮＢＴＩ問題を防止する。１つの仮定では、デバイス構造によっては、Ｔｉなどの適切な組成のリメディアル層は、水分子が分解することから発生したＨ含有種をゲッタリングするように作用することができる。Ｈ含有種のゲッタリングは、Ｈ含有種が絶縁層７２０と基板７１０および／またはゲート電極７４５との界面のところに蓄積することを防止するように働くことができ、これによって、ＭＯＳＦＥＴのしきい値電圧への何らかの効果を制限することができる。これは、Ｈ+イオンのケースでは特に重要であることがあり、Ｈ+イオンは、局所的に集中した電界によってさらにイオン化され、このイオンが、ＳｉＣデバイスにおけるＮＢＴＩに著しく寄与することを、出願人の実験結果に基づいて予期することができる。もう１つの仮定では、デバイス構造によっては、リメディアル層は、Ａｌなどのソース金属を層間絶縁膜から分離するように働く。ＮＢＴＩの基礎になる理論が完全には理解されていないことがあるが、本出願は、ＮＢＴＩを防止する詳細に述べた技術および構造を提供する。
【0052】
図８は、図１のＭＯＳＦＥＴなどのＭＯＳＦＥＴの一実施形態の断面図を示す。デバイスは、二酸化ケイ素層８２０を有するＳｉＣ基板８１０を含み、その上にゲート電極が堆積される。ゲート電極は、ポリシリコン層８３０およびシリサイド層８４０を含む。ＰＳＧなどの層間絶縁膜（ＩＬＤ）層８５０およびＩＬＤを覆うＴｉなどのリメディアル層８６０がある。Ａｌなどのソース電極８７０は、リメディアル層８６０を覆い、ｎ＋ソースコンタクト領域８９０まで延伸する。ｐ−ベース（やはりｐ−ウェルとも呼ばれる）領域８８０もまた、この断面斜視図では見られる。記したように、ソース電極８７０は、リメディアル層８６０よりも劇的に厚い。
【0053】
リメディアル層を含むＭＯＳＦＥＴを、標準のマイクロエレクトロニック製造プロセスを使用して製造することができる。これらのプロセスは、例えば、リソグラフィ、膜堆積／成長法（例えば、物理気相堆積および化学気相堆積、メッキ、酸化、等）、結晶成長法、ならびにウェットエッチングおよびドライエッチング法を含むことができる。
【0054】
図９を参照すると、図１中に示したようなＭＯＳＦＥＴを製造することができ、一例では、ＳｉＣ基板を用意するステップおよびＳｉＣ基板上にゲート電極を形成するステップ９１０を含む典型的な処理ステップにしたがって処理するステップによって処理する。ゲート電極を、一例では、ポリシリコン層およびシリサイドなどの低抵抗層を用いて形成する。誘電体層を、ゲート電極上に堆積する９２０。リメディアル層を次に、誘電体層上に堆積し９３０、その結果、リメディアル層は層間誘電体層の連続した共形カバレッジを与える。図２ａに示したように、導電性金属を採用する場合には、リメディアル層は、コンタクト層の上方に広がることができる。図２ｂに示したような別の一例では、リメディアル層は、連続した共形層で層間誘電体層を覆うことができるが、コンタクト層まで広がる必要がない。この後者の例では、リメディアル層を、金属またはポリシリコン、二酸化ケイ素、もしくは窒化ケイ素などのもう１つの材料とすることができる。アルミニウムなどのソース電極金属は、リメディアル層の上方に形成され、コンタクト層まで延伸する９４０。ソース電極を誘電体層とは分離するリメディアル層を使用することが、負バイアス温度不安定性を防止するステップを提供する９５０。一例では、ＮＢＴＩが防止され、その結果、電圧しきい値（ＶＴＨ）は１ボルト未満である。
【0055】
リメディアル層を有するデバイスを、再現性についておよびさまざまな動作条件で検討してきた。ある種のＮＢＴＩ特性評価実験では、再現性およびストレスに関してリメディアル層を有するＭＯＳＦＥＴデバイスを動作させた。実験のうちの１つでは、アレニウス活性化エネルギーによる温度特性を検討した。リメディアル層を有するＭＯＳＦＥＴデバイスを、摂氏約−５０から３００度で試験し、高い安定性を明らかに実証した。この動作温度範囲は、他のデバイスよりもはるかに高く、ＮＢＴＩ効果を防止することを考えるとやはりはるかに高い。さらにその上、摂氏約３００度より高い温度範囲をやはり実現可能であると、考えられる。
【0056】
本デバイス設計を使用するこのような高温動作は、半導体産業では特殊なものである。１つの従来の取り組みでは、半導体の熱膨張係数（ＣＴＥ）との関連で近い材料を慎重に考慮することである。しかしながら、本設計の一実施形態は、金属−半導体設計において大きなＣＴＥミスマッチを含むが、今のところデバイスは、摂氏３００度で信頼性良く動作する。ソース金属としてＡｌを選択することはまた、優れたインターコネクト特性を可能にする。
【0057】
上記の記述は、説明的であることを目的とし、限定的ではないことを理解されたい。例えば、上に記載した実施形態（および／またはその態様）を、互いに組み合わせて使用することができる。これに加えて、本発明の範囲から逸脱することなくさまざまな実施形態の教示に特定の状況または材料を適応させるために、多くの変更を行うことができる。本明細書において記述した材料の寸法およびタイプは、さまざまな実施形態のパラメータを規定するものであり、これらは決して限定するものではなく、単に例示的である。多くの他の実施形態が、上記の記載を概観すると当業者には明らかになるであろう。さまざまな実施形態の範囲は、これゆえ、別記の特許請求の範囲をこのような特許請求の範囲が権利を与える等価物の全範囲とともに参照して、決定されるべきである。別記の特許請求の範囲では、「含む（ｉｎｃｌｕｄｉｎｇ）」および「そこでは（ｉｎ ｗｈｉｃｈ）」という用語を、「備える（ｃｏｍｐｒｉｓｉｎｇ）」および「ここにおいて（ｗｈｅｒｅｉｎ）」というそれぞれの用語の分かりやすい英語の等価物として使用する。その上、別記の特許請求の範囲では、「第１の」、「第２の」および「第３の」等という用語を、単に符号として使用し、その対象物に数値的な必要条件を課すものではない。さらに、別記の特許請求の範囲の限定は、手段プラス機能（ｍｅａｎｓ−ｐｌｕｓ−ｆｕｎｃｔｉｏｎ）形式では記載されず、このような特許請求の範囲の限定が、さらなる構造を欠いた機能の記述が続く「〜のための手段（ｍｅａｎｓ ｆｏｒ）」という言いまわしを明確に使用しない限り、米国特許法第１１２条、第６段落に基づいて解釈されるものではない。上に記述したすべてのこのような目的または利点が、いずれかの特定の実施形態にしたがって実現され得ることが必ずしも必要でないことを、理解すべきである。したがって、例えば、本明細書において教示されるまたは示唆されることがあり得るような他の目的または利点を実現することを必ずしも必要とせずに、本明細書において説明したシステムおよび技術を、本明細書における教示として１つの利点または利点のグループを実現するまたは最適化する方式で具体化することができるまたは実行することができることを、当業者なら認識するであろう。
【0058】
本発明を限られた数の実施形態だけに関連して詳細に記述してきているが、本発明がそのような開示した実施形態に限定されないことが、容易に理解されるはずである。むしろ、本発明を、任意の数の変形形態、代替形態、置換形態またはこれまでに記載していない等価な配置を組み込むように変更することができるだけでなく、これらは本発明の精神および範囲にふさわしい。加えて、本発明のさまざまな実施形態を説明してきているが、本開示の態様が、記載した実施形態のうちの一部だけを含むことができることが、理解される。したがって、本発明は、前述の記載によって限定されるようには見なされずに、別記の特許請求の範囲の範囲によって限定されるだけである。
【0059】
この明細書は、最良の形態を含む本発明を開示するために、ならびに任意のデバイスまたはシステムを作成することや使用すること、および任意の組み込んだ方法を実行することを含む本発明を当業者が実施することをやはり可能にするために例を使用している。本発明の特許可能な範囲は、特許請求の範囲によって規定され、当業者なら思い付く他の例を含むことができる。このような他の例が特許請求の範囲の文面から逸脱しない構造的要素を有する場合、またはこのような他の例が特許請求の範囲の文面とは実質的でない差異しか有さない等価な構造的要素を含む場合には、このような他の例は、特許請求の範囲の範囲内であるものとする。
【符号の説明】
【0060】
１００ ＭＯＳＦＥＴ１０２ 基板
１０４ 主表面
１０６ ゲート電極
１０７ 多結晶シリコン層
１０８ 絶縁層
１０９ 低抵抗層
１１０ 第２の表面
１１２ ドレイン電極
１１４ ドリフト領域
１１６ ウェル領域
１１８ チャネル領域
１２０ 誘電体層またはＩＬＤ層
１２２ コンタクト領域
１２３ リメディアル層
１２４ ソース電極
１２５ ボディコンタクト領域
１２６ コンタクト層
２００ ＭＯＳＦＥＴ
２０２ 基板
２０４ 主表面
２０６ ゲート電極
２０７ 多結晶シリコン層
２０８ 絶縁層
２０９ 低抵抗層
２１４ ドリフト領域
２１６ ウェル領域
２１８ チャネル領域
２２０ 誘電体層
２２２ コンタクト領域
２２４ ソース電極
２２５ ボディコンタクト領域
２２６ コンタクト層
４１０ 「ｐｏｓｔ ｐｏｓ」増幅特性曲線
４２０ 「ｐｏｓｔ ｎｅｇ」増幅特性曲線
５１０ ストレス印加前のデバイス特性
５２０ ストレス印加後のレスポンス
６１０ 初期特性曲線
６２０ ポスト特性曲線
７１０ ＳｉＣ基板
７２０ 絶縁層
７３０ ポリシリコン層
７４０ 低抵抗層
７４５ ゲート電極
７５０ 低温膜
７６０ 誘電体層
７７０ ソース電極
８１０ ＳｉＣ基板
８２０ 二酸化ケイ素層
８３０ ポリシリコン層
８４０ シリサイド層
８５０ 層間絶縁膜層
８６０ リメディアル層
８７０ ソース電極
８８０ ベース領域
９１０ ＳｉＣ基板上にゲート電極を形成する
９２０ 誘電体層をゲート電極上に堆積する
９３０ リメディアル層を誘電体層上に堆積する
９４０ ソース電極金属をリメディアル層の上方に形成する
９５０ 負バイアス温度不安定性を防止する
ＩＤＳ 出力電流
ＶＧＳ 入力電圧
ＶＤ ドレイン電圧
ＶＧ ゲート電圧
ＶＳ ソース電圧