特許 6407992 ビットセルおよび論理区画を有するモノリシック３次元（３Ｄ）ランダムアクセスメモリ（ＲＡＭ）アレイアーキテクチャ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6407992

(24)【登録日】2018年9月28日

(45)【発行日】2018年10月17日

(54)【発明の名称】ビットセルおよび論理区画を有するモノリシック３次元（３Ｄ）ランダムアクセスメモリ（ＲＡＭ）アレイアーキテクチャ

(51)【国際特許分類】

   H01L 27/10 20060101AFI20181004BHJP

   H01L 21/8242 20060101ALI20181004BHJP

   H01L 27/108 20060101ALI20181004BHJP

   H01L 21/8244 20060101ALI20181004BHJP

   H01L 27/11 20060101ALI20181004BHJP

【ＦＩ】

   H01L27/10 481

   H01L27/108 681F

   H01L27/108 681E

   H01L27/11

【請求項の数】14

【全頁数】15

(21)【出願番号】特願2016-525483(P2016-525483)

(86)(22)【出願日】2014年7月10日

(65)【公表番号】特表2016-528727(P2016-528727A)

(43)【公表日】2016年9月15日

(86)【国際出願番号】US2014046152

(87)【国際公開番号】WO2015006563

(87)【国際公開日】20150115

【審査請求日】2017年6月13日

(31)【優先権主張番号】61/845,044

(32)【優先日】2013年7月11日

(33)【優先権主張国】US

(31)【優先権主張番号】14/012,478

(32)【優先日】2013年8月28日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】595020643

【氏名又は名称】クゥアルコム・インコーポレイテッド

【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108855

【弁理士】

【氏名又は名称】蔵田 昌俊

(74)【代理人】

【識別番号】100109830

【弁理士】

【氏名又は名称】福原 淑弘

(74)【代理人】

【識別番号】100158805

【弁理士】

【氏名又は名称】井関 守三

(74)【代理人】

【識別番号】100194814

【弁理士】

【氏名又は名称】奥村 元宏

(72)【発明者】

【氏名】カマル、プラトゥシュ

(72)【発明者】

【氏名】ドゥ、ヤン

【審査官】 上田 智志

(56)【参考文献】

【文献】 特開平０９−２７０１９１（ＪＰ，Ａ）

【文献】 特開２００６−０１３３３７（ＪＰ，Ａ）

【文献】 国際公開第００／０５１１８４（ＷＯ，Ａ１）

【文献】 特開平０３−２０５６８２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２９，２１／８２４４，

２７／１０，２７／１０２，

２７／１０８，２７／１１

Ｇ１１Ｃ ７／１８，８／１４，

１１／４０９６，１１／４０９７，

１１／４１９

(57)【特許請求の範囲】

【請求項1】

第１の３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）ティア内に配設された第１のランダムアクセスメモリ（ＲＡＭ）データバンクと、
前記第１の３ＤＩＣティア内に配設された第２のＲＡＭデータバンクと、
前記第１の３ＤＩＣティア内に配設された前記第１のＲＡＭデータバンクと前記第１の３ＤＩＣティア内に配設された前記第２のＲＡＭデータバンクとの間に配設された、少なくとも１つの第１のローデコーダと、少なくとも１つの第１のワード線ドライバと、第１のグローバルブロック制御論理とを備える第１のＲＡＭアクセス論理と、前記第１のＲＡＭアクセス論理は、前記少なくとも１つの第１のローデコーダと前記少なくとも１つの第１のワード線ドライバとを介して前記第１の３ＤＩＣティア内に配設された前記第１のＲＡＭデータバンクおよび前記第１の３ＤＩＣティア内に配設された前記第２のＲＡＭデータバンクへのデータアクセスを制御するように構成され、
を備える第１の３ＤＩＣティアと、
第２の３ＤＩＣティア内に配設された第１のＲＡＭデータバンクと、
前記第２の３ＤＩＣティア内に配設された第２のＲＡＭデータバンクと、
前記第２の３ＤＩＣティア内に配設された前記第１のＲＡＭデータバンクと前記第２の３ＤＩＣティア内に配設された前記第２のＲＡＭデータバンクとの間に配設された、少なくとも１つの第２のローデコーダと、少なくとも１つの第２のワード線ドライバと、第２のグローバルブロック制御論理とを備える第２のＲＡＭアクセス論理と、前記第２のＲＡＭアクセス論理は、前記少なくとも１つの第２のローデコーダと前記少なくとも１つの第２のワード線ドライバとを介して前記第２の３ＤＩＣティア内に配設された前記第１のＲＡＭデータバンクおよび前記第２の３ＤＩＣティア内に配設された前記第２のＲＡＭデータバンクへのデータアクセスを制御するように構成され、
を備える第２の３ＤＩＣティアと、
を備える、３Ｄ ＲＡＭであって、
前記第１および第２のグローバルブロック制御論理は、前記メモリの入力および出力のための特定の読み取り／書き込みマルチプレクサを選択するための処理論理を備え、
前記３Ｄ ＲＡＭは、モノリシック３ＤＩＣ内に配設され、
前記第１の３ＤＩＣティアおよび前記第２の３ＤＩＣティアのうちの一方のティア内の前記第１のＲＡＭデータバンクおよび前記第２のＲＡＭデータバンクは、他方のティアへフォールドされ、
前記一方のティア内の前記第１のＲＡＭデータバンクおよび前記第２のＲＡＭデータバンクのうちの少なくとも一方、または前記他方のティア内の前記第１のＲＡＭデータバンクおよび前記第２のＲＡＭデータバンクのうちの少なくとも一方は、前記３Ｄ ＲＡＭのための入力および出力を提供するように構成されたグローバルデータパスを備える、３Ｄ ＲＡＭ。

【請求項2】

前記第１のティア内の前記第１のＲＡＭデータバンクは、少なくとも１つの静的ＲＡＭ（ＳＲＡＭ）データバンクで構成される、請求項１に記載の３Ｄ ＲＡＭ。

【請求項3】

前記第１のティア内の前記第１のＲＡＭデータバンクは、少なくとも１つの動的ＲＡＭ（ＤＲＡＭ）データバンクで構成される、請求項１に記載の３Ｄ ＲＡＭ。

【請求項4】

ＲＡＭデータバンクが配設される少なくとも１つの追加の３ＤＩＣティアをさらに備える、請求項１に記載の３Ｄ ＲＡＭ。

【請求項5】

前記グローバルデータパスは、前記第１および第２の３ＤＩＣティアのうちの一番上の３ＤＩＣティア上に配置される、または、
前記グローバルデータパスは、前記第１および第２のティアのうちの一番下の３ＤＩＣティア上に配置される、請求項１に記載の３Ｄ ＲＡＭ。

【請求項6】

前記第１のティアを前記第２のティアへ結合している複数のモノリシックインターティアバイアス（ＭＩＶ）をさらに備える、請求項１に記載の３Ｄ ＲＡＭ。

【請求項7】

セットトップボックス、娯楽ユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイル電話、セルラ電話、コンピュータ、携帯用コンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナー、ラジオ、衛星ラジオ、音楽プレイヤ、デジタル音楽プレイヤ、携帯用音楽プレイヤ、デジタルビデオプレイヤ、ビデオプレイヤ、デジタルビデオディスク（ＤＶＤ）プレイヤ、および携帯用デジタルビデオプレイヤから成るグループから選択されるデバイスへ統合される、請求項１に記載の３Ｄ ＲＡＭ。

【請求項8】

第１の３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）ティア内に配設された第１のメモリ手段と、
前記第１の３ＤＩＣティア内に配設された第２のメモリ手段と、
前記第１の３ＤＩＣティア内に配設された前記第１のメモリ手段と前記第１の３ＤＩＣティア内に配設された前記第２のメモリ手段との間に配設された、少なくとも１つの第１のローデコーダと、少なくとも１つの第１のワード線ドライバと、第１のグローバルブロック制御論理とを備える第１のＲＡＭアクセス論理と、前記第１のＲＡＭアクセス論理は、前記少なくとも１つの第１のローデコーダと前記少なくとも１つの第１のワード線ドライバとを介して前記第１の３ＤＩＣティア内に配設された前記第１のメモリ手段および前記第１の３ＤＩＣティア内に配設された前記第２のメモリ手段へのデータアクセスを制御するように構成され、
を備える第１の３ＤＩＣティアと、
第２の３ＤＩＣティア内に配設された第１のメモリ手段と、
前記第２の３ＤＩＣティア内に配設された第２のメモリ手段と、
前記第２の３ＤＩＣティア内に配設された前記第１のメモリ手段と前記第２の３ＤＩＣティア内に配設された前記第２のメモリ手段との間に配設された、少なくとも１つの第２のローデコーダと、少なくとも１つの第２のワード線ドライバと、第２のグローバルブロック制御論理とを備える第２のＲＡＭアクセス論理と、前記第２のＲＡＭアクセス論理は、前記少なくとも１つの第２のローデコーダと前記少なくとも１つの第２のワード線ドライバとを介して前記第２の３ＤＩＣティア内に配設された前記第１のメモリ手段および前記第２の３ＤＩＣティア内に配設された前記第２のメモリ手段へのデータアクセスを制御するように構成され、
を備える第２の３ＤＩＣティアと、
を備える、３Ｄ ＲＡＭであって、
前記第１および第２のグローバルブロック制御論理は、前記メモリの入力および出力のための特定の読み取り／書き込みマルチプレクサを選択するための処理論理を備え、
前記３Ｄ ＲＡＭは、モノリシック３ＤＩＣ内に配設され、
前記第１の３ＤＩＣティアおよび前記第２の３ＤＩＣティアのうちの一方のティア内の前記第１のメモリ手段および前記第２のメモリ手段は、他方のティアへフォールドされ、
前記一方のティア内の前記第１のメモリ手段および前記第２のメモリ手段のうちの少なくとも一方、または前記他方のティア内の前記第１のメモリ手段および前記第２のメモリ手段のうちの少なくとも一方は、前記３Ｄ ＲＡＭのための入力および出力を提供するように構成されたグローバルデータパスを備える、３Ｄ ＲＡＭ。

【請求項9】

前記第１の３ＤＩＣティア内に配設された前記第１のメモリ手段は、ＲＡＭデータバンクを備える、請求項８に記載の３Ｄ ＲＡＭ。

【請求項10】

前記第１のティアを前記第２のティアへ結合している複数のモノリシックインターティアバイアス（ＭＩＶ）をさらに備える、請求項８に記載の３Ｄ ＲＡＭ。

【請求項11】

前記ＲＡＭデータバンクは、少なくとも１つの静的ＲＡＭ（ＳＲＡＭ）データバンクを備える、請求項９に記載の３Ｄ ＲＡＭ。

【請求項12】

前記ＲＡＭデータバンクは、少なくとも１つの動的ＲＡＭ（ＤＲＡＭ）データバンクを備える、請求項９に記載の３Ｄ ＲＡＭ。

【請求項13】

ＲＡＭデータバンクが配設される少なくとも１つの追加の３ＤＩＣティアをさらに備える、請求項８に記載の３Ｄ ＲＡＭ。

【請求項14】

前記グローバルデータパスは、前記第１および第２の３ＤＩＣティアのうちの一番上の３ＤＩＣティア上に配置される、請求項８に記載の３Ｄ ＲＡＭ。

【発明の詳細な説明】

【優先権主張出願】

【0001】

[0001] 本願は、２０１３年７月１１日に出願され、「ビットセルおよび論理区画を有するモノリシック３次元（３Ｄ）静的ランダムアクセスメモリ（ＳＲＡＭ）アレイアーキテクチャ（A MONOLITHIC THREE DIMENSIONAL (3D) STATIC RANDOM ACCESS MEMORY (SRAM) ARRAY ARCHITECTURE WITH BITCELL AND LOGIC PARTITIONING）」と題された、米国仮特許出願第61/845,044号に対する優先権を主張し、ここに参照によってその全体が組み込まれる。

【0002】

[0002] 本願はまた、２０１３年８月２８日に出願され、「ビットセルおよび論理区画を有するモノリシック３次元（３Ｄ）ランダムアクセスメモリ（ＲＡＭ）アレイアーキテクチャ（A MONOLITHIC THREE DIMENSIONAL (3D) RANDOM ACCESS MEMORY (RAM) ARRAY ARCHITECTURE WITH BITCELL AND LOGIC PARTITIONING）」と題された、米国特許出願第14/012,478号に対する優先権を主張し、ここに参照によってその全体が組み込まれる。

【背景技術】

【0003】

Ｉ．技術分野
[0003] 本開示の技術は、一般に計算デバイスに使用するためのメモリセルに関する。

【0004】

ＩＩ．背景技術
[0004] モバイル通信デバイスは、現在の社会において一般的になっている。これらのモバイルデバイスの普及は、部分的に、そのようなデバイス上で今や可能にされる多くの機能によって促進される。そのような機能の需要は、処理能力要件を増加させ、よりパワフルなバッテリの必要性を生む。モバイル通信デバイスのハウジングの制限されたスペース内で、バッテリは処理回路と競争する（compete）。ハウジング内のスペースに関する競争（competition）および他の要因は、続いている回路内の電力消費およびコンポーネントの縮小化に貢献する。

【0005】

[0005] 縮小化の圧力（pressures）と同時に、モバイル通信デバイス内の電圧レベルを低減させるための圧力がある。低減された電圧レベルは、バッテリ寿命を延長し、モバイルデバイス内の発熱を低減させる。電圧レベルを低減させるための圧力がある一方で、対応するより大きな電圧レベルの必要性を有する増加している大きなメモリブロックの存在が対立する（opposing）圧力を提供する。多くの場合において、これらのメモリブロックは、ランダムアクセスメモリ（ＲＡＭ）から作られ、より具体的には、メモリビットセルから、およびメモリビットセルへコマンドを読み取るおよび書き込むためのロー（row）およびコラム（column）のアクセスを実行するためのワード線およびビット線上の動作電圧（operating voltages）を有する静的ＲＡＭ（ＳＲＡＭ）から作られる。ビット線およびワード線の長さが、メモリセルアレイ内で要求される電圧レベルに悪影響を与える。すなわち、大きなアレイにおいて、ビット線またはワード線の長さは、所望の低い動作電圧が遠隔の（distant）ビットセルにおいてトランジスタを動作させるために不十分であるようなレベルまで、遠隔のビットセルにおいて電圧を低減させるために十分な容量性の（capacitive）または抵抗の（resistive）品質を導入させ得る。

【発明の概要】

【0006】

[0006] 詳細な説明において開示される実施形態は、ビットセルおよび論理区画を有するモノリシック３次元（３Ｄ）メモリセルアレイアーキテクチャを含む。３Ｄ集積回路（ＩＣ）（３ＤＩＣ）内で異なるティアへメモリセルのエレメントをフォールドする（folds）、さもなければスタックする（stacks）３ＤＩＣが提案される。典型的な実施形態において、３ＤＩＣは、異なるティア内のエレメントを結合するモノリシックインターティアバイアス（ＭＩＶ：monolithic intertier vias）を有するモノリシック３ＤＩＣである。典型的な実施形態において、ビットセルは、ビットセルが制御論理「胸部（thorax）」のいずれかの側（either side）にある「羽」であるため、いわゆる「バタフライ（butterfly）」配列（arrangement）で配列される。３ＤＩＣの各ティアはメモリセル、ならびにグローバルブロック制御論理を含むアクセス論理を有する。メモリセルを有する各ティア内のグローバルブロック制御論理とアクセス論理を配置することによって、各メモリセルについてのワード線およびビット線の長さが短くされ、低減された供給電圧ならびに一般にメモリデバイスの全体のフットプリントを低減させることを可能にする。

【0007】

[0007] これに関してある実施形態において、３Ｄランダムアクセスメモリ（ＲＡＭ）が提供される。３Ｄ ＲＡＭは、第１の３ＤＩＣティアを備える。第１の３ＤＩＣティアは、第１の３ＤＩＣティア内に配設された第１のＲＡＭデータバンクを備える。第１の３ＤＩＣティアはまた、第１の３ＤＩＣティア内に配設された第２のＲＡＭデータバンクを備える。第１の３ＤＩＣティアはまた、第１の３ＤＩＣティア内に配設された第１のＲＡＭデータバンクと第１の３ＤＩＣティア内に配設された第２のＲＡＭデータバンクとの間に配設された第１のグローバルブロック制御論理を備える第１のＲＡＭアクセス論理と、第１の３ＤＩＣティア内に配設された第１のＲＡＭデータバンクおよび第１の３ＤＩＣティア内に配設された第２のＲＡＭデータバンクへのデータアクセスを制御するように構成されたＲＡＭアクセス論理を備える。３Ｄ ＲＡＭはまた、第２の３ＤＩＣティアを備える。第２の３ＤＩＣティアは、第２の３ＤＩＣティア内に配設された第１のＲＡＭデータバンクを備える。第２の３ＤＩＣティアはまた、第２の３ＤＩＣティア内に配設された第２のＲＡＭデータバンクを備える。第２の３ＤＩＣティアはまた、第２の３ＤＩＣティア内に配設された第１のＲＡＭデータバンクと第２の３ＤＩＣティア内に配設された第２のＲＡＭデータバンクとの間に配設された第２のグローバルブロック制御論理を備える第２のＲＡＭアクセス論理を備え、第２のＲＡＭアクセス論理は、第２の３ＤＩＣティア内に配設された第１のＲＡＭデータバンクおよび第２の３ＤＩＣティア内に配設された第２のＲＡＭデータバンクへのデータアクセスを制御するように構成される。

【0008】

[0008] 別の実施形態において、３Ｄ ＲＡＭが開示される。３Ｄ ＲＡＭは、第１の３ＤＩＣティアを備える。第１の３ＤＩＣティアは、第１の３ＤＩＣティア内に配設された第１のメモリ手段を備える。第１の３ＤＩＣティアはまた、第１の３ＤＩＣティア内に配設された第２のメモリ手段を備える。第１の３ＤＩＣティアはまた、第１の３ＤＩＣティア内に配設された第１のメモリ手段と第１の３ＤＩＣティア内に配設された第２のメモリ手段との間に配設された第１のグローバルブロック制御論理を備える第１のＲＡＭアクセス論理を備え、ＲＡＭアクセス論理は、第１の３ＤＩＣティア内に配設された第１のメモリ手段および第１の３ＤＩＣティア内に配設された第２のメモリ手段へのデータアクセスを制御するように構成される。３Ｄ ＲＡＭはまた、第２の３ＤＩＣティアを備える。第２の３ＤＩＣティアは、第２の３ＤＩＣティア内に配設された第１のメモリ手段を備える。第２の３ＤＩＣティアはまた、第２の３ＤＩＣティア内に配設された第２のメモリ手段を備える。第２の３ＤＩＣティアはまた、第２の３ＤＩＣティア内に配設された第１のメモリ手段と第２の３ＤＩＣティア内に配設された第２のメモリ手段との間に配設された第２のグローバルブロック制御論理を備える第２のＲＡＭアクセス論理を備え、第２のＲＡＭアクセス論理は、第２の３ＤＩＣティア内に配設された第１のメモリ手段および第２の３ＤＩＣティア内に配設された第２のメモリ手段へのデータアクセスを制御するように構成される。

【図面の簡単な説明】

【0009】

【図1】図１は、従来のメモリセルの概略図である。

【図2】図２は、図１のもののようなメモリセルを含む従来のメモリセルアレイの概略図である。

【図3】図３は、関係づけられた制御論理を有する従来のメモリセルアレイの概略図である。

【図4】図４は、２次元バタフライ実施形態に従う典型的なメモリセルアレイのブロック図である。

【図5】図５は、３次元バタフライ実施形態に従う典型的なメモリセルアレイの簡略化された観点の図である。

【図6】図６は、図４または図５のメモリセルアレイを含むことができる典型的なプロセッサベースのシステムのブロック図である。

【詳細な説明】

【0010】

[0015] 次に図面を参照すると、本開示のいくつかの典型的な実施形態が説明されている。「典型的（exemplary）」という用語は、ここでは、「例、事例、または実例としての役割を果たす」という意味で用いられる。「典型的」としてここに記述されている任意の実施形態は、必ずしも、他の実施形態より有利または優先されると解釈されるべきではない。

【0011】

[0016] 詳細な説明において開示される実施形態は、ビットセルおよび論理区画を有するモノリシック３次元（３Ｄ）メモリセルアレイアーキテクチャを含む。３Ｄ集積回路（ＩＣ）（３ＤＩＣ）内で異なるティアへメモリセルのエレメントをフォールドする、さもなければスタックする３ＤＩＣが提案される。典型的な実施形態において、３ＤＩＣは、異なるティア内のエレメントを結合するモノリシックインターティアバイアス（ＭＩＶ：monolithic intertier vias）を有するモノリシック３ＤＩＣである。典型的な実施形態において、ビットセルは、ビットセルが制御論理「胸部」のいずれかの側にある「羽」であるため、いわゆる「バタフライ」配列で配列される。３ＤＩＣの各ティアはメモリセル、ならびにグローバルブロック制御論理を含むアクセス論理を有する。メモリセルを有する各ティア内のグローバルブロック制御論理とアクセス論理を配置することによって、各メモリセルについてのワード線およびビット線の長さが短くされ、低減された供給電圧を可能にし、ならびに一般にメモリデバイスの全体のフットプリントを低減させる。

【0012】

[0017] 本開示の実施形態に取り組む前に、従来のメモリセルアレイの簡単な概説が、図１−図３を参照して提供される。本開示の実施形態の議論は、図４を参照して以下に開始する。

【0013】

[0018] これに関して、図１はメモリセル１０、特に６トランジスタ（６Ｔ）静的ランダムアクセスメモリ（ＲＡＭ）（ＳＲＡＭ）ビットセルを例示する。メモリセル１０は、第１のインバータ１２および第２のインバータ１４を有する。ワード線（ＷＬ）１６は、インバータ１２、１４の両方に結合する。特に、ワード線１６は、第１のパスゲート（ＰＧ）トランジスタ１８（ＰＧ１）のゲートを通して第１のインバータ１２に結合し、第２のＰＧトランジスタ２０（ＰＧ２）のゲートを通して第２のインバータ１４に結合する。ビット線（ＢＬ）２２は、第２のＰＧトランジスタ２０のドレインに結合する。ビット線バー

【数1】

２４は、第１のＰＧトランジスタ１８のソースに結合する。

【0014】

[0019] つづけて図１を参照すると、第１のインバータ１２は、第１のプルアップ（ＰＵ）トランジスタ２６（ＰＵ１）および第１のプルダウン（ＰＤ）トランジスタ２８（ＰＤ１）を含む。第２のインバータ１４は、第２のＰＵトランジスタ３０（ＰＵ２）および第２のＰＤトランジスタ３２（ＰＤ２）を含む。電圧ソース（Ｖ_DD）３４は、第１および第２のＰＵトランジスタ２６、３０に結合する。ＰＤトランジスタ２８、３２は、接地３６に結合される。

【0015】

[0020] メモリセル１０は、産業においてよく理解されており、図２において例示されているメモリセルアレイ４０のようなセルのアレイ内へしばしば集められる（assembled）。特に、メモリセルアレイ４０は、３×４メモリセルアレイであるが、他のアレイもまた知られている（たとえば、８×１２８、６４×６４等）。ビット線２２およびビット線バー２４は、センストランジスタ（sense transistor）４２、４４をそれぞれ通して、メモリセル１０に結合される。電圧ソース３４は、同様に、トランジスタ４６を通してメモリセルに結合され得る。同様に、ワード線１６は、トランジスタ４２、４４を通してメモリセル１０に結合され得る。

【0016】

[0021] メモリセルアレイ４０もまた、従来そのようなメモリセルアレイと関連付けられる制御論理エレメントであるものとして、産業においてよく理解されている。そのような制御論理エレメントは、図３におけるメモリセルアレイ４０と関連付けられて例示される。特に、メモリセルアレイ４０は、ワード線１６によってローデコーダ４４に結合される。ローデコーダ４４は、ローアドレスバッファ４６に結合され得る。メモリセル４０はさらに、ビット線２２およびビット線バー２４によってコラムデコーダ４８に結合される。コラムデコーダ４８は、コラムアドレスバッファ５０に結合され得る。データバス線およびデータバスバー線（bar line）

【数2】

を有するデータバス５２は、ビット線２２、２４にデータ入力５４を結合する。データバス５２はさらに、信号を出力５８へ供給するセンス増幅器５６へ結合し得る。制御論理６０は、入力バッファ６２および出力バッファ６４を制御し得る。

【0017】

[0022] ビット線２２、ビット線バー２４、およびワード線１６は、メモリセルアレイ４０内の遠隔のメモリセル１０へ到達するためにより長くなっているため（たとえば、下方左のコーナーにおけるメモリセル１０Ａは、上方右のコーナーにおけるメモリセル１０Ｂと比較して相対的に短い線１６、２２、２４を有する）、線１６、２２、２４の物理的な特徴は、容量性のおよび抵抗のロスをもたらし、それは、それらの線に適用された電圧が要求される仮説の最低電圧より上に上げられる（elevated）ことを要求する。そのような上げられた電圧はバッテリ寿命を低減し、廃熱（waste heat）を生成し、さもなければ望ましくないと考慮される。

【0018】

[0023] ビット線２２の長さを短くするための１つの解決策は、ビット線バー２４およびワード線１６がいわゆる「バタフライ」構成でメモリセルアレイを配列する（arrange）ことである。すなわち、メモリセルアレイは制御論理エレメントのどちらかの側上に配置される。比喩を続けると、制御論理は、バタフライの「胸部」となり、メモリセルアレイは「羽」である。２次元（２Ｄ）バタフライＲＡＭ ７０の典型的な実施形態の簡略化されたブロック図が図４において例示される。バタフライＲＡＭ ７０は、ローデコーダ７４およびワード線ドライバ７６ならびにグローバルブロック制御（ＧＢＣ）ユニット７７を有するコア７２を有する。ＧＢＣは、メモリの入力および出力のための特定の読み取り／書き込みマルチプレクサを選択するためにすべての処理論理を有する。コア７２は、複数のメモリセルアレイ７８、８０、８２、８４に隣接していることがあり得る。各メモリセルアレイ７８、８０、８２、８４は、それぞれローカルデータパス（ＬＤＰ）８６、８８、９０、９２を有する。ＬＤＰ ８６、８８、９０、９２は、任意のセンス増幅器（たとえば、センス増幅器５６）および任意のマルチプレクサ（ｍｕｘ）ならびにメモリセルを制御するための実際のドライバを含み得る。コア７２の各側は、グローバルデータパス（ＧＤＰ）９４、９６を有することがあり得、それはバタフライＲＡＭ ７０のための入力および出力を含む。しかしながら、１つのＧＤＰ ９４、９６のみが側ごとに必要とされる。

【0019】

[0024] このようにＬＤＰ ８６、８８、９０、９２を位置づけること（placing）によって、ビット線２２、ビット線バー２４、およびワード線１６（図４に図示せず）の長さが短くされる。これらの線２２、２４、１６を短くすることは、従来のメモリセルアレイ４０と比較して、ＲＡＭ ７０を動作するために必要とされる電圧レベルを低減する。加えて、より短い線を有することによって、クロックスキュー（clock skew）が最小化され得る。

【0020】

[0025] ２ＤバタフライＲＡＭ ７０の利点が目覚ましい一方で、３ＤＩＣ技術の到来は、線の長さを低減することにおけるさらに優れた改善を可能にし、メモリのフットプリントを低減し、回路設計者（circuit designer）の必要に従ってメモリデバイスをカスタマイズすることによって縮小化を改善する。３ＤＩＣ技術の使用は、バタフライＲＡＭ ７０の「羽」を、同一のメモリ記憶容量が維持されている間、全体的なフットプリントが半分にされる（またはより多く）ように、一方の上にもう一方が折り重ねられること（to be folded one atop the other）を可能にする。加えて、異なる製造技法は、メモリの異なるフレーバーが異なるティア上で提供されることを可能にするために３ＤＩＣの異なるティア間で使用され得る。

【0021】

[0026] この点に関して、図５は第１のティア１０２および第２のティア１０４を有する３ＤバタフライＲＡＭ １００を例示する。より多くのティアが提供され得ることが理解されるべきである（図示せず）。ティア１０２、１０４間の間隔は、ＲＡＭデータバンク（ビットセルアレイとも称される）１０６、１０８、１１０、１１２、がどのようにコア１１４のいずれかの側へ拡張するかを表すためにいくらか誇張されている。また、例示されているものは、第１のティア１０２からコア１１４内の第２のティア１０４へ拡張しているＭＩＶ １１６の定型化された（stylized）表現である。図示されてはいないが、追加のＭＩＶがコア１１４の外側のティア１０２、１０４間に存在することがあり得る。２ＤバタフライＲＡＭ ７０について、ローデコーダ１１８、ワード線ドライバ１２０およびＧＢＣ １２２がコア１１４内に配置される。各ＲＡＭデータバンク１０６、１０８、１１０、１１２は、それぞれのＬＤＰ １２４、１２６、１２８、１３０を有する。加えて、ＧＤＰ １３２、１３４は第２のティア１０４内に配置され、それは、図示されるように、３ＤバタフライＲＡＭ１００の底面（bottom）上にある。代替の実施形態において、ＧＤＰ １３２、１３４は第１のティア１０２にあり得、したがって３ＤバタフライＲＡＭ１００の最上部（top）上にあり得る。

【0022】

[0027] 実施において、ローデコーダ１１８およびワード線ドライバ１２０ならびにコア１１４内のＧＢＣ １２２のアクセス論理を、ＲＡＭデータバンクの折り重ねられる特性とともに置くことによって、ワード線１６、ビット線２２、およびビット線バー２４（図５に図示せず）のためにより短いワイヤの長さが達成される。より短いワイヤの長さは、メモリの読み取る／書き込むアクセス回数（memory read/write access times）を増加させ、低減された線の後部の容量（back-end-of-line capacitance）を通して動的電力を節約する。ＲＡＭデータバンクの折り重ねること（folding）はまた、増加された濃度およびより小さいダイおよび包装経費をもたらす、より小さいダイエリアをもたらすことができる。包括的な（generic）ＲＡＭとして説明されたが、動的ＲＡＭ（ＤＲＡＭ）とＳＲＡＭの両方が本開示の利益を享受し得る。

【0023】

[0028] ここで開示されている実施形態に従う論理区画およびビットセルを有するモノリシック３Ｄ ＲＡＭアレイアーキテクチャは、任意のプロセッサベースのデバイス内に提供され得る、あるいは任意のプロセッサベースのデバイスに統合され得る。例は、限定なく、セットトップボックス、娯楽ユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイル電話、セルラ電話、コンピュータ、携帯用コンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナー、ラジオ、衛星ラジオ、音楽プレイヤ、デジタル音楽プレイヤ、携帯用音楽プレイヤ、デジタルビデオプレイヤ、ビデオプレイヤ、デジタルビデオディスク（ＤＶＤ）プレイヤ、および携帯用デジタルビデオプレイヤを含む。

【0024】

[0029] この点に関して、図６は、図５において例示されている３ＤバタフライＲＡＭ１００を用いることができるプロセッサベースシステム１４０の例を例示している。この例では、プロセッサベースシステム１４０は、それぞれが１つまたは複数のプロセッサ１４４を含む１つまたは複数の中央処理ユニット（ＣＰＵ）１４２を含む。ＣＰＵ（複数を含む）１４２は、マスタデバイスであり得る。ＣＰＵ（複数を含む）１４２は、一時的に記憶されたデータへの迅速なアクセスのためにプロセッサ（複数を含む）１４４に結合された１つまたは複数の３ＤバタフライＲＡＭ１００を含むキャッシュメモリ１４６を有し得る。ＣＰＵ（複数を含む）１４２は、システムバス１４８に結合され、プロセッサベースシステム１４０に含まれるスレーブデバイスとマスタデバイスを相互結合することができる。周知であるように、ＣＰＵ（複数を含む）１４２は、システムバス１４８を介して、アドレス、制御情報、およびデータ情報を交換することによってこれらの他のデバイスと通信する。たとえば、ＣＰＵ（複数を含む）１４２は、１つまたは複数の３ＤバタフライＲＡＭ１００を含み得るメモリシステム１５０へバストランザクション要求を通信することができる。図６では例示されていないが、複数のシステムバス１４８が提供されることができ、ここにおいて各システムバス１４８が異なる骨組（fabric）の構成要素となる（constitutes）。

【0025】

[0030] 他のマスタおよびスレーブデバイスが、システムバス１４８に接続されることができる。図６で例示されているように、これらのデバイスは、例として、メモリシステム１５０、１つまたは複数の入力デバイス１５２、１つまたは複数の出力デバイス１５４、１つまたは複数のネットワークインターフェースデバイス１５６、および１つまたは複数のディスプレイコントローラ１５８を含むことができる。入力デバイス（複数を含む）１５２は、それに限定されるものではないが、入力キー、スイッチ、音声プロセッサ、等を含む、任意のタイプの入力デバイスを含むことができる。出力デバイス（複数を含む）１５４は、それに限定されるものではないが、オーディオ、ビデオ、他の視覚インジケータ、等を含む、任意のタイプの出力デバイスを含むことができる。ネットワークインターフェースデバイス（複数を含む）１５６は、ネットワーク１６０へ、またはネットワーク１６０からデータの交換を可能にさせるように構成される任意のデバイスであることができる。ネットワーク１６０は、それに限定されるものではないが、ワイヤード（wired）またはワイヤレスネットワーク、私的または公的ネットワーク、ローカルエリアネットワーク（ＬＡＮ）、ワイドローカルエリアネットワーク（ＷＬＡＮ）、およびインターネットを含む、あらゆるタイプのネットワークであり得る。ネットワークインターフェースデバイス（複数を含む）１５６は、あらゆるタイプの所望の通信プロトコルをサポートするように構成されることができる。

【0026】

[0031] ＣＰＵ（複数を含む）１４２はまた、１つまたは複数のディスプレイ１６２に送られる情報を制御するために、システムバス１４８を介してディスプレイコントローラ（複数を含む）１５８にアクセスするように構成され得る。ディスプレイコントローラ（複数を含む）１５８は、１つまたは複数のビデオプロセッサ１６４を介して表示されるように、ディスプレイ（複数を含む）１６２に情報を送り、それはディスプレイ（複数を含む）１６２に適したフォーマットに表示されるべきその情報を処理する。ディスプレイ（複数を含む）１６２は、それに限定されるものではないが、ブラウン管（ＣＲＴ）、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイ等を含む、あらゆるタイプのディスプレイを含むことができる。

【0027】

[0032] 当業者は、ここで開示された実施形態と関連して記述される様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムが、電子ハードウェア、メモリまたは別のコンピュータ可読媒体に記憶され、かつプロセッサまたは他の処理デバイスによって実行される命令、あるいはその両方の組み合わせとしてインプリメントされ得ることをさらに認識するだろう。ここで記述されるアービター（arbiter）、マスタデバイス、およびスレーブデバイスは、例として、あらゆる回路、ハードウェアコンポーネント、ＩＣ、またはＩＣチップで用いられ得る。ここで開示されたメモリは、あらゆるタイプおよびサイズのメモリであることができ、あらゆるタイプの望まれる情報を記憶するように構成され得る。この互換性を明確に例示するために、様々な例示的なコンポーネント、ブロック、モジュール、回路、およびステップが、一般的にそれらの機能の観点から上述されている。そのような機能がどのようにインプリメントされるかは、特定のアプリケーション、設計選択、および／または全体のシステムに課された設計制限に依存する。当業者は、各々の特定のアプリケーションに関して、多様な方法で説明された機能をインプリメントすることができるが、このようなインプリメンテーションの決定は、本開示の範囲からの逸脱を引き起こしていると解釈されるべきでない。

【0028】

[0033] ここに開示された実施形態に関連して説明されたさまざまな例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、ディスクリート・ゲートまたはトランジスタ論理、ディスクリート・ハードウェア・コンポーネント、あるいはここに説明された機能を実行するように設計されたこれらの任意の組み合わせで、インプリメントまたは実行され得る。プロセッサはマイクロプロセッサであり得るが、代わりとして、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンでもあり得る。プロセッサはまた、例えば、ＤＳＰおよびマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連結した１つまたは複数のマイクロプロセッサ、または任意の他のそのような構成の、コンピューティングデバイスの組み合わせとしてもまたインプリメントされ得る。

【0029】

[0034] ここで開示されている実施形態は、ハードウェアに記憶され、かつ、例えば、ＲＡＭ、フラッシュメモリ、読み取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、リムーバルディスク、ＣＤ−ＲＯＭ、あるいは当該技術分野において知られているコンピュータ可読媒体のあらゆる他の形態、に存在し得る命令およびハードウェアで実現され得る。典型的な記憶媒体は、プロセッサが情報を記憶媒体から読み取り、情報を記憶媒体に書き込むことができるようにプロセッサに結合される。代替において、記憶媒体は、プロセッサに組み込まれ得る。プロセッサおよび記憶媒体はＡＳＩＣ内に存在し得る。ＡＳＩＣは、遠隔局内に存在し得る。代替において、プロセッサおよび記憶媒体は、遠隔局、基地局、またはサーバ内にディスクリートコンポーネントとして存在し得る。

【0030】

[0035] ここにおける典型的な実施形態のいずれかで記述されている動作ステップは、例および議論を提供するために記述されていることにも留意されたい。記述されている動作は、例示されているシーケンス以外の多くの異なるシーケンスで実行され得る。さらに、単一の動作ステップで記述されている動作は実際、多くの異なるステップで実行されることができる。加えて、典型的な実施形態で論じられている１つまたは複数の動作ステップが組み合され得る。フローチャート図で例示されている動作ステップは、当業者に容易に明らかになるように、多くの異なる変更に影響を受け得ることは理解されるべきである。当業者は、さまざまな異なる技術および技法のうちのいずれかを使用して、情報ならびに信号が表現され得ることを理解するだろう。例えば、上の記述全体を通して参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場または磁性粒子、光場または光粒子、またはこれらの任意の組み合わせによって表され得る。

【0031】

[0036] 本開示の先の説明は、いずれの当業者でも本開示を作り出し、使用することを可能にさせるために提供されている。本開示に対するさまざまな変更は、当業者に容易に明らかになり、ここで定義される一般的な原理は、本開示の趣旨または範囲から逸脱することなく、他の変化に適用されることができる。従って、本開示は、ここに記載された例および設計に制限されることを意図せず、ここに開示された原理および新規な特徴に合致する最も広い範囲が与えられるべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］ 第１の３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）ティア内に配設された第１のランダムアクセスメモリ（ＲＡＭ）データバンクと、
前記第１の３ＤＩＣティア内に配設された第２のＲＡＭデータバンクと、
前記第１の３ＤＩＣティア内に配設された前記第１のＲＡＭデータバンクと前記第１の３ＤＩＣティア内に配設された前記第２のＲＡＭデータバンクとの間に配設された第１のグローバルブロック制御論理を備える第１のＲＡＭアクセス論理と、前記ＲＡＭアクセス論理は、前記第１の３ＤＩＣティア内に配設された前記第１のＲＡＭデータバンクおよび前記第１の３ＤＩＣティア内に配設された前記第２のＲＡＭデータバンクへのデータアクセスを制御するように構成され、
を備える第１の３ＤＩＣティアと、
第２の３ＤＩＣティア内に配設された第１のＲＡＭデータバンクと、
前記第２の３ＤＩＣティア内に配設された第２のＲＡＭデータバンクと、
前記第２の３ＤＩＣティア内に配設された前記第１のＲＡＭデータバンクと前記第２の３ＤＩＣティア内に配設された前記第２のＲＡＭデータバンクとの間に配設された第２のグローバルブロック制御論理を備える第２のＲＡＭアクセス論理と、前記第２のＲＡＭアクセス論理は、前記第２の３ＤＩＣティア内に配設された前記第１のＲＡＭデータバンクおよび前記第２の３ＤＩＣティア内に配設された前記第２のＲＡＭデータバンクへのデータアクセスを制御するように構成され、
を備える第２の３ＤＩＣティアと
を備える、３Ｄ ＲＡＭ。
［Ｃ２］ 前記第１のティア内の前記第１のＲＡＭデータバンクは、少なくとも１つの静的ＲＡＭ（ＳＲＡＭ）データバンクで構成される、Ｃ１に記載の３Ｄ ＲＡＭ。
［Ｃ３］ 前記第１のティア内の前記第１のＲＡＭデータバンクは、少なくとも１つの動的ＲＡＭ（ＤＲＡＭ）データバンクで構成される、Ｃ１に記載の３Ｄ ＲＡＭ。
［Ｃ４］ モノリシック３ＤＩＣ内に配設される、Ｃ１に記載の３Ｄ ＲＡＭ。
［Ｃ５］ 対応するＲＡＭデータバンクが配設される少なくとも１つの追加の３ＤＩＣティアをさらに備える、Ｃ１に記載の３Ｄ ＲＡＭ。
［Ｃ６］ 前記３Ｄ ＲＡＭのための入力および出力を提供するように構成されたグローバルデータパスをさらに備える、Ｃ１に記載の３Ｄ ＲＡＭ。
［Ｃ７］ 前記グローバルデータパスは、前記第１および第２の３ＤＩＣティアのうちの一番上の３ＤＩＣティア上に配置される、Ｃ６に記載の３Ｄ ＲＡＭ。
［Ｃ８］ 前記グローバルデータパスは、前記第１および第２のティアのうちの一番下の３ＤＩＣティア上に配置される、Ｃ６に記載の３Ｄ ＲＡＭ。
［Ｃ９］ 前記第１のティアを前記第２のティアへ結合している複数のモノリシックインターティアバイアス（ＭＩＶ）をさらに備える、Ｃ１に記載の３Ｄ ＲＡＭ。
［Ｃ１０］ ＩＣへ統合される、Ｃ１に記載の３Ｄ ＲＡＭ。
［Ｃ１１］ セットトップボックス、娯楽ユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイル電話、セルラ電話、コンピュータ、携帯用コンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナー、ラジオ、衛星ラジオ、音楽プレイヤ、デジタル音楽プレイヤ、携帯用音楽プレイヤ、デジタルビデオプレイヤ、ビデオプレイヤ、デジタルビデオディスク（ＤＶＤ）プレイヤ、および携帯用デジタルビデオプレイヤから成るグループから選択されるデバイスへ統合される、Ｃ１に記載の３Ｄ ＲＡＭ。
［Ｃ１２］ 第１の３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）ティア内に配設された第１のメモリ手段と、
前記第１の３ＤＩＣティア内に配設された第２のメモリ手段と、
前記第１の３ＤＩＣティア内に配設された前記第１のメモリ手段と前記第１の３ＤＩＣティア内に配設された前記第２のメモリ手段との間に配設された第１のグローバルブロック制御論理を備える第１のＲＡＭアクセス論理と、前記ＲＡＭアクセス論理は、前記第１の３ＤＩＣティア内に配設された前記第１のメモリ手段および前記第１の３ＤＩＣティア内に配設された前記第２のメモリ手段へのデータアクセスを制御するように構成され、
を備える第１の３ＤＩＣティアと、
第２の３ＤＩＣティア内に配設された第１のメモリ手段と、
前記第２の３ＤＩＣティア内に配設された第２のメモリ手段と、
前記第２の３ＤＩＣティア内に配設された前記第１のメモリ手段と前記第２の３ＤＩＣティア内に配設された前記第２のメモリ手段との間に配設された第２のグローバルブロック制御論理を備える第２のＲＡＭアクセス論理と、前記第２のＲＡＭアクセス論理は、前記第２の３ＤＩＣティア内に配設された前記第１のメモリ手段および前記第２の３ＤＩＣティア内に配設された前記第２のメモリ手段へのデータアクセスを制御するように構成され、
を備える第２の３ＤＩＣティアと、
を備える、３Ｄ ＲＡＭ。
［Ｃ１３］ 前記第１の３ＤＩＣティア内に配設された前記第１のメモリ手段は、ＲＡＭデータバンクを備える、Ｃ１２に記載の３Ｄ ＲＡＭ。
［Ｃ１４］ モノリシックＩＣに内に配設される、Ｃ１２に記載の３Ｄ ＲＡＭ。
［Ｃ１５］ 前記第１のティアを前記第２のティアへ結合している複数のモノリシックインターティアバイアス（ＭＩＶ）をさらに備える、Ｃ１４に記載の３Ｄ ＲＡＭ。
［Ｃ１６］ 前記ＲＡＭデータバンクは、少なくとも１つの静的ＲＡＭ（ＳＲＡＭ）データバンクを備える、Ｃ１３に記載の３Ｄ ＲＡＭ。
［Ｃ１７］ 前記ＲＡＭデータバンクは、少なくとも１つの動的ＲＡＭ（ＤＲＡＭ）データバンクを備える、Ｃ１３に記載の３Ｄ ＲＡＭ。
［Ｃ１８］ 対応するＲＡＭデータバンクが配設される少なくとも１つの追加の３ＤＩＣティアをさらに備える、Ｃ１２に記載の３Ｄ ＲＡＭ。
［Ｃ１９］ 前記３Ｄ ＲＡＭのための入力および出力を提供するように構成されたグローバルデータパスをさらに備える、Ｃ１２に記載の３Ｄ ＲＡＭ。
［Ｃ２０］ 前記グローバルデータパスは、前記第１および第２の３ＤＩＣティアのうちの一番上の３ＤＩＣティア上に配置される、Ｃ１９に記載の３Ｄ ＲＡＭ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】