特許 6408405 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6408405

(24)【登録日】2018年9月28日

(45)【発行日】2018年10月17日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20181004BHJP

   H01L 29/06 20060101ALI20181004BHJP

   H01L 29/739 20060101ALI20181004BHJP

   H01L 29/861 20060101ALI20181004BHJP

   H01L 29/868 20060101ALI20181004BHJP

【ＦＩ】

   H01L29/78 652N

   H01L29/78 652P

   H01L29/78 652Q

   H01L29/78 655F

   H01L29/91 D

   H01L29/06 301F

   H01L29/06 301V

【請求項の数】7

【全頁数】15

(21)【出願番号】特願2015-52245(P2015-52245)

(22)【出願日】2015年3月16日

(65)【公開番号】特開2016-174026(P2016-174026A)

(43)【公開日】2016年9月29日

【審査請求日】2017年3月7日

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100108062

【弁理士】

【氏名又は名称】日向寺 雅彦

(72)【発明者】

【氏名】泉沢 優

(72)【発明者】

【氏名】石橋 弘

(72)【発明者】

【氏名】大田 浩史

(72)【発明者】

【氏名】佐伯 秀一

(72)【発明者】

【氏名】奥畠 隆嗣

(72)【発明者】

【氏名】小野 昇太郎

【審査官】 早川 朋一

(56)【参考文献】

【文献】 特開２００６−１７３４３７（ＪＰ，Ａ）

【文献】 特開２００９−００４６６８（ＪＰ，Ａ）

【文献】 特開２００２−２３１９４４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２１／３３１

Ｈ０１Ｌ ２９／８６１−２９／８８５

Ｈ０１Ｌ ２１／３２９

Ｈ０１Ｌ ２９／０６−２９／１０

Ｈ０１Ｌ ２９／４０

(57)【特許請求の範囲】

【請求項1】

第１領域と、前記第１領域の周りに設けられた第２領域と、を有する第１導電形の第１半導体領域と、
前記第１領域において前記第１半導体領域の上に設けられた第２導電型の第２半導体領域と、
前記第２領域において前記第１半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第３半導体領域の上に設けられ、前記第３半導体領域と電気的に接続された第１電極と、
前記第２半導体領域の上に設けられ、前記第２半導体領域と電気的に接続された第１電極層と、
前記第１電極層の上に第１絶縁層を介して設けられた第２電極層と、
を有し、前記第２電極層は前記第１電極の上に位置する第１部分を含む第２電極と、
前記第１電極の一部と前記第１電極層との間に設けられ、前記第１電極及び前記第１電極層から離間し、前記第３半導体領域と電気的に接続された第３電極であって、前記第１電極の別の一部は、前記第１部分と前記第３電極との間に位置する、前記第３電極と、
を備えた半導体装置。

【請求項2】

前記第１電極の一端は、前記第３電極に対して、前記第１領域側に設けられた請求項１記載の半導体装置。

【請求項3】

前記第３電極の一端は、前記第３半導体領域に対して、前記第１領域側に設けられた請求項１または２に記載の半導体装置。

【請求項4】

前記第３半導体領域は、前記第２半導体領域の周りに設けられ、
前記第１電極及び前記第３電極は、前記第１電極層の周りに設けられた請求項１〜３のいずれか１つに記載の半導体装置。

【請求項5】

前記第２電極層は、前記第１電極層の上に位置する部分を有し、前記第１部分は、前記部分の周りに設けられた請求項４記載の半導体装置。

【請求項6】

前記第１半導体領域の上に設けられ、前記第２半導体領域の周りに位置し、前記第３半導体領域に囲まれた第２導電形の第４半導体領域をさらに備えた請求項１〜５のいずれか１つに記載の半導体装置。

【請求項7】

前記第２半導体領域の上に設けられた第１導電形の第５半導体領域と、
ゲート電極と、
少なくとも一部が前記第２半導体領域と前記ゲート電極との間に設けられたゲート絶縁層と、
をさらに備えた請求項１〜６のいずれか１つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

電力制御などの用途に用いられるダイオードやＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体装置では、耐圧を高めるために、素子領域の周りに終端領域が設けられる。終端領域のカソード側には、素子領域から広がる空乏層が半導体装置の外縁にまで達することを抑制するために、アノード電極の電位とほぼ等しい電位を有する半導体領域と、この半導体領域に接続された電極と、が設けられる場合がある。この場合、半導体領域に接続された電極とカソード電極との間の距離が短いため、これらの電極の間における電界強度が高くなる。

【0003】

一方で、半導体装置の使用時や信頼性試験において、半導体装置に加えられる熱および電圧によって、封止樹脂などの半導体装置外部の材料に含まれるイオンが、これらの電極の間に設けられた絶縁部に移動する。このとき、電極間の電界強度が高いと、絶縁部に移動したイオンは、絶縁部の内部で分極する。絶縁部の内部でイオンが分極することで、半導体領域における電界分布が影響を受け、半導体装置の耐圧が劣化する場合がある。
このため、終端領域に、半導体領域と、当該半導体領域に接続された電極と、を有する半導体装置において、耐圧の変動を抑制できる技術が求められている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１０−４５２０３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明が解決しようとする課題は、終端領域における耐圧の変動を抑制できる半導体装置を提供することである。

【課題を解決するための手段】

【0006】

実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電型の第２半導体領域と、第１導電形の第３半導体領域と、第１電極と、第２電極と、第３電極と、を有する。
第１半導体領域は、第１領域と第２領域を有する。第２領域は、第１領域の周りに設けられている。
第２半導体領域は、第１半導体領域の上に設けられている。
第３半導体領域は、第１半導体領域の上に設けられている。
第１電極は、第３半導体領域の上に設けられている。第１電極は、第３半導体領域と電気的に接続されている。
第２電極は、第１電極層と、第２電極層と、を有する。第１電極層は、第２半導体領域の上に設けられ、第２半導体領域と電気的に接続されている。第２電極層は、第１電極層の上に第１絶縁層を介して設けられている。第２電極層は、第１電極の上に位置する第１部分を含む。
第３電極は、第１電極の一部と第１電極層との間に設けられている。第３電極は、第１電極及び前記第１電極層から離間している。第３電極は、第３半導体領域と電気的に接続されている。第１電極の別の一部は、第１部分と３電極との間に位置する。

【図面の簡単な説明】

【0007】

【図1】第１実施形態に係る半導体装置を表す平面図である。

【図2】図１のＡ−Ａ´断面図である。

【図3】図１のＢ−Ｂ´断面図である。

【図4】図１のＣ−Ｃ´断面図である。

【図5】図１のＤ−Ｄ´断面図である。

【図6】第２実施形態に係る半導体装置を表す平面図である。

【図7】図６のＡ−Ａ´断面図である。

【図8】第３実施形態に係る半導体装置を表す平面図である。

【図9】図８のＡ−Ａ´断面図である。

【図10】第４実施形態に係る半導体装置の一部を表す断面図である。

【図11】第５実施形態に係る半導体装置を表す平面図である。

【図12】図１１のＡ−Ａ´断面図である。

【発明を実施するための形態】

【0008】

以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。半導体層Ｓの主面に対して平行な方向であって相互に直交する２方向をＸ方向（第３方向）及びＹ方向（第２方向）とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（第１方向）とする。
以下の説明において、ｎ^＋、ｎ、ｎ⁻及びｐ^＋、ｐ、ｐ⁻の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ^＋はｎよりもｎ形の不純物濃度が相対的に高いことを示し、ｎ⁻はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ^＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ⁻はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。

【0009】

（第１実施形態）
第１実施形態に係る半導体装置１００について、図１〜図５を用いて説明する。
図１は、第１実施形態に係る半導体装置１００を表す平面図である。
図２は、図１のＡ−Ａ´断面図である。
図３は、図１のＢ−Ｂ´断面図である。
図４は、図１のＣ−Ｃ´断面図である。
図５は、図１のＤ−Ｄ´断面図である。
なお、図１では、複数のゲート電極１１の一部を破線で表している。

【0010】

第１実施形態に係る半導体装置１００は、例えば、ＭＯＳＦＥＴである。
第１実施形態に係る半導体装置１００は、ｎ^＋形ドレイン領域１と、ｎ⁻形半導体領域２（第１導電形の第１半導体領域）と、ｐ形ベース領域３（第２導電型の第２半導体領域）と、ｎ^＋形ソース領域４（第１導電形の第６半導体領域）と、ｎ^＋形半導体領域５（第１導電形の第３半導体領域）と、ゲート絶縁層１１と、ゲート電極１０と、フィールドプレート電極１３と、絶縁層２３と、絶縁層２５（第１絶縁層）と、ドレイン電極３０と、ソース電極３１（第２電極）と、電極３３（第１電極）と、電極３５（第３電極）と、電極３７と、を有する。

【0011】

半導体層Ｓは、表面Ｓ１と裏面Ｓ２を有する。ソース電極３１は、半導体層Ｓの表面Ｓ１の側に設けられ、ドレイン電極３０は、半導体層Ｓの裏面Ｓ２の側に設けられている。

【0012】

図１に表す二点鎖線の内側の領域は、ｐ形ベース領域３やｎ^＋形ソース領域４、ゲート電極１１などを含む、ＭＯＳＦＥＴが形成された素子領域Ｒ１（第１領域）である。一方、図１に表す二点鎖線の外側の領域は、ＭＯＳＦＥＴを含まない終端領域Ｒ２（第２領域）である。図１に表すように、終端領域Ｒ２は、素子領域Ｒ１の周りに設けられている。

【0013】

図２に表すように、ｎ^＋形ドレイン領域１は、半導体層Ｓの裏面Ｓ２側に設けられている。ｎ^＋形ドレイン領域１は、素子領域Ｒ１および終端領域Ｒ２の両方に設けられている。ｎ^＋形ドレイン領域１は、ドレイン電極３０と電気的に接続されている。

【0014】

ｎ⁻形半導体領域２は、素子領域Ｒ１および終端領域Ｒ２において、ｎ^＋形ドレイン領域１の上に設けられている。

【0015】

ｐ形ベース領域３は、素子領域Ｒ１において、ｎ⁻形半導体領域２の上に選択的に設けられている。ｐ形ベース領域３は、例えば、Ｘ方向において複数設けられ、それぞれのｐ形ベース領域３は、Ｙ方向に延びている。

【0016】

ｎ^＋形ソース領域４は、半導体Ｓの表面Ｓ１部分において、ｐ形ベース領域３の上に選択的に設けられている。ｎ^＋形ソース領域４は、Ｘ方向において複数設けられ、それぞれのｎ^＋形ソース領域４は、Ｙ方向に延びている。

【0017】

素子領域Ｒ１において、表面Ｓ１の上には、ゲート電極１１が設けられている。ゲート電極１１は、Ｘ方向において複数設けられている。それぞれのゲート電極１１は、ゲート絶縁層１０を介して、ｎ⁻形半導体領域２の一部、ｐ形ベース領域３、およびｎ^＋形ソース領域４の一部、と対面している。

【0018】

表面Ｓ１の上には、ソース電極３１が設けられている。ｐ形ベース領域３およびｎ^＋形ソース領域４は、ソース電極３１と電気的に接続されている。ゲート電極１１とソース電極３１の間には、絶縁層が設けられ、ゲート電極１１は、ソース電極３１と電気的に分離されている。

【0019】

ドレイン電極３０に、ソース電極３１に対して正の電圧が印加された状態で、ゲート電極１１に閾値以上の電圧が加えられることで、ＭＯＳＦＥＴがオン状態となる。このとき、ｐ形ベース領域３のゲート絶縁層１０近傍の領域にチャネル（反転層）が形成される。

【0020】

終端領域Ｒ２における表面Ｓ１の上には、フィールドプレート電極１３が設けられている。フィールドプレート電極１３は、絶縁層２３により囲まれており、ゲート電極１１、ドレイン電極３０、およびソース電極３１と電気的に分離されている。

【0021】

フィールドプレート電極１３には、例えば、ｎ⁻形半導体領域２に対して負の電圧が印加される。フィールドプレート電極１３に電圧が印加されることで、複数のｐ形ベース領域３の周りのｎ⁻形半導体領域２が空乏化される。

【0022】

終端領域Ｒ２においてｎ⁻形半導体領域２の上には、素子領域Ｒ１を囲むように、ｎ^＋形半導体領域５が設けられている。

【0023】

電極３３は、素子領域Ｒ１を囲むように、ｎ^＋形半導体領域５の上に設けられ、ｎ^＋形半導体領域５と電気的に接続されている。

【0024】

電極３３は、例えば図２に表すように、第１部分３３ａと、第２部分３３ｂと、を含む。第１部分３３ａは絶縁層２３の上に設けられ、第２部分３３ｂはｎ^＋形半導体領域５の上に設けられている。このため、第１部分３３ａのＺ方向の長さＬ１は、第２部分３３ｂのＺ方向の長さＬ２よりも短い。

【0025】

電極３５は、素子領域Ｒ１を囲むように設けられている。具体的には、電極３５は、ゲート電極１１とソース電極３１の一部とを囲み、電極３３に囲まれている。Ｚ方向において、電極３５の一部は、ｎ^＋形半導体領域５と第１部分３３ａとの間に設けられ、電極３５の他の一部は、ｎ⁻形半導体領域２と第１部分３３ａとの間に設けられている。

【0026】

ここで、電極３５の素子領域Ｒ１側の端部と、ゲート電極１０と、の間のＸ方向における距離をＤ１、ｎ^＋形半導体領域５とゲート電極１０との間のＸ方向における距離をＤ２、電極３３の素子領域Ｒ１側の端部と、ゲート電極１０と、の間のＸ方向における距離をＤ３とする。
第１部分３３ａの一部は、電極３５、第２部分３３ｂ、およびｎ^＋形半導体領域５に対して、素子領域Ｒ１側に設けられている。また、電極３５の一部は、ｎ^＋形半導体領域５に対して素子領域Ｒ１側に設けられている。
このため、図２に表すように、距離Ｄ１は、距離Ｄ３より長く、距離Ｄ２より短い。

【0027】

ｎ^＋形半導体領域５は、ｎ^＋形ドレイン領域１の電位とほぼ同じ電位を有する。このため、ｎ^＋形半導体領域５に接続された電極３３および電極３５も、ｎ^＋形ドレイン領域１の電位とほぼ同じ電位を有する。なお、電極３５は、電気的にフローティングであってもよい。この場合においても、電極３５は、ｎ^＋形半導体領域５に近接して設けられるため、電極３５の電位は、ｎ^＋形ドレイン領域１の電位とほぼ同じになる。

【0028】

ソース電極３１は、例えば、第１ソース電極層３１１、第２ソース電極層３１２、および接続部３１３を有する。第２ソース電極層３１２は、接続部３１３を介して第１ソース電極層３１１と電気的に接続されている。

【0029】

第１ソース電極層３１１は、表面Ｓ１の上に設けられている。Ｘ方向およびＹ方向において第１ソース電極層３１１の一部と第２部分３３ｂとの間には、絶縁層２３が設けられている。第１ソース電極層３１１、絶縁層２３、および電極３３の上には、絶縁層２５が設けられ、第２ソース電極層３１２は、絶縁層２５の上に設けられている。

【0030】

接続部３１３は、第１ソース電極層３１１と第２ソース電極層３１２との間に設けられた、Ｘ−Ｙ面に沿って広がる導電層であってもよい。なお、接続部３１３が設けられる位置は、第１ソース電極層３１１と第２ソース電極層３１２の間において適宜変更可能である。

【0031】

第２ソース電極層３１２は、終端領域Ｒ２に設けられた第１部分３１ａを有する。第１部分３１ａは、電極３３の上に位置している。具体的には、第１部分３１ａの一部は、Ｚ方向において絶縁層２５を介して、第２部分３３ｂの少なくとも一部および第１部分３３ａと重なっている。また、第１部分３１ａは、Ｘ−Ｙ面に沿って、環状に設けられている。

【0032】

図２に表すように、第２ソース電極層３１２と電極３３との間の最短の距離Ｄ４は、例えば、第１ソース電極層３１１と電極３３との間の最短の距離Ｄ５よりも短い。

【0033】

図３に表すように、ゲート電極１１は、接続部１２を介して電極３７に接続されている。電極３７は、例えば、第１電極層３７１、第２電極層３７２、および接続部３７３を有する。第２電極層３７２は、接続部３７３を介して第１電極層３７１と電気的に接続されている。なお、電極３７はゲートパッドとして機能し、複数のゲート電極１１に対し、共通のゲート電位を供給する。

【0034】

接続部３７３は、第１電極層３７１と第２電極層３７２の間に設けられた、Ｘ−Ｙ面に沿って広がる導電層であってもよい。なお、接続部３７３が設けられる位置は、第１電極層３７１と第２電極層３７２の間において適宜変更可能である。

【0035】

電極３７とｐ形半導体領域３の間には、絶縁層が設けられており、電極３７は、半導体層Ｓ中に設けられた各半導体領域と電気的に分離されている。

【0036】

Ｘ方向およびＹ方向において、第１電極層３７１と第１ソース電極層３１１との間には、絶縁層２５が設けられている。第２電極層３７２は、Ｘ方向およびＹ方向において、間隙を介して第１ソース電極層３１１と並んでいる。または、第２電極層３７２と第１ソース電極層３１１の間に、不図示の絶縁層が設けられていてもよい。

【0037】

半導体層Ｓの主成分は、例えば、シリコンである。半導体層Ｓの主成分は、炭化ケイ素、窒化ガリウム、またはガリウムヒ素などであってもよい。
ゲート電極１１、フィールドプレート電極１３、および電極３５には、例えば、多結晶シリコンが用いられる。

【0038】

ドレイン電極３０、ソース電極３１、および電極３３には、例えば、アルミニウム、ニッケル、銅、またはチタンなどの金属が用いられる。
ゲート絶縁層１０、絶縁層２３、および絶縁層２５には、例えば、酸化シリコンが用いられる。絶縁層２３および絶縁層２５には、他の半導体材料の酸化物または金属材料の酸化物が用いられてもよい。

【0039】

次に、本実施形態による作用および効果について説明する。
本実施形態では、終端領域Ｒ２に設けられた電極３３の上に絶縁層２５が設けられ、この絶縁層２５の上に、ソース電極３１の一部が設けられている。このような構成を採用することで、終端領域における耐圧の変動を抑制することが可能となる。

【0040】

比較例として、ソース電極３１が、第２電極層３１２および接続部３１３を有していない場合について説明する。この場合、ソース電極３１と電極３３の間において、Ｘ方向およびＹ方向に電界が生じる。さらに、電極３３の一部は、ｎ^＋形半導体領域５および電極３５よりも素子領域Ｒ１側に設けられるため、電極３３とソース電極３１の間の距離が短くなり、電極３３とソース電極３１との間の電界強度が高くなる。

【0041】

電極３３とソース電極３１の間の電界強度が高くなると、これらの電極の間に配される絶縁部に移動したイオンが電界方向に沿って分極する。このとき、イオンが分極する方向は、半導体装置において、素子領域Ｒ１から終端領域Ｒ２に向かって電位の勾配が生じる方向と同じ方向である。このため、この分極が半導体層Ｓ中の電位の分布（等電位線の広がり）に影響を与え、半導体装置の耐圧が変動しうる。

【0042】

本実施形態によれば、絶縁層２５の上に、ソース電極３１の一部が設けられているため、電極３３とソース電極３１との間で発生する電界の方向を、Ｘ方向およびＹ方向に対して、Ｚ方向に向けて傾斜させることが可能となる。すなわち、Ｘ方向およびＹ方向に対する電界の方向の傾きを大きくすることができる。このため、電極３３とソース電極３１の間の絶縁部においてイオンの分極が生じた場合であっても、分極によって半導体装置の耐圧が受ける影響を低減することができる。

【0043】

このとき、ソース電極３１の当該一部を、電極３３の少なくとも一部と、Ｚ方向において絶縁層２５を介して重ならせることで、電極３３とソース電極３１との間で発生する電界の方向をよりＺ方向に向けることが可能となる。すなわち、Ｘ方向およびＹ方向に対する電界の方向の傾きをより大きくすることができる。この結果、電極３３とソース電極３１の間の絶縁部において生じるイオンの分極が、半導体装置の耐圧に与える影響をより一層低減することができる。

【0044】

また、第２ソース電極層３１２と電極３３との間の最短の距離Ｄ７を、第１ソース電極層３１１と電極３３との間の最短の距離Ｄ８よりも短くすることで、電極３３とソース電極３１との間で発生する電界の方向をより好適にＺ方向に向けることが可能となる。

【0045】

（第２実施形態）
第２実施形態に係る半導体装置２００について、図６および図７を用いて説明する。
図６は、第２実施形態に係る半導体装置２００を表す平面図である。
図７は、図６のＡ−Ａ´断面図である。
図６では、ゲート電極１１の一部と、ｐ形半導体領域６と、を破線で表している。

【0046】

半導体装置２００は、半導体装置１００との比較において、例えば、フィールドプレート電極１３を備えておらず、ｐ形半導体領域６を備える点で異なる。

【0047】

図６に表すように、ｐ形半導体領域６は、終端領域Ｒ２において環状に設けられている。ｐ形半導体領域６は、例えば複数設けられており、一のｐ形半導体領域６が、他のｐ形半導体領域６によって囲まれている。

【0048】

図６および図７に表すように、複数のｐ形ベース領域３および複数のソース４は、ｐ形半導体領域６によって囲まれている。ｐ形半導体領域６は、ｎ^＋形半導体領域５によって囲まれている。なお、図６に表すｐ形半導体領域６の数は一例であって、ｐ形半導体領域６の数は、これより多くても良いし、少なくても良い。

【0049】

ｐ形半導体領域６を設けることで、ｎ⁻形半導体領域２とｐ形半導体領域６の接合面から空乏層が広がる。このため、複数のｐ形ベース領域３のうちＸ方向またはＹ方向において端に位置するｐ形ベース領域３における電界集中を抑制することが可能となる。

【0050】

その一方で、ｐ形半導体領域６が設けられていることで、終端領域Ｒ２の表面Ｓ１側において、電界強度が高い部分が局所的に表れる。電極３３とソース電極３１との間の電界に沿って移動するイオンがｐ形半導体領域６によって生じる電界に引き寄せられると、終端領域Ｒ２における電位の分布が不安定となり、半導体装置の耐圧が変動しやすくなる。

【0051】

本実施形態によれば、電極３３とソース電極３１との間で発生する電界の方向を、Ｘ方向およびＹ方向に対して、Ｚ方向に向けて傾斜させることが可能となる。従って、本実施形態は、半導体装置がｐ形半導体領域６を備える場合に特に有効である。ｐ形半導体領域６を備える半導体装置に本実施形態を適用することで、耐圧を高めつつ、耐圧の変動を抑制することが可能となる。

【0052】

（第３実施形態）
第３実施形態に係る半導体装置３００について、図８および図９を用いて説明する。
図８は、第３実施形態に係る半導体装置３００を表す平面図である。
図９は、図８のＡ−Ａ´断面図である。
図８では、半導体装置２００の構造の説明のために、ｐ⁻形半導体領域７が設けられた位置の一部を破線で表している。

【0053】

半導体装置３００は、半導体装置１００との比較において、例えば、フィールドプレート電極１３を備えておらず、ｐ⁻形半導体領域７を備える点で異なる。

【0054】

ｐ⁻形半導体領域７は、例えば図８に表すように、Ｘ方向において複数設けられている。それぞれのｐ⁻形半導体領域７は、例えばゲート電極１１に沿ってＹ方向に延びている。ｐ⁻形半導体領域７の一部は、終端領域Ｒ２に設けられている。

【0055】

図８に表す例に限らず、ｐ⁻形半導体領域７は、例えば、Ｙ方向において複数設けられ、それぞれのｐ⁻形半導体領域７がＸ方向に延びていてもよい。または、ｐ⁻形半導体領域７は、Ｘ方向およびＹ方向において複数設けられていてもよい。あるいは、ｐ⁻形半導体領域７は、環状に、複数設けられていてもよい。

【0056】

図９に表すように、ｐ⁻形半導体領域７は、半導体層Ｓ中に複数設けられている。複数のｐ⁻形半導体領域７の一部は、素子領域Ｒ１に設けられ、複数のｐ形半導体領域の他の一部は、終端領域Ｒ２に設けられている。

【0057】

素子領域Ｒ１において、ｐ⁻形半導体領域７の上には、ｐ形ベース領域３が設けられている。終端領域Ｒ２において、ｐ⁻形半導体領域７の上には、絶縁層２３および２５が位置している。

【0058】

ｐ⁻形半導体領域７の不純物濃度は、例えば、ｐ⁻形半導体領域７に含まれるｐ形不純物の総量が、ｐ⁻形半導体領域７の間に位置するｎ⁻形半導体領域２ａに含まれるｎ形不純物の総量と等しくなるように、設定される。ｎ⁻形半導体領域２ａとｐ⁻形半導体領域７は、スーパージャンクション構造を構成している。

【0059】

ＭＯＳＦＥＴがオフ状態であり、かつソース電極３１の電位に対してドレイン電極３０に正の電位が印加されているとき、ｎ⁻形半導体領域２ａとｐ⁻形半導体領域７のｐｎ接合面から空乏層が広がる。ｎ⁻形半導体領域２ａおよびｐ⁻形半導体領域７が、ｎ⁻形半導体領域２ａとｐ⁻形半導体領域７の接合面に対して鉛直方向に空乏化し、ｎ⁻形半導体領域２ａとｐ⁻形半導体領域７の接合面に対して平行方向の電界集中を抑制するため、高い耐圧が得られる。

【0060】

しかし、ｐ⁻形半導体領域７が設けられている場合、終端領域Ｒ２の表面Ｓ１側における電界強度が、ｐ⁻形半導体領域７が設けられていない場合に比べて高くなる。このため、電極３３とソース電極３１との間の電界によって終端領域Ｒ２における電位の分布が不安定となり、半導体装置の耐圧が変動しやすくなる。

【0061】

本実施形態によれば、電極３３とソース電極３１との間で発生する電界の方向を、Ｘ方向およびＹ方向に対して、Ｚ方向に傾斜させることが可能となる。従って、本実施形態は、半導体装置がｐ⁻形半導体領域７を備える場合に特に有効である。ｐ⁻形半導体領域７を備える半導体装置に本実施形態を適用することで、耐圧を高めつつ、耐圧の変動を抑制することが可能となる。

【0062】

以上、半導体層Ｓの上にゲート電極１１が形成された、プレーナ型ＭＯＳＦＥＴを例に、本発明の第１実施形態から第３実施形態を説明した。しかし、これらの実施形態はプレーナ型ＭＯＳＦＥＴに限らず、ゲート電極１１が半導体層Ｓ中に設けられた、トレンチ型ＭＯＳＦＥＴにも適用することができる。

【0063】

（第４実施形態）
第４実施形態に係る半導体装置４００について、図１０を用いて説明する。
図１０は、第４実施形態に係る半導体装置４００の一部を表す断面図である。

【0064】

第４実施形態に係る半導体装置４００は、例えば、ＩＧＢＴである。
第４実施形態に係る半導体装置４００は、ｐ^＋形コレクタ領域８と、ｎ形半導体領域１ａと、ｎ⁻形半導体領域２（第１導電形の第１半導体領域）と、ｐ形ベース領域３（第２導電型の第２半導体領域）と、ｎ^＋形エミッタ領域４（第５半導体領域）と、ｎ^＋形半導体領域５（第３半導体領域）と、ゲート絶縁層１１と、ゲート電極１０と、絶縁層２３と、絶縁層２５（第１絶縁層）と、コレクタ電極３０と、エミッタ電極３１（第２電極）と、電極３３（第１電極）と、電極３５と、電極３７と、を有する。

【0065】

半導体装置４００は、半導体装置１００との比較において、ｐ^＋形コレクタ領域８をさらに備え、ＩＧＢＴとして機能する点で異なる。半導体装置４００において、電極３１は、エミッタ電極であり、電極３０は、コレクタ電極である。

【0066】

ｐ^＋形コレクタ領域８とｎ⁻形半導体領域２の間には、例えば、半導体装置１００におけるｎ形半導体領域１に代えて、ｎ形半導体領域１ａが設けられている。ｎ形半導体領域１ａは、バッファ領域として機能しうる。

【0067】

本実施形態によれば、ＩＧＢＴにおいて、電極３３とエミッタ電極３１との間で生じる電界による耐圧の変動を抑制することが可能である。

【0068】

（第５実施形態）
第５実施形態に係る半導体装置５００について、図１１および図１２を用いて説明する。
図１１は、第５実施形態に係る半導体装置５００を表す平面図である。
図１２は、図１１のＡ−Ａ´断面図である。

【0069】

第５実施形態に係る半導体装置５００は、例えば、ダイオードである。
第５実施形態に係る半導体装置５００は、ｎ^＋形半導体領域１と、ｎ⁻形半導体領域２（第１導電形の第１半導体領域）と、ｐ形半導体領域３（第２導電型の第２半導体領域）と、ｐ^＋形半導体領域９と、ｎ^＋形半導体領域５（第３半導体領域）と、絶縁層２３と、絶縁層２５（第１絶縁層）と、アノード電極３０と、カソード電極３１（第２電極）と、電極３３（第１電極）と、電極３５と、を有する。

【0070】

半導体装置５００において、電極３１は、カソード電極であり、電極３０は、アノード電極である。図１１に表すように、カソード電極３１は、素子領域Ｒ１および終端領域Ｒ２に設けられている。

【0071】

図１２に表すように、素子領域Ｒ１において、ｎ⁻形半導体領域２の上には、ｐ形半導体領域３が設けられている。ｐ形半導体領域３の上には、例えば、ｐ^＋形半導体領域９が選択的に設けられている。ｐ^＋形半導体領域９は、ｐ形半導体領域３の全面上に設けられていてもよい。

【0072】

ｐ^＋形半導体領域９は、ｐ形半導体領域３を貫通し、ｐ^＋形半導体領域９の一部がｎ⁻形半導体領域２に達していてもよい。すなわち、ｐ^＋形半導体領域９の一部がｐ形半導体領域３に囲まれ、ｐ^＋形半導体領域９の他の一部がｎ⁻形半導体領域２に囲まれていてもよい。

【0073】

ｐ形半導体領域３およびｐ^＋形半導体領域９は、カソード電極３１と電気的に接続されている。カソード電極３１の構造については、第１実施形態で説明したソース電極３１と同様の構造を採用可能である。その他の、例えば電極３３および電極３５の構造についても、第１実施形態で説明した構造と同様の構造が採用可能である。ｎ^＋形半導体領域５、電極３３、および電極３５は、第１実施形態と同様に、アノード電極３０の電位とほぼ同じ電位を有する。

【0074】

本実施形態においても第１実施形態と同様に、電極３３とカソード電極３１の間で生じる電界によって半導体装置の耐圧することを抑制できる。

【0075】

なお、各半導体領域におけるキャリア濃度は、各半導体領域における実効的な不純物濃度と等しいものとみなすことができる。従って、以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。

【0076】

以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

【符号の説明】

【0077】

１００、２００、３００、４００、５００…半導体装置 １…ｎ^＋形半導体領域 １ａ…ｎ形半導体領域 ２…ｎ⁻形半導体領域 ３…ｐ形半導体領域 ４…ｎ^＋形半導体領域 ５…ｎ^＋形半導体領域 ６…ｐ形半導体領域 ７…ｐ⁻形半導体領域 ８…ｐ^＋形半導体領域 ９…ｐ^＋形半導体領域 １１…ゲート電極 １３…フィールドプレート電極 ２３、２５…絶縁層 ３０、３１、３３、３５、３７…電極 Ｒ１…素子領域 Ｒ２…終端領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】