特許 6409263 センサ出力検出回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6409263

(24)【登録日】2018年10月5日

(45)【発行日】2018年10月24日

(54)【発明の名称】センサ出力検出回路

(51)【国際特許分類】

   G01R 33/09 20060101AFI20181015BHJP

【ＦＩ】

   G01R33/09

【請求項の数】1

【全頁数】12

(21)【出願番号】特願2013-195598(P2013-195598)

(22)【出願日】2013年9月20日

(65)【公開番号】特開2015-59912(P2015-59912A)

(43)【公開日】2015年3月30日

【審査請求日】2016年8月10日

(73)【特許権者】

【識別番号】000006220

【氏名又は名称】ミツミ電機株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】桑原 浩一

(72)【発明者】

【氏名】山口 公一

【審査官】 山崎 仁之

(56)【参考文献】

【文献】 特開２００９−０３１２２５（ＪＰ，Ａ）

【文献】 特開２００６−０３４０３３（ＪＰ，Ａ）

【文献】 特開２００６−３１１２０１（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００９／００３３３２４（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０１Ｒ ３３／０９

(57)【特許請求の範囲】

【請求項1】

センサ出力の検出結果を出力するセンサ出力検出回路であって、
前記センサ出力を増幅する増幅部と、
前記増幅部の出力が所定値以上であることを検出する第１のコンパレータと、
前記第１のコンパレータの出力先に第１の出力部と第２の出力部のいずれか一方を選択する選択部と、
前記第１の出力部の出力が入力されるインバータ回路と、
前記インバータ回路の出力がゲートに入力され、ソースが高電源電位部に接続されたＰＭＯＳトランジスタと、
前記第２の出力部の出力がゲートに入力され、ソースが低電源電位部に接続されたＮＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのドレインと前記ＮＭＯＳトランジスタのドレインとが接続され、前記検出結果を出力する出力ノード部と、
前記出力ノード部から前記高電源電位部に流れる逆流電流を防止する逆流防止回路とを備え、
前記逆流防止回路は、
前記第２の出力部が前記第１のコンパレータの出力先に選択された場合、前記高電源電位部の電源電圧と前記出力ノード部の出力電圧とを比較する第２のコンパレータと、
前記電源電圧が前記出力電圧よりも高いとき、前記ＰＭＯＳトランジスタのバックゲートを前記高電源電位部に接続する第１のスイッチと、
前記出力電圧が前記電源電圧よりも高いとき、前記ＰＭＯＳトランジスタのバックゲートを前記出力ノード部に接続する第２のスイッチと、
前記出力電圧が前記電源電圧よりも高いことが前記第２のコンパレータにより検出されたとき、前記ＰＭＯＳトランジスタのゲート−ドレイン間をオンする第３のスイッチと、
前記出力電圧が前記電源電圧よりも高いことが前記第２のコンパレータにより検出されたとき、前記インバータ回路と前記高電源電位部との間を遮断する第４のスイッチとを有する、ことを特徴とする、センサ出力検出回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、センサ出力を検出する回路において、逆流を防止する技術に関する。

【背景技術】

【0002】

図１は、センサ出力検出回路の出力段の一例を示した図である。このセンサ出力検出回路は、ＮＭＯＳトランジスタ４とＰＭＯＳトランジスタ３とを有する出力段５を備え、センサ出力の検出結果を出力段５によってＯＵＴ端子から出力する回路である。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００４−２８０７０４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

図１において、ＰＭＯＳトランジスタ３のソース及びバックゲートは、電源１が接続されるＶＤＤ端子に接続され、ＰＭＯＳトランジスタ３のドレインとバックゲート（ソース）との間にはＰＮ接合が存在する。そのため、例えば電源１とは別の電源６が負荷７を介してＯＵＴ端子等の出力ノード部に接続される場合、出力ノード部の電位がＶＤＤ端子等の高電源電位部よりも高くなると、出力ノード部から上記のＰＮ接合を経由して高電源電位部に流れる逆流電流が発生する。

【0005】

そこで、出力ノード部から高電源電位部に流れる逆流電流を低減できる逆流防止回路を備えたセンサ出力検出回路の提供を目的とする。

【0006】

なお、逆流電流を防止する技術として、例えば上掲の特許文献１が知られている。

【課題を解決するための手段】

【0007】

上記目的を達成するため、一態様によれば、
センサ出力の検出結果を出力するセンサ出力検出回路であって、
前記センサ出力を増幅する増幅部と、
前記増幅部の出力が所定値以上であることを検出する第１のコンパレータと、
前記第１のコンパレータの出力先に第１の出力部と第２の出力部のいずれか一方を選択する選択部と、
前記第１の出力部の出力が入力されるインバータ回路と、
前記インバータ回路の出力がゲートに入力され、ソースが高電源電位部に接続されたＰＭＯＳトランジスタと、
前記第２の出力部の出力がゲートに入力され、ソースが低電源電位部に接続されたＮＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのドレインと前記ＮＭＯＳトランジスタのドレインとが接続され、前記検出結果を出力する出力ノード部と、
前記出力ノード部から前記高電源電位部に流れる逆流電流を防止する逆流防止回路とを備え、
前記逆流防止回路は、
前記第２の出力部が前記第１のコンパレータの出力先に選択された場合、前記高電源電位部の電源電圧と前記出力ノード部の出力電圧とを比較する第２のコンパレータと、
前記電源電圧が前記出力電圧よりも高いとき、前記ＰＭＯＳトランジスタのバックゲートを前記高電源電位部に接続する第１のスイッチと、
前記出力電圧が前記電源電圧よりも高いとき、前記ＰＭＯＳトランジスタのバックゲートを前記出力ノード部に接続する第２のスイッチと、
前記出力電圧が前記電源電圧よりも高いことが前記第２のコンパレータにより検出されたとき、前記ＰＭＯＳトランジスタのゲート−ドレイン間をオンする第３のスイッチと、
前記出力電圧が前記電源電圧よりも高いことが前記第２のコンパレータにより検出されたとき、前記インバータ回路と前記高電源電位部との間を遮断する第４のスイッチとを有する、ことを特徴とする、センサ出力検出回路が提供される。

【発明の効果】

【0009】

一態様によれば、出力ノード部から高電源電位部に流れる逆流電流を低減できる。

【図面の簡単な説明】

【0010】

【図1】センサ出力検出回路の出力段の一例を示した図

【図2】一実施形態のセンサ出力検出回路の構成を示した図

【図3】出力段をＮＭＯＳ出力に設定した場合のタイミングチャート

【発明を実施するための形態】

【0011】

図２は、一実施形態のセンサ出力検出回路１００の構成を示した図である。センサ出力検出回路１００は、ＭＲセンサ１１のセンサ出力の検出結果を出力する半導体集積回路である。

【0012】

ＭＲセンサ１１は、例えば、磁界の大きさを検出し、その大きさに応じた検出電圧Ｓ１を出力する磁気センサである。ＭＲセンサ１１は、例えば、一定の基準電圧ＶＲＥＧ２が電源電圧として供給されることにより動作する。

【0013】

センサ出力検出回路１００は、アンプ１４と、コンパレータ１５と、セレクタ１６と、インバータ回路１９と、出力段２３と、ＶＤＤ電位部２８と、ＯＵＴ電位部２７と、逆流防止回路４０とを備えている。

【0014】

アンプ１４は、ＭＲセンサ１１のセンサ出力である検出電圧Ｓ１を増幅し、検出電圧Ｓ１を増幅した増幅電圧Ｓ２を出力する増幅部である。アンプ１４は、例えば、検出電圧Ｓ１が入力される非反転入力部と、一定の基準電圧ＶＲＥＧ２が抵抗１２及び抵抗１３によって分圧された電圧が入力される反転入力部とを有している。アンプ１４は、例えば、一定の基準電圧ＶＲＥＧ１が電源電圧として供給されることにより動作する。

【0015】

コンパレータ１５は、アンプ１４の出力である増幅電圧Ｓ２が、予め設定された所定値Ｖｔｈ以上であることを検出し、その検出結果を出力する検出部である。コンパレータ１５は、例えば、増幅電圧Ｓ２と所定値Ｖｔｈとを比較し、増幅電圧Ｓ２が所定値Ｖｔｈよりも小さいとき、ローレベルの検出信号Ｓ３を出力し、増幅電圧Ｓ２が所定値Ｖｔｈ以上であるとき、ハイレベルの検出信号Ｓ３を出力する。コンパレータ１５は、例えば、ＶＤＤ電圧が電源電圧として供給されることにより動作する。したがって、コンパレータ１５は、検出電圧Ｓ１が所定の閾値以上であるか否かを容易に検出できる。

【0016】

セレクタ１６は、コンパレータ１５の出力先に第１の出力部１７と第２の出力部１８のいずれか一方を選択する選択部である。セレクタ１６は、例えば、コンパレータ１５から出力される検出信号Ｓ３の出力先を第１の出力部１７と第２の出力部１８のいずれか一方に切り替える切り替え回路である。セレクタ１６は、例えば、一定の基準電圧ＶＲＥＧ１が電源電圧として供給されることにより動作する。セレクタ１６は、供給されるセレクト信号に従って、コンパレータ１５の出力先を選択する。

【0017】

セレクト信号は、出力段２３の使用形態に応じて変化する制御信号である。セレクタ１６は、例えば、出力段２３の使用形態をＰＭＯＳ出力で使用する流し出し形式に設定するためのセレクト信号が供給された場合、検出信号Ｓ３の出力先を第１の出力部１７に切り替える。一方、セレクタ１６は、例えば、出力段２３の使用形態をＮＭＯＳ出力で使用する吸い込み形式に設定するためのセレクト信号が供給された場合、検出信号Ｓ３の出力先を第２の出力部１８に切り替える。

【0018】

セレクト信号は、例えば、センサ出力検出回路１００に構成されるＥＥＰＲＯＭ等の記憶装置に予め記憶された記憶情報に応じて生成された信号である。記憶情報は、出力段２３の使用形態を決める要求仕様情報である。

【0019】

セレクタ１６は、コンパレータ１５の検出信号Ｓ３の出力先に第１の出力部１７を選択した場合、検出信号Ｓ３を第１の出力部１７から出力信号Ｓ４として出力し、且つ、ＮＭＯＳトランジスタ２５をオフ状態に固定するローレベルの出力信号Ｓ５を第２の出力部１８から出力する。これにより、ＮＭＯＳトランジスタ２５をオフに固定した状態でＰＭＯＳトランジスタ２４を出力信号Ｓ４によりオンオフさせるＰＭＯＳ出力形態で出力段２３を動作させる場合に、ＮＭＯＳトランジスタ２５が誤ってオンすることを防止できる。

【0020】

一方、セレクタ１６は、コンパレータ１５の検出信号Ｓ３の出力先に第２の出力部１８を選択した場合、検出信号Ｓ３を第２の出力部１８から出力信号Ｓ５として出力し、且つ、ＰＭＯＳトランジスタ２４をオフ状態に固定するローレベルの出力信号Ｓ４を第１の出力部１７から出力する。これにより、ＰＭＯＳトランジスタ２４をオフ固定した状態でＮＭＯＳトランジスタ２５を出力信号Ｓ５によりオンオフさせるＮＭＯＳ出力形態で出力段２３を動作させる場合に、ＰＭＯＳトランジスタ２４が誤ってオンすることを防止できる。

【0021】

インバータ回路１９は、セレクタ１６の第１の出力部１７から出力される出力信号Ｓ４が入力される信号反転回路であり、例えば、ＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ２１とを有するＣＭＯＳインバータである。インバータ回路１９は、例えば、ＰＭＯＳトランジスタ２０及びＮＭＯＳトランジスタ２１のゲートに供給される出力信号Ｓ４の電圧レベルを反転させた出力信号Ｓ６を接続点２２から出力する。インバータ回路１９は、出力信号Ｓ６を接続点２２から出力段２３のＰＭＯＳトランジスタ２４のゲートに出力する。接続点２２は、ＰＭＯＳトランジスタ２０のドレインとＮＭＯＳトランジスタ２１のドレインとが接続される中間ノードである。

【0022】

ＰＭＯＳトランジスタ２０は、第１の出力部１７に接続されたゲートと、スイッチ３５を介してＶＤＤ電位部２８に接続されたソース及びバックゲートと、ＮＭＯＳトランジスタ２１のドレインに接続されたドレインとを有する半導体スイッチング素子である。

【0023】

ＮＭＯＳトランジスタ２１は、第１の出力部１７に接続されたゲートと、グランド（ＧＮＤ）に接続されたソース及びバックゲートと、ＰＭＯＳトランジスタ２０のドレインに接続されたドレインとを有する半導体スイッチング素子である。

【0024】

出力段２３は、ＭＲセンサ１１の検出電圧Ｓ１の検出結果に応じた信号を出力する接続点２６を有する出力回路である。出力段２３は、ＰＭＯＳトランジスタ２４とＮＭＯＳトランジスタ２５とを有し、例えば、接続点２６からＯＵＴ電位部２７を介してＯＵＴ端子にデジタル信号（すなわち、ハイレベル又はローレベルの２値のＯＵＴ信号）を出力する。接続点２６は、ＰＭＯＳトランジスタ２４のドレインとＮＭＯＳトランジスタ２５のドレインとが接続される中間ノードである。

【0025】

ＰＭＯＳトランジスタ２４は、インバータ回路１９から供給される出力信号Ｓ６が入力されるゲートを有する半導体スイッチング素子であり、ＶＤＤ電位部２８とＯＵＴ電位部２７との間に接続されている。ＰＭＯＳトランジスタ２４は、インバータ回路１９の接続点２２に接続されたゲートと、ＶＤＤ電位部２８に接続されたソースと、ＮＭＯＳトランジスタ２５のドレインに接続されたドレインとを有している。ＰＭＯＳトランジスタ２４のバックゲートは、接続点３６に接続されている。

【0026】

ＮＭＯＳトランジスタ２５は、セレクタ１６の第２の出力部１８から出力される出力信号Ｓ５が入力されるゲートを有する半導体スイッチング素子であり、グランドとＯＵＴ電位部２７との間に接続されている。ＮＭＯＳトランジスタ２５は、第２の出力部１８に接続されたゲートと、グランド（ＧＮＤ）に接続されたソース及びバックゲートと、ＰＭＯＳトランジスタ２４のドレインに接続されたドレインとを有している。

【0027】

ＶＤＤ電位部２８は、ＶＤＤ端子に接続される電流経路であり、ＯＵＴ電位部２７は、接続点２６に接続され、接続点２６とＯＵＴ端子とを結ぶ電流経路である。ＶＤＤ電位部２８は、例えば、ＶＤＤ端子に接続された導電パターン部であり、ＯＵＴ電位部２７は、例えば、ＯＵＴ端子に接続された導電パターン部である。ＶＤＤ端子及びＯＵＴ端子は、いずれも、センサ出力検出回路１００が実装される半導体チップに設けられた外部端子である。例えば、ＶＤＤ端子は、所定の電源に接続され、ＯＵＴ端子は、ＶＤＤ端子に接続される電源とは別の電源に抵抗負荷を介して接続される。

【0028】

ＯＵＴ電位部２７、接続点２６又はＯＵＴ端子は、出力ノード部の一例である。ＶＤＤ電位部２８又はＶＤＤ端子は、高電源電位部の一例である。グランド（ＧＮＤ）は、低電源電位部の一例である。高電源電位部の電位は、低電源電位部の電位よりも高い。

【0029】

逆流防止回路４０は、ＯＵＴ電位部２７からＶＤＤ電位部２８に流れる逆流電流Ｉを防止する回路である。逆流防止回路４０が逆流電流Ｉを防止することの許否が、セレクタ１６の第１の出力部１７と第２の出力部１８のどちらがコンパレータ１５の検出信号Ｓ３の出力先に選択されるかによって決定される。

【0030】

逆流防止回路４０が逆流電流Ｉを防止することは、第２の出力部１８がコンパレータ１５の検出信号Ｓ３の出力先に選択された場合に許可される。このように許可されることによって、ＯＵＴ電圧がＶＤＤ電圧以上になれば、逆流防止回路４０の逆流防止機能を正しく働かせることができる。

【0031】

一方、逆流防止回路４０が逆流電流Ｉを防止することは、第１の出力部１７がコンパレータ１５の検出信号Ｓ３の出力先に選択された場合に禁止される。このように禁止されることによって、逆流防止回路４０の逆流防止機能が働くことにより、ＰＭＯＳトランジスタ２４のオンオフ動作が妨げられることを防止できる。

【0032】

逆流防止回路４０は、コンパレータ２９と、インバータ３０と、インバータ３１と、スイッチ３２と、スイッチ３３と、スイッチ３４と、スイッチ３５とを有している。

【0033】

コンパレータ２９は、セレクタ１６の出力（例えば、コンパレータ１５の出力先の選択結果）に基づいて、ＶＤＤ電位部２８のＶＤＤ電圧とＯＵＴ電圧とを比較し、その比較結果を表す論理信号Ｓ７を出力する。ＶＤＤ電圧は、ＶＤＤ電位部２８の電源電圧であり、ＶＤＤ電位部２８とグランドとの間の電位差である。ＯＵＴ電圧は、ＯＵＴ電位部２７の出力電圧であり、ＯＵＴ電位部２７とグランドとの間の電位差である。

【0034】

コンパレータ２９は、ＶＤＤ電圧よりも小さなＯＵＴ電圧が検出されたとき、ローレベルの論理信号Ｓ７を出力し、ＶＤＤ電圧以上のＯＵＴ電圧が検出されたとき、ハイレベルの論理信号Ｓ７を出力する。

【0035】

ただし、コンパレータ２９は、第１の出力部１７がコンパレータ１５の検出信号Ｓ３の出力先に選択され、且つ、ハイレベルの出力信号Ｓ４がコンパレータ２９に入力されているとき、ＶＤＤ電圧とＯＵＴ電圧との大小関係にかかわらず、ローレベルの論理信号Ｓ７を出力する。一方、コンパレータ２９は、第２の出力部１８がコンパレータ１５の検出信号Ｓ３の出力先に選択され、且つ、ローレベルの出力信号Ｓ４がコンパレータ２９に入力されているとき、ＶＤＤ電圧とＯＵＴ電圧との比較動作を行い、ロー又はハイレベルの論理信号Ｓ７を出力する。

【0036】

例えば、コンパレータ２９は、ハイレベルの出力信号Ｓ４がコンパレータ２９に備えられたＮＭＯＳトランジスタのゲートに入力されているとき、ＶＤＤ電圧とＯＵＴ電圧との比較動作を停止し、ローレベルの論理信号Ｓ７を出力する。論理信号Ｓ７がローレベルになることにより、逆流防止回路４０が逆流電流Ｉを防止することが禁止されるため、逆流防止回路４０の逆流防止機能が働くことによってＰＭＯＳトランジスタ２４のオンオフ動作が妨げられることを防止できる。

【0037】

なお、コンパレータ２９の論理信号Ｓ７は、出力信号Ｓ５がローレベルで固定されているとき、第１の出力部１７がコンパレータ１５の検出信号Ｓ３の出力先に選択されている。そのため、コンパレータ２９は、例えば、ローレベルに固定された出力信号Ｓ５がコンパレータ２９に入力されているとき、ＶＤＤ電圧とＯＵＴ電圧との大小関係にかかわらず、ローレベルに固定された論理信号Ｓ７を出力する構成を有するものでもよい。例えば、コンパレータ２９は、ローレベルに固定された出力信号Ｓ５がコンパレータ２９に備えられたＰＭＯＳトランジスタのゲートに入力されているとき、ＶＤＤ電圧とＯＵＴ電圧との比較動作を停止し、ローレベルに固定された論理信号Ｓ７を出力する。論理信号Ｓ７がローレベルに固定されることにより、逆流防止回路４０が逆流電流Ｉを防止することが禁止されるため、逆流防止回路４０の逆流防止機能が働くことによってＰＭＯＳトランジスタ２４のオンオフ動作が妨げられることを防止できる。

【0038】

インバータ３０は、論理信号Ｓ７の論理レベルを反転させた反転信号Ｓ８を出力する信号反転回路であり、ＶＤＤ電圧が電源電圧としてＶＤＤ電位部２８から供給されることにより動作する。インバータ３１は、反転信号Ｓ８の論理レベルを反転させた非反転信号Ｓ９（つまり、論理信号Ｓ７に対して非反転）を出力する信号反転回路であり、ＯＵＴ電圧が電源電圧としてＯＵＴ電位部２７から供給されることにより動作する。

【0039】

スイッチ３２，３３は、コンパレータ２９の論理信号Ｓ７に基づいて、ＰＭＯＳトランジスタ２４のバックゲートをＯＵＴ電位部２７とＶＤＤ電位部２８のうち高い電圧の方に接続するスイッチである。スイッチ３２とスイッチ３３との接続点３６が、ＰＭＯＳトランジスタ２４のバックゲートに接続されている。

【0040】

スイッチ３２は、例えば、接続点３６（ＰＭＯＳトランジスタ２４のバックゲート）とＶＤＤ電位部２８との間の導通／遮断を切り替える回路である。スイッチ３２は、例えば、論理信号Ｓ７と同じ論理になる非反転信号Ｓ９に応じてオンオフする半導体スイッチング素子であり、非反転信号Ｓ９がローレベルのときにオンし、非反転信号Ｓ９がハイレベルのときにオフする。スイッチ３２は、例えば、インバータ３１の出力部に接続されたゲートと、ＶＤＤ電位部２８に接続されたソースと、接続点３６に接続されたドレインと、ＰＭＯＳトランジスタ２４のバックゲートに接続されたバックゲートとを有するＰＭＯＳトランジスタである。

【0041】

スイッチ３３は、例えば、接続点３６（ＰＭＯＳトランジスタ２４のバックゲート）とＯＵＴ電位部２７との間の導通／遮断を切り替える回路である。スイッチ３３は、例えば、論理信号Ｓ７に対して反転論理になる反転信号Ｓ８に応じてオンオフする半導体スイッチング素子であり、反転信号Ｓ８がローレベルのときにオンし、反転信号Ｓ８がハイレベルのときにオフする。スイッチ３３は、例えば、インバータ３０の出力部に接続されたゲートと、ＯＵＴ電位部２７に接続されたソースと、接続点３６に接続されたドレインと、ＰＭＯＳトランジスタ２４のバックゲートに接続されたバックゲートとを有するＰＭＯＳトランジスタである。

【0042】

スイッチ３４は、コンパレータ２９の論理信号Ｓ７に基づいて、ＰＭＯＳトランジスタ２４のゲート−ドレイン間をオンオフするスイッチである。スイッチ３４は、例えば、論理信号Ｓ７に対して反転論理になる反転信号Ｓ８に応じてオンオフする半導体スイッチング素子であり、反転信号Ｓ８がローレベルのときにオンし、反転信号Ｓ８がハイレベルのときにオフする。スイッチ３４は、例えば、インバータ３０の出力部に接続されたゲートを有するＰＭＯＳトランジスタであり、スイッチ３４のドレイン−ソースがＰＭＯＳトランジスタ２４のゲート−ドレイン間に接続される。スイッチ３４のバックゲートは、ＰＭＯＳトランジスタ２４のバックゲートに接続されている。

【0043】

スイッチ３５は、コンパレータ２９の論理信号Ｓ７に基づいて、インバータ回路１９とＶＤＤ電位部２８との間の導通／遮断を切り替えるスイッチである。スイッチ３５は、例えば、論理信号Ｓ７と同論理になる非反転信号Ｓ９に応じてオンオフする半導体スイッチング素子であり、非反転信号Ｓ９がローレベルのときにオンし、非反転信号Ｓ９がハイレベルのときにオフする。

【0044】

スイッチ３５は、インバータ３１の出力部に接続されたゲートと、ＶＤＤ電位部２８に接続されたドレインと、インバータ回路１９に接続されたソース及びバックゲートとを有するＰＭＯＳトランジスタである。スイッチ３５のソース及びバックゲートは、例えば、インバータ回路１９のハイサイドに設けられたＰＭＯＳトランジスタ２０のドレインに接続されている。

【0045】

このように、逆流防止回路４０は、ＯＵＴ電圧がＶＤＤ電圧よりも大きくなったときに、逆流電流Ｉの経路となるＰＭＯＳトランジスタ２４のバックゲート電位を制御するスイッチ３２，３３を有している。スイッチ３２，３３は、ＰＭＯＳトランジスタ２４のバックゲートをＶＤＤ電位部２８とＯＵＴ電位部２７のうち電位の高い方に遷移させる。コンパレータ２９の反転入力部にはＶＤＤ電位部２８が接続され、コンパレータ２９の非反転入力部にはＯＵＴ電位部２７が接続されている。

【0046】

逆流防止回路４０は、ＯＵＴ電圧がＶＤＤ電圧未満であるとき、スイッチ３２のオン及びスイッチ３３のオフにより、ＰＭＯＳトランジスタ２４のバックゲートをＶＤＤ電圧に制御する。この場合、逆流防止回路４０は機能せず、出力段２３は通常動作する。一方、逆流防止回路４０は、ＯＵＴ電圧がＶＤＤ電圧以上であるとき、スイッチ３２のオフ及びスイッチ３３のオンにより、ＰＭＯＳトランジスタ２４のバックゲートをＯＵＴ電圧に制御する。これにより、ＰＭＯＳトランジスタ２４のドレイン−バックゲート間のＰＮ接合を経由して逆流電流Ｉが流れることを防止できる。また、スイッチ３２のソース−バックゲート間のＰＮ接合によって、逆流電流ＩがＶＤＤ電位部２８に流れることを防止できる。

【0047】

コンパレータ２９が逆流電流Ｉを検出したと判定するための閾値電圧（逆流検出電圧）は、ＶＤＤ電圧と等しい電圧に設定されることが好ましい。逆流検出電圧をＶＤＤ電圧よりも少し高い電圧に設定されると、ＯＵＴ電圧の電圧値がＶＤＤ電圧からコンパレータ２９の動作が開始する逆流検出電圧までの間にあるときに、逆流電流Ｉが発生する。しかしながら、コンパレータ２９に設定された逆流検出電圧がＶＤＤ電圧と等しい電圧であれば、逆流電流Ｉの発生を防ぐことができる。

【0048】

スイッチ３４は、ＯＵＴ電圧がＶＤＤ電圧以上であることがコンパレータ２９により検出された場合に、ＰＭＯＳトランジスタ２４のゲートとＯＵＴ電位部２７とをショートする。これにより、ＰＭＯＳトランジスタ２４のゲートをＯＵＴ電位部２７の電位に遷移させることができるため、バックゲートがスイッチ３３によりＯＵＴ電位部２７に接続されたＰＭＯＳトランジスタ２４を確実にオフさせることができる。

【0049】

スイッチ３５は、ＯＵＴ電圧がＶＤＤ電圧以上であることがコンパレータ２９により検出された場合に、ＶＤＤ電位部２８とインバータ回路１９との間の電流経路を遮断する。この場合、スイッチ３４はオンしている。したがって、このようにスイッチ３５がオフすることにより、逆流電流が、ＯＵＴ電位部２７から、インバータ回路１９のＰＭＯＳトランジスタ２０のドレインとバックゲートとの間のＰＮ接合を経由して、ＶＤＤ電位部２８に流れることを防止できる。

【0050】

図３は、出力段２３をＮＭＯＳ出力に設定した場合のタイミングチャートである。

【0051】

コンパレータ１５から出力される検出信号Ｓ３の論理レベルは、アンプ１４から出力される増幅電圧Ｓ２が所定値Ｖｔｈ未満であるとき、ローレベルである。ローレベルの検出信号Ｓ３は、第２の出力部１８から出力信号Ｓ５としてＮＭＯＳトランジスタ２５のゲートに対して出力されるため、ＮＭＯＳトランジスタ２５はオフしている。

【0052】

ＮＭＯＳトランジスタ２５がオフであり、且つ、ＯＵＴ電圧がＶＤＤ電圧未満であるときには、コンパレータ２９の論理信号Ｓ７はローレベルであり、ＰＭＯＳトランジスタ２４のバックゲートの電位はスイッチ３２のオンによりＶＤＤ電位部２８の電位に等しい。このとき、ＯＵＴ電圧がＶＤＤ電圧未満であるため、ＯＵＴ電位部２７からＶＤＤ電位部２８に流れる逆流電流Ｉは発生しない。

【0053】

時刻ｔ１で、ＮＭＯＳトランジスタ２５がオフであり、且つ、ＯＵＴ電圧がＶＤＤ電圧以上になると、論理信号Ｓ７のレベルはローからハイに遷移し、ＰＭＯＳトランジスタ２４のバックゲート電位はスイッチ３３のオンによりＯＵＴ電位部２７の電位に遷移する。このとき、スイッチ３３はオンしていてもスイッチ３２はオフしているため、ＰＭＯＳトランジスタ２４のバックゲートを経由して流れる逆流電流Ｉは発生しない。また、スイッチ３４がオンしているため、ＰＭＯＳトランジスタ２４は完全にオフしているため、ＰＭＯＳトランジスタ２４のドレイン−ソース間を経由して流れる逆流電流も発生しない。さらに、スイッチ３５がオフしているため、スイッチ３４がオンしていても、ＰＭＯＳトランジスタ２０のドレイン−バックゲート間のＰＮ接合を経由して流れる逆流電流も発生しない。

【0054】

一方、コンパレータ１５から出力される検出信号Ｓ３の論理レベルは、アンプ１４から出力される増幅電圧Ｓ２が所定値Ｖｔｈ以上になると、ハイレベルになる（時刻ｔ３）。ハイレベルの検出信号Ｓ３は、第２の出力部１８から出力信号Ｓ５としてＮＭＯＳトランジスタ２５のゲートに対して出力されるため、ＮＭＯＳトランジスタ２５はオンする。これにより、ＯＵＴ電位部２７の電位はグランドレベルに低下するため、ＯＵＴ電位部２７からＶＤＤ電位部２８に流れる逆流電流は発生せず、ＯＵＴ端子からＮＭＯＳトランジスタ２５のオン抵抗を介してグランドに電流が流れる。

【0055】

このように、出力段２３の設定がＮＭＯＳ出力に選択されているとき、逆流防止回路４０は、ＯＵＴ電位部２７からＶＤＤ電位部２８に流れる逆流電流を低減できる。

【0056】

なお、出力段２３の設定がＰＭＯＳ出力に選択されている場合、ＯＵＴ電圧がＶＤＤ電圧未満のときもＯＵＴ電圧がＶＤＤ電圧以上のときも、セレクタ１６のハイレベルの出力信号Ｓ４によって、コンパレータ２９の論理信号Ｓ７はローレベルに固定されている。論理信号Ｓ７がローレベルであると、スイッチ３２がオンし且つスイッチ３３がオフすることにより、ＰＭＯＳトランジスタ２４のバックゲートはＶＤＤ電位部２８の電位に固定される。したがって、出力段２３の設定がＰＭＯＳ出力に選択されている場合、ＯＵＴ電圧がＶＤＤ電圧以上になると、逆流防止回路４０の機能が停止しているため、逆流電流Ｉが発生する。しかしながら、出力段２３の設定がＰＭＯＳ出力に選択される使用形態は、ＯＵＴ端子に電源を接続するアプリケーションへの適用が無いため、実際にはＯＵＴ電圧がＶＤＤ電圧以上にはならず、逆流電流は発生しない。

【0057】

したがって、逆流防止回路４０を備えることにより、ショットキーバリアダイオードなどの外付け部品をＶＤＤ電位部２８に直列に挿入しなくても、ＯＵＴ電位部２７からＶＤＤ電位部２８に流れる逆流電流を防止できる。

【0058】

また、逆流検出電圧をＶＤＤ電圧に設定しても、出力段２３の設定がＰＭＯＳ出力に選択されている場合には逆流防止回路４０の機能を停止させているため、出力段２３の動作が逆流防止回路４０の動作によって影響を受けることを防止できる。

【0059】

また、ＯＵＴ電位部２７からＶＤＤ電位部２８に流れる逆流電流が発生しないため、出力段２３に構成されるＰＭＯＳトランジスタ２４とＮＭＯＳトランジスタ２５とを異なるチップに分ける必要が無くなり、１チップ化が可能となる。

【0060】

また、逆流電流が発生しないため、ＶＤＤ電位部２８に接続される外部回路の設計工数を削減でき、そのような外部回路の素子数を減らせるため、回路面積やコストを削減できる。

【0061】

また、端子の接続間違えや電圧の印加間違えによって、ＶＤＤ電位部２８とＯＵＴ電位部２７との間の電位関係の逆転が起こっても、不要な逆流電流が流れない。その結果、例えば、過電流による集積回路や周辺回路の破壊を防ぐことができるので、信頼性が向上する。

【0062】

以上、センサ出力検出回路及び逆流防止方法を実施形態例により説明したが、本発明は上記実施形態例に限定されるものではない。他の実施形態例の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。

【0063】

例えば、センサ出力検出回路によって検出される対象は、ＭＲセンサとは異なるセンサからのセンサ出力であってもよい。

【符号の説明】

【0064】

１ 電源
３，２０，２４ Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）
４，２１，２５ Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）
５ 出力段
６ 電源
７ 負荷
１１ ＭＲセンサ
１４ アンプ（増幅部の例）
１５ コンパレータ（第１のコンパレータの例）
１６ セレクタ（選択部の例）
１７ 第１の出力部
１８ 第２の出力部
１９ インバータ回路
２２，２６，３６ 接続点
２３ 出力段
２７ ＯＵＴ電位部（出力ノード部の例）
２８ ＶＤＤ電位部（高電源電位部の例）
２９ コンパレータ（第２のコンパレータの例）
３２ スイッチ（第１のスイッチの例）
３３ スイッチ（第２のスイッチの例）
３４ スイッチ（第３のスイッチの例）
３５ スイッチ（第４のスイッチの例）
４０ 逆流防止回路
１００ センサ出力検出回路

【図1】

【図2】

【図3】