特許 6411929 ＭＯＳＦＥＴ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6411929

(24)【登録日】2018年10月5日

(45)【発行日】2018年10月24日

(54)【発明の名称】ＭＯＳＦＥＴ

(51)【国際特許分類】

   H01L 29/78 20060101AFI20181015BHJP

   H01L 21/336 20060101ALI20181015BHJP

   H01L 29/12 20060101ALI20181015BHJP

【ＦＩ】

   H01L29/78 652F

   H01L29/78 653A

   H01L29/78 652B

   H01L29/78 652D

   H01L29/78 658A

   H01L29/78 652T

【請求項の数】3

【全頁数】14

(21)【出願番号】特願2015-60633(P2015-60633)

(22)【出願日】2015年3月24日

(65)【公開番号】特開2016-181588(P2016-181588A)

(43)【公開日】2016年10月13日

【審査請求日】2017年8月2日

(73)【特許権者】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(73)【特許権者】

【識別番号】000003609

【氏名又は名称】株式会社豊田中央研究所

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】110000110

【氏名又は名称】特許業務法人快友国際特許事務所

(72)【発明者】

【氏名】杉本 雅裕

(72)【発明者】

【氏名】渡辺 行彦

(72)【発明者】

【氏名】宮原 真一朗

【審査官】 棚田 一也

(56)【参考文献】

【文献】 特開２０１３−０６９９４０（ＪＰ，Ａ）

【文献】 特開２００１−２８４５８４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／１２

(57)【特許請求の範囲】

【請求項1】

ＳｉＣからなる半導体基板と、
前記半導体基板の表面に形成されている表面電極を備えているＭＯＳＦＥＴであって、
前記半導体基板は、
ｎ型のドリフト領域と、
前記ドリフト領域の表面側に形成されているｐ型のベース領域と、
前記半導体基板の表面から前記ベース領域を貫通して前記ドリフト領域に達する位置まで延びているゲートトレンチと、
前記ベース領域の表面側で前記半導体基板の表面に露出する範囲に形成されているｎ型のソース領域と、
前記ベース領域の表面側で前記半導体基板の表面に露出する範囲に形成されているｐ型の第１コンタクト領域と、
前記ベース領域の表面側で前記半導体基板の表面に露出する範囲に形成されているｐ型の第２コンタクト領域を備えており、
前記第２コンタクト領域の底部の位置が前記ベース領域の底部の位置よりも前記半導体基板の表面側に位置しており、
前記半導体基板の表面を上面視したときに、前記ソース領域と前記第１コンタクト領域が前記ゲートトレンチの側面に接する範囲で前記ゲートトレンチに沿う方向に隣り合う状態で互いに接触して形成されており、前記第２コンタクト領域が前記ゲートトレンチから離れた範囲で前記ソース領域と前記第１コンタクト領域との両方に隣り合う状態で接触して形成されており、
前記第１コンタクト領域の不純物濃度が前記第２コンタクト領域の不純物濃度より低い、ＭＯＳＦＥＴ。

【請求項2】

ＳｉＣからなる半導体基板と、
前記半導体基板の表面に形成されている表面電極を備えているＭＯＳＦＥＴであって、
前記半導体基板は、
ｎ型のドリフト領域と、
前記ドリフト領域の表面側に形成されているｐ型のベース領域と、
前記半導体基板の表面から前記ベース領域を貫通して前記ドリフト領域に達する位置まで延びているゲートトレンチと、
前記ベース領域の表面側で前記半導体基板の表面に露出する範囲に形成されているｎ型のソース領域と、
前記ベース領域の表面側で前記半導体基板の表面に露出する範囲に形成されているｐ型の第１コンタクト領域と、
前記ベース領域の表面側で前記半導体基板の表面に露出する範囲に形成されているｐ型の第２コンタクト領域を備えており、
前記半導体基板の表面を上面視したときに、前記ソース領域と前記第１コンタクト領域が前記ゲートトレンチの側面に接する範囲で前記ゲートトレンチに沿う方向に隣接して形成されており、前記第２コンタクト領域が前記ゲートトレンチから離れた範囲で前記ソース領域と前記第１コンタクト領域に隣接して形成されており、
前記第１コンタクト領域の不純物濃度が前記第２コンタクト領域の不純物濃度より低く、
前記第１コンタクト領域の不純物濃度が前記ベース領域の不純物濃度より低い、ＭＯＳＦＥＴ。

【請求項3】

前記第２コンタクト領域の不純物濃度が前記ベース領域の不純物濃度より高い、請求項１又は２に記載のＭＯＳＦＥＴ。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書に開示する技術は、ＭＯＳＦＥＴに関する。

【背景技術】

【0002】

特許文献１に開示されているＭＯＳＦＥＴは、ＳｉＣからなる半導体基板と、半導体基板の表面に形成されている表面電極を備えている。半導体基板は、ｎ型のドリフト領域と、ドリフト領域の表面側に形成されているｐ型のベース領域と、半導体基板の表面からベース領域を貫通してドリフト領域に達する位置まで延びているゲートトレンチを備えている。また、半導体基板は、ベース領域の表面側で半導体基板の表面に露出する範囲に形成されているｎ型のソース領域と、ベース領域の表面側で半導体基板の表面に露出する範囲に形成されているｐ型のコンタクト領域を備えている。半導体基板を上面視したときに、ソース領域がゲートトレンチの側面に接する範囲でゲートトレンチに沿う方向に形成されている。また、コンタクト領域がゲートトレンチから離れた範囲でソース領域に隣接して形成されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００５−１４２２４０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１の技術では、ＭＯＳＦＥＴがオンになっているときにゲートトレンチに接する範囲のｐ型のベース領域にチャネルが形成されている。そして、電子が、ソース領域からベース領域に形成されたチャネルを介してドリフト領域に流れる。一方、ＭＯＳＦＥＴがターンオフすると、半導体基板に瞬間的に大きなサージ電圧が順方向に印加されることがある。そうすると、半導体基板に大きな電圧が印加されることによって、アバランシェ効果により半導体基板中で多量の正孔が生成される。生成された正孔は、半導体基板のベース領域からコンタクト領域を介して表面電極に流れる。このとき、半導体基板のコンタクト領域が小さいと、多量の正孔が流れる領域が小さくなるので、ベース領域からコンタクト領域を介して表面電極に正孔が流れにくくなる。また、ＳｉＣからなる半導体基板では、正孔の移動度が他の材質に比べて小さいので、正孔がコンタクト領域を介して表面電極に更に流れにくくなる。これによって、アバランシェ効果によって生じた多量の正孔がコンタクト領域を介して表面電極に流れにくくなるので、アバランシェ耐量が低くなるという問題があった。

【0005】

また、半導体基板のコンタクト領域を大きくすることも考えられるが、単純にコンタクト領域を大きくすると、コンタクト領域に隣接しているソース領域が小さくなり、その分、ＭＯＳＦＥＴがオンになっているときの抵抗が高くなってしまう。

【0006】

そこで本明細書は、オンのときの抵抗を低くしつつ、ターンオフしたときのアバランシェ耐量を高くすることができる技術を提供する。

【課題を解決するための手段】

【0007】

本明細書に開示するＭＯＳＦＥＴは、ＳｉＣからなる半導体基板と、半導体基板の表面に形成されている表面電極を備えている。半導体基板は、ｎ型のドリフト領域と、ドリフト領域の表面側に形成されているｐ型のベース領域と、半導体基板の表面からベース領域を貫通してドリフト領域に達する位置まで延びているゲートトレンチを備えている。また、半導体基板は、ベース領域の表面側で半導体基板の表面に露出する範囲に形成されているｎ型のソース領域と、ベース領域の表面側で半導体基板の表面に露出する範囲に形成されているｐ型の第１コンタクト領域と、ベース領域の表面側で半導体基板の表面に露出する範囲に形成されているｐ型の第２コンタクト領域を備えている。半導体基板の表面を上面視したときに、ソース領域と第１コンタクト領域がゲートトレンチの側面に接する範囲でゲートトレンチに沿う方向に隣接して形成されており、第２コンタクト領域がゲートトレンチから離れた範囲でソース領域と第１コンタクト領域に隣接して形成されている。第１コンタクト領域の不純物濃度が第２コンタクト領域の不純物濃度より低い。

【0008】

このような構成によれば、ＭＯＳＦＥＴがオンになっているときにゲートトレンチに接する範囲のｐ型のベース領域にチャネルが形成されている。同様に、ゲートトレンチに接する範囲のｐ型の第１コンタクト領域にチャネルが形成されている。ここで、半導体基板に形成されているコンタクト領域では通常、コンタクト抵抗を低くするために不純物濃度を高くしているが、本明細書に開示する技術ではこれとは反対に、第１コンタクト領域の不純物濃度を低くしている。これによって、第１コンタクト領域にチャネルを形成するための閾値が低くなり、第１コンタクト領域にチャネルが形成されやすくなる。そして、半導体基板の第１コンタクト領域とベース領域にチャネルが形成されている状態で、電子が、ソース領域から、第１コンタクト領域に形成されたチャネルとベース領域に形成されたチャネルを介してドリフト領域に流れる。このように、第１コンタクト領域に形成されたチャネルとベース領域に形成されたチャネルを介して電子が流れるので、半導体基板の広い範囲で電子が流れる。これによって、ＭＯＳＦＥＴがオンになっているときの抵抗を低くすることができる。

【0009】

ＭＯＳＦＥＴでは単純にコンタクト領域を大きくすると、コンタクト領域に隣接しているソース領域が小さくなり、その分、ＭＯＳＦＥＴがオンになっているときの抵抗が高くなってしまうが、本明細書に開示する技術では単純にコンタクト領域を大きくするのではなく、第１コンタクト領域の不純物濃度を低くしている。これによって、ＭＯＳＦＥＴがオンになっているときの抵抗を低くすることができる。

【0010】

一方、ＭＯＳＦＥＴがターンオフすると、半導体基板に瞬間的に大きなサージ電圧が順方向に印加されることがある。そうすると、アバランシェ効果により生じた多量の正孔が、半導体基板のベース領域からコンタクト領域（第１コンタクト領域と第２コンタクト領域）を介して表面電極に流れる。このとき、半導体基板が第１コンタクト領域と第２コンタクト領域を備えることによってコンタクト領域が大きくなっているので、大きくなったコンタクト領域を介して正孔が流れ、表面電極に正孔が流れやすくなっている。これによって、アバランシェ効果によって生じた多量の正孔がコンタクト領域（第１コンタクト領域と第２コンタクト領域）を介して表面電極に円滑に流れるので、アバランシェ耐量を高くすることができる。ＭＯＳＦＥＴでは通常、正孔の流れについては着目しないが、本明細書に開示する技術ではアバランシェ効果によって生じた正孔に着目し、正孔が流れやすくなる構成を見出した。

【0011】

以上より、上記のＭＯＳＦＥＴによれば、オンのときの抵抗を低くしつつ、ターンオフしたときのアバランシェ耐量を高くすることができる。

【図面の簡単な説明】

【0012】

【図1】実施例に係るＭＯＳＦＥＴの平面図である。

【図2】図１のII−II断面図である。

【図3】図１のIII−III断面図である。

【図4】実施例に係るＭＯＳＦＥＴの製造方法を説明する図である（１）。

【図5】実施例に係るＭＯＳＦＥＴの製造方法を説明する図である（２）。

【図6】実施例に係るＭＯＳＦＥＴの製造方法を説明する図である（３）。

【図7】実施例に係るＭＯＳＦＥＴの製造方法を説明する図である（４）。

【図8】実施例に係るＭＯＳＦＥＴの製造方法を説明する図である（５）。

【図9】実施例に係るＭＯＳＦＥＴの製造方法を説明する図である（６）。

【図10】実施例に係るＭＯＳＦＥＴの製造方法を説明する図である（７）。

【図11】他の実施例に係るＭＯＳＦＥＴの製造方法を説明する図である。

【発明を実施するための形態】

【0013】

図１〜図３に示すように、実施例に係るＭＯＳＦＥＴ２は、半導体基板２０と、半導体基板２０の表面２３に形成されている表面電極５と、半導体基板２０の裏面２４に形成されている裏面電極６を備えている。なお、図１では、図面を見易くするために表面電極５を省略して示している。

【0014】

表面電極５と裏面電極６は、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）等の金属から形成されている。表面電極５は、半導体基板２０の表面２３を覆っている。裏面電極６は、半導体基板２０の裏面２４を覆っている。

【0015】

半導体基板２０は、ＳｉＣ（炭化ケイ素）から形成されている。ＳｉＣからなる半導体基板では、正孔の移動度が他の材質に比べて小さい。例えば、ＳｉＣからなる半導体基板における正孔の移動度は、約４０〜１１５（ｃｍ^２／Ｖ・ｓ）であり、Ｓｉからなる半導体基板における正孔の移動度は、約６００（ｃｍ^２／Ｖ・ｓ）である。

【0016】

半導体基板２０には、半導体素子が形成されている。半導体基板２０には、複数のゲートトレンチ３０が形成されている。また、半導体基板２０には、裏面２４側から表面２３側に向かって順に、ドレイン領域１３、ドリフト領域１５、ベース領域１２が形成されている。また、半導体基板２０には、ソース領域１１とコンタクト領域１４（第１コンタクト領域１４１及び第２コンタクト領域１４２）が形成されている。

【0017】

図１に示すように、半導体基板２０の表面２３を上面視したときに、各ゲートトレンチ３０がｙ方向に延びている。複数のゲートトレンチ３０は、ｙ方向に平行に延びている。複数のゲートトレンチ３０は、ｘ方向に等間隔で形成されている。図２及び図３に示すように、半導体基板２０を断面視したときに、ゲートトレンチ３０は、半導体基板２０の表面２３から裏面２４側に（ｚ方向に）延びている。図２に示す断面では、ゲートトレンチ３０は、半導体基板２０の表面２３からソース領域１１とベース領域１２を貫通してドリフト領域１５に達する位置まで延びている。図３に示す断面では、ゲートトレンチ３０は、半導体基板２０の表面２３から第１コンタクト領域１４１とベース領域１２を貫通してドリフト領域１５に達する位置まで延びている。ゲートトレンチ３０の内部には、ゲート電極３２とゲート絶縁膜３１が形成されている。

【0018】

ゲート電極３２は、例えばアルミニウムやポリシリコンから形成されている。ゲート電極３２は、ゲートトレンチ３０の内部に収容されている。ゲート電極３２は、ゲート絶縁膜３１より内側に収容されている。ゲート電極３２の上に層間絶縁膜３３が配置されている。層間絶縁膜３３は、ゲート電極３２と表面電極５を絶縁している。

【0019】

ゲート絶縁膜３１は、例えば酸化シリコン（ＳｉＯ_２）から形成されている。ゲート絶縁膜３１は、ゲートトレンチ３０の内面に形成されている。ゲート絶縁膜３１は、ゲートトレンチ３０の側面３０１と底面３０２を覆っている。ゲート絶縁膜３１は、ゲート電極３２と半導体基板２０の間に配置されている。ゲート絶縁膜３１は、ゲート電極３２と半導体基板２０を絶縁している。

【0020】

ドレイン領域１３は、ｎ型の領域である。ドレイン領域１３は、不純物濃度が高い。ドレイン領域１３は、ドリフト領域１５の裏面側に形成されている。ドレイン領域１３は、半導体基板２０の裏面２４に露出する範囲に形成されている。ドレイン領域１３は、裏面電極６にオーミック接触している。

【0021】

ドリフト領域１５は、ｎ型の領域である。ドリフト領域１５の不純物濃度は、ドレイン領域１３の不純物濃度より低い。ドリフト領域１５は、ドレイン領域１３の表面側に形成されている。ドリフト領域１５は、ベース領域１２とドレイン領域１３の間に形成されている。

【0022】

ベース領域１２は、ｐ型の領域である。ベース領域１２は、不純物濃度が低い。ベース領域１２は、ドリフト領域１５の表面側であって、ゲートトレンチ３０に接する範囲に形成されている。ゲート電極３２がオン電位になると、ゲートトレンチ３０に接するベース領域１２にチャネルが形成される。

【0023】

ソース領域１１は、ｎ型の領域である。ソース領域１１は、不純物濃度が高い。ソース領域１１は、ベース領域１２の表面側であって、ゲートトレンチ３０に接する範囲に形成されている。ソース領域１１は、半導体基板２０の表面２３に露出する範囲に島状に形成されている。ソース領域１１は、表面電極５にオーミック接触している。

【0024】

コンタクト領域１４は、第１コンタクト領域１４１と第２コンタクト領域１４２を備えている。コンタクト領域１４（第１コンタクト領域１４１と第２コンタクト領域１４２）は、ｐ型の領域である。第１コンタクト領域１４１の不純物濃度は、ベース領域１２の不純物濃度より低い。第２コンタクト領域１４２の不純物濃度は、ベース領域１２の不純物濃度より高い。第１コンタクト領域１４１の不純物濃度は、第２コンタクト領域１４２の不純物濃度より低い。すなわち、第２コンタクト領域１４２の不純物濃度＞ベース領域１２の不純物濃度＞第１コンタクト領域１４１の不純物濃度の関係になっている。

【0025】

第１コンタクト領域１４１は、ベース領域１２の表面側であって、ゲートトレンチ３０に接する範囲に形成されている。第２コンタクト領域１４２は、ベース領域１２の表面側であって、ゲートトレンチ３０から離れた範囲に形成されている。コンタクト領域１４（第１コンタクト領域１４１と第２コンタクト領域１４２）は、半導体基板２０の表面２３に露出する範囲に形成されている。第１コンタクト領域１４１は、表面電極５に接触する。第２コンタクト領域１４２は、表面電極５にオーミック接触している。第２コンタクト領域１４１の不純物濃度が第１コンタクト領域１４２の不純物濃度よりも低いので、第１コンタクト領域１４１と表面電極５の間の接触抵抗は第２コンタクト領域１４２と表面電極５の間の接触抵抗よりも高い。

【0026】

図１に示すように、半導体基板２０の表面２３を上面視したときに、ソース領域１１と第１コンタクト領域１４１は、ゲートトレンチ３０に沿う方向に隣接して形成されている。ソース領域１１と第１コンタクト領域１４１は、ｙ方向に交互に並んで形成されている。ｙ方向において、ソース領域１１とソース領域１１の間に第１コンタクト領域１４１が形成されている。第１コンタクト領域１４１と第１コンタクト領域１４１の間にソース領域１１が形成されている。

【0027】

ｘ方向において、第２コンタクト領域１４２は、ソース領域１１と第１コンタクト領域１４１に隣接して形成されている。ソース領域１１と第２コンタクト領域１４２は、ｘ方向に並んで形成されている。第１コンタクト領域１４１と第２コンタクト領域１４２は、ｘ方向に並んで形成されている。ｘ方向において、ソース領域１１とソース領域１１の間、及び、第１コンタクト領域１４１と第１コンタクト領域１４１の間に第２コンタクト領域１４２が形成されている。第２コンタクト領域１４２は、ｙ方向に延びている。

【0028】

上記の構成を備えるＭＯＳＦＥＴ２を使用するときは、表面電極５と裏面電極６の間に裏面電極６がプラスとなる電圧（順方向の電圧）を印加する。また、ゲート電極３２にオン電位（ベース領域１２にチャネルが形成されるのに必要な電位以上の電位）を印加する。ゲート電極３２にオン電位を印加すると、ゲートトレンチ３０に接する範囲のベース領域１２にチャネルが形成される。また、ゲートトレンチ３０に接する範囲の第１コンタクト領域１４１にもチャネルが形成される。これにより、ＭＯＳＦＥＴ２がオンになる。そうすると、電子が、表面電極５から、ソース領域１１、第１コンタクト領域１４１に形成されたチャネルとベース領域１２に形成されたチャネル、ドリフト領域１５、及び、ドレイン領域１３を介して、裏面電極６に流れる。

【0029】

一方、ゲート電極３２をオフ電位にすると、ベース領域１２と第１コンタクト領域１４１に形成されていたチャネルが消滅する。これにより、ＭＯＳＦＥＴ２がターンオフする。ＭＯＳＦＥＴがターンオフすると、表面電極５と裏面電極６の間に瞬間的に大きなサージ電圧が順方向に印加されることがある。その結果、半導体基板２０に瞬間的に大きな電圧が印加されて、アバランシェ効果によって多量の正孔が生じる。アバランシェ効果によって生じた多量の正孔は、ドリフト領域１５、ベース領域１２、及び、コンタクト領域１４（第１コンタクト領域１４１と第２コンタクト領域１４２）を介して、表面電極５に流れる。

【0030】

上記の説明から明らかなように、上記のＭＯＳＦＥＴ２は、図１に示すように、半導体基板２０の表面２３においてゲートトレンチ３０に接する範囲に、ｎ型のソース領域１１だけでなく、ｐ型の第１コンタクト領域１４１も形成されている。このため、ソース領域１１とゲートトレンチ３０とが接触している領域が、従来のＭＯＳＦＥＴに比べて小さい。しかしながら、このＭＯＳＦＥＴ２では、低いオン抵抗が実現されている。すなわち、第１コンタクト領域１４１の不純物濃度が低いので、第１コンタクト領域１４１にチャネルが形成されやすい。このため、ＭＯＳＦＥＴ２がオンになっているときに、ベース領域１２だけでなく、第１コンタクト領域１４１にもチャネルが形成される。したがって、電子が、ソース領域１１から、第１コンタクト領域１４１に形成されたチャネルとベース領域１２に形成されたチャネルを介してドリフト領域１５に流れる。このように、第１コンタクト領域１４１とゲート絶縁膜３１の接触部（すなわち、第１コンタクト領域１４１に形成されたチャネル）も電流経路となるので、半導体基板２０の広い範囲で電子が流れる。これによって、ＭＯＳＦＥＴ２がオンになっているときの抵抗を低くすることができる。

【0031】

一方、上記の構成によれば、ＭＯＳＦＥＴ２がターンオフしたときに、アバランシェ効果によって半導体基板２０内に多量の正孔が生じることがある。しかしながら、半導体基板２０には、ゲートトレンチ３０から離れた位置に第２コンタクト領域１４２が形成されているだけでなく、ゲートトレンチ３０に接する位置に第１コンタクト領域１４１が形成されている。それによってコンタクト領域１４が大きくなっているので、コンタクト領域１４を介して正孔が表面電極５に流れやすくなる。ＭＯＳＦＥＴ２がターンオフしたときにアバランシェ効果によって多量の正孔が生じたとしても、コンタクト領域１４（第１コンタクト領域１４１と第２コンタクト領域１４２）を介して正孔が表面電極５に円滑に流れるので、アバランシェ耐量を高くすることができる。よって、上記のＭＯＳＦＥＴ２によれば、オンのときの抵抗を低くしつつ、ターンオフしたときのアバランシェ耐量を高くすることができる。

【0032】

また、上記のＭＯＳＦＥＴ２では、第１コンタクト領域１４１の不純物濃度がベース領域１２の不純物濃度より低い。このような構成によれば、第１コンタクト領域１４１にチャネルを形成するための閾値が、ベース領域１２にチャネルを形成するための閾値より低いので、ベース領域１２にチャネルが形成されるよりも先に第１コンタクト領域１４１にチャネルが形成される。これによって、電子が第１コンタクト領域１４１に流れやすくなり、半導体基板２０の広い範囲で電子が流れるので、ＭＯＳＦＥＴ２がオンになっているときの抵抗を低くすることができる。

【0033】

また、上記のＭＯＳＦＥＴ２では、第２コンタクト領域１４２の不純物濃度がベース領域１２の不純物濃度がより高い。このような構成によれば、第２コンタクト領域１４２と表面電極５の間の抵抗が低くなるので、正孔が第２コンタクト領域１４２を介して表面電極５に流れやすくなり、アバランシェ耐量を高くすることができる。

【0034】

次に、ＭＯＳＦＥＴの製造方法の一例について説明する。ＭＯＳＦＥＴを製造するときは、図４に示すように、ｎ＋型ＳｉＣ基板１３の表面上にＳｉＣからなるｎ型のドリフト領域１５およびＳｉＣからなるｐ型のベース領域１２を形成する。ドリフト層領域１５およびベース領域１２は、エピタキシャル成長によってドリフト領域１５の上に形成される。

【0035】

次に、図５に示すように、半導体基板２０の表面２３にマスク９１を形成する。マスク９１には、開口部９１１が形成されている。開口部９１１は、半導体基板２０のソース領域１１が形成される範囲に形成されている。また、半導体基板２０の表面２３にｎ型の不純物を注入する。ｎ型の不純物は、高濃度で注入される。ｎ型の不純物は、マスク９１の開口部９１１を通して、ｐ型のベース領域１２の一部に注入される。これによって、高濃度のｎ型のソース領域１１が形成される。ソース領域１１は、半導体基板２０の表面２３に露出する範囲に形成される。なお、図５に示す断面は、図２に示す断面に相当する。

【0036】

次に、図６に示すように、半導体基板２０の表面２３にマスク９２を形成する。マスク９２には、開口部９２１が形成されている。開口部９２１は、半導体基板２０の第１コンタクト領域１４１が形成される範囲に形成されている。また、半導体基板２０の表面２３にｎ型の不純物を注入する。ｎ型の不純物は、低濃度で注入される。ｎ型の不純物は、マスク９２の開口部９２１を通して、ｐ型のベース領域１２の一部に注入される。ｐ型のベース領域１２に低濃度のｎ型の不純物が注入されることによって、ｐ型不純物とｎ型不純物の濃度差が小さくなる。その結果、ベース領域１２内の実効的なｐ型の不純物濃度（正孔濃度）が薄くなる。これによって、ｐ型の第１コンタクト領域１４１が形成される。第１コンタクト領域１４１は、半導体基板２０の表面２３に露出する範囲に形成される。なお、図６に示す断面は、図３に示す断面に相当する。

【0037】

次に、図７に示すように、半導体基板２０の表面２３にマスク９３を形成する。マスク９３には、開口部９３１が形成されている。開口部９３１は、半導体基板２０の第２コンタクト領域１４２が形成される範囲に形成されている。また、半導体基板２０の表面２３にｐ型の不純物を注入する。ｐ型の不純物は、高濃度で注入される。ｐ型の不純物は、マスク９３の開口部９３１を通して、ｐ型のベース領域１２の一部に注入される。これによって、高濃度のｐ型の第２コンタクト領域１４２が形成される。第２コンタクト領域１４２は、半導体基板２０の表面２３に露出する範囲に形成される。なお、図７に示す断面は、図３に示す断面に相当する。

【0038】

次に、図８に示すように、半導体基板２０の表面２３にマスク９４を形成する。マスク９４には、開口部９４１が形成されている。開口部９４１は、半導体基板２０のゲートトレンチ３０が形成される範囲に形成されている。また、半導体基板２０の表面２３をエッチングする。マスク９４の開口部９４１から露出している半導体基板２０がエッチングされる。これによって、ゲートトレンチ３０が形成される。ゲートトレンチ３０は、半導体基板２０の表面２３から第１コンタクト領域１４１とベース領域１２を貫通してドリフト領域１５に達する深さまで形成される。また、ゲートトレンチ３０は、半導体基板２０の表面２３からソース領域１１を貫通する位置にも形成される（図示省略）。なお、図８に示す断面は、図３に示す断面に相当する。

【0039】

次に、図９に示すように、ゲートトレンチ３０の内部にゲート絶縁膜３１とゲート電極３２を形成する。また、ゲート電極３２の上に層間絶縁膜３３を形成する。

【0040】

次に、図１０に示すように、半導体基板２０の表面２３に表面電極５を形成する。また、半導体基板２０の裏面２４に裏面電極６を形成する。このようにして、ＭＯＳＦＥＴ２が形成される。

【0041】

以上、一実施例について説明したが、具体的な態様は上記実施例に限定されるものではない。以下の説明において、上述の説明における構成と同様の構成については同一の符号を付して説明を省略する。上記の実施例では、ドリフト領域１５の上にエピタキシャル成長によってベース領域１２を形成していたが、ベース領域１２を形成する方法は上記の実施例に限定されるものではない。また、ｐ型のベース領域１２にｎ型の不純物を低濃度で注入することによって第１コンタクト領域１４１を形成していたが、第１コンタクト領域１４１を形成する方法は上記の実施例に限定されるものではない。他の実施例では、図１１に示すように、半導体基板２０にｐ型の不純物を多段的に注入することによって、ｐ型のベース領域１２とｐ型の第１コンタクト領域１４１を形成してもよい。この場合、半導体基板２０のドリフト領域１５の表面側の深い範囲２０１にｐ型の不純物を注入する。これによって、ドリフト領域１５の表面側にベース領域１２が形成される。次に、半導体基板２０のドリフト領域１５の表面側の浅い範囲２０２にｐ型の不純物を注入する。これによって、ベース領域１２の表面側に第１コンタクト領域１４１が形成される。浅い範囲２０２に注入されるｐ型の不純物の濃度は、深い範囲２０１に注入されるｐ型の不純物の濃度より低い。

【0042】

また、上記の実施例では第１コンタクト領域１４１の不純物濃度がベース領域１２の不純物濃度より低い構成であったが、この構成に限定されるものではなく、第１コンタクト領域１４１の不純物濃度とベース領域１２の不純物濃度が同じであってもよい。

【0043】

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

【0044】

以下に本明細書が開示する技術要素の一例について説明する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものである。

【0045】

１．第１コンタクト領域の不純物濃度がベース領域の不純物濃度より低くてもよい。

【0046】

このような構成によれば、第１コンタクト領域にチャネルを形成するための閾値が、ベース領域にチャネルを形成するための閾値より低いので、ベース領域にチャネルが形成されるよりも先に第１コンタクト領域にチャネルが形成される。これによって、電子が第１コンタクト領域に流れやすくなり、半導体基板の広い範囲で電子が流れるので、ＭＯＳＦＥＴがオンになっているときの抵抗を低くすることができる。

【0047】

２．第２コンタクト領域の不純物濃度がベース領域の不純物濃度より高くてもよい。

【0048】

このような構成によれば、第２コンタクト領域と表面電極の間の抵抗が低くなるので、正孔が第２コンタクト領域を介して表面電極に流れやすくなり、アバランシェ耐量を高くすることができる。

【符号の説明】

【0049】

２ ：ＭＯＳＦＥＴ
５ ：表面電極
６ ：裏面電極
１１ ：ソース領域
１２ ：ベース領域
１３ ：ドレイン領域
１４ ：コンタクト領域
１５ ：ドリフト領域
２０ ：半導体基板
２３ ：表面
２４ ：裏面
３０ ：ゲートトレンチ
３１ ：ゲート絶縁膜
３２ ：ゲート電極
３３ ：層間絶縁膜
９１ ：マスク
９２ ：マスク
９３ ：マスク
９４ ：マスク
１４１ ：第１コンタクト領域
１４２ ：第２コンタクト領域
３０１ ：側面
３０２ ：底面
９１１ ：開口部
９２１ ：開口部
９３１ ：開口部
９４１ ：開口部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】