特許 6419785 ＩＣチップを基板に搭載させるための基板上のパッド・アレイ構造、並びに当該パッド・アレイ構造を有する光モジュール

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6419785

(24)【登録日】2018年10月19日

(45)【発行日】2018年11月7日

(54)【発明の名称】ＩＣチップを基板に搭載させるための基板上のパッド・アレイ構造、並びに当該パッド・アレイ構造を有する光モジュール

(51)【国際特許分類】

   H05K 1/02 20060101AFI20181029BHJP

   H01L 23/12 20060101ALI20181029BHJP

   H05K 3/46 20060101ALI20181029BHJP

【ＦＩ】

   H05K1/02 N

   H01L23/12 E

   H01L23/12 Q

   H05K3/46 N

   H05K3/46 Z

【請求項の数】6

【全頁数】12

(21)【出願番号】特願2016-510274(P2016-510274)

(86)(22)【出願日】2015年3月18日

(86)【国際出願番号】JP2015058012

(87)【国際公開番号】WO2015146738

(87)【国際公開日】20151001

【審査請求日】2017年9月20日

(31)【優先権主張番号】特願2014-59690(P2014-59690)

(32)【優先日】2014年3月24日

(33)【優先権主張国】JP

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２５年度独立行政法人新エネルギー・産業技術総合開発機構「超低消費電力型光エレクトロニクス実装システム技術開発」委託研究、産業技術力強化法第１９条の適用を受ける特許出願

(73)【特許権者】

【識別番号】513065077

【氏名又は名称】技術研究組合光電子融合基盤技術研究所

(74)【代理人】

【識別番号】100140109

【弁理士】

【氏名又は名称】小野 新次郎

(74)【代理人】

【識別番号】100075270

【弁理士】

【氏名又は名称】小林 泰

(74)【代理人】

【識別番号】100101373

【弁理士】

【氏名又は名称】竹内 茂雄

(74)【代理人】

【識別番号】100118902

【弁理士】

【氏名又は名称】山本 修

(74)【代理人】

【識別番号】100173565

【弁理士】

【氏名又は名称】末松 亮太

(72)【発明者】

【氏名】赤川 武志

(72)【発明者】

【氏名】屋敷 健一郎

【審査官】 秋山 直人

(56)【参考文献】

【文献】 特表２００４−５２５５２４（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１１／００９３８２８（ＵＳ，Ａ１）

【文献】 特開２０１１−１７１４１５（ＪＰ，Ａ）

【文献】 特開２０１１−００９７７６（ＪＰ，Ａ）

【文献】 特開２０００−３４９１９２（ＪＰ，Ａ）

【文献】 実開昭６３−０９０８６５（ＪＰ，Ｕ）

【文献】 欧州特許出願公開第０１３１０９９５（ＥＰ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０５Ｋ １／０２

Ｈ０１Ｌ ２３／１２

Ｈ０５Ｋ ３／４６

(57)【特許請求の範囲】

【請求項1】

ＩＣチップを基板に搭載させるための該基板上のパッド・アレイ構造であって、パッド・アレイ領域の第1周縁部に、
第１列に等間隔に配列された複数のグランド・パッドと、
前記第１列の内側且つ第１列と平行の第２列に等間隔に配列された複数の信号パッドとを備え、
各前記信号パッドが、前記第１列において隣り合う２つの前記グランド・パッド間を通って前記基板上の外部回路に接続され、該外部回路との間で電気信号が入出力され、
前記複数の信号パッドが、複数の差動信号パッドの対を構成し、
前記第１周縁部の第１列における各前記グランド・パッドが、前記第１周縁部の第２列において隣り合う２つの前記差動信号パッド対の間の位置に対応する位置に配置される、パッド・アレイ構造。

【請求項2】

請求項１記載のパッド・アレイ構造において、
前記第１周縁部の第１列における前記グランド・パッドの少なくとも１つが、前記第１周縁部の第２列において隣り合う前記２つの差動信号パッド対の中間に対応する位置に配置される、パッド・アレイ構造。

【請求項3】

請求項１または２記載のパッド・アレイ構造において、更に、前記パッド・アレイ領域において第１周縁部に対向する第２周縁部の両端部分の内側近傍に複数のＩＣ制御パッドを配置することを特徴とする、パッド・アレイ構造。

【請求項4】

請求項１〜３のいずれか一項記載のパッド・アレイ構造を有する光モジュールであって、前記ＩＣチップが、光電気混載基板上に搭載され、且つ光デバイスを駆動させるためのドライバＩＣ、光信号を受信するためのレシーバＩＣ、または光信号を送信するためのトランシーバＩＣのいずれかであることを特徴とする、光モジュール。

【請求項5】

請求項４記載の光モジュールであって、更に、前記パッド・アレイ領域において前記第１周縁部の第２列の内側に配列された第２の複数のグランド・パッドを備え、それぞれを、前記ＩＣチップを介して前記第１周縁部の第１列におけるグランド・パッドに接続させることを特徴とする、光モジュール。

【請求項6】

請求項１〜３のいずれか一項記載のパッド・アレイ構造を有するシリコン・インターポーザ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＩＣチップを基板に搭載させるための基板上のパッド・アレイ構造に関し、更に特定すれば、基板上のＩＣチップ用パッド・アレイ構造においてグランド・パッドおよび信号パッドの配置関係に特徴を有するパッド・アレイ構造に関するものである。

【0002】

また、本発明はこのようなパッド・アレイ構造をシリコン・フォトニクスチップ上に設けた光モジュールに関するものである。

【背景技術】

【0003】

ＩＣチップを搭載させるために基板上に実装されるパターニング構造は、一般的に自由度が少なく構造が複雑化する。特に、光電気変換を行う光モジュールにおいては、基板上の光素子点数が多くなる点を考慮した場合、この傾向は顕著である。

【0004】

例えば、従来技術の光モジュールの場合、特許文献１に記載されるように、半導体レーザやフォトダイオードのような光電気変換を行う光素子をパッケージとして内部に備え、パッケージの一部はセラミック基板によって構成される。セラミック基板は多層構造であり、基板内部または表層には信号が伝播する導体パターンやグランド導体が交差を回避するようにパターニングされる。

【0005】

パターニング構造が複雑化する一般的な要因として、光モジュールにおいて高速信号用のパターンとグランド・パターンが隣接配置される点が挙げられる。特許文献１の光モジュールの一例（特許文献１の図１）でも、高速信号用のリードピンを隣接させて２本設けると共に、その両脇にグランド用のリードピンを設けている。すなわち、特許文献１の図１では、ＧＳＳＧ（ＧＮＤ−ＳＩＧＮＡＬ−ＳＩＧＮＡＬ−ＧＮＤ）構造とした差動信号伝送用の信号入出力部が示され、多層基板内部のビアを通じて導体パッドやグランド・パッドと接続される。

【0006】

これとは別の例の従来技術の光モジュールとしては、昨今、チップサイズの小型化や消費電力の低減を目的とするためにシリコンフォトニクス技術を用い、ドライバＩＣをシリコン・フォトニクスチップ上に集積および配置するものも存在する（非特許文献１）。この場合にも、半導体レーザのような各光素子もシリコン・フォトニクスチップ上に搭載する関係上、部品点数が多くなることが不可避となる。つまり、シリコン・フォトニクスチップ上でのＩＣ接続用のパッド・アレイ領域を設計するに際しては、（ｉ）自由度が非常に少ない点、および（ｉｉ）電気配線の交差を避ける必要もある点を考慮する必要がある。

【0007】

これらに対処するために、非特許文献１のような従来技術の光モジュールでは、多層の配線構造を適用して基板上に設けたパッドとＩＣ接続用のパッドを接続するのが一般的であった。しかしながら、このような多層の配線構造を適用した場合、構造が複雑化するのみならず、ビアを介して各層間の配線構造を行う必要から、配線抵抗が非常に大きいものとなる。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２０１２−４７８２３号

【非特許文献】

【0009】

【非特許文献1】”Demonstration of 12.5-Gbps optical interconnects integrated with lasers, optical splitters, optical modulators and photodetectors on a single silicon substrate”, OPTICS EXPRESS Vol. 20, No, 26 (2012/12/10) B256−B263

【発明の概要】

【発明が解決しようとする課題】

【0010】

本発明は、ＩＣチップを基板に搭載させるための基板上のパッド・アレイ配置構造において、ＩＣ用のパッド・アレイ領域におけるパッド配置を工夫することにより、基板上の多層配線化を回避する構造を実現することを目的とする。また、本発明は、特にシリコンフォトニクス技術を適用するような高密度・多チャンネル化された光モジュールに対して、当該パッド・アレイ配置構造を適用することを目的とする。

【課題を解決するための手段】

【0011】

上記課題を解決するために、本発明は、ＩＣチップを基板に搭載させるための基板上のパッド・アレイ構造を提供する。そして、パッド・アレイ領域の第１の周縁部に、第１列に等間隔に配列された複数のグランド・パッドと、第１列の内側且つ第１列と平行の第２列に等間隔に配列された複数の信号パッドとを備え、各信号パッドが、第１列において隣り合う２つのグランド・パッド間を通って基板上の外部回路に接続され、当該外部回路との間で電気信号が入出力されることを特徴とする。

【0012】

また、複数の信号パッドが、複数の差動信号パッドの対を構成し、第１周縁部の第１列における各グランド・パッドが、第１周縁部の第２列において隣り合う２つの差動信号パッド対の間の位置に対応する位置に配置される。更に、第１周縁部の第１列におけるグランド・パッドの少なくとも１つが、第１周縁部の第２列において隣り合う２つの差動信号パッド対の中間に対応する位置に配置されることを特徴とする。

【0013】

本発明の実施形態は、当該パッド・アレイ構造を有する光モジュールを提供する。そして、ＩＣチップが、光電気混載基板上に搭載され、且つ光モジュールを駆動させるためのドライバＩＣ、光信号を受信するためのレシーバ（受信機）ＩＣ、または光信号を送信するためのトランシーバ（送信機）ＩＣのいずれかであることを特徴とする。

【図面の簡単な説明】

【0014】

【図1】図１は、従来技術による基板上のパッド・アレイ配置構造の一例を示す。

【図2】図２は、本発明の実施形態による基板上のパッド・アレイ配置構造の一例を示す。

【図3】図３は、本発明の実施形態によるパッド・アレイ配置構造の一例を示す。

【図4】図４は、本発明の実施形態によるパッド・アレイ配置構造の代替例を示す。

【図5】図５は、本発明の実施形態によるパッド・アレイ配置構造の全体の一例を示す。

【図6】図６は、本発明の実施形態によるパッド・アレイ配置において、ＩＣ側グランド配線を介してグランド・パッド間を接続することを示す概略断面図である。

【図7】図７は、本発明の実施形態によるパッド・アレイ配置において、ＩＣ側グランド配線を介してグランド・パッド間を接続することを示す概略平面図である。

【図8】図８は、本発明の実施形態によるパッド・アレイ配置を光モジュールに適用した場合の素子配置領域図の一例である。

【図9】図９は、本発明の実施形態によるパッド・アレイ配置を光モジュールに適用した場合の素子配置領域図の他の例である。

【図10】図１０は、本発明の実施形態によるパッド・アレイ配置をシリコン・インターポーザに適用した場合の概略平面図である。

【発明を実施するための形態】

【0015】

本発明の実施形態による、基板上に設けるパッド・アレイ構造について、以下に図面を参照しながら詳細に説明する。なお、以下のパッド・アレイ構造では、主にシリコンフォトニクス技術を適用した光モジュールが有する光電気混載基板上のドライバＩＣチップ用のパッド・アレイの配置構造について説明している。しかしながら、本発明の基板上のパッド・アレイ構造は、これに限定されるものではなく、光モジュールにおいて、光電気混載基板上の光信号を受信するためのレシーバ（受信機）ＩＣや光信号を送信するためのトランシーバ（送信機）ＩＣについても同様に適用可能である。それのみならず、本発明のパッド・アレイ構造は、光モジュール以外にも、例えば、同様のパッド・アレイ構造を有するシリコン・インターポーザにも適用可能であることに留意すべきである。なお、図中、同じ構成要素には同一の符号を付している。

【0016】

図１は、上述した従来技術に基づく、光モジュールの光電気混載基板上のパッド・アレイの配置および関連する配線の一例の平面図を示す。図中、点線領域の内側がパッド・アレイ領域１０であり、ここでは、各種パッドの一部の配置を拡大して示している。従来技術のパッド・アレイの配置とした場合、多層配線構造により配線を行う必要がある。

【0017】

各種パッドについて説明する。ＩＣパッド・アレイ領域１０の周縁の一辺（ここでは点線領域内の右側）から「Ｓ」列１１、「Ｇ」列１２、「Ｖ」列１３、「Ｇ」列１４が順に平行に配置される。「Ｓ」列１１は、高速信号配線１５を介して高周波信号を伝搬させるために、等間隔に配列された複数の信号パッド（Ｓ）から構成される。複数の信号パッド（Ｓ）は、複数の差動信号パッドの対を構成する。信号配線１５は基板上に設けた高速信号パッド（図示せず）を通じて、外部回路に接続され、信号パッドと外部回路の間で差動電気信号が入出力される。

【0018】

また、「Ｇ」列１２は、「Ｓ」列１１の内側でこれと平行となるようにして配列され、そして、等間隔に配列された複数のグランド・パッド（Ｇ）から構成される。各グランド・パッド（Ｇ）は、グランド配線１６に接続され、基板上に設けたグランド・パッド（図示せず）に接続される。一般に、グランド配線１６は、高周波信号の伝搬において特性インピーダンスを保つために、信号配線１５に近接して配置する必要があることは当業者にとって理解されるべきである。このため、図１のように「Ｓ」列１１および「Ｇ」列１２も隣り合う関係となるのが望ましい。

【0019】

更に、平行して配列される「Ｖ」列１３および「Ｇ」列１４は、複数の電源電圧用のパッドおよび複数のグランド・パッドから構成され、各パッドは等間隔に配列される。なお、ここでの「Ｇ」列１４は、上記「Ｇ」列１２に接続される（図示せず）。

【0020】

図１からも把握できるように、一般的にはグランド配線１６部分のライン幅は、信号配線１５のライン幅よりも格段に広いものとなり、グランド配線１６部分の面積は、信号配線１５部分の面積よりも数十倍となる。そして、パッド・アレイ領域１０内では、「Ｓ」列１１の内側に「Ｇ」列１２を配置するために、グランド配線１６部分が信号パッドの配置部分や信号配線１５の一部と重複し、配線ルールを満足できない。特に、図１の例による構成をシリコン基板上のドライバＩＣのような高密度・多チャンネル化されたものに適用する場合には、信号パッド間のピッチが非常に狭小なものとなるため、単層構造によって信号パッド間の間を通すようにグランド配線を配設することは困難である。

【0021】

このような場合は、先の従来技術を参照して説明したように、多層配線構造を適用することにより配線の交差を防ぐ等の対応が必要となる。同様の理由により、「Ｇ」列１２と「Ｇ」列１４の間においてグランド・パッド同志を接続する場合に関しても多層配線構造が必要となる。しかしながら、先に述べたように、基板上で多層構造を採用すると、ビアを介して各層間の配線を接続する構造となることから配線抵抗が大きくなり、決して好ましいものではない。

【0022】

図２は、図１のように多層配線にはならないように工夫した、本発明の一実施形態による基板上のパッド・アレイ構造および関連する配線の一例の平面図を示す。点線領域の内側がパッド・アレイ領域２０であり、図１と同様、各種パッドの一部の配置を拡大して示している。

【0023】

各種パッドについて、パッド・アレイ領域２０の周縁の一辺（点線領域内の右側）から「Ｇ」列２１、「Ｓ」列２２、「Ｇ」列２３、「Ｖ」列２４が配置される。「Ｇ」列２１では、等間隔に配列された複数のグランド・パッドが配列され、また、「Ｇ」列２１と平行して隣り合う「Ｓ」列２２には、等間隔に複数の信号パッドが配置される。すなわち、図１と比較すると、「Ｇ」列２１（１２）と「Ｓ」列２２（１１）の配置関係が逆である点に留意すべきである。

【0024】

図２では、ＩＣパッド・アレイ領域２０内において「Ｓ」列２２を「Ｇ」列２１の内側に配置する。そして、「Ｓ」列２２の各信号パッドから延びる信号配線２５が、「Ｇ」列２１において隣り合う２つのグランド・パッド２１１，２１２間を通り、基板上に設けた高速信号パッド（図示せず）を通じて、基板上の外部回路に接続され外部回路との間で電気信号が入出力される。

【0025】

また、図１でも述べたとおり、「Ｓ」列２２の複数の信号パッド２２１〜２２Ｎは、隣り合う２つの差動信号パッドを一対として、複数の差動信号パッドの対２２ａ〜２２ｎを構成する。そして、「Ｇ」列２１の各グランド・パッドは、「Ｓ」列２２で隣り合う２つの差動信号パッド対における間の位置（特に中間位置）に対応する位置に配置される。例えば、グランド・パッド２１１は、図示のように差動信号パッドの対２２ａ，２２ｂの中間に対応する位置に配置される。

【0026】

このようなパッド・アレイ構造とすることにより、「Ｇ」列２１と「Ｓ」列２２の各パッド配置およびこれに伴う配線に関連して、図１のように信号配線とグランド配線の間に重複が見られないことから、多層配線構造を回避することができ、すなわち、単層配線で実現可能となる。これにより、ＩＣ電源配線の配線抵抗を格段に低減できる。

【0027】

図３は、図２のＩＣパッド・アレイ領域２０を縮小してパッド・アレイ（一部）のみを示したものである。上記のとおり、「Ｇ」列２１のグランド・パッド２１２は、「Ｓ」列２２において隣り合う２つの差動信号パッド対２２ａ，２２ｂの中間位置に対応する位置に配置される。この場合、２つのグランド・パッド２１２，２１３間のピッチｄ１は、２つの差動信号パッド２２３，２２４間のピッチの丁度２倍となることが理解される。

【0028】

なお、図２および図３では、「Ｇ」列２１のグランド・パッド２１２を、「Ｓ」列２２において隣り合う２つの差動信号パッド対２２ａ，２２ｂの中間位置に対応する位置に配置するものとしたが、これには限定されない。例えば、図４の代替例のように、「Ｇ」列２１’のグランド・パッド２１２’を、「Ｓ」列２２’の差動信号パッド対２２ｂ’の一方（ここでは２２３’）に対応する位置に、すなわち格子状に配置してもよい。

【0029】

すなわち、「Ｓ」列の各信号パッドから延びる各信号配線が、「Ｇ」列において隣り合う２つのグランド・パッド間を通るように各パッドを配置し、各配線を配設するのであればいずれの形態でもよい。

【0030】

図５は、本発明の一実施形態による、図２および図３で示したＩＣパッド・アレイ領域２０全体の平面図を示す。上記のようにＩＣパッド・アレイ領域２０の周縁の一辺（本例では右側）から上記の「Ｇ」列２１、「Ｓ」列２２・・・が対応する。本発明の一実施形態によるパッド・アレイ配置では、更に、右側周縁部に対向する左側周縁部において、特に、その両端部内側近傍部の領域２８，２９に複数のＩＣ制御パッドを配置するとよい。ＩＣパッド・アレイ領域２０内のＩＣ制御パッドと、基板上に設けた対応するＩＣ制御パッド（図示せず）とを接続する配線構造は、多層配線構造となるのが一般的であることに鑑みて（図８で後記）、図２や図３の「Ｓ」列２２や「Ｇ」列２１部分の単層配線構造からはできるだけ隔離するのがよいとの考察に基づく。このようにＩＣ制御パッドにおける多層配線構造をＩＣパッド・アレイ領域２０の特定のコーナー部のみに配置することによって、配線構造を単純化できる。

【0031】

更にまた、例えばＩＣチップが光送信機用のチップの場合には、ＩＣパッド・アレイ領域においてＩＣ電源パッドの配置列２６，２７を、左側周縁部のＩＣ制御パッド配置領域の外側に２列に隣接して配置させることで、上記ＩＣ制御パッドとＩＣ電源パッド間の距離が短くすることができ、構造がより単純化できる。

【0032】

この場合にも、ＩＣ電源パッド列２６，２７部分の多層配線構造化の回避を考慮して単層構造とすべきである。つまり、図５に示すとおり、ＩＣパッド・アレイ領域のＩＣ電源パッド列２６，２７の内、ＩＣ電源パッド列２６において隣り合う２つのＩＣ電源パッドの中間に対応する位置にＩＣ電源パッド列２７の各ＩＣ電源パッドを配置するのがよい。すなわち、２列のＩＣ電源パッド列２６，２７において千鳥配置となるように配置するのがよい。

【0033】

再度図２を参照する。本発明の一実施形態によるＩＣパッド・アレイ領域２０では、「Ｇ」列２１および「Ｓ」列２２の内側に「Ｇ」列２３、「Ｖ」列２４が順に配置される。図１と図２を比較すると、「Ｇ」列２３、「Ｖ」列２４の配置関係が逆である点に留意すべきである。当該実施形態のように、「Ｇ」列２３を「Ｓ」列２２の内側に隣接して配置しているのは、「Ｇ」列２３の各グランド・パッドを「Ｇ」列２１の各グランド・パッドに接続する必要を考慮したためであり、この点、図２のように配列することにより、「Ｇ」列２３と「Ｇ」列２１間の距離を短くすることができる。

【0034】

ところで、これらグランド・パッド間を接続するに際しても、やはり多層配線構造となることを回避すべきである。つまり、本発明の一実施形態では、基板上の多層配線を回避する場合は、図６および図７に図示するように、基板上部に搭載するＩＣチップを介するようにして、「Ｇ」列２３の各グランド・パッドを、「Ｇ」列２１の各グランド・パッドに接続する。図６は基板および当該基板上に設けたＩＣチップの断面図を、そして図７は図６に対応する平面図の一例を示す。このように、ＩＣチップ側にグランド配線３０を設け、当該ＩＣチップ側グランド配線３０を介してグランド・パッド間（より具体的には、図７に示すように、「Ｇ」列２１のグランド・パッドと「Ｇ」列２３のグランド・パッド間、および「Ｇ」列２１の隣り合うグランド・パッド間）を接続する構成とすることにより、基板内での多層配線構造を回避することができる。なお、ここに示した各パッドの配置態様は例示に過ぎない点に留意すべきである。

【0035】

図８は、このようにして構成される本発明のＩＣパッド・アレイ構造を適用した、光モジュールにおける光電気混載基板１００上の素子配置領域図の一例である。当該光モジュールにおけるＩＣチップは、光電気混載基板上に搭載され、且つ光デバイスを駆動させるためのドライバＩＣ、光信号を受信するためのレシーバ（受信機）ＩＣ、または光信号を送信するためのトランシーバ（送信機）ＩＣのいずれかである。そして、図８の光電気混載基板１００上の素子配置領域図は、特に、光送信機または光送受信機の送信部として構成される光電気混載基板の素子配置領域図として利用可能である。

【0036】

光電気混載基板１００には、図２〜図５を用いて説明した、ＩＣパッド・アレイ領域２０が配置してある。また、光電気混載基板１００の周縁部にそって、外部回路に接続するための各種パッド、すなわち、差動信号パッド５０、グランド・パッド５１、ＩＣ制御パッド５２等をそれぞれ複数配置している。ＩＣパッド・アレイ領域２０と光電気混載基板１００の周縁部に設けた各パッド間部分には、主に配線（信号配線５０１、グランド配線５０２〜５０４、電源配線５０５）が配置される。

【0037】

本発明のＩＣパッド・アレイ領域２０をこのように適用して光電気混載基板のパッド・アレイ領域を形成することにより、配線構造を簡素化することができ多層配線構造を最小限のものとすることができる。例えば、図８の素子配置領域図では、点線領域７１，７２のみが多層配線構造となり、それ以外は、単層構造として実現可能である。点線領域７１，７２が多層配線構造となるのは、図示のとおり、パッド・アレイ領域２０からＩＣ制御パッド５２まで延びるＩＣ制御配線が、電源（強化）配線５０５およびグランド（強化）配線５０３と交差するからである。多層配線構造を少なくすればするほど、各層間を接続するビアの数を少なくすることができ、ビアを介することによるＩＣ電源配線の配線抵抗を低減できる。

【0038】

多層配線構造の最小化に関連して、図９に、本発明のＩＣパッド・アレイ構造を適用した、光モジュールにおける光電気混載基板１００上の素子配置領域図の他の変形例を示す。図９の例では、図８の例と比較して、グランド（強化）配線５０３を除去すると共に、電源（強化）配線５０５’も限定的な配置としている。このような配置構成とすることにより、図９の素子配置領域図では、点線領域７１’，７２’部分を含め全ての配線構造を単層構造として実現可能となることが理解される。

【0039】

また、図９では、上記点線領域７１’，７２’部分の配線構造化に加え、グランド配線５０２’部分にも改良を加えている。この改良により、本発明のＩＣパッド・アレイ構造は、光電気混載基板（シリコン基板）をプリント基板上に接続する際の、これら要素間を接続する電極パターンとして適用可能となる。

【0040】

より具体的には、シリコン基板の内部において、グランド・パッド５１’の配置列が差動信号パッド５０’の配置列よりも外側となるようにし、且つ、各グランド・パッド５１’を、隣り合う２つの差動信号パッド５０’対の間の中間位置に対応する位置に配列するようにしている。これにより、シリコン基板からパッドサイズのより大きいプリント基板に接続する場合においても高密度な配線設計が可能になる。

【0041】

上記説明した、ＩＣパッド・アレイ構造は、光モジュール以外にも様々なものに適用可能となる。

【0042】

例えば、図８および図９では本発明のＩＣパッド・アレイ構造を光モジュールに適用しているのに対し、図１０では、当該ＩＣパッド・アレイ構造をシリコン・インターポーザに適用した場合の平面図を示している。図１０においては、シリコン・インターポーザ２００上に当該ＩＣパッド・アレイ構造を設け、その上にＣＰＵチップ２１０を搭載した構成である。このように構成することによって、光学エンジン２２０との間の接続は、単層配線によるＧＳＳＧ（ＧＮＤ−ＳＩＧＮＡＬ−ＳＩＧＮＡＬ−ＧＮＤ）構造が実現可能である。

【0043】

以上、図面を参照しつつ本発明の実施の形態を説明してきたが、当業者であれば、他の類似する実施形態を使用することができること、また、本発明から逸脱することなく適宜形態の変更又は追加を行うことができることに留意すべきである。なお、本発明は、上記の実施形態に限定されるべきではなく、特許請求の範囲の記載に基づいて解釈されるべきである。

【符号の説明】

【0044】

１０，２０ パッド・アレイ領域
１００ 光電気混載基板
１１，２２，２２’ 「Ｓ」列
２２ａ，２２ｂ，２２ｂ’ 差動信号パッドの対
２２１〜２２４，２２３’ 信号パッド
１２，１４，２１，２１’，２４ 「Ｇ」列
２１１〜２１３，２１２’ グランド・パッド
１３，２３ 「Ｖ」列
１５，２５ 信号配線
１６ グランド配線
２６，２７ ＩＣ電源パッド配置列
２８，２９ ＩＣ制御パッド配置領域
３０ ＩＣグランド配線
５０，５０’ 差動信号パッド
５１，５１’ グランド・パッド
５０１，５０１’ 信号配線
５０２〜５０４，５０２’ グランド配線
５０５，５０５’ 電源配線
５２ ＩＣ制御パッド
２００ シリコン・インターポーザ
２１０ ＣＰＵチップ
２２０ 光学エンジン

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】