特許 6422510 閾値電圧解析

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6422510

(24)【登録日】2018年10月26日

(45)【発行日】2018年11月14日

(54)【発明の名称】閾値電圧解析

(51)【国際特許分類】

   G11C 16/26 20060101AFI20181105BHJP

   G11C 11/56 20060101ALI20181105BHJP

   G11C 29/50 20060101ALI20181105BHJP

【ＦＩ】

   G11C16/26

   G11C11/56 220

   G11C29/50 100

【請求項の数】8

【全頁数】26

(21)【出願番号】特願2016-568654(P2016-568654)

(86)(22)【出願日】2015年5月19日

(65)【公表番号】特表2017-517089(P2017-517089A)

(43)【公表日】2017年6月22日

(86)【国際出願番号】US2015031477

(87)【国際公開番号】WO2015179340

(87)【国際公開日】20151126

【審査請求日】2016年11月29日

(31)【優先権主張番号】14/285,848

(32)【優先日】2014年5月23日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】595168543

【氏名又は名称】マイクロン テクノロジー， インク．

(74)【代理人】

【識別番号】100074099

【弁理士】

【氏名又は名称】大菅 義之

(74)【代理人】

【識別番号】100106851

【弁理士】

【氏名又は名称】野村 泰久

(72)【発明者】

【氏名】フィリピアク，ウィリアム シー．

(72)【発明者】

【氏名】モスキアーノ，ヴィオランテ

【審査官】 堀田 和義

(56)【参考文献】

【文献】 特開２０１３−１２２８０４（ＪＰ，Ａ）

【文献】 特開２００９−２６４３６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １６／２６

Ｇ１１Ｃ １１／５６

Ｇ１１Ｃ ２９／４８

(57)【特許請求の範囲】

【請求項1】

装置であって、
メモリセルのアレイと、
前記アレイ内のメモリセルのグループが結合される選択済みアクセスラインに第１の検知電圧を印加するように構成される制御回路と、
前記グループの前記メモリセルの少なくとも１つのメモリセルが前記第１の検知電圧に応答して伝導するかどうかを検知するように構成されるセンス回路と、を備え、
前記グループの前記メモリセルの前記少なくとも１つのメモリセルについての伝導の記憶済みインジケータを参照して、前記グループの前記メモリセルの前記少なくとも１つのメモリセルの伝導が、前記第１の検知電圧に応答して変化したかどうかを判定し、
前記グループの前記メモリセルの前記少なくとも１つのメモリセルについて、記憶済み予想状態インジケータを伝導の前記記憶済みインジケータと関連付けて、前記第１の検知電圧が、前記グループの前記メモリセルの前記少なくとも１つのメモリセルの特定のプログラム状態についての閾値電圧であるかどうかを判定する、
ように構成される、装置。

【請求項2】

前記センス回路は、
前記第１の検知電圧を使用して、それぞれが、或る数のターゲット状態のうちの１つのターゲット状態にプログラムされ、かつ、前記選択済みアクセスラインに結合されたメモリセルのグループを検知する、
ように更に構成される、請求項１に記載の装置。

【請求項3】

前記第１の検知電圧は、メモリセルの前記グループに対応する閾値電圧を決定するために使用される、記憶済みの一連の検知電圧のうちの１つの検知電圧である、請求項１から２のいずれか１項に記載の装置。

【請求項4】

前記第１の検知電圧は、メモリセルの前記グループを検知する検知電圧としてその後使用される記憶済みの一連の検知電圧のうちの１つの検知電圧である、請求項１から３のいずれか１項に記載の装置。

【請求項5】

前記グループの前記メモリセルのうちのどのメモリセルが前記第１の検知電圧に応答して伝導するかを決定するように更に構成される、請求項１から４のいずれか１項に記載の装置。

【請求項6】

前記メモリセルのそれぞれが前記第１の検知電圧に応答して伝導するかを示す、前記グループの前記メモリセルのそれぞれ用の伝導のフラグを決定するように更に構成される、請求項１から５のいずれか１項に記載の装置。

【請求項7】

前記第１の検知電圧より高い検知電圧で、伝導のフラグの値を変更しないように更に構成される、請求項１から６のいずれか１項に記載の装置。

【請求項8】

前記第１の検知電圧が、前記グループの前記メモリセルの前記少なくとも１つのメモリセルを伝導させる一連の検知電圧のうちの最低検知電圧であるかどうかを判定するように更に構成される、請求項１から７のいずれか１項に記載の装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、一般的に、半導体メモリデバイス及び方法に関し、より詳細には、閾値電圧（Ｖｔ）解析のための装置及び方法に関する。

【背景技術】

【0002】

メモリデバイスは、内部半導体、内部集積回路、及び／またはコンピュータまたは他の電子デバイスにおける外部取外し可能デバイスとして設けられる。とりわけ、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、及び／またはフラッシュメモリを含む多くの異なる型のメモリが存在する。

【0003】

フラッシュメモリデバイスは、広い範囲の電子用途用の不揮発性メモリとして利用される可能性がある。フラッシュメモリデバイスは、通常、高いメモリ密度、高い信頼性、及び／または低い電力消費を可能にする１トランジスタメモリセルを使用する。フラッシュメモリについての使用は、電子デバイスの中でもとりわけ、固体ドライブ（ＳＳＤ）、パーソナルコンピュータ、携帯情報端末（ＰＤＡ）、デジタルカメラ、携帯電話、可搬型ミュージックプレーヤ、例えばＭＰ３プレーヤ、及び／またはムービープレーヤ用のメモリを含む。

【0004】

２つの一般的な型のフラッシュメモリアレイアーキテクチャは、「ＮＡＮＤ」及び「ＮＯＲ」アーキテクチャであり、それぞれの基本メモリセル構成がその中に配置される論理形態についてそのように呼ばれる。ＮＡＮＤアレイアーキテクチャは、メモリセルのそのアレイをマトリクスに配置し、それにより、アレイの「行（ｒｏｗ）」内の各メモリセルの制御ゲートは、当技術分野で「ワードライン（ｗｏｒｄ ｌｉｎｅ）」と一般に呼ばれるアクセスラインに、或る場合にはアクセスラインから結合される。しかし、各メモリセルは、そのドレインによってセンスライン（当技術分野で「データライン（ｄａｔａ ｌｉｎｅ）」または「ビットライン（ｂｉｔ ｌｉｎｅ）」と一般に呼ばれる）に直接結合されない。代わりに、アレイのメモリセルは、共通ソースとセンスラインとの間で、ソースからドレインへ、直列に共に結合され、特定のセンスラインに共通に結合されるメモリセルは、当技術分野で「列（ｃｏｌｕｍｎ）」または「ストリング（ｓｔｒｉｎｇ）」と一般に呼ばれる。

【0005】

ＮＡＮＤアレイアーキテクチャ内のメモリセルは、目標とされる、例えば所望されるプログラム状態にプログラムされる可能性がある。例えば、電荷は、メモリセルの、電荷貯蔵構造、例えば、フローティングゲートまたは電荷トラップ上に配置されるかまたはそこから除去されて、メモリセルを或る数のプログラム状態のうちの１つのプログラム状態に置く可能性がある。例えば、単一レベルセル（ＳＬＣ：ｓｉｎｇｌｅ ｌｅｖｅｌ ｃｅｌｌ）は、２つのプログラム状態の一方のプログラム状態、例えば、１つのビットにプログラムされて、メモリセルによって記憶されるバイナリデータ値、例えば「１」または「０」を表す可能性がある。

【0006】

幾つかのＮＡＮＤメモリセルは、３つ以上のプログラム状態のうちの目標とする１つのプログラム状態にプログラムされる可能性がある。こうしたメモリセルは、複数状態メモリセル、マルチユニットセル、またはマルチレベルセル（ＭＬＣ：ｍｕｌｔｉｌｅｖｅｌ ｃｅｌｌ）と呼ばれてもよい。ＭＬＣは、各メモリセルが２ビット以上を表す可能性があるため、メモリセルの数を増加させることなくより高い密度のメモリを提供する可能性がある。４つのプログラム状態（例えば、１１、０１、００、及び１０）を使用するＭＬＣは、フローティングゲート内で４つの電荷量を使用する可能性があるため、状態は、４つの電圧レベルのうちの１つの電圧レベルによって表される可能性があり、それにより、ＭＬＣは、２ビットのデータを記憶する可能性がある。一般に、メモリセル当たりＮビットは、２^Ｎの電圧レベルを使用して表される可能性がある。より新しいデバイスは、８つ以上の電圧レベルを使用すると予想される場合がある。メモリセル当たり大きな数のビットを使用することは、高いデータ密度を有するフラッシュデバイスの生産を可能にし、したがって、フラッシュデバイス当たりの総合コストを低減する。ＳＬＣの読取り動作は、「０」電圧レベルと「１」電圧レベルとの間にある１つのＶｔレベル、例えば、プログラム状態を使用する。しかし、４つの状態を有するＭＬＣの読取り動作は３つのＶｔレベルを使用し、８つの状態を有するＭＬＣは７つのＶｔレベルを使用し、２^Ｎの状態で表される、メモリセル当たりＮビットを記憶するメモリセルは、読取り動作について２^Ｎ−１のＶｔレベルを使用する。

【0007】

メモリセル当たり複数のビットを有する多数のメモリセルを含むＮＡＮＤアレイアーキテクチャは、統計的変動に基づいて各プログラム状態について或る範囲の実際のＶｔレベルを有すると予想される可能性がある。各プログラム状態用の実際のＶｔレベルの範囲は、とりわけ、メモリセルを製造するときの及び／またはプログラムするときの、再プログラム（各プログラム状態について各メモリセルによって記憶される電圧レベル範囲を、本来、幅広化する可能性がある）される前にメモリセルを消去するときのランダムな変動に起因する場合がある。メモリセルごとにプログラムされるビット数と共に、ＮＡＮＤ技術の複雑さ、小型化等が継続して増加することによって、ＮＡＮＤメモリセルの信頼性及び／または耐久性は、事前プログラム済み電圧、例えばセンス電圧及び／または読取り電圧に対する、プログラム状態用の実際のＶｔの変動によって少なくとも部分的に減少する場合がある。

【図面の簡単な説明】

【0008】

【図1】本開示の１つまたは複数の実施形態による、少なくとも１つのメモリシステムを含むコンピューティングシステムの形態の装置の機能ブロック図である。

【図2】本開示の１つまたは複数の実施形態による、不揮発性メモリアレイの形態の装置の一部分の略図である。

【図3】本開示の１つまたは複数の実施形態による、Ｖｔ解析を実施することに関連するバッファの機能ブロック図である。

【図4】本開示の１つまたは複数の実施形態による、プログラム済みメモリセルに関連するプログラム状態に対応する或る数のＶｔ分布を示す線図である。

【図5A】図５Ａは、本開示の１つまたは複数の実施形態による、或る範囲の検知電圧でのメモリセル放電を表すメモリに記憶されるデータを示す図である。

【図5B】図５Ｂは、本開示の１つまたは複数の実施形態による、或る範囲の検知電圧でのメモリセル放電を表すメモリに記憶されるデータを示す図である。

【図5C】図５Ｃは、本開示の１つまたは複数の実施形態による、或る範囲の検知電圧でのメモリセル放電を表すメモリに記憶されるデータを示す図である。

【図6】本開示の１つまたは複数の実施形態による、Ｖｔ解析のためのプロセスを示す機能ブロック線図である。

【発明を実施するための形態】

【0009】

本開示は、メモリセル用の、Ｖｔ解析、例えば、Ｖｔの収集、決定、訂正等のための装置及び方法を含む。Ｖｔ解析のための１つまたは複数の装置は、メモリセルのアレイ、制御回路を含み、制御回路は、メモリセルのアレイに結合された、選択済みアクセスライン、例えば、ワードラインに対して、或る範囲の、例えば、一連の記憶済み検知電圧を印加するように、例えば、記憶済み検知電圧の範囲の記憶に続いて印加するように構成される。１つまたは複数の装置は、おそらくは、記憶済み検知電圧の範囲内の各電圧の印加に起因して、それぞれが伝導し始めるときに、或る数のメモリセルのそれぞれの放電を検知するように構成されるセンス回路を含み、装置は、記憶済み検知電圧の範囲内で、それぞれが伝導し始めるときにより低い電圧、例えば最低電圧を示す、或る数のメモリセルのそれぞれについての放電インジケータを記憶するように構成される。

【0010】

本開示の以下の詳細な説明において、本開示の一部を形成し、また、その中で、本開示の１つまたは複数の実施形態がどのように実施されてもよいかが例証によって示される添付図面に対して参照が行われる。これらの実施形態は、当業者が本開示の実施形態を実施することを可能にするのに十分に詳細に述べられ、また、他の実施形態が利用されてもよいこと、及び、本開示の範囲から逸脱することなく、プロセスの変更、電気的変更、及び／または構造的変更が行われてもよいことが理解される。

【0011】

本明細書で使用するとき、指定子「Ｎ」及び「Ｍ」は、特に、図面内の参照数字に関して、そのように指定される或る数の特定の特徴が本開示の１つまたは複数の実施形態によって含まれる可能性があることを示す。更に、本明細書で使用するとき、「或る数の」何かは、１つまたは複数のこうしたものを指す可能性がある。例えば、或る数のメモリデバイスは１つまたは複数のメモリデバイスを指す可能性がある。

【0012】

本明細書の図は、番号付けの慣習に従っており、番号付けの慣習において、第１のデジットは図面の図番に対応し、残りのデジットは図面内の要素または構成要素を特定する。異なる図の間の同様の要素または構成要素は、同様のデジットの使用によって特定されてもよい。例えば、１１１は図１内の要素「１１」を参照してもよく、同様の要素は図２内の２１１として参照されてもよい。認識されるように、本明細書の種々の実施形態で示す要素は、追加されて、交換されて、かつ／または削除されて、本開示の或る数の更なる実施形態を提供する可能性がある。更に、認識されるように、図に設けられる要素の割合及び／または相対スケールは、本発明の実施形態を示すことを意図され、制限的な意味で考えられるべきではない。

【0013】

図１は、本開示の１つまたは複数の実施形態による、少なくとも１つのメモリシステム１０４を含むコンピューティングシステム１００の形態の装置の機能ブロック線図である。メモリシステム１０４は、例えば、固体ドライブ（ＳＳＤ）である可能性がある。図１に示す実施形態において、メモリシステム１０４は、物理的ホストインタフェース１０６、或る数のメモリデバイス１１２−１、・・・、１１２−Ｎ（例えば、固体メモリデバイス）、並びに、物理的ホストインタフェース１０６及びメモリデバイス１１２−１、・・・、１１２−Ｎに結合されたコントローラ１０８（例えば、ＳＳＤコントローラ）を含む。

【0014】

物理的ホストインタフェース１０６は、メモリシステム１０４とホスト１０２等の別のデバイスとの間で情報を通信するために使用される可能性がある。ホスト１０２は、メモリアクセスデバイス（例えば、プロセッサ）を含む可能性がある。「プロセッサ（ｐｒｏｃｅｓｓｏｒ）」が、並列処理システム、或る数のコプロセッサ等のような或る数のプロセッサである可能性があることを当業者は認識するであろう。例示的なホストは、ラップトップコンピュータ、パーソナルコンピュータ、デジタルカメラ、デジタル記録及び再生デバイス、移動体電話、ＰＤＡ、メモリカードリーダ、インタフェースハブ等を含む可能性がある。

【0015】

物理的ホストインタフェース１０６は、標準化された物理的インタフェースの形態である可能性がある。例えば、メモリシステム１０４がコンピューティングシステム１００内の情報記憶のために使用されるとき、物理的ホストインタフェース１０６は、物理的コネクタ及び／またはインタフェースの中でもとりわけ、シリアル高度技術アタッチメント（ＳＡＴＡ：ｓｅｒｉａｌ ａｄｖａｎｃｅｄ ｔｅｃｈｎｏｌｏｇｙ ａｔｔａｃｈｍｅｎｔ）物理的インタフェース、ペリフェラル・コンポーネント・インターコネクト・エクスプレス（ＰＣＩｅ：ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔ ｅｘｐｒｅｓｓ）物理的インタフェース、またはユニバーサルシリアルバス（ＵＳＢ：ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ）物理的インタフェースである可能性がある。しかし、一般に、物理的ホストインタフェース１０６は、メモリシステム１０４と物理的ホストインタフェース１０６用の互換性のあるレセプタを有するホスト（例えば、ホスト１０２）との間でコントロール、アドレス、情報（例えば、データ）、及び／または他の信号を渡すためのインタフェースを提供する可能性がある。

【0016】

コントローラ１０８は、例えば、制御回路及び／またはファームウェアを含む可能性がある。コントローラ１０８は、メモリデバイス１１２−１、・・・、１１２−Ｎの１つまたは複数と同じ物理的デバイス（例えば、ダイ）に動作可能に結合されるまたは物理的デバイス上に含まれる可能性がある。例えば、コントローラ１０８は、物理的ホストインタフェース１０６及びメモリデバイス１１２−１、・・・、１１２−Ｎを含むプリント回路基板に動作可能に結合された特定用途向け集積回路（ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）である可能性がある。代替的に、コントローラ１０８は、メモリデバイス１１２−１、・・・、１１２−Ｎの１つまたは複数を含む物理的デバイス（例えば、ダイ）に通信可能に結合される別個の物理的デバイス上に含まれる可能性がある。

【0017】

コントローラ１０８は、メモリデバイス１１２−１、・・・、１１２−Ｎと通信して、動作の中でもとりわけ、情報を検知する（例えば、読取る）動作、情報をプログラムする（例えば、書込む）動作、及び／または、情報を消去する動作を指示する可能性がある。コントローラ１０８は、或る数の集積回路及び／または離散的構成要素であってよい回路を有する可能性がある。或る数の実施形態において、コントローラ１０８内の回路は、メモリデバイス１１２−１、・・・、１１２−Ｎにわたってアクセスを制御するための回路、及び／または、ホスト１０２とメモリシステム１０４との間に変換層を提供するための回路を含んでもよい。コントローラ１０８は、本明細書で述べるように、解析のための及び／または、例えば、Ｖｔの収集、決定、訂正等のためのメモリセル用のＶｔの実装、及び／またはメモリセルのプログラム状態を決定するための、解析１１０回路及び／またはプログラミングを含む可能性がある。１つまたは複数の実施形態において、こうした解析は、製造業者−及び／または販売者−関連するテスタ及び／またはインサービステスタによって提供される、例えば、とりわけ、自動化試験プログラムによって及び／または人オペレータによって提供される、ホスト１０２を通る入力の結果として実施される可能性がある。

【0018】

メモリデバイス１１２−１、・・・、１１２−Ｎは、例えば、或る数の不揮発性メモリアレイ１１４、例えば、不揮発性メモリセルのアレイを含む可能性がある。例えば、メモリデバイス１１２−１、・・・、１１２−Ｎは、本明細書で述べる実施形態に従って動作する可能性がある、図２に述べるアレイ２２０等のメモリセルのアレイを含む可能性がある。認識されるように、メモリデバイス１１２−１、・・・、１１２−Ｎのメモリアレイ１１４内のメモリセルは、ＮＡＮＤアーキテクチャ、ＮＯＲアーキテクチャ、または幾つかの他のメモリアーキテクチャである可能性がある。

【0019】

本明細書で述べるように、１つまたは複数のメモリデバイス１１２−１、・・・、１１２−Ｎは、同じダイ上に形成される可能性がある。特定のメモリデバイス、例えば、メモリデバイス１１２−１は、ダイ上に形成されたメモリセルの１つまたは複数のアレイ１１４を含む可能性がある。１つまたは複数の実施形態において、本明細書で更に述べるように、同じダイは、制御回路１１５、センス回路１１６、及び／または、メモリ１１７を含む可能性がある。メモリ１１７は、制御回路１１５及び／またはセンス回路１１６の動作用の命令を記憶する、かつ／または、動作から得られる結果（例えば、データ）を記憶する。例えば、メモリ１１７は、ダイナミックＲＡＭ（ＤＲＡＭ）と比較して或る数の利点を有する可能性があるスタティックランダムアクセスメモリ（ＳＲＡＭ）である可能性がある。ＤＲＡＭに対するＳＲＡＭにつてのこうした利点は、例えば、より高速なアクセスタイムを提供すること、より短いサイクルタイムを提供するためアクセスの間に休止しないこと、及び／またはメモリについてのリフレッシュ要件を持たないことを含む可能性がある。

【0020】

メモリデバイス１１２−１、・・・、１１２−Ｎのメモリアレイ１１４は、グループ化される可能性がある或る数のメモリセルを含む可能性がある。本明細書で使用するとき、グループは、ダイ、或る数のアレイの全体、ページ、ブロック、プレーンなどの上にまたはその中に形成されたメモリセル、及び／または他のグループのメモリセル等の或る数のメモリセルを含む可能性がある。例えば、幾つかのメモリセルは、メモリセルのブロックを構成するメモリセルの或る数のページを含む可能性がある。或る数のブロックは、メモリセルのプレーン内に含まれる可能性がある。メモリセルの或る数のプレーンは、ダイ上に含まれる可能性がある。一例として、１２８ＧＢメモリデバイスは、ページ当たり４３２０バイトの情報、ブロック当たり２５６ページ、プレーン当たり２０４８ブロック、及びメモリデバイス当たり１６プレーンを含む可能性がある。

【0021】

図１に示す実施形態は、本開示の実施形態を曖昧にしないように、示されない更なる回路を含む可能性がある。例えば、メモリデバイス１１２−１、・・・、１１２−Ｎは、Ｉ／Ｏ回路を通してＩ／Ｏコネクタを通じて提供されるアドレス信号をラッチするアドレス回路を含む可能性がある。アドレス信号は、メモリアレイ１１４にアクセスするため、行デコーダ及び列デコーダによって受信されデコードされる可能性がある。アドレス入力コネクタの数が、メモリデバイス１１２−１、・・・、１１２−Ｎ及び／またはメモリアレイ１１４の密度及び／またはアーキテクチャに依存する可能性があることが認識されるであろう。

【0022】

図２は、本開示の１つまたは複数の実施形態による、アレイ２２０の形態の装置の一部分の略図である。図２の実施形態は、ＮＡＮＤアーキテクチャ不揮発性メモリアレイを示す。しかし、本明細書で述べる実施形態は、この例に限定されない。図２に示すように、不揮発性メモリアレイ２２０は、アクセスライン、例えば、ワードライン２２１−１、・・・、２２１−Ｎ、及び、交差センスライン、例えば、ローカルビットライン２２２−１、・・・、２２２−Ｍを含む。デジタル環境におけるアドレス指定を容易にするため、ワードライン２２１−１、・・・、２２１−Ｎの数及びローカルビットライン２２２−１、・・・、２２２−Ｍの数は、２の累乗である可能性がある、例えば、２５６ワードライン×４，０９６ビットラインである。

【0023】

メモリアレイ２２０は、ＮＡＮＤストリング２２４−１、・・・、２２４−Ｍを含む。各ＮＡＮＤストリングは、それぞれが、各アクセスラインに通信可能に結合される、例えば、ワードライン２２１−１、・・・、２２１−Ｎから選択される、不揮発性メモリセル２２５−１、・・・、２２５−Ｎを含む。各ＮＡＮＤストリング及びその要素たるメモリセルは、同様に、例えば、ローカルビットライン２２２−１、・・・、２２２−Ｍから選択される、各センスラインに関連付けられる。各ＮＡＮＤストリング２２４−１、・・・、２２４−Ｍのメモリセル２２５−１、・・・、２２５−Ｎは、ソース選択ゲート（ＳＧＳ：ｓｏｕｒｃｅ ｓｅｌｅｃｔ ｇａｔｅ）、例えば、電界効果トランジスタ（ＦＥＴ：ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）２２６と、ドレイン選択ゲート（ＳＧＤ：ｄｒａｉｎ ｓｅｌｅｃｔ ｇａｔｅ）、例えば、ＦＥＴ２２８との間で、ソースからドレインへ直列接続される。各ソース選択ゲート２２６は、ソース選択ライン２２３上の信号に応答して、各ＮＡＮＤストリングを共通ソース２３３に選択的に結合するように構成され、一方、各ドレイン選択ゲート２２８は、ドレイン選択ライン２２７上の信号に応答して、各ＮＡＮＤストリングを各ビットラインに選択的に結合するように構成される。

【0024】

図２に示す実施形態において示すように、ソース選択ゲート２２６のソースは、共通ソースライン２３３に接続される。ソース選択ゲート２２６のドレインは、対応するＮＡＮＤストリング２２４−１のメモリセル２２５−１のソースに接続される。ドレイン選択ゲート２２８のドレインは、ドレイン接点２３０−１において、対応するＮＡＮＤストリング２２４−１のビットライン２２２−１のソースに接続される。ドレイン選択ゲート２２８のソースは、対応するＮＡＮＤストリング２２４−１の、最後のメモリセル２２５−Ｎ、例えば、フローティングゲートトランジスタのドレインに接続される。

【0025】

１つまたは複数の実施形態において、不揮発性メモリセル２２５−１、・・・、２２５−Ｎの構造は、ソース、ドレイン、フローティングゲートまたは他の電荷貯蔵構造、及び制御ゲートを含む。メモリセル２２５−１、・・・、２２５−Ｎは、それぞれ、ワードライン２２１−１、・・・、２２１−Ｎに結合されたその制御ゲートを有する。ＮＯＲアレイアーキテクチャは、メモリセルのストリングが、選択ゲートの間で並列に結合されることになることを除いて同様にレイアウトされることになる。

【0026】

例えば、それぞれ、２２１−１、・・・、２２１−Ｎから選択され、選択済みワードラインに結合された、２２５−１、・・・、２２５−Ｎを含むメモリセルから選択される、メモリセルのサブセットは、グループとして共に、例えば、読取られる、プログラムされる及び／または検知される、可能性がある。共にプログラム及び／または検知されるメモリセルの数は、データのページに対応する可能性がある。プログラミング動作、例えば、書込み動作は、或る数のプログラムパルス、例えば、１６Ｖ〜２０Ｖを選択済みワードラインに印加することであって、それにより、その選択済みワードラインに結合された選択済みメモリセルのＶｔを、目標とするプログラム状態に対応する所望のプログラム電圧レベルまで増加させる、印加することを含む可能性がある。

【0027】

本明細書で述べるように、例えば、ソフトデータストローブを使用する読取り及び／またはＶｔ解析動作等の検知動作は、選択済みメモリセルのプログラム状態及び／またはＶｔを決定するため、選択済みメモリセルに結合されたセンスライン、例えば、ビットライン上の電圧及び／または電流変化、例えば、放電を検知することを含む可能性がある。検知動作は、ビットラインを事前充電し、選択済みメモリセルが伝導し始めると放電を検知することを含む可能性がある。

【0028】

選択済みメモリセルのプログラム状態及び／またはＶｔを決定するために検知することは、未選択メモリセルのＶｔと独立の伝導状態に未選択メモリセルを置くのに十分な、或る数の電圧、例えば、読取りパス電圧を、ストリングの未選択メモリセルに結合したワードラインに提供しながら、選択済みワードラインに、或る数の検知電圧、例えば、読取り電圧を提供することを含む可能性がある。読取られる及び／または検証される選択済みメモリセルに対応するビットラインは、検知済みワードラインに印加された特定の検知電圧に応答して、選択済みメモリセルが伝導するか否かを判定するために検知される可能性がある。

【0029】

例えば、選択済みメモリセルのプログラム状態は、ビットライン電流が、特定のプログラム状態に関連する特定の基準電流に達するワードライン電圧によって決定される可能性がある。対照的に、選択済みメモリセル、例えば、メモリセル２２５−１のＶｔを決定するため、対応するワードライン、例えば、ワードライン２２１−１は、ワードラインが、より低い電圧、例えば、０ボルト（Ｖ）から比較的高い電圧、例えば、６Ｖまで、例えば、小さな電圧差増分でステップ動作するように、或る範囲の検知電圧を印加されている可能性がある。例えば、０〜６Ｖの範囲は、それぞれが５０ミリボルト（ｍＶ）だけ増加する１２０ステップでカバーされる可能性がある。対応するビットライン、例えば、ビットライン２２２−１のセンス出力が「０」から「１」に変化する、例えば、放電する電圧は、選択済みメモリセルのＶｔに対応する。

【0030】

本開示の１つまたは複数の実施形態において、特に選択済みＭＬＣの場合、決定済みＶｔを、そのメモリセルについての意図されるプログラム状態と比較することが有用である可能性がある。したがって、図３に関して更に述べるように、或る数のバッファ２３５−１、・・・、２３５−Ｍはそれぞれ、センスラインとして役立つ各ローカルビットライン２２２−１、・・・、２２２−Ｍに結合される可能性がある。各バッファは、本明細書で述べるＶｔ解析を可能にするため、例えば、ＳＲＡＭ及び／または別のメモリデバイス上に記憶された命令及び／またはメモリを含む可能性がある。

【0031】

図３は、本開示の１つまたは複数の実施形態による、Ｖｔ解析を実施することに関連する、例えば図２に示すバッファ２３５−１に対応するバッファ３３５の機能ブロック図である。メモリセルの状態は、メモリセルの、電荷貯蔵構造、例えば、フローティングゲート上の貯蔵済み電荷を検知することによって決定される可能性がある。しかし、或る数のメカニズム、例えば、読取り外乱、プログラム外乱、消去、及び／または電荷喪失、例えば、電荷漏洩は、メモリセルの記憶済み電荷を変化させる可能性がある。記憶済み電荷の変化の結果として、メモリセルの状態が検知されると、エラーが発生する場合がある。例えば、メモリセルは、事前プログラム済み基準電圧がメモリセルに印加されると、ターゲット状態（例えば、メモリセルが事前プログラムされることを意図された状態と異なる状態）以外の状態にあると検知されてもよい。本明細書で述べるように、こうしたエラーは、例えば、エラーを訂正するためメモリセルのデータ状態に関連するソフトデータを利用する場合がある低密度パリティチェック（ＬＤＰＣ：ｌｏｗ−ｄｅｎｓｉｔｙ ｐａｒｉｔｙ−ｃｈｅｃｋ）ＥＣＣスキーム等のエラー訂正コード（ＥＣＣ）によって訂正される可能性がある。こうしたエラーの低減及びその訂正は、選択済みメモリセルのその数のプログラム状態を検知するのにより適切である或る数のＶｔを決定することに基づく、特定のメモリセル用のＶｔの調整に起因する可能性がある。例えば、ＥＣＣエンジンは、ソフトデータを調節するためＶｔ情報を使用する可能性があり、また、所与の読取り状況について最適化するため、内部ＥＣＣパラメータを利用する可能性がある。

【0032】

幾つかの例において、ソフトデータは、事前プログラム済み基準電圧にオーバラップする、例えば、基準電圧の周りに実質的に中心を置く或る範囲の検知電圧を含むソフトデータストローブの適用から得られる可能性があるため、メモリセルに対応するワードラインは、事前プログラム済み基準電圧より低い電圧から事前プログラム済み基準電圧より高い電圧まで、例えば、小さな電圧差増分でステップ動作される。

【0033】

幾つかの例において、０〜６Ｖの全体の範囲は、それぞれが５０ｍＶだけ増加する１２０ステップでカバーされる可能性がある。こうした範囲の検知電圧は、例えば、図１に示すアレイ、例えばアレイ１１４と同じダイ、例えば図１に示すメモリデバイス１１２−１上に記憶された、図１に示す制御回路１１５によって、命令を実行することを通して、適切なワードラインに印加される可能性がある。例えば、アレイ１１４の選択済みワードラインに対する、制御回路１１５による１つまたは複数の範囲の検知電圧の自動化された適用のために、或る数の検知電圧範囲は、例えば、コントローラ１０８によってそうするように指令されると、ダイ上の或る数のＳＲＡＭ、例えば、図１に示すＳＲＡＭ１１７に記憶される可能性がある。

【0034】

図１に示すセンス回路１１６の例は、２３５−１、・・・、２３５−Ｍで図２に示すバッファ及び／または図３に示すバッファ３３５に関連して以下で更に述べられる。例えば、或る数の実施形態において、バッファ３３５は、センス増幅器３３７（センスアンプ）及び或る数の他の構成要素を含む可能性があり、他の構成要素が、使用されて、ダイに対して、例えば、対応するセンスライン、例えばローカルビットラインに関連するデータに対して論理動作を実施する可能性がある。したがって、データ記憶、収集、更新、交換、及び／または比較機能は、バッファ３３５の外部の処理リソースによって、例えば、コントローラ１０８、ホスト１０２、及び／またはどこか他の所に位置する他の処理回路に関連する或る数のプロセッサによって実施されるのではなく及び／または実施される代わりに、バッファ３３５内に記憶された命令を実行することによって実施される可能性がある。

【0035】

バッファ３３５内のセンスアンプ３３７は、メモリセルの特定の列に対応する少なくとも１つの対応するローカルビットラインに結合される可能性がある。センスアンプ３３７は、選択済みメモリセルに記憶された、プログラム状態、例えば、論理データ値を決定するように動作する可能性がある。実施形態は、所与のセンスアンプアーキテクチャまたは型に限定されない。例えば、本明細書で述べる或る数の実施形態によるセンス回路は、とりわけ、電流モードセンスアンプ及び／またはシングルエンド型センスアンプ、例えば、１つのセンスラインに結合されたセンスアンプを含む可能性がある。本明細書で述べるように、センスアンプは、選択済みメモリセルの放電によって引起される伝導に関連する信号、例えば、選択済みメモリセルに結合したビットライン上の電圧及び／または電流変化を検知することに関連する信号を増幅し、選択済みメモリセルが伝導し始めるときを検知することによって、選択済みメモリセルのプログラム状態及び／またはＶｔを決定する可能性がある。１つまたは複数の実施形態において、センスアンプ３３７は、同様に、標準的な読取り動作中に選択済みメモリセルの伝導を検知する増幅器として使用される可能性がある。

【0036】

バッファ３３５は、或る数のラッチ３３９を含む可能性がある。ラッチ３３９は、例えば、アドレス回路と連携して動作して、Ｉ／Ｏ回路を通して、Ｉ／Ｏバス、例えば、データバスを通じて提供されるアドレス信号をラッチする可能性がある。アドレス信号は、例えば、行デコーダ及び列デコーダによって受信されデコードされて、例えば、図１の１１４及び／または図２の２２０に示すように、メモリセルのアレイにアクセスする可能性がある。データは、例えば、センスアンプ３３７を含むセンス回路１１６を使用して、センスライン上の電圧及び／または電流変化を検知することによってアレイから読取られる可能性がある。センス回路１１６は、特定のラッチ内のアレイから、データのページ、例えば、行を読取りラッチする可能性がある。

【0037】

バッファ３３５は、図６に関して更に述べるように、放電フラグ３４０及び／または放電インジケータ３４１の収集、更新、交換、及び／または比較のための命令及び／またはメモリを含む可能性がある。放電フラグ３４０及び／または放電インジケータ３４１は、印加された範囲の検知電圧のどの特定の電圧で選択済みメモリセルが伝導し始めるかを検知するセンスアンプ３３７によって、各選択済みメモリセルについて決定される可能性がある。

【0038】

検知電圧の範囲内の特定の電圧で放電する選択済みメモリセルは、同様に、より高い検知電圧で放電すると予想される可能性がある。例えば、各選択済みメモリセル用の放電フラグは、メモリセルに割当てられるフラグ、例えば、現在の検知電圧及び／または任意のより低い電圧で放電しなかったと判定されたメモリセルの場合、「０」、また、現在の検知電圧及び／または任意のより低い電圧で放電すると判定されたメモリセルの場合、「１」である可能性がある。したがって、印加される検知電圧の範囲内のより低い電圧で放電しなかった、例えば、０の放電フラグ値を有するメモリセルの場合、センスアンプ３３７は、選択済みメモリセルが放電する電圧、例えば最低電圧において１の放電フラグ値を出力し、そうでなければ、放電が全く検知されない電圧について、０の放電フラグ値を出力する可能性がある。選択済みメモリセル用のメモリ及び／または放電フラグは、特定の検知電圧においてその放電を示すセンスアンプ３３７からの出力に応答して、１の値に更新される可能性がある。各選択済みメモリセル用の放電フラグ値は、バッファ３３５内に放電フラグ３４０として記憶される可能性がある。

【0039】

放電フラグ３４０内に記憶されたこうした放電フラグの解析は、例えば、図４に示すように、複数のメモリセルについて使用される複数のプログラム状態用の適切なＶｔを決定するのに適切でない場合がある。したがって、図６に関して更に述べるように、放電インジケータ３４１の出力は、放電したものとして既に検知された選択済みメモリセル用の放電インジケータ値について１から０への放電フラグ値に強制的にするように更新される可能性がある。幾つかの例において、放電インジケータ３４１は、選択済みメモリセルの最低Ｖｔから最高Ｖｔへの各プログラム状態の検知が、個々に終了した後、放電インジケータを強制的に０にするように更新される可能性がある。幾つかの例において、放電インジケータ３４１の出力は、より高い検知電圧が印加される前に放電されているものとして検知された既に選択済みの各メモリセル用の放電インジケータ値について放電フラグ値を強制的に０にする、例えば、各メモリセルが、記憶済み検知電圧の範囲内で伝導し始めるときに最低電圧を示すように更新される可能性がある。しかし、１つまたは複数の実施形態において、放電インジケータ値を更新することは、今述べたように、例えば、バッファ３３５内の放電フラグ３４０として記憶された、メモリセル用の放電フラグの既に割当て済みの値を変更しない。各選択済みメモリセル用の放電インジケータ値は、バッファ３３５内に放電イジケータ３４１として記憶される可能性がある。

【0040】

１つまたは複数の実施形態において、メモリセルを事前プログラムし、メモリセルの予想状態を記憶することは、メモリセルのＶｔの解析を支援する可能性がある。例えば、バッファ３３５は、或る数の選択済みメモリセル用の予想データ、例えば、予め規定済みの、データの入力の結果として記憶される予想状態インジケータ３４２を含む可能性がある。予め規定済みデータは、選択済みメモリセルに入力される、例えば、ロードされる可能性があり、それにより、選択済みメモリセルのそれぞれは、特定のプログラム状態にプログラムされると予想される可能性がある。したがって、事前プログラム済みで選択済みの各メモリセル用の予想プログラム状態は、予想状態インジケータ３４２として記憶される可能性がある。

【0041】

１つまたは複数の実施形態において、ＳＬＣは、単一ビット、例えば、２状態セルである可能性がある。すなわち、メモリセルは、２つのプログラム状態の一方、例えば、Ｌ０及びＬ１にプログラムされる可能性がある。動作時、メモリセルは、適切なＶｔレベルの印加によって決定されるＬ０またはＬ１に対応するプログラム状態にプログラムされるようにプログラムされる可能性がある。例えば、メモリセル用のプログラム状態Ｌ０は、予想状態インジケータ３４２において、バイナリ「１」等の記憶済みデータ値によって表される可能性がある。メモリセル用のプログラム状態Ｌ１は、予想状態インジケータ３４２において、バイナリ「０」等の記憶済みデータ値によって表される可能性がある。しかし、実施形態は、これらのデータ割当てに限定されない。例えば、予想プログラム状態Ｌ０はバイナリ「０」を表す可能性があり、予想プログラム状態Ｌ１はバイナリ「１」を表す可能性がある。

【0042】

ＭＬＣは、複数ビットを表す３つ以上のデータ状態のうちの１つにプログラムされる可能性がある。例えば、４状態ＭＬＣにおいて、メモリセル用のプログラム状態Ｌ０は、予想状態インジケータ３４２において、バイナリ「１１」等の記憶済みデータ値によって表される可能性があり、プログラム状態Ｌ１は、バイナリ「０１」等の記憶済みデータ値によって表される可能性があり、プログラム状態Ｌ２は、バイナリ「００」等の記憶済みデータ値によって表される可能性があり、プログラム状態Ｌ３は、バイナリ「１０」等の記憶済みデータ値によって表される可能性がある。この例において、メモリセルは、２ビットメモリセルであり、各メモリセルは、それぞれが異なる２ビット記憶済みビットパターン（例えば、１１、０１、００、及び１０）を示す４つのデータ状態（例えば、Ｌ０〜Ｌ３）のうちの１つにプログラムされる。ある実施形態において、ビットパターンを記憶する２ビットのそれぞれのビットは、データの異なるページに対応する。例えば、最も右のビット、例えば、「０１」内のデジット「１」はデータの第１のページ（例えば、データの下側ページ）に寄与する可能性があり、最も左のビット、例えば、「０１」内のデジット「０」はデータの第２のページ（例えば、データの上側ページ）に寄与する可能性がある。したがって、メモリセルのページは、この例では、２ページのデータを記憶する可能性がある。しかし、実施形態は、２ビットのデータを記憶するＭＬＣに限定されない。例えば、或る数の実施形態は、２ビットより多いまたはより少ないデータ及び／または分数のビットのデータを記憶するように構成されるメモリセルを含む可能性がある。同様に、実施形態は、予想状態インジケータ３４２に記憶するためのデータ状態Ｌ０〜Ｌ３に割当てられた特定の値に限定されない。

【0043】

バッファ３３５は、状態ごとのビットカウント３４３の表現を含む可能性がある。１つまたは複数の実施形態において、状態ごとのビットカウント３４３は、次の通りに、選択済みページのＶｔ分布を収集する命令を実行することによって決定される可能性がある。Ｖｔ分布の収集は、例えば、或る範囲の検知電圧から適切なワードライン電圧を設定し、選択済みページ上で選択済みセル、例えば、全てのセルを検知することを含む可能性がある。１つまたは複数の実施形態において、例えば、センスアンプ３３７によって検出されるセンスデータは、例えば、放電インジケータ３４０内の放電フラグと比較される可能性があり、これは、選択済みメモリセルが、「１」から「０」への放電によって既に遷移したかどうかを示す。したがって、放電フラグは、Ｖｔが既に見出されたかどうかを示す。

【0044】

メモリセル用のＶｔを示す現在のワードライン電圧で放電したページ上のメモリセルが特定されると、現在のワードライン電圧で放電したメモリセルの数が、ビットとして計数され、そのワードライン電圧用のビットカウントとして記憶される。予想状態インジケータ３４２との比較は、これらのビットのそれぞれがどのプログラム状態にあることを意図されるかを決定するために行われる可能性があり、例えば、或る分布で表される状態ごとのビットカウント３４３が、決定される可能性があり、その実施形態は、図４及び図５Ａ〜５Ｃに示される。

【0045】

状態ごとのビットカウント３４３を決定するため、ロードされた予想データを予想状態インジケータ３４２に適用する命令が実行される可能性がある。例えば、検知電圧の範囲内の第１の電圧を超えるワードライン電圧の場合、ワードラインに印加されるより低い電圧で放電したメモリセルは、例えば、放電フラグを参照しフィルタリング除去されて、ビット計数機能が、現在のワードライン電圧でのそのプログラム状態用のビットの数を計数することを可能にする可能性がある。状態ごとのビットカウント３４３は、特定のプログラム状態及び特定のワードライン電圧におけるビットカウントの数を表すビットカウント値を、例えば、ダイ上のＳＲＡＭに記憶する可能性がある。１つまたは複数の実施形態において、次のプログラム状態のためにループバックしフィルタリングし、ビットを計数し、状態ごとのビットカウント３４３を記憶する命令が実行される可能性がある。こうした実行は、上限数の、例えば、全てのプログラム状態が説明されるまで反復される可能性がある。状態ごとのビットカウント３４３として記憶されるデータは、例えば、ワードラインまたはページ上の全てのメモリセルについて、現在のワードライン電圧での全てのプログラム状態からのビットの数を表す可能性がある。

【0046】

指定済みステップサイズ、例えば、５０〜１００ｍＶの範囲内のほぼ等しい増分によってワードライン電圧を増分させ、今述べたプロセスを、検知電圧範囲及び／または指定済みＶｔ範囲の上限電圧、例えば最高電圧に達するまで継続する命令が実行される可能性がある。１つまたは複数の実施形態において、ワードラインに対するその範囲の検知電圧の印加が終了すると、状態ごとのビットカウント３４３、例えば、ダイ上のＳＲＡＭは、特定のページについて、ビットカウントの分布、例えば、ヒストグラムを決定及び／または記憶する可能性がある。１つまたは複数の実施形態において、分布、例えば、ヒストグラムは、例えば、更なるＶｔ解析のため、図１に示すコントローラ１０８によって読出されるかつ／またはコントローラ１０８にエクスポートされる可能性がある。

【0047】

図４は、本開示の１つまたは複数の実施形態による、プログラム済みメモリセルに関連するプログラム状態に対応する或る数のＶｔ分布を示す線図４５０である。特定のメモリセルのＶｔを見出すため、ワードラインは、より低い、例えば、最低の電圧から、より高い、例えば、最高の電圧までステップ動作され、全てのステップでメモリセルを検知する可能性がある。センス出力が、例えば、「１」から「０」に変化するポイントは、そのメモリセルのＶｔである。Ｖｔを解析するため、或る範囲の検知電圧全体にわたる或る数のメモリセルの検知済みＶｔを、図４に示す４状態ＭＬＣの場合に、メモリセルのそれぞれが、例えば、１１、０１、００、及び１０であることを意図された特定のプログラム状態と比較することは有用である可能性がある。図４に関連するメモリセルは、図２に関して本明細書で述べたメモリセル２２５−１、・・・、２２５−Ｎ等のメモリセルである可能性がある。図４に関連するメモリセルは、２ビット、例えば、４状態ＭＬＣである。しかし、本開示の実施形態は、この例に限定されない。

【0048】

ＮＡＮＤストリング内で選択済みメモリセルに対して実施される検知動作において、ストリングの未選択メモリセルは、伝導状態になるようバイアスされる。こうした検知動作において、選択済みメモリセルのプログラム状態は、選択済みメモリセル用のＶｔに一致するまたはＶｔを超える対応するワードラインに印加される特定の検知電圧に応答してストリングに対応するビットライン上で検知される電流及び／または電圧に基づいて決定される可能性がある。例えば、選択済みメモリセルのプログラム状態は、ビットライン電流が、特定の量だけ変化するか、所与の期間内に特定のレベルに達するかに基づいて決定される可能性がある。

【0049】

図４のＶｔ分布４５１、４５２、４５３、及び４５４は、それぞれが、４つのプログラム状態、例えば、Ｌ０、Ｌ１、Ｌ２、及びＬ３に対応する、例えば、１１、０１、００、及び１０のうちの１つにプログラムされる或る数のメモリセルに対応する。１つまたは複数の実施形態において、Ｌ０及びＬ１の異なるプログラム状態は、例えば、組合されて、より低いレベルとして考えられる可能性があり、Ｌ２及びＬ３の異なるプログラム状態は、組合されて、より高いレベルとして考えられる可能性がある。代替的に、Ｌ０、Ｌ１、Ｌ２、及びＬ３のそれぞれは、Ｖｔ解析について別個のレベルとして考えられる可能性がある。

【0050】

図４に示すように、Ｖｔ分布４５１は、第１のプログラム状態、例えば、Ｌ０にプログラムされる或る数のメモリセルに対応する。少なくとも幾つかの実施形態において、メモリセルを第１のプログラム状態にプログラムすることは、単に、メモリセルが消去済み状態のままであることを可能にすることを含んでもよい。すなわち、第１のプログラム状態は、実際には、上側ページと下側ページの両方について消去済み状態であってよい。Ｖｔ分布４５２は、第１のプログラム状態Ｌ０と同じである可能性がある消去済み状態から、第２のプログラム状態に、例えばＬ１にプログラムされる或る数のメモリセルに対応する可能性がある。例えば、グラウンド状態電圧４５５より高い可能性がある第１の事前プログラム済み基準電圧４５６は、選択済みメモリセルのプログラム状態が、Ｌ０のままでない、例えば、少なくともＬ１であることを検証しようと試みて、例えば、検知または読取ろうと試みて、対応するワードラインを通してメモリセルに印加される可能性がある。

【0051】

しかし、Ｖｔテイルは、例えば、原因の中でもとりわけ、再プログラムされる前にメモリセルを消去することに起因する各プログラム状態について、少なくとも幾つかのメモリセルによって記憶される電圧レベル範囲の幅広化のせいで、４５１で示すＬ０分布の上側端及び４５２で示す４５２分布の下側端から延在する可能性がある。こうしたＶｔの一方または両方は、第１の事前プログラム済み基準電圧４５６を横断し、例えば、そこを横切って延在し、それにより、こうしたテイル内にＶｔを有するメモリセルのプログラム状態を検証しようと試みる、例えば、検知または読取ろうと試みるときエラーを引起す可能性がある。同様のエラーは、第２の事前プログラム済み基準電圧４５７、第３の事前プログラム済み基準電圧４５８、及び／または第４の事前プログラム済み基準電圧４５９に対する４５２のＬ１、４５３のＬ２、及び／または４５４のＬ３について示すＶｔ分布の下側及び／または上側テイルに起因する可能性がある。事前プログラム済み基準電圧４５６、４５７、４５８、及び４５９の位置付けは、制限としてではなく明確にするため例として示される。代替的にまたは更に、インジケータ４５５、４５６、４５７、４５８、及び４５９の間の間隔の電圧範囲は、予想状態インジケータ、例えば、Ｌ０、Ｌ１、Ｌ２、及びＬ３を規定するプログラム済み電圧範囲を表す可能性がある。したがって、事前プログラム済み基準電圧及び／または例えば図３でインジケータ３４２で示す予想状態インジケータに対するＶｔ分布の解析は、本明細書で述べるように、メモリセル用の、Ｖｔの解析、例えば、Ｖｔの収集、決定、訂正等を支援する、かつ／または、メモリセルのプログラム状態を決定する可能性がある。

【0052】

図５Ａ〜５Ｃは、本開示の１つまたは複数の実施形態による、或る範囲の検知電圧でのメモリセル放電を表すメモリに記憶されるデータ５６０を示す。図５Ａ〜５Ｃに示すデータ５６０は、それぞれが、例えば、図２に関して述べたセンスラインとして役立つ各ローカルビットライン２２２−１、・・・、２２２−Ｍに結合されたその数のバッファ２３５−１、・・・、２３５−Ｍのメモリに記憶される可能性がある。例えば、データ５６０は、例えば、図３に関して述べた状態ごとのビットカウント３４３を決定するために実行される命令によって処理される可能性がある。例えば、図５Ａ〜５Ｃに示す、結果得られる状態ごとのビットカウント情報は、ダイ上の各バッファに結合された１つまたは複数のＳＲＡＭに記憶される可能性がある。１つまたは複数の実施形態において、状態ごとのビットカウント情報は、適したデータ構造の中でもとりわけ、或る数のヒストグラム形式で、或る数のヒストグラムに変換可能な形式で、及び／または表形式で記憶される可能性がある。

【0053】

図５Ａに示すデータ５６０は、各列に含まれるデータの型を示すためデータ構造の上部にヘッダを示す。例えば、データ構造内のデータ５６０は、検知電圧がそこに印加されるメモリセルのブロック５６１を文書化する列を含む可能性がある。こうしたブロックは図２に概略的に示される。図５Ａに示すように、データ構造は同様に、検知電圧が、対応するワードラインを通してそこに印加されるメモリセルのページ５６２を文書化する列を含む可能性がある。幾つかの例において、１ブロック当たり２５６ページ、また、１ページ当たり４３２０バイト、例えば３４，５６０ビットの情報が存在する可能性がある。

【0054】

図５Ａに示すように、データ構造は同様に、ページ、例えばブロック４５６のページ２５５の選択済みメモリセルのそれぞれに印加される、アナログ・デジタル変換（ＤＡＣ）５６３によって表される検知電圧を文書化する列を含む可能性がある。ＤＡＣ５６３列内で提示される値は、特定の検知電圧を表すために使用されるデジタルまたはバイナリ値である。例えば、ワードラインに印加される、０Ｖまたは別の指定される最低電圧は０のＤＡＣ値によって表される可能性がある、０．３Ｖは１のＤＡＣ値によって表される可能性がある、０．６Ｖは２のＤＡＣ値によって表される可能性がある、０．９Ｖは３のＤＡＣ値によって表される可能性がある、・・・、４．７Ｖは８８のＤＡＣ値によって表される可能性がある等であり、ついには、印加される最高検知電圧は最高ＤＡＣ値によって表される。ＤＡＣ値は、一般に連続整数として表される。本開示の実施形態はこれらの例に限定されない。

【0055】

図５Ａ〜５Ｃに示すデータ５６０において、検知電圧ステップは、例えば０〜６Ｖからステップ動作しながら、１２５の連続ＤＡＣ値、例えば、ＤＡＣ値０〜１２４によって表される。１つまたは複数の実施形態において、各ＤＡＣ連続値は、ほぼ等しいステップサイズの検知電圧の増分変化、例えば、５０〜１００ｍＶの範囲内のほぼ等しい増分を表す可能性がある。１つまたは複数の実施形態において、各ＤＡＣ連続値は、或る数の事前プログラム済み基準電圧の１つまたは複数の周りに実質的に中心を持つＤＡＣ値を表す可能性があるため、選択済みメモリセルは、例えば、その数の事前プログラム済み基準電圧の特定の１つの基準電圧より低い電圧から、その数の事前プログラム済み基準電圧の特定の１つの基準電圧より高い電圧まで、小さな電圧差増分でステップ動作される。幾つかの例において、連続ＤＡＣ値は、例えば、事前プログラム済み基準電圧の周りに中心を持つ値と、隣接する、例えば、次に高い事前プログラム済み基準電圧の周りに中心を持つ値との間で検知電圧が印加されない顕著なギャップを表す可能性がある。こうしたソフトデータは、エラーを訂正するため、メモリセルの予想プログラム状態に関連するソフトデータを利用する場合がある、例えば、ＬＤＰＣスキーム等のＥＣＣスキームによる検出済みＶｔエラーの訂正に有用である場合がある。

【0056】

１つまたは複数の実施形態において、図５Ａに示すように、データ構造は同様に、選択済みメモリセルがそれにプログラムされる可能性があるその数のプログラム状態のそれぞれを文書化する別個の列を含む可能性がある。選択済みメモリセルがそれにプログラムされる可能性があるプログラム状態は、例えば、メモリセルのビットサイズに応じて、図３に示す予想状態インジケータ３４２において表される異なるプログラム状態、及び／または、図４に示すプログラム状態Ｌ０、Ｌ１、Ｌ２、及びＬ３に対応する可能性がある。したがって、２ビット４状態メモリセルの場合、データ構造は、Ｌ０プログラム状態用の第１の列５５１、Ｌ１プログラム状態用の第２の列５５２、Ｌ２プログラム状態用の第３の列５５３、及びＬ３プログラム状態用の第４の列５５４を含む可能性がある。

【0057】

検知電圧が印加される各選択済みメモリセルの場合、メモリセル伝導が、例えば、図３に示すセンスアンプ３３７によって検知されるかどうかについての判定が行われる可能性がある。こうした伝導が、例えば、センスライン電流が少なくとも特定の基準電流に達することによって検知される場合、そのメモリセル用の放電インジケータは、こうした放電を或るビットとして、例えば、０から１に変更することによって記録するように更新される可能性がある。予想データをロードすることの結果として記憶される予想状態インジケータ３４２を参照することによって、選択済みメモリセル用の予想プログラム状態が決定される可能性がある。したがって、放電を記録するビットは、適切な列に付加される可能性がある。

【0058】

例えば、選択済みメモリセルに印加される０のＤＡＣ値を有する検知電圧がメモリセル伝導をもたらし、選択済みメモリセル用の予想プログラム状態がＬ０である場合、ビットは、Ｌ０列に付加される可能性がある。そのワードラインに結合した他の選択済みメモリセル、例えば、ページ２５５に同じ検知電圧を印加することは、選択済みメモリセルのそれぞれの選択済みメモリセル用の予想プログラム状態に応じて、適切な列内でビットのカウントを増加させる可能性がある。例えば、ページ２５５上のメモリセルの多くは、予想データをロードすることに起因するＬ３予想状態インジケータを有してもよいが、メモリセルは、列５５４に示すように、０のＤＡＣ値で電流を伝導させない、一方、Ｌ０予想状態インジケータを有する多くのメモリセルは、列５５１に示すように、０のＤＡＣ値で電流を伝導させ、そのＤＡＣ値において増大したビットカウントをもたらす。

【0059】

ＤＡＣ値、例えば、検知電圧を増加させることは、例えば、より低いＤＡＣ値では伝導しなかったＬ０予想状態インジケータを有する徐々に小さな数のメモリセルが、初めて電流を伝導し始めることをもたらす可能性がある。しかし、０のＤＡＣ値における大きなビットカウントから延在する顕著なテイルが存在する可能性があり、メモリセルの幾つかは、Ｌ１予想状態インジケータを有する幾つかのメモリセルが伝導し始める３１のＤＡＣ値に近い２０〜２７のＤＡＣ値範囲に達するまで伝導しない。更に、異なる予想状態インジケータを有するメモリセルが伝導し始めるＤＡＣ値は、上方に及び／または下方に延在するテイルのためにオーバラップする可能性がある。例えば、図５Ａ〜５Ｂ上で示す３８〜５２のＤＡＣ値は、Ｌ１予想状態インジケータを有するメモリセルが伝導し始める検知電圧の低から中間範囲にあるが、Ｌ２予想状態インジケータを有するメモリセルの幾つかは、同様にこの範囲で伝導し始める。同様に、Ｌ２予想状態インジケータを有するメモリセルが伝導し始めるＤＡＣ値の範囲は、Ｌ３予想状態インジケータを有するメモリセルが伝導し始めるＤＡＣ値の範囲とオーバラップする可能性がある、例えば、図５Ｂ上のＤＡＣ値９２参照。１つまたは複数の実施形態において、例えば、図５Ａ〜５Ｃに示す、かつ／または、図３に示すバッファ３３５の状態ごとのビットカウント３４３内に記憶される、異なるプログラム状態用のビットカウントは、例えば、図４に示すものと同様のヒストグラムとして表される可能性がある。

【0060】

したがって、本明細書で述べるＶｔ解析のための１つまたは複数の方法は、メモリセルのグループに対応する、例えば図３のインジケータ３４２で示す予想状態インジケータを記憶すること、メモリセルのグループが結合される選択済みアクセスラインに第１の検知電圧を印加すること、グループのメモリセルの少なくとも１つのメモリセルが第１の検知電圧に応答して伝導するかどうかを検知すること、メモリセルの少なくとも１つのメモリセル用の、例えば図３のインジケータ３４１で示す放電インジケータが第１の検知電圧に応答して変化したかどうかを判定すること、及び、第１の検知電圧が、メモリセルの少なくとも１つのメモリセルの特定のプログラム状態用のＶｔであると判定することを含む。例えば、記憶済み予想状態インジケータは、メモリセルの少なくとも１つのメモリセル用の記憶済み放電インジケータと比較されて、第１の検知電圧が、メモリセルの少なくとも１つのメモリセルの特定のプログラム状態用のＶｔであると判定する可能性がある。

【0061】

１つまたは複数の実施形態において、方法は、第１の検知電圧を使用して、メモリセルであって、それぞれが、或る数のターゲット状態のうちの１つのターゲット状態にプログラムされ、かつ、選択済みアクセスラインに結合された、メモリセルのグループを検知することを含み、第１の検知電圧は、メモリセルのグループに対応するＶｔを決定するときに使用される一連の検知電圧のうちの１つの検知電圧である。例えば、第１の検知電圧は、メモリセルのグループを検知するための検知電圧としてその後使用される記憶済みの一連の検知電圧のうちの１つの検知電圧である。幾つかの例において、メモリセルのグループを検知することは、メモリセルの、ページ、例えば、完全なアクセスラインまたはワードラインに対応するページを検知することを含む可能性がある。

【0062】

本明細書で述べるように、１つまたは複数の実施形態において、方法は、例えば、検知電圧が印加されるメモリセルの自動化された連続的選択によって、メモリセルのどのメモリセルが第１の検知電圧に応答して伝導するかどうかを判定することを含む可能性がある。メモリセルの自動化された連続的選択は、例えば、図１のインジケータ１１５で示すように、例えば、制御回路によって実施される可能性がある。例えば、図３のインジケータ３４０で示し、また、例えば、０または１の値を有する放電フラグであって、メモリセルのそれぞれが第１の検知電圧に応答して伝導するかどうかを示す、放電フラグは、メモリセルのそれぞれについて決定される可能性があり、放電フラグの値は、伝導が検知される第１の検知電圧より高い検知電圧で変化しない。
放電インジケータがメモリセルの少なくとも１つのメモリセル用の第１の検知電圧に応答して変化したかどうかを判定することは、メモリセルの少なくとも１つのメモリセル用の放電フラグを参照することを含む可能性があり、放電フラグは、例えば、放電フラグが、メモリセルの少なくとも１つのメモリセルによる伝導をもたらす、先行する検知電圧及び現在の検知電圧について０の値を有することによって、第１の検知電圧が、メモリセルの少なくとも１つのメモリセルを伝導させる、例えば、一連の検知電圧のうちの最低検知電圧であることを示す可能性がある。

【0063】

１つまたは複数の実施形態において、本明細書で述べるＶｔ解析のための方法は、或る数のプログラム済みメモリセルのそれぞれの、予想される、例えば、特定の検知電圧で読取られることを予想されるプログラム状態を示すため、ダイ上の或る数のメモリデバイス内に、例えば、図３のインジケータ３４２のバッファ３３５内に、予想状態インジケータを記憶すること、同じダイ上のメモリセルのアレイに結合した選択済みアクセスラインに或る範囲の検知電圧を印加すること、及び、或る数のメモリセルがそれぞれ伝導し始めるときに、その範囲の検知電圧の少なくとも幾つかの検知電圧での放電を検知することを含む可能性がある。本明細書で述べるように、１つまたは複数の実施形態において、方法は、その範囲の検知電圧の少なくとも幾つかの検知電圧で放電する或る数のメモリセルを示すため、例えば、図５Ａ〜５Ｃに示すように、ダイ上の或る数のメモリデバイス内にビットカウントを記憶することを含む可能性がある。方法は、例えば、図４においてプログラム状態４５１とプログラム状態４５２との間のインジケータ４５６で例として示すように、記憶済みビットカウントと比較して記憶済み状態インジケータを解析することであって、それにより、少なくとも第１のプログラム状態と第２のプログラム状態との間で、適切な検知Ｖｔを決定する、解析することを含む可能性がある。

【0064】

幾つかの例において、ダイ上のその数のメモリセルは、例えば、より高いレベルまたはより低いレベルだけでプログラムされるＳＬＣまたはＭＬＣの場合、ダイ上のその数のプログラム済みメモリセルのそれぞれが、少なくとも第１のプログラム状態または第２のプログラム状態で読取られることを予想されるようにプログラムされる可能性がある。幾つかの例において、ダイ上のその数のメモリセルは、その数のプログラム済みメモリセルのそれぞれが、より低いレベルの第１のプログラム状態または第２のプログラム状態で、及び／または、より高いレベルの第３のプログラム状態または第４のプログラム状態で読取られることを予想されるようにプログラムされる可能性がある。幾つかの例において、本明細書で述べるように、その数のメモリセルをプログラムすることは、ＮＡＮＤアレイ内の或る数のＭＬＣをプログラムすることを含む可能性がある。

【0065】

本明細書で述べるように、１つまたは複数の実施形態において、方法は、例えば、図４及び／または図５Ａ〜５Ｃに示すように、その範囲の検知電圧の少なくとも幾つかの検知電圧で放電する、より低いレベルの第１のプログラム状態及び第２のプログラム状態にある或る数のメモリセル、及び／または、より高いレベルの第３のプログラム状態及び第４のプログラム状態にある或る数のメモリセルを示すためビットカウントを記憶することを含む可能性がある。１つまたは複数の実施形態において、記憶済み状態インジケータは、例えば、図４において、プログラム状態４５１とプログラム状態４５２との間のインジケータ４５６で、プログラム状態４５２とプログラム状態４５３との間のインジケータ４５７で、及び／または、プログラム状態４５３とプログラム状態４５４との間のインジケータ４５８で例として示すように、記憶済みビットカウントと比較して解析されて、第１のプログラム状態と第２のプログラム状態との間、第２のプログラム状態と第３のプログラム状態との間、及び／または第３のプログラム状態と第４のプログラム状態との間のうちの少なくとも１つの間で或る数の適切な検知Ｖｔを決定する可能性がある。

【0066】

図６は、本開示の１つまたは複数の実施形態による、Ｖｔ解析のためのプロセス６７０を示す機能ブロック線図である。１つまたは複数の実施形態において、プロセス６７０は、或る数のメモリセルに対する、予想された、例えば、予め規定された、データ６７１のロード、例えば、プログラミングを含む可能性がある。本明細書で述べるように、選択済みメモリセルは、ＮＡＮＤアーキテクチャ、ＮＯＲアーキテクチャ、または幾つかの他のメモリアレイアーキテクチャのブロック内で、或る数のワードライン、例えば、ページに結合される可能性がある。各状態用の予想状態インジケータは、ロード済みの予想された、例えば、予め規定されたデータ６７１の場合、本明細書で述べるように、各プログラム済みメモリセルについて記憶される６７２である可能性がある。例えば、予想状態インジケータは、各プログラム済みメモリセルについて記憶されて、メモリセルが、Ｌ０、Ｌ１、Ｌ２、またはＬ３プログラム状態にプログラムされることを意図されたかどうかを示す可能性がある。

【0067】

１つまたは複数の実施形態において、本明細書で述べるように、例えば、或る範囲の検知電圧からの設定済みワードライン電圧６７３は、選択されるメモリセルに対応するワードラインに印加される可能性がある。選択済みメモリセルに対する設定済みワードライン電圧の印加によって、メモリセルがその特定の電圧で伝導するかどうかが、本明細書で述べるように、６７４で検知される可能性がある。選択済みメモリセルが伝導するより低い、例えば、最低の電圧において、選択済みメモリセルに割当てられた放電フラグを、例えば、より低い検知電圧で放電しなかったと判定されたメモリセルの場合の「０」から、現在の検知電圧で放電すると判定されたメモリセルの場合の「１」に変更する信号が、例えば、センスアンプ３３７によって出力される可能性がある。選択済みメモリセルが伝導する最低ワードライン電圧を示すこうした放電フラグは、例えば、図３の３４０のバッファ３３５に記憶される可能性がある。この放電フラグは、同様に、選択済みメモリセルが伝導する最低ワードライン電圧より高いワードライン電圧で、選択済みメモリセルが伝導することを示す可能性がある。選択済みメモリセルが伝導する最低ワードライン電圧及びより高いワードライン電圧を示す、記憶済み放電フラグ、例えば、１のデジタルまたはバイナリ値は、少なくとも、最後の、例えば、最高のワードライン電圧が印加されるまで、Ｖｔ解析のためのプロセス６７０中に参照のために記憶される。

【0068】

選択済みメモリセル用の記憶済み放電フラグが０の値を有し、メモリセルがより低い印加済みワードライン電圧で伝導し始めなかったことを示し、メモリセル伝導が、現在印加済みワードライン電圧で検知される場合、インジケータ６７５で示すように、１の値が出力される可能性がある。選択済みメモリセル用の記憶済み放電フラグが０の値を有さない、すなわち、放電フラグが１の値を有し、メモリセルがより低い印加済みワードライン電圧で伝導し始めたことを示す場合、インジケータ６７５で同様に示すように、０の値が出力される可能性がある。

【0069】

１の値が出力され、選択済みメモリセルが、より低いワードライン電圧ではなく、現在印加済みワードライン電圧でちょうど伝導し始めたことを示すと、放電インジケータは、インジケータ６７６で示すように、放電フラグと対照的に、１の値に更新される可能性がある。対照的に、０の値が出力され、選択済みメモリセルが、より低いワードライン電圧で伝導し始めたことを示すと、インジケータ６７６で同様に示すように、放電インジケータは、０の値に更新される、または、その値に既に更新された場合、０のままである可能性がある。したがって、放電インジケータは、関連するメモリセルが伝導し始める、より低い、例えば、最低のワードライン電圧を示すため、関連するメモリセルのために１の値を有するだけである。

【0070】

例えば、図５Ａを参照すると、０のＤＡＣ５６３の値において、インジケータ５５１で示すＬ０予想状態インジケータを有する１７，７４７のメモリセルが伝導し始めた。１のＤＡＣ値において、Ｌ０予想状態インジケータを有する１７４のメモリセルが伝導し始めたが、０のＤＡＣ値で伝導し始めたＬ０予想状態インジケータを有する１７，７４７のメモリセルは、１のＤＡＣ値で伝導することを依然として予想されることになる。しかし、放電インジケータが、１のＤＡＣ値で伝導し始めたメモリセルについて１の値を有するだけであることになり、また、より低いＤＡＣ値、例えば、０のＤＡＣ値で伝導し始めたメモリセルが、０に更新された放電インジケータを有することになるため、１７４の新たに伝導するメモリセルだけが、Ｌ０予想状態インジケータにおいて１のＤＡＣ値についてビットを登録することになる。

【0071】

選択済みの数の、例えば、全てのメモリセルが検知され、また、現在のワードライン電圧で、伝導し始める、例えば、Ｖｔを有するメモリセルが放電インジケータによって特定されると、図６のインジケータ６７７で示すように、出力が、特定の状態のためにフィルタリングされる可能性がある。１つまたは複数の実施形態において、現在のワードライン電圧で検知された、新たに伝導するメモリセルを示す放電インジケータは、例えば、図３のインジケータ３４２で示すように、その特定のメモリセル用の予想状態インジケータとそれぞれ相関付けられて、例えば、図５Ａ〜５Ｃに示すように、データ用のデータ構造、例えば、分布を形成する可能性がある。例えば、Ｌ０予想状態インジケータ、例えば、プログラム状態について、１の値、例えば、ビットを有する放電インジケータを文書化するため、出力が最初にフィルタリングされる可能性がある。

【0072】

特定の状態についてのビットは、その後、現在のワードライン電圧について、図６のインジケータ６７８で示すように計数される可能性がある。第１のプログラム状態についての検知済みデータがフィルタリングされると、ビット計数動作が、例えば、状態ごとのビットカウント３４３がその内部にまたはバッファ３３５内の他の所に記憶した命令を実行することによって、実施されて、現在のワードライン電圧における第１のプログラム状態用のビットの数を計数する可能性がある。特定のプログラム状態用のビットカウントは、その後、図６のインジケータ６７９で示すように記憶される可能性がある。例えば、各ワードライン電圧についての各プログラム状態用のビットカウントは、ダイ上のＳＲＡＭ上に記憶される、例えば、図３に示すバッファ３３５内の状態ごとのビットカウント３４３に結合される可能性がある。

【0073】

プロセス６７０は、ループバック（６８０）し、図６のインジケータ６７７で示すように、次のプログラム状態のためにフィルタリングし、例えば、Ｌ１予想状態インジケータのためにビットを計数し、ビットカウントを記憶する可能性がある。プロセス６７０は、選択済みの数の、例えば、全てのプログラム状態が、フィルタリングされ、ビットを計数され記憶されるまで、このループを反復する可能性がある。記憶済みビットカウントは、現在のワードライン電圧における、例えば、図５Ａ〜５Ｃの列５６３内の任意のＤＡＣ値における全てのプログラム状態からのビットの数を示す可能性がある。

【0074】

プロセス６７０は、その後、本明細書で述べるように、指定されたステップサイズに従って、図６のインジケータ６７３で示すように、ワードライン電圧を増分し、電圧が、インジケータ６８１で示すように、指定された検知電圧範囲の、最後の、例えば、最高のワードライン電圧に達するまで、ワードライン電圧を増分し続ける可能性がある。

【0075】

計数中に、記憶中に、及び／または終了後に、状態ごとのビットカウント情報は、例えば、適したデータ構造の中でもとりわけ、図４及び／または図５Ａ〜５Ｃに示すデータ構造に適合する、或る数のヒストグラム形式で、或る数のヒストグラムに変換可能な形式で、及び／または表形式で記憶される可能性がある。述べるように、記憶済み状態ごとのビットカウント情報は、或る範囲の検知電圧、例えば、一連の設定済みワードライン電圧を、アレイの或る数のメモリセルに対応する、例えば、アレイ内の単一ページに対応する特定のワードラインに印加することによる結果を示す可能性がある。したがって、１つまたは複数の実施形態において、状態ごとのビットカウント情報は、指定された検知電圧範囲の、最後の、例えば、最高のワードライン電圧を印加した後に、例えば、単一ページについてＳＲＡＭ内に記憶される可能性がある。

【0076】

本開示は、例えば、とりわけ、自動化試験プログラムによって及び／または人オペレータによって提供される、製造業者−及び／または販売者（ｓｅｌｌｅｒ）−関連するテスタ（ｔｅｓｔｅｒ）及び／またはインサービステスタに対するＶｔ分布における可視性を提供することを述べる。１つまたは複数の実施形態において、本明細書で提示される方法及び装置は、例えば、ＮＡＮＤページによるＶｔ分布の収集及び記憶を可能にし、Ｖｔ分布は、ＮＡＮＤダイ自体に対して含まれる。

【0077】

データ記憶、収集、更新、処理、及び／または比較機能が、図２に示すバッファ２３５−１、・・・、２３５−Ｍ及び／または図３に示すバッファ３３５に記憶された命令を実行することによって実施された後、状態ごとのビットカウント情報は、図６のインジケータ６８２で示すように、更なるＶｔ解析のための出力される可能性がある。例えば、単一ページについての状態ごとのビットカウント情報は、例えば、直接、例えば、図１のインジケータ１１７で示す１つまたは複数のＳＲＡＭから、例えば、図１のインジケータ１０８で示すコントローラに出力される、かつ／または、１つまたは複数のＳＲＡＭからコントローラによってアクセスされる可能性がある。１つまたは複数の実施形態において、１つまたは複数のＳＲＡＭ上に記憶される情報は、コントローラへの出力及び／またはコントローラによるアクセス後に消去されて、更なるＶｔ解析のためのメモリ空間を提供する可能性がある。１つまたは複数の実施形態において、コントローラは、メモリデバイス１１２−１、・・・、１１２−Ｎの１つまたは複数を含む物理的デバイス（例えば、ダイ）に通信可能に結合される別個の物理的デバイス上に含まれる可能性がある。

【0078】

１つまたは複数の実施形態において、解析１１０回路及び／または解析のためのプログラミング及び／またはファームウェア分析学の実施態様は、更なるＶｔ解析及び／または関連する解析及び／または機能、例えば、Ｖｔエラー訂正等のために、コントローラ１０８及び／またはホスト１０２上に含まれる可能性がある。１つまたは複数の実施形態において、本明細書で述べるように、ソフトデータは、例えば、ＬＤＰＣスキーム等のＥＣＣスキームによって、検出済みＶｔエラーの訂正のために使用可能であってよく、ＬＤＰＣスキームは、エラーを訂正するため、メモリセルのそれぞれの、予想プログラム状態に関連するソフトデータ、例えば、図３に示す予想状態インジケータ３４２を利用してもよい。

【0079】

したがって、本明細書で述べるＶｔ解析のための１つまたは複数の方法は、或る範囲の検知電圧内の第１の検知電圧を、メモリセルのアレイに結合された選択済みアクセスラインに印加すること、第１の検知電圧で伝導する選択済みの各メモリセルの伝導を検知すること、選択済みの各メモリセルが伝導する第１の検知電圧を示す放電フラグを記憶すること、検知電圧の範囲内のより高い第２の検知電圧を印加することであって、それにより、選択済みメモリセルのうちのどのメモリセルが第２の検知電圧で伝導するかを決定する、印加すること、及び、少なくとも１つの選択済みメモリセルが伝導し始める最低検知電圧を示す値の放電インジケータを出力することを含む可能性がある。

【0080】

本明細書で述べるように、１つまたは複数の実施形態において、方法は、少なくとも１つの選択済みメモリセルが第１の検知電圧で伝導しなかったことを放電フラグが示す場合、最低検知電圧、例えば、より高い第２の検知電圧を示す値の放電インジケータを出力することを含む可能性がある。放電インジケータは、少なくとも１つの選択済みメモリセルが第１の検知電圧で伝導しなかったことを放電フラグが示す場合、少なくとも１つの選択済みメモリセルによる伝導なしを示す値に強制的にされる可能性がある。

【0081】

１つまたは複数の実施形態において、本明細書で述べるＶｔ解析のための方法は、事前プログラム済みメモリセル用の記憶済みの予想状態インジケータを、選択済みメモリセルの少なくとも１つのメモリセル用の放電インジケータと比較することによって、複数のプログラム状態のうちの第１のプログラム状態用のビットとして放電インジケータの出力をフィルタリングすることを含む。例えば、第１のプログラム状態用のビットは計数される可能性があり、また、第１のプログラム状態用のビットカウントは、少なくとも１つの選択済みメモリセルが伝導し始める最低検知電圧で放電する或る数のメモリセルを示すため、メモリデバイス内に、例えば、図３のバッファ３３５内のインジケータ３４３において記憶される可能性がある。更に、放電インジケータの出力は、複数のプログラム状態のうちの少なくとも第２のプログラム状態用のビットとしてフィルタリングされる可能性があり、第２のプログラム状態用のビットは計数される可能性があり、第２のプログラム状態用のビットカウントはメモリデバイスに記憶される可能性がある。

【0082】

１つまたは複数の実施形態において、方法は、選択済みアクセスラインに印加される検知電圧を、検知電圧の範囲内の最高検知電圧まで増分的に増加させることを含む可能性がある。例えば、図４及び／または図５Ａ〜５Ｃに示す、状態分布ごとのビットカウントは、メモリデバイスによって、例えば、図３のバッファ３３５内のインジケータ３４３において決定される可能性がある。

【0083】

１つまたは複数の実施形態において、方法は、メモリデバイス、例えば、図１のインジケータ１１７に示すＳＲＡＭから、例えば、図１のインジケータ１０８で示す、メモリセルの少なくとも１つのアレイに結合されるコントローラに、状態分布ごとのビットカウントを出力することを含む可能性がある。コントローラは、例えば、少なくとも第１のプログラム状態と第２のプログラム状態との間で適切な検知Ｖｔを決定するため、状態分布ごとのビットカウントを解析する可能性がある。例えば、コントローラは、本明細書で述べるように、少なくとも１つの事前プログラム済み基準電圧内のエラーを決定する、かつ／または、エラー訂正コードスキームであって、メモリセルのプログラム状態に関連するソフトデータを利用してエラーを訂正する、エラー訂正コードスキームによるエラーの訂正を指示する可能性がある。

【0084】

例えば、図１のインジケータ１０６及び１０２でそれぞれ示す、ホストに対する物理的インタフェースは、Ｖｔ収集、解析等の実行及び／またはカスタム化に関する入力を可能にするために設けられる可能性がある。物理的ホストインタフェース１０６は、本明細書で述べるように、メモリセルのアレイの指定されたブロック及び／またはページにおいて、例えば、図６に関して述べる、プロセスのコマンド始動に対するアドレス指定を有するコマンドシーケンスの入力を可能にする可能性がある。プロセスは、図１に示す制御回路１１５、センス回路１１６、及び／またはＳＲＡＭ１１７、並びに／または、図３に示すバッファ３３５の要素３３７、３３９、３４０、３４１、及び／または３４３の一つまたは複数に記憶された命令の実行によって始動及び／または実施される可能性がある。物理的ホストインタフェース１０６は、Ｖｔ測定のカスタム化並びに実行のカスタム化を可能にする、かつ／または、結果得られる状態ごとのビットカウント情報を出力する可能性があり、結果得られる状態ごとのビットカウント情報は、形式の中でもとりわけ、或る数のヒストグラム形式で、或る数のヒストグラムに変換可能な形式で、及び／または表形式で記憶される可能性がある。物理的ホストインタフェース１０６は、指定された検知電圧範囲、例えば、最低の及び／または最高の設定済みワードライン電圧及び／または電圧ステップサイズ及び／またはこうしたステップ間のギャップの入力を可能にする可能性がある。更に、物理的ホストインタフェース１０６は、ダイ上のＳＲＡＭ１１７に記憶された状態分布ごとのビットカウント、例えばヒストグラム、及び／または、コントローラ１０８によって実施されたＶｔ解析１１０のホスト１０２への出力を可能にする可能性がある。例えば、有益なヒストグラムをもたらすように設計された、予想される、例えば、予め規定されるデータの入力は、有効なコンピューティングデバイスに固有の共通コマンドを使用して、例えば、図３に示す予想状態インジケータ３４２にロードされる可能性がある。１つまたは複数の実施形態において、特別のコマンドが共通コマンドと組合されて、下側ページデータと上側ページデータの両方が所望に応じてロードされることを可能にする可能性がある。

【0085】

１つまたは複数の実施形態において、本明細書で述べるＶｔ解析のための装置は、例えば、図１においてイジケータ１１４で及び／または図２において２２０で示すメモリセルのアレイ、及び、或る範囲の記憶済み検知電圧をメモリセルのアレイに結合された選択済みアクセスラインに印加するように構成される、例えば、図１においてインジケータ１１５で示す制御回路を含む可能性がある。１つまたは複数の実施形態において、装置は、おそらくは、記憶済み検知電圧の範囲内の各電圧の印加に起因して、それぞれが伝導し始めるときに、或る数のメモリセルのそれぞれの放電を検知するように構成される、例えば、図１においてインジケータ１１６で示す、センス回路を含む可能性がある。例えば、センス回路は、記憶済み検知電圧の範囲内の各電圧の印加に起因する、選択済みアクセスラインに結合された或る数のメモリセルのそれぞれの放電によって引起される伝導を検知するように構成される、例えば、図３においてバッファ３３５内でインジケータ３３７で示されるセンスアンプを含む可能性がある。幾つかの例において、センスアンプ３３７は、選択済みアクセスライン、例えば、図２に示すワードライン２２１−１、・・・、２２１−Ｎのうちの１つのワードラインに関連する、選択済みセンスライン、例えば、図２に示すローカルビットライン２２２−１、・・・、２２２−Ｍに動作可能に結合される可能性がある。

【0086】

１つまたは複数の実施形態において、本明細書で述べるように、装置は、或る数の事前プログラム済みメモリセルのそれぞれの、予想される、例えば、特定の検知電圧で読取られると予想されるプログラム状態を示すため、例えば、図３においてバッファ３３５内でインジケータ３４２で示すメモリ内に、予想状態インジケータを記憶するように構成される可能性がある。１つまたは複数の実施形態において、本明細書で述べるように、装置は、記憶済み検知電圧の範囲内で、それぞれが伝導し始めるときに最低電圧で開始する伝導を示す、或る数のメモリセルのそれぞれ用の放電フラグを、例えば、図３においてバッファ３３５内でインジケータ３４０で示すメモリ内に記憶するように構成される可能性がある。１つまたは複数の実施形態において、本明細書で述べるように、装置は、記憶済み検知電圧の範囲内で、それぞれが伝導し始めるときに最低電圧を示す、或る数のメモリセルのそれぞれ用の放電インジケータを、例えば、図３においてバッファ３３５内でインジケータ３４２で示すメモリ内に記憶するように構成される可能性がある。

【0087】

放電インジケータは、少なくとも１つの選択済みメモリセルが、現在印加されている検知電圧より低い印加済み検知電圧で伝導することを、放電フラグが、例えば、１の値を有することによって示す場合、伝導なしを示す値、例えば、０の値に放電インジケータを強制的にする命令を実行することによって最低電圧を示す可能性がある。装置、例えば、図３のバッファ３３５内に示す１つまたは複数のメモリデバイスは、例えば、図５Ａ〜５Ｃに示すように、第１のプログラム状態用のビットとして放電インジケータを出力するように、及び／または、それぞれが最低電圧で伝導し始めるメモリセルの総数を示すビットカウントを計数し記憶するように構成される可能性がある。

【0088】

１つまたは複数の実施形態において、少なくともセンス増幅器、放電フラグを記憶するように構成されるメモリデバイス、及び放電インジケータを記憶するように構成されるメモリデバイスは、選択済みアクセスラインに関連する選択済みセンスラインに動作可能に結合された、同じバッファ、例えば、図３に示すバッファ３３５内に含まれる。１つまたは複数の実施形態において、メモリデバイスのうちの少なくとも１つ、例えば、図３に示すバッファ３３５の要素３４０、３４１、３４２、及び／または３４３は、メモリセルのアレイ、選択済みアクセスライン、制御回路、センス増幅器、及び選択済みセンスラインのうちの少なくとも１つと同じダイ上に形成される１つまたは複数のＳＲＡＭである。すなわち、例えば、メモリセルのアレイ、制御回路、センス回路、及びその数のメモリデバイスの少なくとも１つのメモリデバイスは、単一ダイ上に形成される可能性がある。

【0089】

１つまたは複数の実施形態において、コントローラは、例えば、図１のインジケータ１０８及び１１２−１で示すように、ダイの外部に動作可能に結合され、また、記憶済みビットカウントと比較して記憶済みの予想状態インジケータを解析して、少なくとも第１のプログラム状態と第２のプログラム状態との間で、適切な検知閾値Ｖｔを決定するように構成される可能性がある。幾つかの例において、装置は、メモリセルの完全なページ用のビットカウントが記憶された後、記憶済みビットカウントを解析用のコントローラに送出するように構成される可能性がある。幾つかの例において、装置は、メモリセルの、完全なストリング、例えば、図２に示すＮＡＮＤストリング２２４−１、・・・、２２４−Ｍ用のビットカウントが記憶された後、記憶済みビットカウントを解析用のコントローラに送出するように構成される可能性がある。幾つかの例において、装置、例えば、図３のバッファ３３５内の、状態ごとのビットカウント３４３で示すメモリデバイスは、記憶済み検知電圧の範囲内の最高電圧が印加された後、ビットカウント分布を形成する、かつ／または、例えば、図４及び／または図５Ａ〜５Ｃに示すビットカウント分布を解析用のコントローラに送出するように構成される可能性があり、結果として得られるビットカウント分布は記憶される。

【0090】

結論
本開示は、Ｖｔ解析のための装置及び方法を含む。Ｖｔ解析のための１つまたは複数の装置は、メモリセルのアレイ、及び、或る範囲、例えば、一連の記憶済み検知電圧をメモリセルのアレイに結合された、例えば、その範囲の記憶済み検知電圧の記憶に続いて印加された、選択済みアクセスライン、例えば、ワードラインに印加するように構成される制御回路を含む。１つまたは複数の装置は、おそらくは、記憶済み検知電圧の範囲内の各電圧の印加に起因して、それぞれが伝導し始めるときに、或る数のメモリセルのそれぞれの放電を検知するように構成されるセンス回路を含み、装置は、記憶済み検知電圧の範囲内で、それぞれが伝導し始めるときにより低い電圧、例えば、最低電圧を示す、或る数のメモリセルのそれぞれについての放電インジケータを記憶するように構成される。

【0091】

特定の実施形態が本明細書で示され述べられたが、同じ結果を達成するように意図される配置構成が、示す特定の実施形態と置換される可能性があることを当業者は認識するであろう。本開示は、本開示の１つまたは複数の実施形態の適合または変形をカバーすることを意図される。上記説明が制限的方式でなく例証的方式で行われたことが理解される。上記実施形態の組合せ、及び、本明細書で特に述べられない他の実施形態は、上記説明を検討すると当業者に明らかになる。本開示の１つまたは複数の実施形態の範囲は、上記構造及び方法がそこで使用される他の用途を含む。したがって、本開示の１つまたは複数の実施形態の範囲は、添付特許請求の範囲を参照して、こうした特許請求の範囲が権利を与えられる均等物の全範囲と共に決定されるべきである。

【0092】

先の詳細な説明において、幾つかの特徴は、開示を効率化するため単一実施形態になるよう共にグループ化される。この開示の方法は、本開示の開示される実施形態が、各請求項において明示的に述べられるより多くの特徴を使用しなければならないという意図を反映するものとして解釈されない。むしろ、添付特許請求の範囲が反映するように、本発明の主題は、単一の開示される実施形態の全ての特徴より少ない特徴にある。したがって、添付特許請求の範囲は、詳細な説明に組込まれ、各請求項は、別個の実施形態として自立する。

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図6】