特許 6422906 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6422906

(24)【登録日】2018年10月26日

(45)【発行日】2018年11月14日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20181105BHJP

   H01L 29/12 20060101ALI20181105BHJP

   H01L 29/06 20060101ALI20181105BHJP

【ＦＩ】

   H01L29/78 652H

   H01L29/78 652T

   H01L29/78 652S

   H01L29/78 652Q

   H01L29/78 652K

   H01L29/78 657D

   H01L29/06 301D

   H01L29/06 301V

【請求項の数】5

【全頁数】22

(21)【出願番号】特願2016-48840(P2016-48840)

(22)【出願日】2016年3月11日

(65)【公開番号】特開2017-163112(P2017-163112A)

(43)【公開日】2017年9月14日

【審査請求日】2017年9月4日

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100108062

【弁理士】

【氏名又は名称】日向寺 雅彦

(72)【発明者】

【氏名】一條 尚生

(72)【発明者】

【氏名】小野 昇太郎

(72)【発明者】

【氏名】志村 昌洋

(72)【発明者】

【氏名】浦 秀幸

(72)【発明者】

【氏名】山下 浩明

【審査官】 杉山 芳弘

(56)【参考文献】

【文献】 特開２０１２−１５６３３３（ＪＰ，Ａ）

【文献】 国際公開第２０１５／１０７７４２（ＷＯ，Ａ１）

【文献】 特開２０１３−２５１５１３（ＪＰ，Ａ）

【文献】 特開平０５−１６７０７０（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

第１部分と、
第１方向において前記第１部分と並ぶ第２部分と、
を有する第１導電形の第１半導体領域と、
前記第１方向に対して垂直な第２方向において前記第１部分と並ぶ第３部分と、
前記第２方向において前記第２部分と並ぶ第４部分と、
を有する第２導電形の第２半導体領域と、
前記第４部分の上に設けられた第２導電形の第３半導体領域と、
前記第３半導体領域の上に選択的に設けられた第１導電形の第４半導体領域と、
前記第３部分の上に設けられ、前記第１方向において前記第３半導体領域と離間した第２導電形の第５半導体領域と、
前記第２方向に延びる第１電極部分と、前記第１方向に延び、前記第１電極部分と交差する第２電極部分と、を有し、前記第１半導体領域の上および前記第３半導体領域の上にゲート絶縁部を介して設けられたゲート電極と、
前記第４半導体領域の上に前記ゲート電極と離間して設けられ、前記第４半導体領域と電気的に接続された第１電極と、
前記ゲート電極の上に前記第１電極と離間して設けられ、前記第１部分の上および前記第３部分の上に位置し、前記ゲート電極と電気的に接続された第２電極と、
を備えた半導体装置。

【請求項2】

第１部分と、
第１方向において前記第１部分と並ぶ第２部分と、
を有する第１導電形の第１半導体領域と、
前記第１方向に対して垂直な第２方向において前記第１部分と並ぶ第３部分と、
前記第２方向において前記第２部分と並ぶ第４部分と、
を有する第２導電形の第２半導体領域と、
前記第４部分の上に設けられた第２導電形の第３半導体領域と、
前記第３半導体領域の上に選択的に設けられた第１導電形の第４半導体領域と、
前記第２半導体領域よりも第２導電形の不純物濃度が高い第２導電形の第７半導体領域と、
前記第１半導体領域の上および前記第３半導体領域の上にゲート絶縁部を介して設けられたゲート電極と、
前記第４半導体領域の上に前記ゲート電極と離間して設けられ、前記第４半導体領域と電気的に接続された第１電極と、
前記ゲート電極の上に前記第１電極と離間して設けられ、前記第１部分の上および前記第３部分の上に位置し、前記ゲート電極と電気的に接続された第２電極と、
を備え、
前記第２半導体領域は、前記第２方向において複数設けられ、
前記第１部分は、前記第２方向において前記第３部分同士の間に設けられ、
前記第２部分は、前記第２方向において前記第４部分同士の間に設けられ、
前記第７半導体領域は、前記第１部分の上および複数の前記第３部分の上に設けられた半導体装置。

【請求項3】

第１方向に延びる複数の第１導電形の第１半導体領域と、前記第１方向に延びる複数の第２導電形の第２半導体領域と、を有し、前記複数の第１半導体領域のそれぞれと、前記複数の第２半導体領域のそれぞれと、が前記第１方向に対して垂直な第２方向において交互に設けられた半導体部であって、
第１部分と、
前記第１部分の周りに設けられた第２部分と、
前記第２部分の周りに設けられた第３部分と、
を有する半導体部と、
前記第３部分の前記第２半導体領域の上に設けられた第２導電形の第３半導体領域と、
前記第３半導体領域の上に選択的に設けられた第１導電形の第４半導体領域と、
前記第２部分の前記第１半導体領域および前記第２半導体領域の上に前記第１部分を囲むように設けられた第２導電形の第８半導体領域と、
前記第８半導体領域の上に選択的且つ前記第１部分を囲むように設けられた第１導電形の第９半導体領域と、
前記第１半導体領域の上および前記第３半導体領域の上にゲート絶縁層を介して設けられたゲート電極と、
前記３半導体領域の上、前記４半導体領域の上、前記第８半導体領域の上、および前記第９半導体領域の上に設けられ、前記３半導体領域、前記４半導体領域、前記第８半導体領域、および前記第９半導体領域と電気的に接続された第１電極と、
前記第１部分の上に設けられ、前記ゲート電極の上に位置する第２電極と、
を備えた半導体装置。

【請求項4】

前記第９半導体領域は、前記第８半導体領域の上において互いに離間して複数設けられ、
複数の前記第９半導体領域のそれぞれは、前記複数の第２半導体領域のそれぞれの上に位置する請求項３記載の半導体装置。

【請求項5】

前記第１部分の上に設けられた第１導電形の第６半導体領域をさらに備え、
前記第６半導体領域における第１導電形の不純物濃度は、前記第１半導体領域における第１導電形の不純物濃度よりも高い請求項１〜４のいずれか１つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置は、電力変換等の用途に用いられる。半導体装置をスイッチングさせた際のノイズは、小さいことが望ましい。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１３−２５１５１３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明が解決しようとする課題は、スイッチング時のノイズを低減できる半導体装置を提供することである。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、第２導電形の第５半導体領域と、ゲート電極と、第１電極と、第２電極と、を有する。
前記第１半導体領域は、第１部分と、第２部分と、を有する。前記第２部分は、第１方向において前記第１部分と並んでいる。
前記第２半導体領域は、第３部分と、第４部分と、を有する。前記第３部分は、前記第１方向に対して垂直な第２方向において前記第１部分と並んでいる。前記第４部分は、前記第２方向において前記第２部分と並んでいる。
前記第３半導体領域は、前記第４部分の上に設けられている。
前記第４半導体領域は、前記第３半導体領域の上に選択的に設けられている。
前記第５半導体領域は、前記第３部分の上に設けられ、前記第１方向において前記第３半導体領域と離間している。
前記ゲート電極は、前記第２方向に延びる第１電極部分と、前記第１方向に延び、前記第１電極部分と交差する第２電極部分と、を有する。前記ゲート電極は、前記第１半導体領域の上および前記第３半導体領域の上にゲート絶縁部を介して設けられている。
前記第１電極は、前記第４半導体領域の上に前記ゲート電極と離間して設けられている。前記第１電極は、前記第４半導体領域と電気的に接続されている。
前記第２電極は、前記ゲート電極の上に前記第１電極と離間して設けられている。前記第２電極は、前記第１部分の上および前記第３部分の上に位置している。前記第２電極は、前記ゲート電極と電気的に接続されている。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る半導体装置の一部を表す平面図である。

【図2】（ａ）図１のＡ−Ａ’断面図である。（ｂ）図１のＢ−Ｂ’断面図である。

【図3】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。

【図4】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。

【図5】図２に表す断面図における抵抗成分および容量成分を表す模式図である。

【図6】第１実施形態に係る半導体装置の等価回路図である。

【図7】第１実施形態に係る半導体装置の等価回路図である。

【図8】第１実施形態に係る半導体装置の等価回路図である。

【図9】第１実施形態に係る半導体装置におけるドレイン電圧と各容量との関係を表すグラフである。

【図10】第１実施形態に係る半導体装置におけるドレイン電圧と各容量との関係を表すグラフである。

【図11】第２実施形態に係る半導体装置の一部を表す平面図である。

【図12】（ａ）図１１のＡ−Ａ’断面図である。（ｂ）図１１のＢ−Ｂ’断面図である。

【図13】第３実施形態に係る半導体装置の一部を表す平面図である。

【図14】（ａ）図１３のＡ−Ａ’断面図である。（ｂ）図１３のＢ−Ｂ’断面図である。

【図15】第３実施形態の変形例に係る半導体装置の一部を表す断面図である。

【図16】第４実施形態に係る半導体装置の一部を表す平面図である。

【図17】（ａ）図１６のＡ−Ａ’断面図である。（ｂ）図１６のＢ−Ｂ’断面図である。

【図18】第４実施形態の変形例に係る半導体装置の一部を表す平面図である。

【図19】第５実施形態に係る半導体装置の一部を表す平面図である。

【図20】第５実施形態に係る半導体装置の一部を表す平面図である。

【図21】図２０のＡ−Ａ’断面図である。

【図22】第５実施形態の変形例に係る半導体装置の一部を表す平面図である。

【発明を実施するための形態】

【0007】

以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ドレイン電極３１からソース電極３２に向かう方向をＺ方向とし、Ｚ方向に対して垂直であって相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第１方向）とする。
以下の説明において、ｎ^＋、ｎ、ｎ⁻及びｐ、ｐ⁻の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。

【0008】

（第１実施形態）
図１および図２を用いて、第１実施形態に係る半導体装置の一例について説明する。
図１は、第１実施形態に係る半導体装置１００の一部を表す平面図である。
図２（ａ）は、図１のＡ−Ａ’断面図であり、図２（ｂ）は、図１のＢ−Ｂ’断面図である。
なお、図１（ｂ）では、絶縁部２０およびソース電極３２が省略され、ゲートパッド３３が破線で表されている。

【0009】

半導体装置１００は、ＭＯＳＦＥＴである。
図１および図２に表すように、半導体装置１００は、ｎ⁻形（第１導電形）半導体領域１（第１半導体領域）、ｐ⁻形（第２導電形）ピラー領域２（第２半導体領域）、ｐ形ベース領域３（第３半導体領域）、ｎ^＋形ソース領域４（第４半導体領域）、ｎ^＋形ドレイン領域５、ゲート電極１０、ゲート絶縁部１５、絶縁部２０（第１絶縁部）、ドレイン電極３１、ソース電極３２（第１電極）、およびゲートパッド３３（第２電極）を有する。

【0010】

図１（ａ）に表すように、半導体装置１００の上面には、ソース電極３２とゲートパッド３３が、互いに離間して設けられている。
図１（ｂ）に表すように、ソース電極３２とゲートパッド３３の下には、Ｙ方向に延びる複数のゲート電極１０が設けられている。

【0011】

図２（ａ）および図２（ｂ）に表すように、半導体装置１００の下面には、ドレイン電極３１が設けられている。
ｎ^＋形ドレイン領域５は、ドレイン電極３１の上に設けられ、ドレイン電極３１と電気的に接続されている。
ｎ⁻形半導体領域１は、ｎ^＋形ドレイン領域５の上に設けられている。
ｐ⁻形ピラー領域２は、ｎ⁻形半導体領域１中に設けられている。
ｐ⁻形ピラー領域２は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。
ｎ⁻形半導体領域１の一部と、ｐ⁻形ピラー領域２と、はＸ方向において交互に設けられ、スーパージャンクション構造（以下、ＳＪ構造という）を形成している。

【0012】

ｎ⁻形半導体領域１は、ゲートパッド３３の下に位置する第１部分１ａと、ソース電極３２の下に位置する第２部分１ｂと、を有する。
同様に、ｐ⁻形ピラー領域２は、ゲートパッド３３の下に位置する第３部分２ｃと、ソース電極３２の下に位置する第４部分２ｄと、を有する。
第１部分１ａは、第２部分１ｂとＹ方向において並び、第３部分２ｃとＸ方向において並んでいる。
また、第４部分２ｄは、第３部分２ｃとＹ方向において並び、第２部分１ｂとＸ方向において並んでいる。

【0013】

ｐ形ベース領域３は、ｐ⁻形ピラー領域２の上に設けられている。
ｎ^＋形ソース領域４は、ｐ形ベース領域３の上に選択的に設けられている。
図１に表すように、ｐ形ベース領域３およびｎ^＋形ソース領域４は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。

【0014】

図２に表すように、ゲート電極１０は、ｎ⁻形半導体領域１およびｐ形ベース領域３の上に、ゲート絶縁部１５を介して設けられている。
ソース電極３２は、ｎ^＋形ソース領域４の上に設けられ、ｎ^＋形ソース領域４と電気的に接続されている。
ソース電極３２とゲート電極１０との間には、絶縁部２０が設けられ、これらの電極は電気的に分離されている。
ゲートパッド３３は、ゲート電極１０の上に絶縁部２０を介して設けられている。また、ゲートパッド３３は、ゲート電極１０と電気的に接続されている。
なお、ゲートパッド３３が、絶縁部２０を介さずに直接ゲート電極１０の上に設けられていてもよい

【0015】

ここで、半導体装置１００の動作について説明する。
ソース電極３２に対してドレイン電極３１に正の電圧が印加された状態で、ゲート電極１０に閾値以上の電圧が印加されると、半導体装置がオン状態となる。このとき、ｐ形ベース領域３のゲート絶縁部１５近傍の領域にチャネル（反転層）が形成される。
その後、ゲート電極１０に印加される電圧が閾値未満になると、ｐ形ベース領域３のチャネルが消滅し、半導体装置がオン状態からオフ状態に切り替わる。

【0016】

半導体装置がオフ状態であり、かつソース電極３２の電位に対してドレイン電極３１に正の電位が印加されているときは、ｎ⁻形半導体領域１とｐ⁻形ピラー領域２とのｐｎ接合面からｎ⁻形半導体領域１およびｐ⁻形ピラー領域２に向けて空乏層が広がる。ｎ⁻形半導体領域１とｐ⁻形ピラー領域２とのｐｎ接合面から空乏層が広がることで、半導体装置の耐圧を向上させることができる。

【0017】

次に、各構成要素の材料の一例を説明する。
ｎ⁻形半導体領域１、ｐ⁻形ピラー領域２、ｐ形ベース領域３、ｎ^＋形ソース領域４、およびｎ^＋形ドレイン領域５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート電極１０は、ポリシリコンなどの導電材料を含む。
ゲート絶縁部１５および絶縁部２０は、酸化シリコンなどの絶縁材料を含む。
ドレイン電極３１、ソース電極３２、およびゲートパッド３３は、アルミニウムなどの金属を含む。

【0018】

次に、第１実施形態に係る半導体装置１００の製造方法の一例について説明する。
図３および図４は、第１実施形態に係る半導体装置１００の製造工程を表す工程断面図である。
なお、図３および図４において、左側は、図１のＡ−Ａ’線が付された位置における工程断面図であり、右側は、図１のＢ−Ｂ’線が付された位置における工程断面図である。

【0019】

まず、ｎ^＋形半導体層５Ｓとｎ⁻形半導体層１Ｓとを有する半導体基板を用意する。次に、ｎ⁻形半導体層１Ｓの表面に、Ｙ方向に延びる複数のトレンチを形成する。続いて、ｎ⁻形半導体層１Ｓの上にｐ⁻形半導体層２Ｓを形成し、図３（ａ）に表すように、ｐ⁻形半導体層２Ｓによってトレンチを埋め込む。

【0020】

次に、半導体基板を熱酸化することで、ｎ⁻形半導体層１Ｓおよびｐ⁻形半導体層２Ｓの表面に絶縁層ＩＬ１を形成する。続いて、絶縁層ＩＬ１の上に導電層を形成し、この導電層をパターニングすることで、図３（ｂ）に表すように、ゲート電極１０を形成する。

【0021】

次に、ｐ⁻形半導体層２Ｓの表面にｐ形不純物をイオン注入し、ｐ形ベース領域３を形成する。続いて、ｐ形ベース領域３の表面に選択的にｎ形不純物をイオン注入し、ｎ^＋形ソース領域４を形成する。続いて、図４（ａ）に表すように、ゲート電極１０を覆う絶縁層ＩＬ２を形成する。

【0022】

次に、絶縁層ＩＬ１およびＩＬ２をパターニングし、ｐ形ベース領域３の一部およびｎ^＋形ソース領域４を露出させる。続いて、絶縁層ＩＬ１およびＩＬ２を覆う金属層を形成する。この金属層をパターニングすることで、図４（ｂ）に表すように、ソース電極３２およびゲートパッド３３が形成される。

【0023】

次に、ｎ^＋形半導体層５Ｓが所定の厚みになるまで、ｎ^＋形半導体層５Ｓの裏面を研削する。その後、ｎ^＋形半導体層５Ｓの裏面にドレイン電極３１を形成することで、図１および図２に表す半導体装置１００が得られる。

【0024】

次に、本実施形態に係る半導体装置に含まれる抵抗成分および容量成分について、図５〜図８を用いて説明する。
図５は、図２に表す断面図における抵抗成分および容量成分を表す模式図である。
図６〜図８は、第１実施形態に係る半導体装置１００の等価回路図である。

【0025】

図５に表すように、半導体装置１００は、ゲートパッド３３の下の領域Ａにおいて、第１部分１ａと第３部分２ｃとの間の容量Ｃｄｓ（Ａ）と、ｎ⁻形半導体領域１とゲート電極１０との間の容量Ｃｇｄ（Ａ）と、ｐ形ベース領域３とゲート電極１０との間の容量Ｃｇｓ（Ａ）と、を含む。
ソース電極３２の下の領域Ｂにおいて、第２部分１ｂと第４部分２ｄとの間の容量Ｃｄｓ（Ｂ）と、ｎ⁻形半導体領域１とゲート電極１０との間の容量Ｃｇｄ（Ｂ）と、ｐ形ベース領域３とゲート電極１０との間の容量Ｃｇｓ（Ｂ）と、を含む。
また、第３部分２ｃと第４部分２ｄとの間の抵抗は、Ｒｓ（Ａ）で表し、ゲート電極１０のゲートパッド３３の下の部分とソース電極３２の下の部分との間の抵抗は、Ｒｇ（Ａ）で表している。

【0026】

このとき、これらの成分を回路図で表したものが、図６である。
ソース電極３２の下の領域Ｂでは、ゲート電位Ｇとドレイン電位Ｄとの間の容量Ｃｇｄ（Ｂ）、ゲート電位Ｇとソース電位Ｓとの間の容量Ｃｇｓ（Ｂ）、およびドレイン電位Ｄとソース電位Ｓとの間の容量Ｃｄｓ（Ｂ）を含む。
ゲートパッド３３の下の領域Ａでは、ゲート電位Ｇとドレイン電位Ｄとの間の容量Ｃｇｄ（Ａ）、ゲート電位Ｇとソース電位Ｓとの間の容量Ｃｇｓ（Ａ）、およびドレイン電位Ｄとソース電位Ｓとの間の容量Ｃｄｓ（Ａ）を含む。
そして、領域Ａに含まれる容量と領域Ｂに含まれる容量との間に、抵抗Ｒｓ（Ａ）および抵抗Ｒｇ（Ａ）が並列に接続されている。

【0027】

ここで、半導体装置がオン状態からオフ状態に遷移（ターンオフ）したときの状態について説明する。半導体装置がターンオフした際には、前述したとおり、ｎ⁻形半導体領域１およびｐ⁻形ピラー領域２に空乏層が延びる。ｐ⁻形ピラー領域２が空乏化する結果、ｐ⁻形ピラー領域２の、第３部分２ｃと第４部分２ｄとの間の抵抗Ｒｓ（Ａ）が大きく増加する。
このとき、半導体装置１００に含まれる各成分は、図７に表す等価回路で表される。

【0028】

図７に表す回路において、ゲート電極１０は導電性を有し、Ｙ方向に連続して延びているため、ゲート電極１０における抵抗Ｒｇ（Ａ）は十分に小さい。
また、容量Ｃｇｓ（Ａ）と容量Ｃｄｓ（Ａ）とを比べた場合、容量Ｃｇｓ（Ａ）は、容量Ｃｄｓ（Ａ）よりも十分に大きい。
このため、図７に表す等価回路において、抵抗Ｒｇ（Ａ）および容量Ｃｇｓ（Ａ）を無視すると、半導体装置１００に含まれる各成分は、図８に表す等価回路で表される。

【0029】

すなわち、半導体装置をターンオフさせた際には、図８に表すように、ゲート電位Ｇとドレイン電位Ｄとの間に、容量Ｃｇｄ（Ｂ）、Ｃｇｄ（Ａ）、およびＣｄｓ（Ａ）が並列に接続されたものとみなすことができる。

【0030】

ここで、本実施形態による作用および効果について、図９および図１０を用いて説明する。
図９および図１０は、第１実施形態に係る半導体装置１００におけるドレイン電圧と各容量との関係を表すグラフである。
具体的には、図９（ａ）は、ドレイン電圧とドレイン・ソース間容量との関係を表し、図９（ｂ）は、ドレイン電圧とゲート・ドレイン間容量との関係を表している。
図１０は、ドレイン電圧と、ゲート・ドレイン間に接続された各容量と、の関係を表している。
図９および図１０において、縦軸は容量、横軸はドレイン電圧を表している。また、図９および図１０では、横軸のドレイン電圧が線形表記であるのに対して、縦軸の容量は対数表記である。

【0031】

半導体装置をターンオフさせた際には、ドレイン電圧の上昇およびドレイン電流遮断に伴うオーバーシュートによる、ドレイン電位及び電流の振動（スイッチングノイズ）が発生する。
このスイッチングノイズは、スイッチング速度が速くなるほど、大きくなる。一方で、スイッチング速度は、ゲート・ドレイン間容量（Ｃｇｄ（Ａ）およびＣｇｄ（Ｂ））の大きさと、ドレイン・ソース間容量（Ｃｄｓ（Ａ）およびＣｄｓ（Ｂ））の大きさと、が大きくなるほど、遅くなる。このため、これらの容量を大きくすることで、スイッチング速度を低下させ、スイッチングノイズを抑制することができる。
しかし、ゲート・ドレイン間容量を大きくすると、半導体装置のオフ状態からオン状態への遷移（ターンオン）に要する時間も長くなるため、半導体装置のスイッチング損失が増加する。

【0032】

特にＳＪ構造を有する半導体装置では、ターンオフ時にｎ⁻形半導体領域１およびｐ⁻形ピラー領域２が短時間で空乏化するため、時間に対するドレイン電圧の変化が大きい。加えて、ターンオフ時のｎ⁻形半導体領域１およびｐ⁻形ピラー領域２の空乏化により、ドレイン・ソース間容量が急激に減少する。
これらの要因により、ＳＪ構造を有する半導体装置では、ＳＪ構造を有していない半導体装置に比べて、大きなスイッチングノイズが生じる。

【0033】

この点について、図９を用いて具体的に説明する。
図９（ａ）および図９（ｂ）に表すように、ドレイン電圧が上昇するに伴い、ドレイン・ソース間容量およびゲート・ドレイン間容量が減少する。
このとき、ドレイン・ソース間容量は、ドレイン電圧が、電圧Ｖ１に達するまで減少し、電圧Ｖ１以上では、略一定となる。ゲート・ドレイン間容量は、ドレイン電圧が、電圧Ｖ２に達するまでに減少し、電圧Ｖ２以上では、略一定となる。
ドレイン・ソース間容量の減少は、上述した通り、ターンオフ時のｎ⁻形半導体領域１およびｐ⁻形ピラー領域２の空乏化によるものである。これに対して、ゲート・ドレイン間容量の減少は、ドレイン・ソース間容量と同様のｎ⁻形半導体領域１およびｐ⁻形ピラー領域２の空乏化に加え、ｎ⁻形半導体領域１及びｐ形ベース領域３により形成されるＪＦＥＴ構造の空乏化によるものである。このため、図９（ａ）と図９（ｂ）に示すように、電圧Ｖ２は、電圧Ｖ１よりも低く、ゲート・ドレイン間容量は、ドレイン・ソース間容量に比べて、より小さいドレイン電圧の変化の間に、容量が略一定の値まで減少する。
このような容量特性を有する半導体装置においては、スイッチング遷移期間のゲート・ドレイン間容量が小さく、スイッチング速度が大きいため、スイッチングノイズが大きくなる。スイッチング速度を遅くする方法として、ゲート電極１０と、外部のゲート駆動回路と、の間に抵抗を追加する方法がある。抵抗を追加することで、ゲート電極１０への電圧の印加を開始してからゲート電極１０の電圧が閾値以上になるまでの時間が長くなり、スイッチング速度を低下させることができる。しかし、ゲート・ドレイン間容量が小さい半導体装置では、抵抗を追加することによるスイッチング速度の低下度合いが小さく、スイッチングノイズの抑制は容易ではない。
このため、半導体装置をターンオフした際のスイッチングノイズを抑制するためには、ターンオフ時のゲート・ドレイン間容量を、より大きくすることが望ましい。

【0034】

この点について、本実施形態に係る半導体装置では、ゲートパッド３３の下にｐ⁻形ピラー領域２の第３部分２ｃが設けられ、第３部分２ｃとｎ⁻形半導体領域１の第１部分１ａとの間で容量Ｃｄｓ（Ａ）が形成されている。
この容量Ｃｄｓ（Ａ）は、図６〜図８の等価回路に表すように、ターンオフ時には、容量Ｃｇｄ（Ｂ）と並列に接続されているものとみなすことができる。
図１０に表すように、半導体装置がオン状態のときは、容量Ｃｄｓ（Ａ）は、容量Ｃｇｄ（Ｂ）よりも小さい。これは、ゲートパッド３３の面積が、ソース電極３２の面積よりも小さく、ゲートパッド３３下の第１部分１ａと第３部分２ｃの対向面積が、ソース電極３２下の第２部分１ｂと第４部分２ｄの対向面積よりも小さいためである。
この状態から半導体装置をターンオフさせると、各半導体領域の空乏化により、ドレイン電圧が増加するとともに、各容量が低下する。このとき、上述したように、ゲート・ドレイン間容量である容量Ｃｇｄ（Ａ）および容量Ｃｇｄ（Ｂ）は、ドレイン・ソース間容量である容量Ｃｄｓ（Ｂ）に比べて、より小さいドレイン電圧の変化の間に、容量が略一定の値まで減少する。
この結果、半導体装置がオン状態からオフ状態に遷移するまでの間に、容量Ｃｄｓ（Ａ）が容量Ｃｇｄ（Ｂ）よりも一時的に大きくなる。
上述した通り、図１０において縦軸は対数表記であるため、各ドレイン電圧における容量Ｃｇｄ（Ｂ）、Ｃｄｓ（Ａ）、およびＣｇｄ（Ａ）の和は、これらの容量のうちの最も大きいものと略同じとなる。このため、図１０の実線で表される容量は、各ドレイン電圧において、容量Ｃｇｄ（Ｂ）、Ｃｄｓ（Ａ）、およびＣｇｄ（Ａ）の最も大きいものと略同じ値となっている。
従って、ターンオフ時のゲート・ドレイン間の容量は、実質的に図１０の実線で表される容量となる。ターンオフ時に一時的に、容量Ｃｇｄ（Ｂ）に容量Ｃｄｓ（Ａ）が加えられる結果、ターンオフ時のゲート・ドレイン間容量がより大きくなり、ゲート・ドレイン間容量の変化が緩やかとなるため、半導体装置のスイッチングノイズを抑制することができる。

【0035】

また、この作用によって半導体装置のスイッチングノイズを抑制する場合、半導体装置のターンオフ時のみ、一時的に、容量Ｃｇｄ（Ｂ）に容量Ｃｄｓ（Ａ）が加えられるため、半導体装置のターンオン時のスイッチング時間の増加を抑制することができる。
すなわち、本実施形態によれば、半導体装置のスイッチング損失の増加を抑制しつつ、半導体装置のスイッチングノイズを低減することができる。

【0036】

なお、ｎ⁻形半導体領域１におけるｎ形不純物濃度は、ｐ⁻形ピラー領域２におけるｐ形不純物濃度と同じであっても良いし、異なっていてもよい。
例えば、ｎ⁻形半導体領域１におけるｎ形不純物濃度を、ｐ⁻形ピラー領域２におけるｐ形不純物濃度よりも高くすることで、容量Ｃｇｄ（Ｂ）を増加させ、半導体装置のスイッチングノイズをより一層抑制することができる。
または、ｐ⁻形ピラー領域２におけるｐ形不純物濃度が、ｎ⁻形半導体領域１におけるｎ形不純物濃度よりも高くてもよい。

【0037】

（第２実施形態）
図１１は、第２実施形態に係る半導体装置２００の一部を表す平面図である。
図１２（ａ）は、図１１のＡ−Ａ’断面図であり、図１２（ｂ）は、図１１のＢ−Ｂ’断面図である。
なお、図１１（ａ）では、絶縁部２０およびゲートパッド３３が省略され、ソース電極３２が破線で表されている。
図１１（ｂ）では、絶縁部２０、ソース電極３２、およびゲートパッド３３が省略され、ゲート電極１０が破線で表されている。

【0038】

図１１（ａ）に表すように、本実施形態に係る半導体装置２００では、ゲート電極１０がメッシュ状に設けられている。
より具体的には、ゲート電極１０は、Ｘ方向に延びる第１電極部分１１と、Ｙ方向に延びる第２電極部分１２と、を有する。第１電極部分１１は、Ｙ方向において複数設けられ、第２電極部分１２は、Ｘ方向において複数設けられている。これらの部分が互いに交差しながら並べられることで、ゲート電極１０がメッシュ状に設けられている。

【0039】

ゲート電極１０は、開口ＯＰを有する。開口ＯＰは、Ｘ方向およびＹ方向において複数設けられている。図１１（ｂ）に表すように、ゲートパッド３３の下には、開口ＯＰに対応してｐ形ベース領域３が設けられている。ソース電極３２の下には、開口ＯＰに対応してｐ形ベース領域３およびｎ^＋形ソース領域４が設けられている。ｎ^＋形ソース領域４が設けられた領域では、開口ＯＰを通して、ｐ形ベース領域３およびｎ^＋形ソース領域４がソース電極３２と接続されている。

【0040】

図１２に表すように、半導体装置１００と同様、ｎ⁻形半導体領域１はｎ^＋形ドレイン領域５の上に設けられ、Ｙ方向に延びるｐ⁻形ピラー領域２がｎ⁻形半導体領域１中に設けられている。そして、ｎ⁻形半導体領域１の一部とｐ⁻形ピラー領域２とがＸ方向において交互に設けられている。
また、ｎ⁻形半導体領域１は、第１部分１ａおよび第２部分１ｂを有し、ｐ⁻形ピラー領域２は、第３部分２ｃおよび第４部分２ｄを有する。
このため、本実施形態によれば、第１実施形態と同様に、半導体装置のスイッチング損失の増加を抑制しつつ、半導体装置のスイッチングノイズを低減することが可能である。

【0041】

また、本実施形態に係る半導体装置２００では、ゲート電極１０がメッシュ状に設けられている。このため、ゲート電極１０が一方向に延在している場合に比べて、ゲート電極１０における電気抵抗を小さくすることができる。
すなわち、本実施形態によれば、第１実施形態に比べて、図６の等価回路に表される抵抗Ｒｇ（Ａ）をさらに小さくすることができる。抵抗Ｒｇ（Ａ）を小さくすることで、容量Ｃｇｄ（Ｂ）に付加される容量Ｃｄｓ（Ａ）の割合が大きくなり、半導体装置のスイッチングノイズをより一層抑制することが可能となる。

【0042】

さらに、本実施形態に係る半導体装置２００では、ｐ⁻形ピラー領域２の上に、ｐ形ベース領域３がＹ方向に互いに離間して設けられている。すなわち、図１２（ｂ）に表される、ソース電極３２の下に設けられたｐ形ベース領域３（第３半導体領域）と、図１２（ａ）に表される、ゲートパッド３３の下に設けられたｐ形ベース領域３（第５半導体領域）と、がＹ方向において離間している。
このため、第１実施形態に比べて、図６の等価回路に表される抵抗Ｒｓ（Ａ）をさらに大きくすることができる。抵抗Ｒｓ（Ａ）を大きくすることで、容量Ｃｇｄ（Ｂ）に付加される容量Ｃｄｓ（Ａ）の割合が大きくなり、半導体装置のスイッチングノイズをさらに抑制することが可能となる。

【0043】

（第３実施形態）
図１３は、第３実施形態に係る半導体装置３００の一部を表す平面図である。
図１４（ａ）は、図１３のＡ−Ａ’断面図であり、図１４（ｂ）は、図１３のＢ−Ｂ’断面図である。
なお、図１３では、絶縁部２０が省略され、ソース電極３２およびゲートパッド３３が破線で表されている。

【0044】

本実施形態に係る半導体装置３００では、図１３に表すように、ゲートパッド３３の下の全面にゲート電極１０が設けられている。
すなわち、ゲート電極１０は、ソース電極３２の下に位置する第３電極部分１３と、ゲートパッド３３の下に位置する第４電極部分１４を有する。また、第４電極部分１４の幅（Ｘ方向における長さ）Ｗ２は、第３電極部分１３の幅よりも広い。そして、第４電極部分１４は、Ｘ方向に並べられた複数の第３電極部分１３と接続されている。

【0045】

ゲート電極１０が、幅の広い第４電極部分１４を有することで、ゲート電極１０における抵抗をさらに小さくすることができる。すなわち、本実施形態によれば、第２実施形態に比べて、図６の等価回路に表される抵抗Ｒｇ（Ａ）をさらに小さくすることができる。
また、ゲートパッド３３の下にｐ形ベース領域３が設けられていないため、第２実施形態に比べて、抵抗Ｒｓ（Ａ）をさらに大きくすることができる。
すなわち、本実施形態によれば、第２実施形態に比べて、半導体装置のスイッチングノイズをさらに抑制することが可能である。

【0046】

また、半導体装置３００では、図１４に表すように、ゲートパッド３３の下にはｐ形ベース領域３が設けられていない。すなわち、ｐ形ベース領域３は、ｐ⁻形ピラー領域２の第４部分２ｄの上にのみ設けられている。
ゲートパッド３３の下にｐ形ベース領域３が設けられていない場合、ゲート絶縁部１５を介してゲート電極１０とｎ⁻形半導体領域１とが対向する面積を大きくすることができる。このため、図６に表す容量Ｃｇｄ（Ａ）を大きくし、半導体装置のスイッチングノイズをより一層抑制することが可能となる。

【0047】

図１５は、第３実施形態の変形例に係る半導体装置の一部を表す断面図である。
なお、図１５（ａ）は、図１３のＡ−Ａ’断面図に相当し、図１５（ｂ）は、図１３のＢ−Ｂ’断面図に相当する。

【0048】

本変形例に係る半導体装置では、ｎ⁻形半導体領域１の第１部分１ａの上にｎ形半導体領域６（第６半導体領域）が設けられている。ｎ形半導体領域６におけるｎ形不純物濃度は、ｎ⁻形半導体領域１におけるｎ形不純物濃度よりも高い。
ｎ形半導体領域６を設けることで、半導体装置をターンオフした際に、ゲート電極１０と対向する領域が空乏化しにくくなる。すなわち、ゲートパッド３３の下にｎ形半導体領域６を設けることで、図６に表される容量Ｃｇｄ（Ａ）を増加させることができる。
このため、本変形例によれば、半導体装置３００に比べて、半導体装置のスイッチングノイズをさらに抑制することが可能である。

【0049】

なお、ｎ形半導体領域６は、第３実施形態に半導体装置３００に限らず、第１実施形態および第２実施形態に係る半導体装置にも適用することが可能である。これらの実施形態に係る半導体装置にｎ形半導体領域６を設けることで、半導体装置のスイッチングノイズをさらに抑制することが可能である。

【0050】

（第４実施形態）
図１６は、第４実施形態に係る半導体装置４００の一部を表す平面図である。
図１７（ａ）は、図１６のＡ−Ａ’断面図であり、図１７（ｂ）は、図１６のＢ−Ｂ’断面図である。
なお、図１６（ａ）では、絶縁部２０が省略され、ソース電極３２およびゲートパッド３３が破線で表されている。図１６（ｂ）では、ゲート絶縁部１５、絶縁部２０、ソース電極３２、およびゲートパッド３３が省略され、ゲート電極１０が破線で表されている。

【0051】

半導体装置４００は、例えば、ｐ形半導体領域７（第７半導体領域）をさらに有する点で半導体装置３００と異なる。
図１６（ａ）に表すように、ゲートパッド３３の下の全面に、半導体装置３００と同様、ゲート電極１０の第４電極部分１４が設けられている。
第４電極部分１４の下には、図１６（ｂ）に表すように、複数のｐ形半導体領域７が設けられている。
複数のｐ形半導体領域７は、Ｙ方向に互いに離間して並べられ、それぞれが、Ｘ方向に延びている。ｐ形半導体領域７のＸ方向における端部は、それぞれｐ形ベース領域３に接している。

【0052】

図１７（ａ）に表すように、ｐ形半導体領域７は、ｎ⁻形半導体領域１の第１部分１ａの上およびｐ⁻形ピラー領域２の第３部分２ｃの上に設けられている。
ｐ形半導体領域７同士の間の領域では、図１７（ｂ）に表すように、ｎ⁻形半導体領域１の一部がゲート絶縁部１５を介してゲート電極１０と対面している。

【0053】

各実施形態に係る半導体装置は、ｐ⁻形ピラー領域２およびｐ形ベース領域３をアノード、ｎ⁻形半導体領域１およびｎ^＋形ドレイン領域５をカソードとするダイオードを内蔵している。半導体装置にサージ電圧が加わり、半導体装置がダイオードとして順方向動作した際、ソース電極３２からｐ形ベース領域３へ正孔が注入され、ドレイン電極３１からｎ^＋形ドレイン領域５へ電子が注入される。
半導体装置のダイオード動作が終了し、ソース電極３２に対してドレイン電極３１に正の電圧が印加されたとき（リカバリー時）には、ｎ⁻形半導体領域１に蓄積された電子は、ｎ^＋形ドレイン領域５を通してドレイン電極３１から排出され、正孔は、ｐ⁻形ピラー領域２およびｐ形ベース領域３を通してソース電極３２から排出される。

【0054】

正孔がソース電極３２へ排出される際、ゲートパッド３３の下のｎ⁻形半導体領域１に蓄積された正孔は、ｐ⁻形ピラー領域２をＹ軸方向に流れ、ソース電極３２と接続されたｐ形ベース領域３を通して排出される。このため、ゲートパッド３３の下のｎ⁻形半導体領域１に蓄積された正孔は、ソース電極３２の下のｎ⁻形半導体領域１に蓄積された正孔よりも、排出されるまでに要する時間が長い。このため、ゲートパッド３３の下のｎ⁻形半導体領域１およびｐ⁻形ピラー領域２が空乏化するまでの時間は、ソース電極３２の下のｎ⁻形半導体領域１およびｐ⁻形ピラー領域２が空乏化するまでの時間よりも長い。
ソース電極３２の下の半導体領域が空乏化し、ゲートパッド３３の下の半導体領域が空乏化していない場合、ゲートパッド３３の下の半導体領域とゲート電極１０との間に局所的に大きな電圧が加わり、ゲート絶縁部１５が破壊される場合がある。

【0055】

この課題に対して、本実施形態では、ｐ形半導体領域７をゲートパッド３３の下に設けている。ｐ⁻形ピラー領域２はＹ方向に延びているのに対して、ｐ形半導体領域７はＸ方向に延び、ｐ形ベース領域３と接している。
このような構造を採用することで、ゲートパッド３３下のｎ⁻形半導体領域１の正孔が、ｐ⁻形ピラー領域２に加えてｐ形半導体領域７を流れる。正孔がｐ⁻形ピラー領域２およびｐ形半導体領域７を流れることで、ｎ⁻形半導体領域１の正孔が排出されるまでの時間を短くすることができる。
このため、本実施形態によれば、半導体装置３００に比べて、リカバリー時に、ゲート絶縁部１５の破壊が生じる可能性を低減し、リカバリー耐量を向上させることが可能となる。

【0056】

なお、ｐ形半導体領域７は、ゲート電極１０の第４電極部分１４の下の全面に設けることも可能である。このようなｐ形半導体領域７を設けることで、ゲートパッド３３下のｎ⁻形半導体領域１の正孔が排出されるまでの時間をさらに短くすることができる。
一方で、第４電極部分１４の下の全面にｐ形半導体領域７が設けられている場合、図１６（ｂ）に表す例に比べて、ゲート電極１０（第４電極部分１４）と、ｎ⁻形半導体領域１と、の対向面積が小さくなる。ゲート電極１０とｎ⁻形半導体領域１との対向面積が小さくなると、図６に表す容量Ｃｇｄ（Ａ）が小さくなり、半導体装置のスイッチングノイズが増大する可能性がある。
従って、図１６（ｂ）に表すように、複数のｐ形半導体領域７を互いに離間させて設けることで、半導体装置のスイッチングノイズの増大を抑制しつつ、リカバリー耐量を向上させることが可能となる。

【0057】

また、本実施形態に係る半導体装置４００において、ゲートパッド３３の下のゲート電極１０の形状は任意である。ゲートパッド３３の下において、ゲート電極１０は、半導体装置１００と同様に、Ｘ方向に並べられ、それぞれがＹ方向に延びていても良い。または、ゲートパッド３３の下において、ゲート電極１０は、半導体装置２００のように、Ｘ方向に延びる部分と、Ｙ方向に延びる部分と、を有していてもよい。

【0058】

同様に、ｐ形半導体領域７の形状および配置も、適宜変更可能である。
図１８は、第４実施形態の変形例に係る半導体装置４００の一部を表す平面図である。

【0059】

図１８（ａ）に表すように、ｐ形半導体領域７は、Ｘ方向およびＹ方向において、複数設けられている。
それぞれのｐ形半導体領域７のＸ方向における端部は、ｐ⁻形ピラー領域２に接している。
半導体装置４００が図１８（ａ）に表す構造の場合、ｎ⁻形半導体領域１に蓄積された正孔は、ｐ形半導体領域７およびｐ⁻形ピラー領域２を通してＸ方向に流れる。

【0060】

図１８（ｂ）に表すように、ｐ形半導体領域７は、Ｘ方向に延びる部分と、それらを連結する部分と、を有していてもよい。この場合、ｐ⁻形ピラー領域２の上に設けられるｐ形半導体領域７の面積が大きくなることで、ｎ⁻形半導体領域１に蓄積された正孔が排出される際の、正孔に対する抵抗を小さくし、半導体装置のリカバリー耐量をさらに向上させることができる。

【0061】

（第５実施形態）
図１９および図２０は、第５実施形態に係る半導体装置５００の一部を表す平面図である。
図２１は、図２０のＡ−Ａ’断面図である。
なお、図１９および図２０では、ｎ⁻形半導体領域１および複数のｐ⁻形ピラー領域２を含む半導体部Ｓの第１部分Ｓ１、第２部分Ｓ２、および第３部分Ｓ３を二点鎖線で表している。
また、図１９（ｂ）では、絶縁部２０、ソース電極３２、およびゲートパッド３３が省略されている。
図２０では、ゲート電極１０、ゲート絶縁部１５、絶縁部２０、ソース電極３２、およびゲートパッド３３が省略されている。

【0062】

半導体装置５００は、例えば、ｐ形半導体領域８（第８半導体領域）およびｎ^＋形半導体領域９（第９半導体領域）をさらに有する点で、半導体装置１００と異なる。

【0063】

図１９（ａ）に表すように、半導体部Ｓは、第１部分Ｓ１と、第１部分Ｓ１の周りに設けられた第２部分Ｓ２と、第２部分Ｓ２の周りに設けられた第３部分Ｓ３と、を有する。
ゲートパッド３３は、第１部分Ｓ１の上に設けられている。
ソース電極３２は、第２部分Ｓ２および第３部分Ｓ３の上に設けられている。

【0064】

図１９（ｂ）に表すように、ゲート電極１０は、第１部分Ｓ１、第２部分Ｓ２、および第３部分Ｓ３の上に設けられている。
図１９（ｂ）に表す例では、ゲート電極１０は、第１部分Ｓ１〜第３部分Ｓ３の上においてＹ方向に延びている。ただし、ゲート電極１０のうち、第１部分Ｓ１の上に位置する部分の形状は、任意である。

【0065】

図２０に表すように、第３部分Ｓ３には、ｐ形ベース領域３およびｎ^＋形ソース領域４が設けられている。
第２部分Ｓ２には、ｐ形半導体領域８およびｎ^＋形半導体領域９が設けられている。
ｐ形半導体領域８は、第１部分Ｓ１を囲むように、第２部分Ｓ２に環状に設けられている。
ｎ^＋形半導体領域９は、ｐ形半導体領域８の上に選択的に設けられている。ｎ^＋形半導体領域９は、第１部分Ｓ１から第３部分Ｓ３に向かう方向において、複数設けられ、それぞれが第１部分Ｓ１を囲むように環状に設けられていてもよい。

【0066】

図２１に表すように、ソース電極３２は、第２部分Ｓ２の上に設けられたｐ形半導体領域８およびｎ^＋形半導体領域９、第３部分Ｓ３の上に設けられたｐ形ベース領域３およびｎ^＋形ソース領域４と電気的に接続されている。

【0067】

前述したとおり、半導体装置のダイオード動作からのリカバリー時には、ゲートパッド３３の下のｎ⁻形半導体領域１に蓄積された正孔は、ゲートパッド３３の周りのｐ形の半導体領域を通してソース電極３２へ排出される。
このとき、ゲートパッド３３が設けられる第１部分Ｓ１の周りの第２部分Ｓ２に、ｐ形半導体領域８を設けることで、ソース電極３２に向けて流れる正孔に対する抵抗を低減し、ｎ⁻形半導体領域１に蓄積された正孔が排出され易くなる。

【0068】

一方で、ダイオードが順方向動作をしている際、ドレイン電極３１から注入された電子は、ソース電極３２を通して排出される。このとき、ｐ形半導体領域８が設けられていることで、第１部分Ｐ１に注入された電子が、ソース電極３２へ移動する際の電子に対する抵抗が大きくなる。電子に対する抵抗が大きくなると、第１部分Ｐ１における電子の蓄積量が増加する。そして、蓄積された電子を中和するために、より多くの正孔が第１部分Ｐ１に注入される。このため、第１部分Ｐ１における正孔の蓄積量が増加し、リカバリー時に第１部分Ｐ１が空乏化し難くなり、リカバリー耐量の低下が生じうる。

【0069】

この課題に対して、本実施形態では、ｐ形半導体領域８の上に選択的にｎ^＋形半導体領域９を設けている。ｐ形半導体領域８の上にｎ^＋形半導体領域９が設けられることで、ダイオードの順方向動作時において、ソース電極３２へ移動する際の電子に対する抵抗を小さくすることができる。この結果、第１部分Ｐ１における電子の蓄積量が減少し、第１部分Ｐ１への正孔の注入量も減少する。

【0070】

すなわち、本実施形態によれば、ｐ形半導体領域８を設けることで、リカバリー時に正孔が排出され易くなるとともに、ｎ^＋形半導体領域９を設けることで、順方向動作時の正孔の注入量を低減することができる。
このため、本実施形態によれば、半導体装置１００に比べて、半導体装置のリカバリー耐量をさらに向上させることが可能となる。

【0071】

また、半導体装置５００は、ｎ⁻形半導体領域１、ｐ形半導体領域８、およびｎ^＋形半導体領域９から構成される寄生ＮＰＮトランジスタを含んでいる。
ダイオード動作が順方向動作し、その後、ソース電極３２に対してドレイン電極３１に正の電圧が印加されると、リカバリー動作が始まり、ｎ⁻形半導体領域１およびｐ⁻形ピラー領域２の空乏化が始まる。このとき、ｐ⁻形ピラー領域２では、ｐ⁻形ピラー領域２同士の間に位置するｎ⁻形半導体領域１よりも、空乏層の延びる速度が遅く、空乏化しにくい。ｎ^＋形半導体領域９が、空乏化しにくいｐ⁻形ピラー領域２の上に位置することで、ｎ^＋形半導体領域９近傍を通過する正孔の量を低減し、ｎ^＋形半導体領域９近傍のｐ形半導体領域における電圧の上昇を抑制することができる。
すなわち、ｎ^＋形半導体領域９を、ｐ⁻形ピラー領域２の上に位置させることで、寄生トランジスタの動作を抑制することが可能となる。

【0072】

なお、本実施形態においても、第２実施形態と同様に、ゲート電極１０の少なくとも一部がメッシュ状に設けられていてもよい。あるいは、第３実施形態と同様に、ゲート電極１０が、ゲートパッド３３の全面下に設けられた第４電極部分１４を有していてもよい。ゲート電極１０がこれらの構造を有することで、第２実施形態および第３実施形態と同様に、スイッチングノイズをさらに低減することができる。

【0073】

また、本実施形態は、第４実施形態と組み合わせることも可能である。すなわち、第１部分Ｐ１の上に、ｐ形半導体領域７が設けられていてもよい。半導体装置５００がｐ形半導体領域７を有することで、半導体装置のリカバリー耐量をさらに向上させることが可能である。

【0074】

あるいは、ｎ^＋形半導体領域９は、図２２に表すように、ｐ形半導体領域８の上に選択的に設けられていてもよい。
図２２は、第５実施形態の変形例に係る半導体装置５１０の一部を表す平面図である。
図２２では、ゲート電極１０、ゲート絶縁部１５、絶縁部２０、ソース電極３２、およびゲートパッド３３が省略されている。

【0075】

半導体装置５１０では、複数のｎ^＋形半導体領域９が、ｐ形半導体領域８の上に設けられている。そして、複数のｎ^＋形半導体領域９は、第１部分Ｐ１の周りに、周方向に並べられている。また、それぞれのｎ^＋形半導体領域９は、ｐ⁻形ピラー領域２の上に位置している。
このような構造を採用することで、半導体装置５００に比べて、寄生トランジスタの動作をより一層抑制することが可能となる。

【0076】

以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。

【0077】

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｎ⁻形半導体領域１、ｐ⁻形ピラー領域２、ｐ形ベース領域３、ｎ^＋形ソース領域４、ｎ^＋形ドレイン領域５、ｎ形半導体領域６、ｐ形半導体領域７、ｐ形半導体領域８、ｎ^＋形半導体領域９、ゲート電極１０、ゲート絶縁部１５、絶縁部２０、ドレイン電極３１、ソース電極３２、ゲートパッド３３などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

【符号の説明】

【0078】

１００、２００、３００、４００、５００、５１０…半導体装置、 １…ｎ⁻形半導体領域、 ２…ｐ⁻形ピラー領域、 ３…ｐ形ベース領域、 ４…ｎ^＋形ソース領域、 ５…ｎ^＋形ドレイン領域、 ６…ｎ形半導体領域、 ７…ｐ形半導体領域、 ８…ｐ形半導体領域、 ９…ｎ^＋形半導体領域、 １０…ゲート電極、 １５…ゲート絶縁部、 ２０…絶縁部、 ３１…ドレイン電極、 ３２…ソース電極、 ３３…ゲートパッド

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】