特許 6423980 液晶表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6423980

(24)【登録日】2018年10月26日

(45)【発行日】2018年11月14日

(54)【発明の名称】液晶表示装置

(51)【国際特許分類】

   G02F 1/1339 20060101AFI20181105BHJP

   G02F 1/1368 20060101ALI20181105BHJP

   G02F 1/1343 20060101ALI20181105BHJP

   G09F 9/30 20060101ALI20181105BHJP

【ＦＩ】

   G02F1/1339 500

   G02F1/1368

   G02F1/1343

   G09F9/30 338

   G09F9/30 309

   G09F9/30 348A

【請求項の数】3

【全頁数】36

(21)【出願番号】特願2018-100218(P2018-100218)

(22)【出願日】2018年5月25日

(62)【分割の表示】特願2017-123829(P2017-123829)の分割

【原出願日】2000年6月29日

(65)【公開番号】特開2018-142021(P2018-142021A)

(43)【公開日】2018年9月13日

【審査請求日】2018年6月15日

(31)【優先権主張番号】特願平11-191102

(32)【優先日】1999年7月6日

(33)【優先権主張国】JP

【早期審査対象出願】

(73)【特許権者】

【識別番号】000153878

【氏名又は名称】株式会社半導体エネルギー研究所

(72)【発明者】

【氏名】平形 吉晴

(72)【発明者】

【氏名】後藤 裕吾

(72)【発明者】

【氏名】丸山 優子

(72)【発明者】

【氏名】山崎 舜平

【審査官】 右田 昌士

(56)【参考文献】

【文献】 特開平１１−１７４４６２（ＪＰ，Ａ）

【文献】 特開平０５−２８１５５８（ＪＰ，Ａ）

【文献】 特開平０９−０７３０８８（ＪＰ，Ａ）

【文献】 特開平１０−１５３７９７（ＪＰ，Ａ）

【文献】 特開平１０−０９６９５５（ＪＰ，Ａ）

【文献】 特開平０７−０８４２６７（ＪＰ，Ａ）

【文献】 特開平１０−２３９６９０（ＪＰ，Ａ）

【文献】 特開平０８−０７６１２９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０２Ｆ １／１３６８

Ｇ０２Ｆ １／１３４３

Ｇ０２Ｆ １／１３３９

Ｇ０９Ｆ ９／００ − ９／４６

(57)【特許請求の範囲】

【請求項1】

第１の画素ＴＦＴと、前記第１の画素ＴＦＴと隣接した第２の画素ＴＦＴとが設けられた第１の基板と、
前記第１の基板と対向した第２の基板と、
前記第１の基板と前記第２の基板との間隔を保つ、複数のスペーサと、を有し、
前記第１の画素ＴＦＴが有するコンタクトホールは、前記複数のスペーサの一と重なる領域を有し、
前記複数のスペーサの一は、前記コンタクトホールより大きな径を有し、
前記複数のスペーサの一は、前記第１の画素ＴＦＴが有するゲート電極と重なる領域を有し、
前記第２の画素ＴＦＴが有するコンタクトホールは、前記複数のスペーサのいずれとも重ならず、
前記複数のスペーサはそれぞれ、樹脂を有し、かつカラーフィルタ材料を有さないことを特徴とする液晶表示装置。

【請求項2】

請求項１において、
前記第１の画素ＴＦＴ及び前記第２の画素ＴＦＴはそれぞれ、結晶質シリコン膜を有することを特徴とする液晶表示装置。

【請求項3】

第１のソース配線と、前記第１のソース配線と隣接した第２のソース配線と、
前記第１のソース配線及び前記第２のソース配線と交わる、ゲート配線と、
前記第１のソース配線と、前記第２のソース配線と、前記ゲート配線とが設けられた第１の基板と、
前記第１の基板と対向した第２の基板と、
前記第１の基板と前記第２の基板との間隔を保つ、複数のスペーサと、を有し、
前記第１のソース配線及び前記ゲート配線は、前記複数のスペーサの一と重なる領域を有し、
前記第１のソース配線と前記ゲート配線とが交わる領域に、第１の結晶質シリコン膜を有し、
前記第２のソース配線と前記ゲート配線とが交わる領域に、第２の結晶質シリコン膜を有し、
前記複数のスペーサの一は、前記第１の結晶質シリコン膜と重なる領域を有し、
前記複数のスペーサの一は、前記第１の結晶質シリコン膜と画素電極とを電気的に接続するためのコンタクトホールより大きな径を有し、
前記第２のソース配線と前記ゲート配線とが交わる領域において、前記第２のソース配線及び前記ゲート配線は、前記複数のスペーサのいずれとも重ならず、
前記複数のスペーサはそれぞれ、樹脂を有し、かつカラーフィルタ材料を有さないことを特徴とする液晶表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体
装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置お
よびその様な電気光学装置を部品として搭載した電子機器に関する。

【0002】

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装、半導体回路および電子機器は全て半導体装置である。

【背景技術】

【0003】

近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用
いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタは
ＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチ
ング素子として開発が急がれている。

【0004】

上記電気光学装置の代表例としては、液晶表示装置やＥＬ表示装置や密着型イメージセ
ンサが挙げられる。

【0005】

一般に液晶表示装置は、一定の基板間隔を隔てて対向された一対の基板と、一定の基板間
隔を保つための粒子状スペーサと、基板間に封入された液晶材料とを備えている。

【0006】

液晶表示装置の基板間隔は通常１〜２０μｍに設定され、これを±０．１μｍ程度の精
度で均一に制御する必要がある。基板間隔にばらつきが生じると、色むら、干渉縞などの
表示品位の劣化原因となるばかりではなく、外力により基板間隔が狭められた際に電極が
接触して回路損傷や表示不能などの不良の発生要因となるためである。このようにスペー
サは液晶表示素子の性能保持のための重要な部材である。

【0007】

以下、従来の液晶表示装置（ＴＦＴ―ＬＣＤ）の作製方法を簡略に説明する。

【0008】

まず、一対の基板を用意する。一方の基板には、ＴＦＴ素子および画素電極をマトリク
ス状に形成する。もう一方の基板には、電極またはカラーフィルター等を形成する。次い
で、一対の基板のそれぞれに配向膜を形成した後、ラビング処理を行う。

【0009】

次に、どちらか一方の基板の配向膜上に粒子状スペーサを均一に散布する。
次に、もう一方の基板とを組み合わせ、周縁部をシール用接着剤でシールして液晶セルを
形成する。次いで、この液晶セル内に液晶材料を真空注入法により充填した後、注入口を
封止する。

【0010】

以上の工程の流れがＴＦＴ―ＬＣＤの一般的な作製工程である。

【0011】

上記従来の工程において、粒子状スペーサを均一に散布することは困難であり、スペー
サの擬集による透過率の低減やスペーサ直下の素子を破壊してリークやショートが生じて
いることが問題となっている。

【0012】

また、液晶材料を真空注入法により注入する工程において、注入時の加圧により基板中
央部が両面凹形状となり、この周辺において従来の粒子状スペーサでは圧縮強度が足りず
破壊されてしまったり、スペーサが移動させられて、その移動した跡が配向不良の原因と
なっている。

【発明の概要】

【発明が解決しようとする課題】

【0013】

一般的に使用されている従来の粒子状スペーサ（ガラスビーズ、プラスチックビーズ等
）を用いた場合、粒子状スペーサを一方の基板上に散布する方法をとっている。そのため
、画素電極上にスペーサが配置され、入射光を遮ったり、液晶分子の配向を乱してしまう
。結果的に透過光量や発色を調節することが困難となっていた。また、粒子状スペーサは
静電気が帯電しやすく、このためスペーサ同士が集まりやすくなり均一に分布させること
が困難であった。

【0014】

本発明の目的は、粒子状スペーサを用いず、使用する液晶の特性や駆動方法に応じて自由
な範囲で設計された厚みを精度よく有する、高品質な液晶パネルおよびその作製方法を提
供することである。

【課題を解決するための手段】

【0015】

本明細書で開示する発明の構成は、第１の基板と、第２の基板と、 前記第１の基板と前
記第２の基板との間に配置され、前記第１の基板と前記第２の基板との間隔を保つ柱状の
スペーサを複数備えたことを特徴とする半導体装置である。

【0016】

また、他の発明の構成は、第１の基板と、第２の基板と、前記第１の基板と前記第２の
基板との間に柱状のスペーサを複数備えた半導体装置であって、前記柱状のスペーサの曲
率半径Ｒは、２μｍ以下、好ましくは１μｍ以下であることを特徴とする半導体装置であ
る。

【0017】

また、上記各構成において、前記柱状のスペーサの高さＨは、０．５μｍ〜１０μｍ、
好ましくは１．２μｍ〜５μｍであることを特徴としている。

【0018】

また、上記各構成において、前記柱状のスペーサの幅Ｌ１は、２０μｍ以下、好ましく
は７μｍ以下であることを特徴としている。

【0019】

また、上記各構成において、前記柱状のスペーサの側面中央における接平面と基板面と
の角度αは、６５°〜１１５°であることを特徴としている。

【0020】

また、上記各構成において、前記柱状のスペーサは、頭頂部に平坦な面を有することを
特徴としている。

【0021】

また、上記各構成において、前記柱状のスペーサにおける径方向の断面形状は、円形、
楕円形、三角形、四角形、またはそれ以上の多角形であることを特徴としている。

【0022】

また、上記各構成において、前記柱状のスペーサは絶縁性を有する材料でなることを特
徴としている。

【0023】

また、上記各構成において、前記柱状のスペーサは、ＴＦＴと画素電極とが接続するコ
ンタクト部の上に形成されていることを特徴としている。

【0024】

また、前記柱状のスペーサはシール領域のみに形成される構成としてもよいし、シール
領域及び駆動回路において素子が存在しない領域の上に形成してもよい。また、前記柱状
のスペーサはシール領域及び画素部に形成してもよいし、駆動回路において素子が存在し
ない領域の上及び画素部に形成してもよい。また、前記柱状のスペーサはシール領域及び
駆動回路と画素部との間の領域に形成してもよいし、前記柱状のスペーサは駆動回路と画
素部との間の領域及び画素部に形成してもよい。

【0025】

また、前記柱状のスペーサはシール領域、駆動回路において素子が存在しない領域の上
及び画素部に形成してもよいし、前記柱状のスペーサは駆動回路において素子が存在しな
い領域の上及び駆動回路と画素部との間の領域に形成してもよい。また、前記柱状のスペ
ーサはシール領域、駆動回路において素子が存在しない領域の上、駆動回路と画素部との
間の領域及び画素部に形成してもよいし、前記柱状のスペーサはシール領域と画素部との
間の領域に形成してもよい。また、前記柱状のスペーサはシール領域と駆動回路との間の
領域に形成してもよいし、前記柱状のスペーサはシール領域と基板の端部との間の領域に
形成してもよい。
また、前記柱状のスペーサは基板全域に形成してもよい。

【0026】

また、上記各構成において、前記柱状のスペーサが、配向膜上に接して形成されている
場合、プレチルト角は、４〜５°であることを特徴としている。

【0027】

また、上記各構成において、前記柱状のスペーサが、配向膜で覆われている場合、プレ
チルト角は、６〜１０°であることを特徴としている。

【0028】

また、他の発明の構成は、第１の基板と、第２の基板と、前記第１の基板と前記第２の
基板との間に配置された柱状スペーサを複数備えた表示装置と、光学式の検出素子を備え
たタッチパネルとを有することを特徴とする半導体装置である。

【0029】

また、他の発明の構成は、 第１の基板と、第２の基板と、前記第１の基板と前記第２
の基板との間に配置された柱状スペーサを複数備えた表示装置と、感圧式の検出素子を備
えたタッチパネルとを有することを特徴とする半導体装置である。

【0030】

また、他の発明の構成は、第１の基板と、第２の基板と、前記第１の基板と前記第２の
基板との間に配置された柱状スペーサを複数備えた表示装置と、静電容量式の検出素子を
備えたタッチパネルとを有することを特徴とする半導体装置である。

【0031】

また、上記構造を実現するための発明の構成は、基板上にＴＦＴを形成する第１工程と
、前記ＴＦＴを覆って平坦化膜を形成する第２工程と、前記平坦化膜を開孔して、前記Ｔ
ＦＴに接続するとともに画素電極を形成する第３工程と、 前記画素電極上に配向膜を形
成する第４工程と、 前記配向膜にラビング処理を施す第５工程と、 前記ＴＦＴと前記
画素電極とが接続するコンタクト部の上方に絶縁膜でなる柱状スペーサを形成する第６工
程と、 を有することを特徴とする半導体装置の作製方法である。

【0032】

また、他の発明の構成は、基板上にＴＦＴを形成する第１工程と、前記ＴＦＴを覆って
平坦化膜を形成する第２工程と、前記平坦化膜を開孔して、前記ＴＦＴに接続するととも
に画素電極を形成する第３工程と、前記ＴＦＴと前記画素電極とが接続するコンタクト部
の上に絶縁膜でなる柱状スペーサを形成する第４工程と、 前記画素電極および前記柱状
スペーサを覆う配向膜を形成する第５工程と、 前記配向膜にラビング処理を施す第６工
程と、を有することを特徴とする半導体装置の作製方法である。

【0033】

上記構成において、前記絶縁膜でなる柱状スペーサを形成する工程は、 絶縁膜を形成す
る工程と、前記絶縁膜をパターニングする工程とによって柱状スペーサを形成することを
特徴としている。

【発明の効果】

【0034】

本願発明の柱状スペーサを用いることで、粒子状スペーサを用いず、使用する液晶の特性
や駆動方法に応じて自由な範囲で設計された厚みを精度よく有する、高品質な液晶パネル
を提供することができる。

【0035】

また、本願発明の柱状スペーサの形状とすることで、液晶の配向不良を防ぐことができ
る。

【0036】

また、本願発明の柱状スペーサを用いることで、素子にかかる負荷を低減し、素子破壊
等による歩留まりの低下、信頼性の低下を防ぐことが可能となる。このように液晶表示装
置に代表される電気光学装置の動作性能の向上と信頼性の向上とを達成することができる
。

【図面の簡単な説明】

【0037】

【図1】本願発明の柱状スペーサのＳＥＭ観察写真および模式図である。

【図2】柱状スペーサの配置の一例を示した図およびＳＥＭ観察写真である。

【図3】本願発明の作製工程図である。

【図4】本願発明の作製工程のフローチャートを示す図である。

【図5】ＡＭ−ＬＣＤの作製工程を示す図である。

【図6】ＡＭ−ＬＣＤの作製工程を示す図である。

【図7】ＡＭ−ＬＣＤの作製工程を示す図である。

【図8】ＡＭ−ＬＣＤの作製工程を示す図である。

【図9】ＴＦＴの断面構造図である。

【図10】ＡＭ−ＬＣＤの外観を示す図である。

【図11】画素部と駆動回路の構成を示す図である。

【図12】画素構造を示す上面図である。

【図13】外部端子との接続部の一例を示す図である。

【図14】本願発明の作製工程図である。

【図15】本願発明の作製工程のフローチャートを示す図である。

【図16】ＡＭ−ＬＣＤの作製工程を示す図である。

【図17】本願発明の柱状スペーサのＳＥＭ観察写真である。

【図18】柱状スペーサの配置の一例を示した図である。

【図19】柱状スペーサの配置の一例を示した図である。

【図20】アクティブマトリクス型液晶表示装置の断面構造図である。

【図21】アクティブマトリクス型液晶表示装置の断面構造図である。

【図22】タッチパネルを備えた表示装置を示す図である。

【図23】アクティブマトリクス型ＥＬ表示装置の構成を示す図。

【図24】無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す図である。

【図25】電子機器の一例を示す図である。

【図26】電子機器の一例を示す図である。

【図27】プレチルト角のラビングロール押し込み量依存性を示す図である。

【発明を実施するための形態】

【0038】

本願発明の実施形態について、図１〜図４を用いて以下に説明する。

【0039】

本願発明は、第１の基板と第２の基板の間隔を一定に保つため柱状スペーサを用いる。
本願発明の柱状スペーサの形状は以下に示す条件に適合することが望ましい。

【0040】

図１に示すように、柱状スペーサにおいて、中央部の幅（径）をＬ１、上端の幅（径）
をＬ３、下端の幅（径）をＬ２とする。図３に示した工程（配向膜３０１上に柱状スペー
サ３０３を形成する場合）においては、柱状スペーサ自体の幅の値とするが、図１４に示
した工程（柱状スペーサ１１０２上に配向膜１１０３を形成する場合）は、柱状スペーサ
自体に配向膜の膜厚分も加えた値を幅Ｌ１〜Ｌ３とする。なお、幅Ｌ２は、柱状スペーサ
形成以前の平面上から０．２μｍ以上の膜厚の柱状スペーサ材料が存在する領域の幅であ
る。柱状スペーサの中央の幅Ｌ１は十分にスペーサとしての役割を果たすことが必要であ
り、２０μｍ以下、好ましくは１０μｍ以下、さらに好ましくは７μｍ以下であることが
望ましい。

【0041】

なお、本明細書において、下端とは、柱状スペーサにおける第１の基板側の端部を指す。
上端とは、柱状スペーサの頭頂部を指す。なお、本発明の柱状スペーサの頭頂部は、外圧
がかけられた時、均等な圧力が柱状スペーサにかかる様に、平坦な面を有する。また、樹
脂材料でなるスペーサは弾力性に富むため、圧力を適当に吸収することができる。また、
本発明の柱状スペーサは、粒子状スペーサと違って面で素子と接するため圧力が分散し、
一点に過剰な圧力がかかるようなことがない。本発明においては、柱状スペーサの頭頂部
における端部の曲率半径Ｒを２μｍ以下、好ましくは１μｍ以下とすることで均等な圧力
が柱状スペーサにかかる様にする。

【0042】

本発明において柱状スペーサの各部位の幅は同一、即ちＬ１＝Ｌ２＝Ｌ３とすることが
望ましい。また、柱状スペーサの中央部における側面と基板表面とがなす角α°は６５°
〜１１５°の範囲とすることが望ましい。

【0043】

しかし、実際に柱状スペーサを形成した場合、柱状スペーサの上端が曲率半径２μｍ以
下、好ましくは１μｍ以下を有する端部となり、柱状スペーサの下端にはテーパー部が形
成されるため、Ｌ２＞Ｌ１＞Ｌ３となる。テーパー部では液晶の配向不良が生じやすく、
この周辺では光漏れが発生する。本発明においては、０．８≦Ｌ２／Ｌ１≦３の範囲内に
なるようにすることで光漏れを低減する。なお、図３に示した工程（配向膜上に柱状スペ
ーサを形成する場合）においては、１≦Ｌ２／Ｌ１≦１．１とすることが望ましい。また
、図１４に示した工程（柱状スペーサ上に配向膜を形成する場合）においては、１≦Ｌ２
／Ｌ１≦２．５とすることが望ましい。

【0044】

また、第２の基板との接触面積が縮小されるので、外圧がかけられた時、大きな圧力が局
所的にかかる。このことは、スペーサ強度の劣化の原因となる。本発明においては、０．
６≦Ｌ３／Ｌ１≦１．２とすることでスペーサ強度を強化した。

【0045】

また、柱状スペーサの高さＨは、柱状スペーサの形成工程の条件により自由な範囲で制
御できるため、適宜、所望の値に設定すればよい。例えば、液晶表示装置において、その
装置に用いられる液晶材料（ＴＮ液晶、強誘電性液晶、反強誘電性液晶等）に応じて最適
な基板間隔（０．５μｍ〜１０μｍ、好ましくは１．２μｍ〜５μｍ）に設定する。

【0046】

また、柱状スペーサの材料としては、樹脂材料でなる絶縁物（絶縁膜）が望ましい。ポ
リイミドなどの樹脂材料でなる絶縁膜は溶液を塗布して形成することができるが、溶液塗
布系の絶縁膜は微小な孔を充填する上で非常に好適である。もちろん、溶液を塗布して形
成する酸化シリコン膜などを用いても構わない。また、樹脂材料でなる絶縁膜を用いる場
合、光重合型絶縁膜でも良いし、熱重合型絶縁膜でも良い。特に、ポジ型またはネガ型の
感光性樹脂を用いると簡単な工程で柱状スペーサを形成することができるので好ましい。
また、光劣化を避けるためにネガ型感光性をもつ樹脂材料を用いることが望ましい。

【0047】

また、柱状のスペーサにおける径方向の断面形状は、円形であってもよいし、楕円形で
あってもよい。さらに、三角形や四角形であってもよいし、それ以上の多角形であっても
よい。

【0048】

また、柱状スペーサは、図２に示したように、規則的に配置する。図２においては、６
画素（６行×１列）当たりに１個の柱状スペーサ２０２を配置する構成としているが特に
限定されず、１０〜２００個／ｍｍ²の密度で配置すればよい。図２中の２０１は画素電
極、２０３は柱状スペーサの形成されていないコンタクト部である。また、図２において
は、ＴＦＴと画素電極とが接続するコンタクト部上の位置に形成しているが、特に限定さ
れない。例えば、配線（ソース配線、ゲート配線、容量配線等）の上方、または遮光膜の
上方に形成すれば透過率に影響しないため好ましい。また、柱状スペーサを画素部以外、
例えば、駆動回路において素子が存在しない領域、シール領域、画素部と駆動回路との間
の領域、画素部とシール領域との間の領域、駆動回路とシール領域の間の領域、シール領
域と基板端部との間の領域に形成してもよい。なお、シール領域と基板端部との間の領域
に形成すると、貼り合わせ工程及び基板分断工程において圧力が均等に基板にかかるため
、歩留まりが向上する。また、ＦＰＣを接続する端子部から駆動回路につながる配線に柱
状スペーサを形成すれば、ＦＰＣと接続する部分の機械強度を補強することができる。

【0049】

上記形状を有する本願発明の柱状スペーサの作製方法を用いて以下に簡略に説明する。
なお、図３は本願発明の工程断面図を示し、図４は工程順序を示したフローチャート図で
ある。

【0050】

まず、スイッチング素子および画素電極をマトリクス状に形成した第１の基板３００を
形成する。また、電極を形成した第２の基板３０４を形成する。なお、図３には簡略化の
ためスイッチング素子および画素電極等は図示していない。次いで、第１の基板３００と
第２の基板３０４のそれぞれに配向膜３０１、３０５を形成した後、ラビング処理を行う
。（図３（ａ））

【0051】

次いで、第１の基板の配向膜３０１上にスペーサ材料層３０２を形成する。（図３（ｂ
））なお、ここでは、第１の基板に柱状スペーサを形成した例を示したが、第２の基板に
柱状スペーサを形成する工程としてもよい。

【0052】

こうして形成されたスペーサ材料層３０２に露光用マスクを介して柱状スペーサのパタ
ーンを露光した後、現像処理を行い、柱状スペーサ３０３を形成する。
（図３（ｃ））

【0053】

そして、電極および配向膜３０５を形成した第２の基板３０４にシール材パターン３０
６を形成する。シール材パターンは液晶注入口を形成した矩形で、且つ同じ幅のパターン
枠を形成する。なお、ここでは、第２の基板にシール領域を形成した例を示したが、第１
の基板にシール領域を形成する工程としてもよい。そして、第１の基板３００と第２の基
板３０４を貼り合わせる。貼り合わせ工程は、アライメントマークを利用して精度よく貼
り合わせた後、加圧焼成してシール材を硬化させる工程である。（図３（ｄ））

【0054】

その後、適当なサイズに第１の基板および第２の基板を分断し、液晶注入口から液晶材
料３０７を注入した後、注入口を封止する。こうして液晶パネルを完成させる。

【0055】

また、上記工程では、第１の基板上に配向膜を形成した後、その上に柱状スペーサを形
成した例を示したが、図１４に示したように第１の基板１１００上に柱状スペーサ１１０
２を形成した後、その上に配向膜１１０３を形成する工程としてもよい。

【0056】

また、第１の基板または第２の基板にカラーフィルターや遮蔽膜を形成する工程として
もよい。

【0057】

また、ここではアクティブマトリクス型の液晶表示装置の例を示したが、特に限定され
ない。例えば、単純マトリクス型の液晶表示装置にも適用でき、表示方式がＴＮ型でもＳ
ＴＮ型でもよく、透過型でも反射型でもよい。

【0058】

以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行
うこととする。

【実施例1】

【0059】

本発明の実施例について図５〜図８を用いて説明する。ここでは、画素部とその周辺に設
けられる駆動回路を同時に作製する方法について説明する。但し、説明を簡単にするため
に、駆動回路に関しては、シフトレジスタ回路、バッファ回路等の基本回路であるＣＭＯ
Ｓ回路と、サンプリング回路を形成するｎチャネル型ＴＦＴとを図示することとする。

【0060】

図５（Ａ）において、基板５０１には、ガラス基板や石英基板を使用することが望まし
い。その他にもシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成した
ものを基板としても良い。耐熱性が許せばプラスチック基板を用いることも可能である。

【0061】

そして、基板５０１のＴＦＴが形成される表面には、珪素（シリコン）を含む絶縁膜（
本明細書中では酸化シリコン膜、窒化シリコン膜、または窒化酸化シリコン膜の総称を指
す）からなる下地膜５０２をプラズマＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さ
に形成する。

【0062】

なお、本明細書中において窒化酸化シリコン膜とはＳｉＯxＮyで表される絶縁膜であり
、珪素、酸素、窒素を所定の割合で含む絶縁膜を指す。本実施例では、下地膜５０２とし
て、窒素を２０〜５０atomic％（典型的には２０〜３０atomic％）で含む１００ｎｍ厚の
窒化酸化シリコン膜と、窒素を１〜２０atomic％（典型的には５〜１０atomic％）で含む
２００ｎｍ厚の窒化酸化シリコン膜との積層膜を用いる。なお、厚さはこの値に限定する
必要はない。また、窒化酸化シリコン膜に含まれる窒素と酸素の含有比（atomic％比）は
３：１〜１：３（典型的には１：１）とすればよい。また、窒化酸化シリコン膜は、Ｓｉ
Ｈ₄とＮ₂ＯとＮＨ₃を原料ガスとして作製すればよい。

【0063】

なお、この下地膜５０２は基板からの不純物汚染を防ぐために設けられるものであり、
石英基板を用いた場合には必ずしも設けなくても良い。

【0064】

次に下地膜５０２の上に３０〜１２０ｎｍ（好ましくは５０〜７０ｎｍ）の厚さの、非
晶質構造を含む半導体膜（本実施例では非晶質シリコン膜（図示せず）
）を公知の成膜法で形成する。なお、非晶質構造を含む半導体膜としては、非晶質半導体
膜、微結晶半導体膜があり、さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含
む化合物半導体膜も含まれる。また、上記膜厚で形成しておけば、最終的にＴＦＴが完成
した時点の活性層の膜厚は１０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）となる。

【0065】

そして、特開平７−１３０６５２号公報（ＵＳＰ５，６４３，８２６号に対応）に記載
された技術に従って、結晶構造を含む半導体膜（本実施例では結晶質シリコン膜）５０３
を形成する。同公報記載の技術は、非晶質シリコン膜の結晶化に際して、結晶化を助長す
る触媒元素（ニッケル、コバルト、ゲルマニウム、錫、鉛、パラジウム、鉄、銅から選ば
れた一種または複数種の元素、代表的にはニッケル）を用いる結晶化手段である。

【0066】

具体的には、非晶質シリコン膜表面に触媒元素を保持させた状態で加熱処理を行い、非
晶質シリコン膜を結晶質シリコン膜に変化させるものである。本実施例では同公報の実施
例１に記載された技術を用いるが、実施例２に記載された技術を用いても良い。なお、結
晶質シリコン膜には、いわゆる単結晶シリコン膜も多結晶シリコン膜も含まれるが、本実
施例で形成される結晶質シリコン膜は結晶粒界を有するシリコン膜である。（図５（Ａ）
）

【0067】

非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で数時間加熱
して脱水素処理を行い、含有水素量を５atom％以下として、結晶化の工程を行うことが望
ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても
良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望まし
い。

【0068】

ここでは、下地膜と非晶質シリコン膜とは、同じ成膜法で形成することが可能であるの
で両者を連続形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされないようにす
ることで表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バラツキを低減さ
せることができる。

【0069】

次に、結晶質シリコン膜５０３に対してレーザー光源から発する光（レーザー光）を照
射（以下、レーザーアニールという）して結晶性の改善された結晶質シリコン膜５０４を
形成する。レーザー光としては、パルス発振型または連続発振型のエキシマレーザー光が
望ましいが、連続発振型のアルゴンレーザー光でも良い。また、レーザー光のビーム形状
は線状であっても矩形状であっても構わない。（図５（Ｂ））

【0070】

また、レーザー光の代わりにランプから発する光（以下、ランプ光という）を照射（以
下、ランプアニールという）しても良い。ランプ光としては、ハロゲンランプ、赤外ラン
プ等から発するランプ光を用いることができる。

【0071】

なお、このようにレーザー光またはランプ光により熱処理（アニール）を施す工程を光
アニール工程という。光アニール工程は短時間で高温熱処理が行えるため、ガラス基板等
の耐熱性の低い基板を用いる場合にも効果的な熱処理工程を高いスループットで行うこと
ができる。勿論、目的はアニールであるので電熱炉を用いたファーネスアニール（熱アニ
ールともいう）で代用することもできる。

【0072】

本実施例では、パルス発振型エキシマレーザー光を線状に加工してレーザーアニール工
程を行う。レーザーアニール条件は、励起ガスとしてＸｅＣｌガスを用い、処理温度を室
温、パルス発振周波数を３０Ｈｚとし、レーザーエネルギー密度を２５０〜５００mJ/cm²
（代表的には３５０〜４００mJ/cm²）とする。

【0073】

上記条件で行われたレーザーアニール工程は、熱結晶化後に残存した非晶質領域を完全
に結晶化すると共に、既に結晶化された結晶質領域の欠陥等を低減する効果を有する。そ
のため、本工程は光アニールにより半導体膜の結晶性を改善する工程、または半導体膜の
結晶化を助長する工程と呼ぶこともできる。このような効果はランプアニールの条件を最
適化することによっても得ることが可能である。本明細書中ではこのような条件を第１ア
ニール条件と呼ぶことにする。

【0074】

次に、結晶質シリコン膜５０４をパターニングして島状の半導体膜（以下、活性層とい
う）５０５〜５０８を形成する。なお、このとき同時に、今後のパターニング時の位置合
わせに用いるアライメントマーカーを、結晶質シリコン膜を用いて形成する。本実施例の
場合、活性層の形成と同時にアライメントマーカーを形成することができるため、アライ
メントマーカーを別途形成する手間（マスク数の増加）を防ぐことができる。

【0075】

次に、活性層５０５〜５０８上に後の不純物添加時のために保護膜５０９を形成する。
保護膜５０９は１００〜２００ｎｍ（好ましくは１３０〜１７０ｎｍ）
の厚さの窒化酸化シリコン膜または酸化シリコン膜を用いる。この保護膜５０９は不純物
添加時に結晶質シリコン膜が直接プラズマに曝されないようにするためと、微妙な濃度制
御を可能にするための意味がある。（図５（Ｃ））

【0076】

そして、その上にレジストマスク５１０を形成し、保護膜５０９を介してｐ型を付与す
る不純物元素（以下、ｐ型不純物元素という）を添加する。ｐ型不純物元素としては、代
表的には１３族に属する元素、典型的にはボロンまたはガリウムを用いることができる。
この工程（チャネルドープ工程という）はＴＦＴのしきい値電圧を制御するための工程で
ある。なお、ここではジボラン（Ｂ₂Ｈ₆）を質量分離しないでプラズマ励起したイオンド
ープ法でボロンを添加する。勿論、質量分離を行うイオンインプランテーション法を用い
ても良い。

【0077】

こうして１×１０¹⁵〜１×１０¹⁸atoms/cm³（代表的には５×１０¹⁶〜５×１０¹⁷atoms
/cm³）の濃度でｐ型不純物元素（本実施例ではボロン）が添加された活性層５１１〜５１
３が形成される。この活性層５１１〜５１３は後のｎチャネル型ＴＦＴの活性層となる。
但し、本明細書中で記載する濃度は全てＳＩＭＳ（質量二次イオン分析）による測定値で
ある。

【0078】

なお、本明細書中では少なくとも上記濃度範囲でｐ型不純物元素を含む不純物領域（但
し、１×１０¹⁶atoms/cm³の濃度でｎ型を付与する不純物元素、典型的にはリン又は砒素
が添加された領域を除く）をｐ型不純物領域（ｂ）と定義する。（図５（Ｄ））

【0079】

次に、レジストマスク５１０を除去し、新たにレジストマスク５１４a〜５１４dを形成
する。そして、ｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を添加してｎ
型を呈する不純物領域５１５〜５１７を形成する。なお、ｎ型不純物元素としては、代表
的には１５族に属する元素、典型的にはリンまたは砒素を用いることができる。（図５（
Ｅ））

【0080】

この低濃度不純物領域５１５〜５１７は、後にＣＭＯＳ回路およびサンプリング回路の
ｎチャネル型ＴＦＴにおいて、ＬＤＤ領域として機能させるための不純物領域である。な
お、ここで形成された不純物領域にはｎ型不純物元素が２×１０¹⁶〜５×１０¹⁹atoms/cm
³（代表的には５×１０¹⁷〜５×１０¹⁸atoms/cm³）の濃度で含まれている。本明細書中で
は上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ｂ）と定義する。

【0081】

なお、ここではフォスフィン（ＰＨ₃）を質量分離しないでプラズマ励起したイオンド
ープ法でリンを１×１０¹⁸atoms/cm³の濃度で添加する。勿論、質量分離を行うイオンイ
ンプランテーション法を用いても良い。この工程では、保護膜５０９を介して結晶質シリ
コン膜にリンを添加する。

【0082】

次に、レジストマスク５１４a〜５１４d及び保護膜５０９を除去し、再びレーザー光の
照射工程を行う。ここでもレーザー光としては、パルス発振型または連続発振型のエキシ
マレーザー光が望ましいが、連続発振型のアルゴンレーザー光でも良い。また、レーザー
光のビーム形状は線状であっても矩形状であっても構わない。但し、添加された不純物元
素の活性化が目的であるので、結晶質シリコン膜が溶融しない程度のエネルギーで照射す
ることが好ましい。また、保護膜５０９をつけたままレーザーアニール工程を行うことも
可能である。（図５（Ｆ）
）

【0083】

本実施例では、パルス発振型エキシマレーザー光を線状に加工してレーザーアニール工
程を行う。レーザーアニール条件は、励起ガスとしてＫｒＦガスを用い、処理温度を室温
、パルス発振周波数を３０Ｈｚとし、レーザーエネルギー密度を１００〜３００mJ/cm²（
代表的には１５０〜２５０mJ/cm²）とする。

【0084】

上記条件で行われた光アニール工程は、添加されたｎ型またはｐ型を付与する不純物元
素を活性化すると共に、不純物元素の添加時に非晶質化した半導体膜を再結晶化する効果
を有する。なお、上記条件は半導体膜を溶融させることなく原子配列の整合性をとり、且
つ、不純物元素を活性化することが好ましい。また、本工程は光アニールによりｎ型また
はｐ型を付与する不純物元素を活性化する工程、半導体膜を再結晶化する工程、またはそ
れらを同時に行う工程と呼ぶこともできる。このような効果はランプアニールの条件を最
適化することによっても得ることが可能である。本明細書中ではこのような条件を第２ア
ニール条件と呼ぶことにする。

【0085】

この工程によりｎ型不純物領域（ｂ）５１５〜５１７の境界部、即ち、ｎ型不純物領域
（ｂ）の周囲に存在する真性な領域（ｐ型不純物領域（ｂ）も実質的に真性とみなす）と
の接合部が明確になる。このことは、後にＴＦＴが完成した時点において、ＬＤＤ領域と
チャネル形成領域とが非常に良好な接合部を形成しうることを意味する。

【0086】

なお、このレーザー光による不純物元素の活性化に際して、電熱炉を用いた熱処理によ
る活性化を併用しても構わない。熱処理による活性化を行う場合は、基板の耐熱性を考慮
して４５０〜６５０℃（好ましくは５００〜５５０℃）の熱処理を行えば良い。

【0087】

次に、活性層５０５、５１１〜５１３を覆ってゲート絶縁膜５１８を形成する。ゲート
絶縁膜５１８は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さに形成すれば良
い。本実施例では、プラズマＣＶＤ法でＮ₂ＯとＳｉＨ₄を原料とした窒化酸化シリコン膜
を１１５ｎｍの厚さに形成する。（図６（Ａ））

【0088】

次に、ゲート配線となる導電膜を形成する。なお、ゲート配線は単層の導電膜で形成し
ても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。本実施例で
は、第１導電膜５１９と第２導電膜５２０とでなる積層膜を形成する。（図６（Ｂ））

【0089】

ここで第１導電膜５１９、第２導電膜５２０としては、タンタル（Ｔａ）、チタン（Ｔ
ｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）、シ
リコン（Ｓｉ）から選ばれた元素を含む金属膜、または前記元素を主成分とする金属化合
物膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、または前記元
素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜、タングステン
シリサイド膜）、若しくはそれらの薄膜を積層した積層膜を用いることができる。

【0090】

なお、第１導電膜５１９は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、第２導
電膜５２０は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実
施例では、第１導電膜５１９として、５０ｎｍ厚の窒化タンタル（ＴａＮ）膜を、第２導
電膜５２０として、３５０ｎｍ厚のタンタル（Ｔａ）
膜を用いる。

【0091】

このほか、窒化タングステン膜とタングステン膜との積層膜、窒化タンタル膜のみの単
層膜、タングステンシリサイド膜も好適である。また、第１導電膜５１９の下にシリコン
膜を２〜２０ｎｍ程度の厚さで形成する構造（ポリサイド構造）とすると、シリコン膜上
に形成された導電膜の密着性を向上させると同時に、導電膜の酸化を抑制することができ
る。

【0092】

また、本実施例のように第２導電膜５２０として金属膜を用いた場合、その表面をアン
モニアガスまたは窒素ガスを用いたプラズマ雰囲気に曝すことで窒化することも有効であ
る。こうすることで、金属膜表面の酸化を抑制することが可能である。

【0093】

次に、第１導電膜５１９と第２導電膜５２０とを一括でエッチングして４００ｎｍ厚の
ゲート配線（ゲート電極とも言える）５２１〜５２４a、５２４bを形成する。この時、駆
動回路に形成されるゲート配線５２２、５２３はｎ型不純物領域（ｂ）５１５〜５１７の
一部とゲート絶縁膜を介して重なるように形成する。
なお、ゲート配線５２４a、５２４bは断面では二つに見えるが、実際は連続的に繋がった
一つのパターンから形成されている。（図６（Ｃ））

【0094】

次に、ゲート配線５２１〜５２４をマスクとして自己整合的にｎ型不純物元素（本実施
例ではリン）を添加する。こうして形成された不純物領域５２５〜５３０には前記ｎ型不
純物領域（ｂ）の１／２〜１／１０（代表的には１／３〜１／４）の濃度（但し、前述の
チャネルドープ工程で添加されたボロン濃度よりも５〜１０倍高い濃度、代表的には１×
１０¹⁶〜５×１０¹⁸atoms/cm³、典型的には３×１０¹⁷〜３×１０¹⁸atoms/cm³、）でリン
が添加されるように調節する。なお、本明細書中では上記濃度範囲でｎ型不純物元素を含
む不純物領域をｎ型不純物領域（ｃ）と定義する。（図６（Ｄ））

【0095】

なお、ｎ型不純物領域（ｃ）５２７〜５３０には既にチャネルドープ工程で１×１０¹⁵
〜１×１０¹⁸atoms/cm³の濃度のボロンが添加されているが、この工程ではｐ型不純物領
域（ｂ）に含まれるボロンの５〜１０倍の濃度でリンが添加されるので、ボロンの影響は
無視して良い。

【0096】

但し、厳密にはｎ型不純物領域（ｂ）５１５〜５１７のうちゲート配線に重なった部分
のリン濃度が２×１０¹⁶〜５×１０¹⁹atoms/cm³のままであるのに対し、ゲート配線に重
ならない部分はそれに１×１０¹⁶〜５×１０¹⁸atoms/cm³の濃度のリンが加わっており、
若干高い濃度でリンを含むことになる。

【0097】

次に、ゲート配線５２１〜５２４をマスクとして自己整合的にゲート絶縁膜５１８をエ
ッチングする。エッチングはドライエッチング法を用い、エッチングガスとしてはＣＨＦ
₃ガスを用いれば良い。但し、エッチングガスはこれに限定する必要はない。こうしてゲ
ート配線下にゲート絶縁膜５３１〜５３４a、５３４bが形成される。（図６（Ｅ））

【0098】

このように活性層を露呈させることによって、次に不純物元素の添加工程を行う際に加
速電圧を低くすることができる。そのため、また必要なドーズ量が少なくて済むのでスル
ープットが向上する。勿論、ゲート絶縁膜をエッチングしないで残し、スルードーピング
によって不純物領域を形成しても良い。

【0099】

次に、ゲート配線を覆う形でレジストマスク５３５a〜５３５dを形成し、ｎ型不純物元
素（本実施例ではリン）を添加して高濃度にリンを含む不純物領域５３６〜５４４を形成
する。ここでも、フォスフィン（ＰＨ₃）を用いたイオンドープ法（勿論、イオンインプ
ランテーション法でも良い）で行い、この領域のリンの濃度は１×１０²⁰〜１×１０²¹at
oms/cm³（代表的には２×１０²⁰〜５×１０²¹atoms/cm³）とする。（図６（Ｆ））

【0100】

なお、本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領
域（ａ）と定義する。また、不純物領域５３６〜５４４が形成された領域には既に前工程
で添加されたリンまたはボロンが含まれるが、十分に高い濃度でリンが添加されることに
なるので、前工程で添加されたリンまたはボロンの影響は考えなくて良い。従って、本明
細書中では不純物領域５３６〜５４４はｎ型不純物領域（ａ）と言い換えても構わない。

【0101】

次に、レジストマスク５３５a〜５３５dを除去し、新たにレジストマスク５４５を形成
する。そして、ｐ型不純物元素（本実施例ではボロン）を添加し、高濃度にボロンを含む
不純物領域５４６、５４７を形成する。ここではジボラン（Ｂ₂Ｈ₆）を用いたイオンドー
プ法（勿論、イオンインプランテーション法でも良い）により３×１０²⁰〜３×１０²¹at
oms/cm³（代表的には５×１０²⁰〜１×１０²¹atoms/cm³）濃度でボロンを添加する。なお
、本明細書中では上記濃度範囲でｐ型不純物元素を含む不純物領域をｐ型不純物領域（ａ
）と定義する。（図７（Ａ））

【0102】

なお、不純物領域５４６、５４７の一部（前述のｎ型不純物領域（ａ）５３６、５３７
）には既に１×１０²⁰〜１×１０²¹atoms/cm³の濃度でリンが添加されているが、ここで
添加されるボロンはその少なくとも３倍以上の濃度で添加される。そのため、予め形成さ
れていたｎ型の不純物領域は完全にＰ型に反転し、Ｐ型の不純物領域として機能する。従
って、本明細書中では不純物領域５４６、５４７をｐ型不純物領域（ａ）と言い換えても
構わない。

【0103】

次に、レジストマスク５４５を除去した後、第１層間絶縁膜５４８を形成する。第１層
間絶縁膜５４８としては、珪素を含む絶縁膜、具体的には窒化シリコン膜、酸化シリコン
膜、窒化酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜
厚は５０〜４００ｎｍ（好ましくは１００〜２００ｎｍ）とすれば良い。

【0104】

本実施例では、プラズマＣＶＤ法でＳｉＨ₄、Ｎ₂Ｏ、ＮＨ₃を原料ガスとし、２００ｎ
ｍ厚の窒化酸化シリコン膜（但し窒素濃度が２５〜５０atomic%）を用いる。この第１層
間絶縁膜５４８は次に行われる熱処理工程（活性化工程）において、ゲート配線５２１〜
５２４a、５２４bが酸化されて抵抗値が増加するのを防ぐ効果を有する。

【0105】

その後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化するために熱
処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッ
ドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法
で活性化工程を行う。この熱処理工程は、窒素雰囲気中において３００〜６５０℃、好ま
しくは４００〜５５０℃、ここでは５５０℃、４時間の熱処理を行う。（図７（Ｂ））

【0106】

この時、本実施例において非晶質シリコン膜の結晶化に用いた触媒元素（本実施例では
ニッケル）が、矢印で示す方向に移動して、前述の図６（Ｆ）の工程で形成された高濃度
にリンを含む領域に捕獲（ゲッタリング）される。これはリンによる金属元素のゲッタリ
ング効果に起因する現象であり、この結果、後のチャネル形成領域５４９〜５５３は前記
触媒元素の濃度が１×１０¹⁷atoms/cm³以下となる。但し、ニッケルの場合、１×１０¹⁷a
toms/cm³以下はＳＩＭＳの測定下限となるため、現状の技術では測定不能である。

【0107】

また、逆に触媒元素のゲッタリングサイトとなった領域（図６（Ｆ）の工程で不純物領
域５３６〜５４４が形成された領域）は高濃度に触媒元素が偏析して５×１０¹⁸atoms/cm
³以上（代表的には１×１０¹⁹〜５×１０²⁰atoms/cm³）濃度で存在するようになる。しか
し、このゲッタリングサイトとなった領域はソース領域またはドレイン領域として機能す
れば良いので、ニッケルの有無は問題とはならないと考えられる。

【0108】

次に、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処
理を行い、活性層を水素化する工程を行う。この工程は熱的に励起された水素により半導
体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水
素化（プラズマにより励起された水素を用いる）を行っても良い。

【0109】

活性化工程を終えたら、第１層間絶縁膜５４８の上に５００ｎｍ〜１．５μm厚の第２
層間絶縁膜５５４を形成する。本実施例では第２層間絶縁膜５５４として８００ｎｍ厚の
酸化シリコン膜をプラズマＣＶＤ法により形成する。こうして第１層間絶縁膜（窒化酸化
シリコン膜）５４８と第２層間絶縁膜（酸化シリコン膜）５５４との積層膜でなる１μm
厚の層間絶縁膜を形成する。

【0110】

なお、第２層間絶縁膜５５４として、ポリイミド、アクリル、ポリアミド、ポリイミド
アミド、ＢＣＢ（ベンゾシクロブテン）等の有機樹脂絶縁膜を用いることも可能である。

【0111】

その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホール
が形成され、ソース配線５５５〜５５８と、ドレイン配線５５９〜５６２を形成する。な
お、図示されていないがＣＭＯＳ回路を形成するためにドレイン配線５５９、５６０は同
一配線で形成されている。また、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを
含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層
構造の積層膜とする。

【0112】

次に、パッシベーション膜５６３として、窒化シリコン膜、酸化シリコン膜、または窒
化酸化シリコン膜で５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで形成す
る。（図７（Ｃ））

【0113】

この時、膜の形成に先立ってＨ₂、ＮＨ₃等水素を含むガスを用いてプラズマ処理を行い
、成膜後に熱処理を行うことは有効である。この前処理により励起された水素が第１、第
２層間絶縁膜中に供給される。、この状態で熱処理を行うことで、パッシベーション膜５
６３の膜質を改善するとともに、第１、第２層間絶縁膜中に添加された水素が下層側に拡
散するため、効果的に活性層を水素化することができる。

【0114】

また、パッシベーション膜５６３を形成した後に、さらに水素化工程を行っても良い。
例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処
理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。

【0115】

なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成す
る位置において、パッシベーション膜５６３に開口部を形成しておいても良い。

【0116】

その後、図７（Ｄ）に示すように、樹脂材料（又は有機材料ともいう）でなる絶縁膜（
以下、樹脂絶縁膜という）でなる第３層間絶縁膜（本明細書中では平坦化膜と呼ぶ場合も
ある）５６４を約１〜３μm（典型的には１．５〜２μm）の厚さに形成する。

【0117】

樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（
ベンゾシクロブテン）、シクロテン等を使用することができる。樹脂絶縁膜を用いること
の利点は、極めて平坦性に優れる点、比誘電率が低い点などが上げられる。なお上述した
以外の樹脂絶縁膜や有機系SiO化合物などを用いることもできる。また、平坦性さえ高け
れば無機材料でなる絶縁膜を用いることも可能である。

【0118】

なお、ここでは、基板に塗布後、熱で重合するタイプのアクリル膜を用いるが、光照射
により重合するタイプを用いても良い。勿論、ポジ型またはネガ型の感光性材料であって
も良い。

【0119】

また、第３層間絶縁膜５６４の一部の層として、顔料等で着色した樹脂膜を設け、カラ
ーフィルターとして用いることも可能である。

【0120】

次に、画素部において、樹脂材料でなる第３層間絶縁膜（平坦化膜）５６４上に遮蔽膜
５６５を形成する。なお、本明細書中において遮蔽膜とは、光若しくは電磁波を遮断する
性質を有する導電膜を指す。

【0121】

遮蔽膜５６５はアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ばれ
た元素でなる金属膜または前記いずれかの元素を主成分（本明細書中では５０重量％以上
で含む場合に主成分とみなす）とする金属膜で１００〜３００ｎｍの厚さに形成する。本
実施例では1wt%のチタンを含有させたアルミニウム膜を１２５ｎｍの厚さに形成する。な
お、本明細書中ではこの遮蔽膜を第「１導電膜」と呼ぶ場合がある。

【0122】

なお、本実施例では遮蔽膜５６５を形成する前に酸化シリコン膜を５〜５０ｎｍ（典型
的には２０〜３０ｎｍ）の厚さに形成している。そして、その上に遮蔽膜５６５を形成し
、遮蔽膜５６５をマスクとして上記絶縁膜のエッチング処理を行い、５６６で示される酸
化シリコン膜が形成される。

【0123】

この酸化シリコン膜５６６は第３層間絶縁膜５６４と遮蔽膜５６５の密着性を高めるた
めに設けるが、遮蔽膜が存在する以外の領域では、後に第３層間絶縁膜にコンタクトホー
ルを形成する際の障害になるため除去することが望ましい。なお、第３層間絶縁膜５６４
の表面にＣＦ₄ガスを用いたプラズマ処理を施すことによっても、表面改質により膜上に
形成する遮蔽膜の密着性を向上させることができる。

【0124】

また、このチタンを含有させたアルミニウム膜を用いて、遮蔽膜だけでなく他の接続配
線を形成することも可能である。例えば、駆動回路内で回路間をつなぐ接続配線を形成で
きる。但し、その場合は遮蔽膜または接続配線を形成する材料を成膜する前に、予め第３
層間絶縁膜にコンタクトホールを形成しておく必要がある。

【0125】

次に、遮蔽膜５６５の表面に公知の陽極酸化法又はプラズマ酸化法（本実施例では陽極
酸化法）により２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）の厚さの酸化物を形成す
る。本実施例では遮蔽膜５６５としてアルミニウムを主成分とする膜を用い、陽極酸化法
を用いるため、陽極酸化物５６７として酸化アルミニウム膜（アルミナ膜）が形成される
。この陽極酸化物５６７が本実施例の保持容量の誘電体となる。

【0126】

また、ここでは陽極酸化法を用いて遮蔽膜表面のみに絶縁物を設ける構成としたが、他
の絶縁物（絶縁膜）をプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相法によ
って形成しても良い。その場合も膜厚は２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）
とすることが好ましい。

【0127】

次に、第３層間絶縁膜５６４、パッシベーション膜５６３にドレイン配線５６２に達す
るコンタクトホールを形成し、画素電極５６９を形成する。なお、画素電極５７０、５７
１はそれぞれ隣接する別の画素の画素電極である。本実施例では画素電極５６９〜５７１
として透明導電膜を用い、具体的には酸化インジウム・スズ（ＩＴＯ）膜を１１０ｎｍの
厚さにスパッタ法で形成する。なお、本明細書中では画素電極を「第２導電膜」と呼ぶ場
合がある。

【0128】

なお、反射型の液晶表示装置とする場合には画素電極の材料として金属膜を用いれば良
い。

【0129】

また、この時、画素電極５６９と遮蔽膜５６５とが陽極酸化物５６７を介して重なり、
保持容量（キャハ゜シタンス・ストレーシ゛又はコンデンサ）５７２を形成する。なお、
保持容量５７２しか符号を付していないが、遮蔽膜と画素電極とが重なる領域は全て保持
容量として機能する。

【0130】

また、保持容量の誘電体として比誘電率が７〜９と高いアルミナ膜を用いたため、必要
な容量を形成するための面積を少なくすることを可能としている。さらに、本実施例のよ
うに画素ＴＦＴ上に形成される遮蔽膜を保持容量の一方の電極とすることで、アクティブ
マトリクス型液晶表示装置の画像表示部の開口率を向上させることができる。

【0131】

また、この場合、遮蔽膜５６５をフローティング状態（電気的に孤立した状態）か固定
電位、好ましくはコモン電位（データとして送られる画像信号の中間電位）に設定してお
くことが望ましい。

【0132】

上記工程を経て、画素ＴＦＴおよび画素電極を形成したアクティブマトリクス基板（第
１の基板）を形成した。

【0133】

次に、アクティブマトリクス基板（第１の基板）から、アクティブマトリクス型液晶表
示装置を作製する工程を説明する。まず、画素ＴＦＴおよび画素電極を形成した第１の基
板上に配向膜５７３を成膜した。また、対向基板（第２の基板）５７４には、透明導電膜
５７５と、配向膜５７６とを形成する。なお、第２の基板には必要に応じてカラーフィル
ターや遮蔽膜を形成しても良い。本実施例では配向膜としてポリイミド膜を用いる。配向
膜５７３をロールコーターにより塗布した後、２００℃で９０分加熱した。なお、配向膜
５７３を形成する前に第１の基板を洗浄することが好ましい。その後、布を装着したロー
ラーで配向膜表面を擦り、液晶分子がある一定のプレチルト角（６°〜１０°、好ましく
は７°〜８°）を持って配向するようにラビング配向処理を行った。

【0134】

次いで、配向膜５７３上にスペーサ材料層として感光性アクリル樹脂（ＮＮ７００：Ｊ
ＳＲ製）を９００ｒｐｍでスピンコートし４．７μｍの膜厚とした。その後、ホットプレ
ートを用いて８０℃、３分間加熱した。加熱後の感光性アクリル樹脂膜の厚さは、４．０
μｍとした。

【0135】

こうして形成されたスペーサ材料層に露光用マスクを介して柱状スペーサのパターン（
サイズ：６μｍ四方）を露光した後、現像した。現像条件は、現像液として、ＣＤ−７０
０（ＴＭＡＨ ０．１４％）を用い、液温を１８±１℃、現像時間は６０秒とした。次い
で、クリーンオーブンを用いて１８０℃、１分間加熱した。

【0136】

このようにして、第１の基板上に柱状のスペーサ５６８を形成した。（図８（Ａ））ま
た、柱状のスペーサ５６８は、その形成位置を自由に設計することができるので、画像表
示領域を有効に活用することができる。なお、現像液によりプレチルト角は、４°〜５°
に変化した。

【0137】

本実施例の画素構造を上面から見た図を図１２に示す。図１２に示すように本実施例で
は、画素ＴＦＴと画素電極６２とが電気的に接続するコンタクト部６５の上に柱状スペー
サ６３を設ける。また、図１２において、５６５は遮蔽膜であり、その上には図示されて
いない酸化物５６７を介して画素電極６２が設けられている。このとき、遮蔽膜５６５、
酸化物５６７及び画素電極６２で保持容量６４a〜６４cが形成される。本実施例の構造と
することで、コンタクト部に形成される段差（層間絶縁膜５６４の膜厚分）を埋め込むこ
とが可能となり、段差に起因する液晶分子の配向不良を防止することができる。

【0138】

このように、本実施例では、ＴＦＴと画素電極とのコンタクト部に柱状スペーサを形成
した例を示したが、柱状のスペーサ５６８は、遮蔽膜やソース配線上など画像表示領域と
して用いない領域に形成すれば特に限定されない。本実施例においては、１ｍｍ²あたり
約１００個の割合で規則正しく画素部に配置した。本実施例の柱状スペーサの断面におけ
るＳＥＭ観察写真図が、図１７（Ａ）である。また、外観を示すＳＥＭ観察写真図が、図
１（Ａ）である。図２（Ａ）には配置された模式図を示し、図２（Ｂ）および図２（Ｃ）
には、図１（Ａ）に相当する倍率の異なるＳＥＭ観察写真を示した。

【0139】

この柱状スペーサの形状は、テーパー部がほとんどなく、頭頂部に平坦な面を有し、高
さＨ＝４μｍ、幅Ｌ１＝６μｍ、曲率半径は１μｍ以下であった。また、柱状スペーサの
側面中央における接平面と基板面との角度αは、８５°〜９５°となっており、ほぼ垂直
であった。このような形状とすることで、光漏れを低減することができる。

【0140】

そして、画素部と、駆動回路が形成されたアクティブマトリクス基板と対向基板とを、
公知のセル組み工程によってシール材５７９を介して貼りあわせる。本実施例では、フィ
ラー５８０を含むシール材を用いて基板間隔を一定に保った。
また、本実施例では弾力性に富んだ樹脂材料でなる柱状スペーサ５６８を用いているため
、貼り合わせ工程でかかる圧力を吸収（緩和）することができる。また、本実施例のスペ
ーサは素子に対する接触面積がビーズ状スペーサのそれより大きいため、特定部分に過剰
な圧力がかかるようなことがない。

【0141】

その後、両基板の間に液晶５７８を注入し、封止剤（図示せず）によって完全に封止す
る。液晶には公知の液晶材料を用いれば良い。このようにして図８（Ｂ）に示すアクティ
ブマトリクス型液晶表示装置が完成する。

【0142】

なお、図８（Ｂ）においては、駆動回路にはｐチャネル型ＴＦＴ７０１、ｎチャネル型Ｔ
ＦＴ７０２、７０３が形成され、画素部にはｎチャネル型ＴＦＴでなる画素ＴＦＴ７０４
が形成される。

【0143】

なお、本実施例の工程順序は適宜変更しても構わない。どのような順序としても、最終
的に形成されるＴＦＴの構造が図８（Ｂ）のような構造であればアクティブマトリクス基
板の基本的な機能は変化せず、本発明の効果を損なうものではない。

【0144】

駆動回路のｐチャネル型ＴＦＴ７０１には、チャネル形成領域６０１、ソース領域６０
２、ドレイン領域６０３がそれぞれｐ型不純物領域（ａ）で形成される。但し、実際には
ソース領域またはドレイン領域の一部に１×１０²⁰〜１×１０²¹atoms/cm³の濃度でリン
を含む領域が存在する。また、その領域には図７（Ｂ）の工程でゲッタリングされた触媒
元素が５×１０¹⁸atoms/cm³以上（代表的には１×１０¹⁹〜５×１０²⁰atoms/cm³）濃度で
存在する。

【0145】

また、ｎチャネル型ＴＦＴ７０２には、チャネル形成領域６０４、ソース領域６０５、
ドレイン領域６０６、そしてチャネル形成領域の片側（ドレイン領域側）に、ゲート絶縁
膜を介してゲート配線と重なったＬＤＤ領域（本明細書中ではこのような領域をＬov領域
という。なお、ovはoverlapの意味で付した。）６０７が形成される。この時、Ｌov領域
６０７は２×１０¹⁶〜５×１０¹⁹atoms/cm³の濃度でリンを含み、且つ、ゲート配線と全
部重なるように形成される。

【0146】

また、ｎチャネル型ＴＦＴ７０３には、チャネル形成領域６０８、ソース領域６０９、
ドレイン領域６１０、そしてチャネル形成領域の両側にＬＤＤ領域６１１、６１２が形成
された。なお、この構造ではＬＤＤ領域６１１、６１２の一部がゲート配線と重なるよう
に配置されたために、ゲート絶縁膜を介してゲート配線と重なったＬＤＤ領域（Ｌov領域
）とゲート絶縁膜を介してゲート配線と重ならないＬＤＤ領域（本明細書中ではこのよう
な領域をＬoff領域という。なお、offはoffsetの意味で付した。）が形成されている。

【0147】

ここで図９に示す断面図は図８（Ｂ）に示したｎチャネル型ＴＦＴ７０３を図７（Ｂ）
の工程まで作製した状態を示す拡大図である。ここに示すように、ＬＤＤ領域６１１はさ
らにＬov領域６１１a、Ｌoff領域６１１bに、ＬＤＤ領域６１２はさらにＬov領域６１２a
、Ｌoff領域６１２bに区別できる。また、前述のＬov領域６１１a、６１２aには２×１０
¹⁶〜５×１０¹⁹atoms/cm³の濃度でリンが含まれるが、Ｌoff領域６１１b、６１２bはその
１〜２倍（代表的には１．２〜１．５倍）の濃度でリンが含まれる。

【0148】

また、画素ＴＦＴ７０４には、チャネル形成領域６１３、６１４、ソース領域６１５、
ドレイン領域６１６、Ｌoff領域６１７〜６２０、Ｌoff領域６１８、６１９に接したｎ型
不純物領域（ａ）６２１が形成される。この時、ソース領域６１５、ドレイン領域６１６
はそれぞれｎ型不純物領域（ａ）で形成され、Ｌoff領域６１７〜６２０はｎ型不純物領
域（ｃ）で形成される。

【0149】

本実施例によれば、画素部および駆動回路が求める性能に応じて回路または素子を形成
するＴＦＴの構造を最適化し、半導体装置の動作性能および信頼性を向上させることがで
きる。具体的には、ｎチャネル型ＴＦＴは回路仕様に応じてＬＤＤ領域の配置を異ならせ
、Ｌov領域またはＬoff領域を使い分けることによって、同一基板上に高速動作またはホ
ットキャリア対策を重視したＴＦＴ構造と低オフ電流動作を重視したＴＦＴ構造とを実現
しうる。

【0150】

例えば、アクティブマトリクス型液晶表示装置の場合、ｎチャネル型ＴＦＴ７０２は高
速動作を重視するシフトレジスタ回路、信号分割回路、レベルシフタ回路、バッファ回路
などの駆動回路に適している。即ち、チャネル形成領域の片側（ドレイン領域側）のみに
Ｌov領域を配置することで、できるだけ抵抗成分を低減させつつホットキャリア注入によ
る劣化に強い動作を達成しうる。これは上記回路の場合、ソース領域とドレイン領域の機
能が変わらず、キャリア（電子）の移動する方向が一定だからである。但し、必要に応じ
てチャネル形成領域の両側にＬov領域を配置することもできる。

【0151】

また、ｎチャネル型ＴＦＴ７０３はホットキャリア対策と低オフ電流動作の双方を重視
するサンプリング回路（サンプル及びホールド回路）に適している。即ち、Ｌov領域を配
置することでホットキャリア対策とし、さらにＬoff領域を配置することで低オフ電流動
作を達成しうる。また、サンプリング回路はソース領域とドレイン領域の機能が反転して
キャリアの移動方向が１８０°変わるため、ゲート配線を中心に線対称となるような構造
としなければならない。なお、場合によってはＬov領域のみとすることもありうる。

【0152】

また、ｎチャネル型ＴＦＴ７０４は低オフ電流動作を重視した画素部、サンプリング回
路（サンプルホールド回路）に適している。即ち、オフ電流値を増加させる要因となりう
るＬov領域を配置せず、Ｌoff領域のみを配置することで低オフ電流動作を達成しうる。
また、駆動回路のＬＤＤ領域よりも低い濃度のＬＤＤ領域をＬoff領域として用いること
で、多少オン電流値が低下するが徹底的にオフ電流値を低減することができる。さらに、
ｎ型不純物領域（ａ）６２１はオフ電流値を低減する上で非常に有効である。

【0153】

また、ｎチャネル型ＴＦＴ７０２のＬov領域６０７の長さ（幅）は０．１〜３．０μｍ
、代表的には０．２〜１．５μｍとすれば良い。また、ｎチャネル型ＴＦＴ７０３のＬov
領域６１１a、６１２aの長さ（幅）は０．１〜３．０μｍ、代表的には０．２〜１．５μ
ｍ、Ｌoff領域６１１b、６１２bの長さ（幅）は１．０〜３．５μｍ、代表的には１．５
〜２．０μｍとすれば良い。また、画素ＴＦＴ７０４に設けられるＬoff領域６１７〜６
２０の長さ（幅）は０．５〜３．５μｍ、代表的には２．０〜２．５μｍとすれば良い。

【0154】

また、上記アクティブマトリクス型液晶表示装置の構成を、図１０の斜視図を用いて説
明する。アクティブマトリクス基板（第１の基板）は、ガラス基板８０１上に形成された
、画素部８０２と、ゲート側駆動回路８０３と、ソース側駆動回路８０４で構成される。
画素部の画素ＴＦＴ８０５（図８（Ｂ）の画素ＴＦＴ７０４に相当する）はｎチャネル型
ＴＦＴであり、画素電極８０６及び保持容量８０７（図８（Ａ）の保持容量５７２に相当
する）に接続される。

【0155】

また、周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。ゲート
側駆動回路８０３と、ソース側駆動回路８０４はそれぞれゲート配線８０８とソース配線
８０９で画素部８０２に接続されている。また、ＦＰＣ８１０が接続された外部入出力端
子８１１には駆動回路まで信号を伝達するための入出力配線（接続配線）８１２、８１３
が設けられている。また、８１４は対向基板（第２の基板）である。

【0156】

なお、本明細書中では図１０に示した半導体装置をアクティブマトリクス型液晶表示装
置と呼んでいるが、図１０に示すようにＦＰＣまで取り付けられた液晶パネルのことを一
般的には液晶モジュールという。従って、本実施例でいうアクティブマトリクス型液晶表
示装置を液晶モジュールと呼んでも差し支えない。

【0157】

また、上記液晶表示装置の回路構成の一例を図１１に示す。本実施例の液晶表示装置は
、ソース側駆動回路９０１、ゲート側駆動回路（Ａ）９０７、ゲート側駆動回路（Ｂ）９
１１、プリチャージ回路９１２、画素部９０６を有している。
なお、本明細書中において、駆動回路とはソース側駆動回路およびゲート側駆動回路を含
めた総称である。

【0158】

ソース側駆動回路９０１は、シフトレジスタ回路９０２、レベルシフタ回路９０３、バ
ッファ回路９０４、サンプリング回路９０５を備えている。また、ゲート側駆動回路（Ａ
）９０７は、シフトレジスタ回路９０８、レベルシフタ回路９０９、バッファ回路９１０
を備えている。ゲート側駆動回路（Ｂ）９１１も同様な構成である。

【0159】

ここでシフトレジスタ回路９０２、９０８は駆動電圧が５〜１６Ｖ（代表的には１０Ｖ
）であり、回路を形成するＣＭＯＳ回路に使われるｎチャネル型ＴＦＴは図８（Ｂ）の７
０２で示される構造が適している。

【0160】

また、レベルシフタ回路９０３、９０９、バッファ回路９０４、９１０は、駆動電圧は
１４〜１６Ｖと高くなるが、シフトレジスタ回路と同様に、図８（Ｂ）
のｎチャネル型ＴＦＴ７０２を含むＣＭＯＳ回路が適している。なお、ゲート配線をダブ
ルゲート構造、トリプルゲート構造といったマルチゲート構造とすることは、各回路の信
頼性を向上させる上で有効である。

【0161】

また、サンプリング回路９０５は駆動電圧が１４〜１６Ｖであるが、ソース領域とドレ
イン領域が反転する上、オフ電流値を低減する必要があるので、図８（Ｂ）のｎチャネル
型ＴＦＴ７０３を含むＣＭＯＳ回路が適している。なお、図８（Ｂ）ではｎチャネル型Ｔ
ＦＴしか図示されていないが、実際にサンプリング回路を形成する時はｎチャネル型ＴＦ
Ｔとｐチャネル型ＴＦＴとを組み合わせて形成することになる。

【0162】

また、画素部９０６は駆動電圧が１４〜１６Ｖであり、サンプリング回路９０５よりも
さらにオフ電流値が低いことを要求するので、オフ電流の増加を招くＬov領域を配置しな
い構造とすることが望ましく、図８（Ｂ）のｎチャネル型ＴＦＴ７０４を画素ＴＦＴとし
て用いることが望ましい。

【実施例2】

【0163】

本実施例では、柱状スペーサをシール領域以外の箇所に設け、機械的強度を補強する例を
図１３（ａ）および図１３（ｂ）に示す。本実施例は、図８（Ｂ）に示されていなかった
領域（外部端子接続部）を示している。従って、実施例１の図８（Ｂ）に対応しており、
同じ符号を一部用いている。なお、シール材１０００にフィラーを示していない点だけが
実施例１と異なっている。

【0164】

図１３（ａ）に外部端子接続部の上面図を示し、図１３（ｂ）に外部端子接続部の断面
構造図を示す。また、上面図におけるｄ−ｄ’断面での断面構造も示している。

【0165】

図１３（ａ）および図１３（ｂ）中において、１００１は柱状スペーサ、１００２は外
部端子接続部、１００３はＩＴＯ膜、１００４は導電性スペーサ、１００５は接着剤、１
００６はＦＰＣである。

【0166】

ＦＰＣ１００６と接続する外部端子接続部１００２は、ｐチャネル型ＴＦＴ７０１のソ
ース電極（配線）から延在している。

【0167】

本実施例では、シール材１０００が存在するシール領域と対向基板５７４の端部の間に
柱状スペーサ１００１を形成する。この柱状スペーサ１００１は、引き出し配線間に設け
られ、機械的強度を補強している。また、この柱状スペーサ１００１は、対向基板の分断
工程においても分断不良を防止する効果を有している。なお、ここではｐチャネル型ＴＦ
Ｔ７０１のソース電極と外部端子接続部との間の配線を引き出し配線と呼んでいる。

【0168】

また、この柱状スペーサは実施例１中のコンタクト部に形成されるものと同一工程によっ
て形成することができる。

【0169】

また、外部端子接続部１００２上には、画素電極と同一工程によりＩＴＯ膜１００３を
形成し、ＦＰＣと良好なコンタクトを形成する。なお、接着剤１００５中には金ペースト
等の導電性スペーサが混入しており、圧着することによってＦＰＣ１００６とＩＴＯ膜１
００３とを接続している。

【実施例3】

【0170】

本実施例では、実施例１とは異なる以下のような方法（図１４に簡略化した工程図を示し
、図１５にそのフローチャート図を示した）により、柱状スペーサを形成する例に示す。
また、本実施例では、実施例１とは工程順序が異なっており、配向膜の形成前に柱状スペ
ーサを形成する。

【0171】

図１４を用いて手順を簡単に説明する。まず、第１の基板１１００上にスペーサ材料層１
１０１を形成する。（図１４（ａ））次いで、実施例１と同様にして露光および現像を行
って、柱状スペーサ１１０２を形成する。（図１４（ｂ））次いで、柱状スペーサ１１０
２を覆う配向膜１１０３を形成し、ラビング処理を行う。（図１４（ｃ））次いで、配向
膜１１０５とシール１１０６とが設けられた第２の基板１１０４を第１の基板１１００と
貼り合わせる。（図１４（ｄ））次いで、第１の基板および第２の基板を適当な形状に分
断し、液晶材料１１０７を注入、封止して液晶パネルが完成する。（図１４（ｅ））

【0172】

以下に詳細を示す。

【0173】

まず、実施例１と同様にしてアクティブマトリクス基板（第１の基板）を形成する。画
素電極５６９、５７０を形成する工程までは全く同一の工程を用いた。
次いで、第１の基板上に実施例１と同じスペーサ材料を用い、同じ条件（成膜条件、露光
条件、現像条件、ベーク条件等）で柱状スペーサ１２０１を形成した。

【0174】

次いで、柱状スペーサを覆って配向膜１２０２を形成した。（図１６（Ａ））
その後、ラビング処理を行った。以後、これらの工程以外は実施例１と全く同様にして図
１６（Ｂ）に示す液晶表示装置を作製した。

【0175】

本実施例の柱状スペーサの断面におけるＳＥＭ観察写真図が、図１７（Ｂ）である。

【0176】

この柱状スペーサの形状は、テーパー部が存在しているものの、頭頂部に平坦な面を有
し、幅Ｌ１＝７〜８μｍ、曲率半径は２μｍであった。また、柱状スペーサの側面中央に
おける接平面と基板面との角度αは、６８°であった。本実施例において、幅Ｌ１は配向
膜の厚さを含めた値としている。なお、本実施例においては、１≦Ｌ２／Ｌ１≦２．５と
するとテーパー部による光漏れを低減できるため望ましい。

【0177】

また、実施例１では、現像液の影響により最終的なプレチルト角が４°〜５°程度とな
っていたが、本実施例では、柱状スペーサを形成した後に配向膜を形成してラビング処理
を行うため、プレチルト角を６°〜１０°、好ましくは７°〜８°とすることができ、液
晶の配向を良好なものとすることができた。

【0178】

図２７にプレチルト角のラビングロール押し込み量依存性を示した。ラビングロール押
し込み量とは、配向膜に施すラビング処理の際、ロールを押し込む量のことを指している
。

【0179】

本実施例では、ラビングロール押し込み量を０．３ｍｍ、０．４ｍｍ、０．５ｍｍと条
件をふってラビング処理を行い、それぞれのプレチルト角を測定する実験を行った。実験
結果は、０．３ｍｍとした場合、平均のプレチルト角は、８．２３°となり、０．４ｍｍ
とした場合、平均のプレチルト角は、７．４２°となり、０．５ｍｍとした場合、平均の
プレチルト角は、６．９５°となった。ラビングロール押し込み量を調節することによっ
て、プレチルト角を６°〜１０°、好ましくは７°〜８°とすることができる。このよう
に、本実施例は、配向膜上に球状スペーサを散布した従来例と比較しても、大差なく良好
な値を示している。

【0180】

なお、本実施例を実施例２と組み合わせることは可能である。

【実施例4】

【0181】

本実施例では、図１８（Ａ）に示すように第１の基板全面に柱状スペーサを一定の間隔
で設けた例を示す。

【0182】

図１８（Ａ）において、１３００は封止材、１３０１は第１の基板、１３０２は画素部
、１３０３はゲート側駆動回路、１３０４はソース側駆動回路、１３０５は信号分割回路
、１３０６は外部接続端子部、１３０８はシール領域、１３２１は第２の基板である。

【0183】

本実施例においては、画素部とソース側駆動回路との間に柱状スペーサ１３０７、外部
接続端子部に柱状スペーサ１３０９、画素部に柱状スペーサ１３１０、ゲート側駆動回路
に柱状スペーサ１３１１、シール領域に柱状スペーサ１３１２がそれぞれ一定の間隔でフ
ォトリソグラフィ法により設けた。このように一定の間隔で柱状スペーサを設けることに
より均一な基板間隔を維持することができる。また、シール領域に柱状スペーサ１３１２
を設けることによりフィラーを用いなくともよい。また、外部接続端子部に柱状スペーサ
１３０９を設けることにより接続部における機械強度を補強することができる。なお、上
記各柱状スペーサは実施例１または実施例３に示した作製方法を用いればよい。

【0184】

また、図１８（Ｂ）は、図１８（Ａ）中の点線１３２２で囲んだ領域の断面構造を簡略
に示した。図１８（Ａ）と同じ符号を用いた。図１８（Ａ）において、１３１４はＣＭＯ
Ｓ回路、１３１５はｎチャネル型ＴＦＴ、１３１６は画素ＴＦＴ、１３１７は層間絶縁膜
、１３１８ａは画素電極、１３１８ｂはＩＴＯ膜である。このＩＴＯ膜１３１８ｂは、Ｆ
ＰＣ等の外部端子と接続するために設ける。
また、１３１９は液晶材料、１３２０は対向電極である。

【0185】

また、図１９に他のスペーサ配置の形態を示した。図１９（Ａ）は、シール領域１４０
８内に均一に柱状スペーサ１４０７を形成した例である。また、図１９（Ｂ）は、画素部
には柱状スペーサを設けず、シール領域に柱状スペーサ１４１０と、外部接続端子部に１
４０９とを形成した例である。また、図１９（Ｃ）は、シール領域以外の領域に柱状スペ
ーサ１４１１、１４１２を形成した例である。なお、同様に上記各柱状スペーサは実施例
１または実施例３に示した作製方法を用いればよい。

【0186】

なお、本実施例は実施例１〜３と自由に組み合わせることが可能である。

【実施例5】

【0187】

本実施例においては実施例１とは異なるアクティブマトリクス基板（第１の基板）を作
製する。なお、本実施例のＴＦＴ作製工程の詳細は、特願平１１−１０４６４６号に記載
の工程を用いる。

【0188】

まず、基板１５０１には低アルカリガラス基板や石英基板を用いることができる。本実施
例では低アルカリガラス基板を用いた。この基板１５０１のＴＦＴを形成する表面には、
基板１５０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸
化窒化シリコン膜などの下地膜１５０２を形成する。

【0189】

次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導
体膜を、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。
本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成した。そし
て、公知の結晶化技術を使用して非晶質シリコン膜から結晶質シリコン膜を形成する。例
えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用すれば良いが、ここでは、特
開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結
晶質シリコン膜を形成した。

【0190】

そして、結晶質シリコン膜を島状に分割して、島状半導体層を形成する。その後、プラズ
マＣＶＤ法またはスパッタ法により５０〜１００ｎｍの厚さの酸化シリコン膜によるマス
ク層を形成する。そしてレジストマスクを設け、ｎチャネル型ＴＦＴを形成する島状半導
体層の全面にしきい値電圧を制御する目的で１×１０¹⁶〜５×１０¹⁷atoms／cm³程度の濃
度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加した。次いで、駆動回路のｎチ
ャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を島状半導体
層に選択的に添加する。そのため、あらかじめレジストマスクを形成した。次に、マスク
層をフッ酸などにより除去して、添加した不純物元素を活性化させる工程を行う。活性化
は、窒素雰囲気中で５００〜６００℃で１〜４時間の熱処理や、レーザー活性化の方法に
より行うことができる。また、両者を併用して行っても良い。本実施例では、レーザー活
性化の方法を用いた。

【0191】

そして、ゲート絶縁膜１５２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１
５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。次に、本実施例では、導電性の窒化
物金属膜から成る導電層（Ａ）と金属膜から成る導電層（Ｂ）
とを積層させた。導電層（Ｂ）はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ
）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記
元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれ
ば良く、導電層（Ａ）は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタ
ン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）
で形成する。本実施例では、導電層（Ａ）に３０ｎｍの厚さの窒化タンタル膜を、導電層
（Ｂ）には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成した。

【0192】

次に、レジストマスクを形成し、導電層（Ａ）と導電層（Ｂ）とを一括でエッチングして
ゲート電極１５２８〜１５３１と容量配線１３２を形成する。

【0193】

次いで、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するため
に、ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極１５２８を
マスクとして、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴが形
成される領域はレジストマスクで被覆しておく。

【0194】

次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不
純物領域の形成を行った。

【0195】

そして、画素マトリクス回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためのｎ型
を付与する不純物添加の工程を行った。その後、それぞれの濃度で添加されたｎ型または
ｐ型を付与する不純物元素を活性化するために窒素雰囲気中でファーネスアニール法で活
性化工程を行った。ここで実施される活性化工程の熱処理により、ｎチャネル型ＴＦＴお
よびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングをすることがで
きた。この熱処理において、ゲート電極１５２８〜１５３１と容量配線１５３２の表面に
は窒化金属層が形成される。さらに、島状半導体層を水素化する工程を行った。

【0196】

活性化および水素化の工程が終了したら、ゲート配線１５４７、１５４８と容量配線１
５４９を形成した。

【0197】

第１の層間絶縁膜１５５０は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化
窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域ま
たはドレイン領域に達するコンタクトホールを形成し、ソース配線１５５１〜１５５４と
、ドレイン配線１５５５〜１５５８を形成する。次に、パッシベーション膜１５５９とし
て、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を５０〜５００ｎｍ（
代表的には１００〜３００ｎｍ）の厚さで形成する。

【0198】

その後、有機樹脂からなる第２の層間絶縁膜１５６０を１．０〜１．５μｍの厚さに形
成する。そして、第２の層間絶縁膜１５６０にドレイン配線１５５８に達するコンタクト
ホールを形成し、画素電極１５６１、１５６２を形成する。画素電極は、透過型液晶表示
装置とする場合には透明導電膜を用いれば良く、反射型の液晶表示装置とする場合には金
属膜を用いれば良い。

【0199】

次いで、柱状スペーサ１６０７を形成する。この柱状スペーサ１６０７は実施例３での
スペーサ作製工程と同一であるので省略する。次いで、実施例３と同様に柱状スペーサ１
６０７を覆う配向膜１６０１を形成する。配向膜を形成した後、ラビング処理を施して液
晶分子がある一定のプレチルト角（６°〜１０°、好ましくは７°〜８°）を持って配向
するようにした。対向側の対向基板１６０２には、遮光膜１６０３、透明導電膜１６０４
および配向膜１６０５を形成した。
そして、画素マトリクス回路と、ＣＭＯＳ回路が形成されたアクティブマトリクス基板と
対向基板とを、公知のセル組み工程によって貼りあわせる。その後、両基板の間に液晶材
料１６０６を注入し、封止剤（図示せず）によって完全に封止した。液晶材料には公知の
液晶材料を用いれば良い。このようにして図２０に示すアクティブマトリクス型液晶表示
装置が完成した。

【0200】

図２０において、駆動回路にはｐチャネル型ＴＦＴ１７０１、第１のｎチャネル型ＴＦ
Ｔ１７０２、第２のｎチャネル型ＴＦＴ１７０３、表示領域には画素ＴＦＴ１７０４、保
持容量１７０５が形成されている。

【0201】

なお、本実施例は実施例１〜４と自由に組み合わせることが可能である。

【実施例6】

【0202】

本実施例においては、上記実施例とは異なるＴＦＴを用いて表示装置を作製した例を示
す。

【0203】

上記実施例においてはトップゲート型ＴＦＴを用いたが、本実施例ではボトムゲート型
ＴＦＴを用いて第１の基板を作製する。

【0204】

図２１中において１８１４はＣＭＯＳ回路、１８１５はｎチャネル型ＴＦＴ、１８１６は
画素ＴＦＴ、１８１７は層間絶縁膜、１８１８ａは画素電極、１８１８ｂはＩＴＯ膜であ
る。このＩＴＯ膜１８１８ｂは、ＦＰＣ等の外部端子と接続するために設ける。また、１
８１９は液晶材料、１８２０は対向電極である。また、１８０１は第１の基板、１８０８
はシール領域、１８２１は第２の基板である。

【0205】

また、本実施例においては画素部とソース側駆動回路との間に柱状スペーサ１８０７、
外部接続端子部に柱状スペーサ１８０９、画素部に柱状スペーサ１８１０、ゲート側駆動
回路に柱状スペーサ１８１１、シール領域に柱状スペーサ１８１２がそれぞれ一定の間隔
でフォトリソグラフィ法により設けた。このように一定の間隔で柱状スペーサを設けるこ
とにより均一な基板間隔を維持することができる。また、シール領域に柱状スペーサ１８
１２を設けることによりフィラーを用いなくともよい。また、外部接続端子部に柱状スペ
ーサ１８０９を設けることにより接続部における機械強度を補強することができる。なお
、上記各柱状スペーサは実施例１または実施例３に示した作製方法を用いればよい。

【0206】

なお、上記ＴＦＴ構造を得るための作製工程は公知の技術を用いればよく、特に限定さ
れない。

【0207】

なお、本実施例は実施例１〜４と自由に組み合わせることが可能である。

【実施例7】

【0208】

本実施例では、タッチパネルを備えた液晶表示装置に本発明の柱状スペーサを適用した
場合について図２２（ａ）および図２２（ｂ）を用い説明する。

【0209】

図２２（ａ）は、光学式タッチパネル３００２を備えた携帯情報端末機器の外観図およ
び断面図である。

【0210】

図２２（ａ）において、３００１はデジタルカメラ、３００２はタッチパネル、３００
３は液晶パネル、３００４はＬＥＤバックライト、３１００は発光素子、３２００は受光
素子である。

【0211】

このタッチパネルを備えた表示装置においては、タッチパネル３００２の表面に指先や
ペン先が触ると、パネルの端部に設けられた発光素子３１００からの光路ａの一部が遮断
され光の一部が光路ｂに進んでしまう。そして、その光路ａの一部が遮断された発光素子
に対応する受光素子３２００は光を受光しないから、触った箇所の時間的な位置変化を検
出することができる。

【0212】

本実施例において、本発明の柱状スペーサ３００５を液晶パネル３００３に用いた。こ
の柱状スペーサは、実施例１または実施例３に記載した作製方法により形成する。こうす
ることにより、機械的強度が補強され、頑丈なパネルとすることができた。また、本発明
の柱状スペーサによって、外部からの圧力（指先やペン先からの）により基板間隔がほと
んど変化しないので表示画像が乱れにくい。

【0213】

なお、本実施例ではＬＥＤバックライトを用いた透過型のＬＣＤパネルを用いたが、バ
ックライトを用いない反射型ＬＣＤパネルを用いてもよい。また、外光の光量に応じて自
由に、反射型や透過型に切り替え可能なＬＣＤパネルを用いてもよい。

【0214】

図２２（ｂ）は、ペン入力式タッチパネル３１０２を備えた携帯情報端末機器の外観図
および断面図である。

【0215】

図２２（ｂ）において、３１０２はタッチパネル、３１０３は液晶パネル、３１０４は
バックライト、３１０５は入力ペンである。

【0216】

このタッチパネルを備えた表示装置においては、タッチパネル３１０２の表面に感圧式
や静電容量式の検出素子が設けられている。入力ペン３１０５で触ると、検出素子により
時間的な位置変化を検出することができる。

【0217】

本実施例において、本発明の柱状スペーサ３１０６を液晶パネル３１０３に用いた。こ
の柱状スペーサは、実施例１または実施例３に記載した作製方法により形成する。こうす
ることにより、機械的強度が補強され、頑丈なパネルとすることができた。また、本発明
の柱状スペーサによって、外部からの圧力（指先やペン先からの）により基板間隔がほと
んど変化しないので表示画像が乱れにくい。
なお、このような感圧式や静電容量式の検出素子が設けられたタッチパネル３１０２はＬ
ＣＤパネル３１０３に直接接しているため、ＬＣＤパネル３１０３が外部からの圧力を受
けやすく効果的である。

【0218】

なお、本実施例の構成は、実施例１〜６のいずれの構成とも自由に組み合わせることが
可能である。

【実施例8】

【0219】

本実施例では、本発明をシリコン基板上に作製した反射型液晶表示装置に適用した場合
について説明する。本実施例は、実施例１において、結晶質シリコン膜でなる活性層の代
わりに、シリコン基板（シリコンウェハ）に直接的にｎ型またはｐ型を付与する不純物元
素を添加し、ＴＦＴ構造を実現すれば良い。また、反射型であるので、画素電極として反
射率の高い金属膜（例えばアルミニウム、銀、またはこれらの合金（Ａｌ−Ａｇ合金）等
を用いれば良い。

【0220】

なお、本実施例の構成は、実施例１〜７のいずれの構成とも自由に組み合わせることが
可能である。

【実施例9】

【0221】

本発明は従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成する際に
用いることも可能である。即ち、三次元構造の半導体装置を実現することも可能である。
また、基板としてＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡ
Ｎ（キャノン株式会社の登録商標）などのＳＯＩ基板を用いることも可能である。

【0222】

なお、本実施例の構成は、実施例１〜８のいずれの構成とも自由に組み合わせることが
可能である。

【実施例10】

【0223】

本発明はアクティブマトリクス型ＥＬ（エレクトロルミネッセンス）ディスプレイに適
用することも可能である。その例を図２３に示す。

【0224】

図２３はアクティブマトリクス型ＥＬディスプレイの回路図である。１１は画素部を表
しており、その周辺にはＸ方向駆動回路１２、Ｙ方向駆動回路１３が設けられている。ま
た、表示領域１１の各画素は、スイッチ用ＴＦＴ１４、保持容量１５、電流制御用ＴＦＴ
１６、有機ＥＬ素子１７を有し、スイッチ用ＴＦＴ１４にＸ方向信号線１８a（または１
８b）、Ｙ方向信号線１９a（または１９b、１９c）が接続される。また、電流制御用ＴＦ
Ｔ１６には、電源線２０a、２０bが接続される。

【0225】

本実施例のアクティブマトリクス型ＥＬディスプレイでは、Ｘ方向駆動回路１２、Ｙ方向
駆動回路１３に用いられるＴＦＴを図８（Ｂ）のｐチャネル型ＴＦＴ７０１、ｎチャネル
型ＴＦＴ７０２または７０３を組み合わせて形成する。また、スイッチ用ＴＦＴ１４や電
流制御用ＴＦＴ１６のＴＦＴを図８（Ｂ）のｎチャネル型ＴＦＴ７０４で形成する。

【実施例11】

【0226】

本発明によって作製された液晶表示装置は様々な液晶材料を用いることが可能である。
そのような材料として、ＴＮ液晶、ＰＤＬＣ（ポリマー分散型液晶）、ＦＬＣ（強誘電性
液晶）、ＡＦＬＣ（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物が挙げられる。

【0227】

例えば、「H.Furue et al.;Charakteristics and Drivng Scheme of Polymer-Stabiliz
ed Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gr
ay-Scale Capability,SID,1998」、「T.Yoshida et al.;A Full-Color Thresholdless An
tiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time,841,SI
D97DIGEST,1997」、または米国特許第5,594,569号に開示された材料を用いることができ
る。

【0228】

特に、しきい値なし（無しきい値）の反強誘電性液晶（Thresholdless Antiferroelect
ric LCD：ＴＬ−ＡＦＬＣと略記する）を使うと、液晶の動作電圧を±２．５Ｖ程度に低
減しうるため電源電圧として５〜８Ｖ程度で済む場合がある。
即ち、ドライバー回路と画素マトリクス回路を同じ電源電圧で動作させることが可能とな
り、液晶表示装置全体の低消費電力化を図ることができる。

【0229】

また、無しきい値反強誘電性液晶は、Ｖ字型の電気光学応答特性を示すものがあり、そ
の駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。

【0230】

ここで、Ｖ字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対す
る光透過率の特性を図２４に示す。図２４に示すグラフの縦軸は透過率（任意単位）、横
軸は印加電圧である。なお、液晶パネルにおける入射側の偏光板の透過軸は、液晶パネル
のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線
方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の
透過軸に対してほぼ直角（クロスニコル）に設定されている。

【0231】

また、強誘電性液晶や反強誘電性液晶はＴＮ液晶に比べて応答速度が速いという利点を
もつ。上記実施例で用いるような結晶質ＴＦＴは非常に動作速度の速いＴＦＴを実現しう
るため、強誘電性液晶や反強誘電性液晶の応答速度の速さを十分に生かした画像応答速度
の速い液晶表示装置を実現することが可能である。

【0232】

なお、本実施例の液晶表示装置をパーソナルコンピュータ等の電子機器の表示ディスプ
レイとして用いることが有効であることは言うまでもない。

【0233】

また、本実施例の構成は、実施例１〜１０のいずれの構成とも自由に組み合わせること
が可能である。

【実施例12】

【0234】

本発明を実施して形成されたＴＦＴは様々な電気光学装置に用いることができる。即ち
、それら電気光学装置を表示部として組み込んだ電子機器全てに本発明を実施できる。

【0235】

その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプ
レイ（ゴーグル型ディスプレイ）、ウエアラブルディスプレイ、カーナビゲーション、パ
ーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍
等）などが挙げられる。それらの一例を図２５に示す。

【0236】

図２５（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、
表示部２００３、キーボード２００４で構成される。本願発明を画像入力部２００２、表
示部２００３やその他の駆動回路に適用することができる。

【0237】

図２５（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１
０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願
発明を表示部２１０２、音声入力部２１０３やその他の駆動回路に適用することができる
。

【0238】

図２５（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１
、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成さ
れる。本願発明は表示部２２０５やその他の駆動回路に適用できる。

【0239】

図２５（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アー
ム部２３０３で構成される。本発明は表示部２３０２やその他の駆動回路に適用すること
ができる。

【0240】

図２５（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレ
ーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４
、操作スイッチ２４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇ
ｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲー
ムやインターネットを行うことができる。本発明は表示部２４０２やその他の駆動回路に
適用することができる。

【0241】

図２５（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０
３、操作スイッチ２５０４、受像部（図示しない）で構成される。本願発明を表示部２５
０２やその他の駆動回路に適用することができる。

【0242】

以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用するこ
とが可能である。また、本実施例の電子機器は実施例１〜９および実施例１１のどのよう
な組み合わせからなる構成を用いても実現することができる。

【実施例13】

【0243】

本発明を実施して形成されたＴＦＴは様々な電気光学装置に用いることができる。即ち
、それら電気光学装置を表示部として組み込んだ電子機器全てに本発明を実施できる。

【0244】

その様な電子機器としては、プロジェクター（リア型またはフロント型）などが挙げら
れる。それらの一例を図２６に示す。

【0245】

図２６（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６
０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその
他の駆動回路に適用することができる。

【0246】

図２６（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラ
ー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する
液晶表示装置２８０８やその他の駆動回路に適用することができる。

【0247】

なお、図２６（Ｃ）は、図２６（Ａ）及び図２６（Ｂ）中における投射装置２６０１、
２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２
８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成され
る。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の
例を示したが、特に限定されず、例えば単板式であってもよい。また、図２６（Ｃ）中に
おいて矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、
位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。

【0248】

また、図２６（Ｄ）は、図２６（Ｃ）中における光源光学系２８０１の構造の一例を示
した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８
１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図２６（Ｄ）に示した光源光学系は一例であって特に限定されない。
例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。

【0249】

ただし、図２６に示したプロジェクターにおいては、透過型の電気光学装置を用いた場
合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。

【0250】

以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用するこ
とが可能である。また、本実施例の電子機器は実施例１〜９および実施例１１のどのよう
な組み合わせからなる構成を用いても実現することができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】