特許第6429097号(P6429097)IP Force 特許公報掲載プロジェクト 2022.1.31 β版

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特許6429097メモリシステムの終端トポロジー及び関連するメモリモジュール及び制御方法
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6429097
(24)【登録日】2018年11月9日
(45)【発行日】2018年11月28日
(54)【発明の名称】メモリシステムの終端トポロジー及び関連するメモリモジュール及び制御方法
(51)【国際特許分類】
   G06F 13/16 20060101AFI20181119BHJP
   G11C 11/4076 20060101ALI20181119BHJP
【FI】
   G06F13/16 510A
   G11C11/4076
【請求項の数】15
【全頁数】9
(21)【出願番号】特願2017-4763(P2017-4763)
(22)【出願日】2017年1月16日
(65)【公開番号】特開2017-151967(P2017-151967A)
(43)【公開日】2017年8月31日
【審査請求日】2017年1月16日
(31)【優先権主張番号】62/298,005
(32)【優先日】2016年2月22日
(33)【優先権主張国】US
(31)【優先権主張番号】15/390,692
(32)【優先日】2016年12月26日
(33)【優先権主張国】US
【前置審査】
(73)【特許権者】
【識別番号】506423280
【氏名又は名称】聯發科技股▲ふん▼有限公司
【氏名又は名称原語表記】MEDIATEK INC.
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100091214
【弁理士】
【氏名又は名称】大貫 進介
(72)【発明者】
【氏名】陳 尚斌
【審査官】 塚田 肇
(56)【参考文献】
【文献】 米国特許出願公開第2008/0112233(US,A1)
【文献】 特開2005−310153(JP,A)
【文献】 特表2009−520443(JP,A)
【文献】 特開2003−085121(JP,A)
【文献】 特表2012−507933(JP,A)
【文献】 特開2000−268565(JP,A)
【文献】 特開2000−187981(JP,A)
【文献】 特開2015−8594(JP,A)
【文献】 米国特許出願公開第2011/0075502(US,A1)
【文献】 米国特許出願公開第2011/0128098(US,A1)
【文献】 米国特許出願公開第2003/0067824(US,A1)
【文献】 米国特許出願公開第2008/0291747(US,A1)
【文献】 米国特許出願公開第2003/043683(US,A1)
【文献】 米国特許出願公開第2010/109704(US,A1)
(58)【調査した分野】(Int.Cl.,DB名)
G06F 13/16
G11C 11/4076
(57)【特許請求の範囲】
【請求項1】
メモリシステムであって、当該メモリシステムは、
少なくとも第1のクロック信号及び反転された第1のクロック信号を生成するメモリ制御装置と、
前記メモリ制御装置に結合されるメモリモジュールであって、該メモリモジュールは、前記メモリ制御装置から第1対の信号線を介して少なくとも前記第1のクロック信号及び前記反転された第1のクロック信号を受け取る、メモリモジュールと、を有しており、
前記メモリモジュールは、抵抗デバイスを含む第1の終端モジュールを含み、前記第1対の信号線の信号線は、前記第1の終端モジュールの前記抵抗デバイスを介して互いに電気的に結合され、前記抵抗デバイスは、金属酸化膜半導体(MOS)抵抗器を含み、該MOS抵抗器の抵抗は、前記第1対の信号線のインピーダンスに基づいて調整可能であり、前記MOS抵抗器は、互いに電気的に直接接続された第1及び第2のMOS抵抗器を含み、前記第1対の信号線の信号線は、それぞれ、前記直接接続された第1及び第2のMOS抵抗器の一端及び他端に直接的に接続され、
当該メモリシステムは、ダイナミックランダムアクセスメモリ(DRAM)システムであり、第1の終端モジュールは、オンダイ終端(on-die termination)であり、
前記メモリモジュールは、前記メモリ制御装置からコマンド信号を受け取るとともに前記第1のクロック信号を用いて、後続の信号処理のために前記コマンド信号をサンプリングして記憶する、
メモリシステム。
【請求項2】
前記メモリモジュールは、該メモリモジュールの2つのパッドで前記第1のクロック信号及び前記反転された第1のクロック信号をそれぞれ受け取り、前記第1の終端モジュールは、前記メモリモジュール内の2つのパッドの間に電流経路を含む、請求項1に記載のメモリシステム。
【請求項3】
前記第1の終端モジュールの前記抵抗デバイスは、
MOS抵抗器である第1の終端抵抗であって、該第1の終端抵抗の第1のノードが、前記第1のクロック信号を受け取るためのものである、第1の終端抵抗と、
別のMOS抵抗器である第2の終端抵抗であって、該第2の終端抵抗の第1のノードが、前記反転された第1のクロック信号を受け取るためのものであり、前記第2の終端抵抗の第2のノードが、前記第1の終端抵抗の第2のノードに結合される、第2の終端抵抗と、を有する、
請求項1に記載のメモリシステム。
【請求項4】
前記メモリモジュールは、第2のクロック信号及び反転された第2のクロック信号をさらに生成し、前記メモリモジュールは、前記メモリ制御装置から第2対の信号線を介して前記第2のクロック信号及び前記反転された第2のクロック信号をさらに受け取り、
前記メモリモジュールは、第2の終端モジュールをさらに有し、前記第2対の信号線の信号線は、第2の終端抵抗モジュールを介して互いに電気的に結合される、請求項1に記載のメモリシステム。
【請求項5】
前記第2の終端モジュールは、オンダイ終端である、請求項4に記載のメモリシステム。
【請求項6】
前記第2のクロック信号は、前記メモリモジュール内のデータ信号ラッチ用である、請求項5に記載のメモリシステム。
【請求項7】
メモリモジュールであって、当該メモリモジュールは、
メモリ制御装置から第1対の信号線を介して少なくとも第1のクロック信号及び反転された第1のクロック信号を受け取るメモリインターフェイス回路と、
前記メモリインターフェイス回路に結合される第1の終端モジュールであって、前記第1対の信号線の信号線は、前記第1の終端モジュールの抵抗デバイスを介して互いに電気的に結合され、前記抵抗デバイスは、金属酸化膜半導体(MOS)抵抗器を含み、該MOS抵抗器の抵抗は、前記第1対の信号線のインピーダンスに基づいて調整可能であり、第1及び第2のMOS抵抗器から構成される前記MOS抵抗器は、前記第1対の信号線の間で電気的に直接接続される、第1の終端モジュールと、を有しており、
当該メモリモジュールは、ダイナミックランダムアクセスメモリ(DRAM)メモリモジュールであり、前記第1の終端モジュールは、オンダイ終端であり、
当該メモリモジュールは、前記メモリ制御装置からコマンド信号を受け取るとともに前記第1のクロック信号を用いて、後続の信号処理のために前記コマンド信号をサンプリングして記憶する、
メモリモジュール。
【請求項8】
前記メモリインターフェイス回路は、前記第1のクロック信号及び前記反転された第1のクロック信号をそれぞれ受け取るための2つのパッドを有しており、前記第1の終端モジュールは、前記2つのパッド間に電流経路を形成する、請求項7に記載のメモリモジュール。
【請求項9】
前記第1の終端モジュールの前記抵抗デバイスは、
MOS抵抗器である第1の終端抵抗であって、該第1の終端抵抗の第1のノードが、前記第1のクロック信号を受け取るためのものである、第1の終端抵抗と、
別のMOS抵抗器である第2の終端抵抗であって、該第2の終端抵抗の第1のノードが、前記反転された第1のクロック信号を受け取るためのものであり、前記第2の終端抵抗の第2のノードが、前記第1の終端抵抗の第2のノードに結合される、第2の終端抵抗と、を有する、
請求項7に記載のメモリモジュール。
【請求項10】
前記メモリインターフェイス回路は、前記メモリ制御装置から第2対の信号線を介して第2のクロック信号及び反転された第2のクロック信号をさらに受け取り、
前記メモリモジュールは、第2の終端モジュールをさらに有し、前記第2対の信号線の信号線は、第2の終端抵抗モジュールを介して互いに電気的に結合される、請求項7に記載のメモリモジュール。
【請求項11】
前記第2の終端モジュールは、オンダイ終端である、請求項10に記載のメモリモジュール。
【請求項12】
前記第2のクロック信号は、前記メモリモジュール内のデータ信号ラッチ用である、請求項11に記載のメモリモジュール。
【請求項13】
メモリモジュールの制御方法であって、前記メモリモジュールは、終端モジュールを含み、前記メモリモジュールは、ダイナミックランダムアクセスメモリ(DRAM)メモリモジュールであり、前記終端モジュールは、オンダイ終端であり、当該制御方法は、
メモリ制御装置から第1対の信号線を介してクロック信号及び反転されたクロック信号を受け取るステップと、
前記メモリモジュール内の終端モジュールの抵抗デバイスを介して前記クロック信号を前記反転されたクロック信号に結合するステップであって、前記抵抗デバイスは、金属酸化膜半導体(MOS)抵抗器を含み、該MOS抵抗器の抵抗は、前記第1対の信号線のインピーダンスに基づいて調整可能であり、前記MOS抵抗器は、互いに電気的に直接接続された第1及び第2のMOS抵抗器を含み、前記第1対の信号線の信号線は、それぞれ、前記直接接続された第1及び第2のMOS抵抗器の一端及び他端に直接的に接続される、結合するステップと、
前記メモリ制御装置からコマンド信号を受け取るステップと、
前記クロック信号を用いて、後続の信号処理のために前記コマンド信号をサンプリングして記憶するステップと、を含む
制御方法。
【請求項14】
前記メモリモジュールは、該メモリモジュールの2つのパッドで前記クロック信号及び前記反転されたクロック信号をそれぞれ受け取り、
前記終端モジュールを介して前記クロック信号を前記反転されたクロック信号に結合するステップは、前記2つのパッド間に電流経路を形成するために、前記終端モジュールを介して前記クロック信号を前記反転されたクロック信号に結合するステップを含む、請求項13に記載の制御方法。
【請求項15】
前記終端モジュールは、MOS抵抗器である第1の終端抵抗及び第2の終端抵抗を含み、前記第1の終端抵抗の第1のノードが、前記クロック信号を受け取るためのものであり、前記第2の終端抵抗の第1のノードが、前記反転されたクロック信号を受け取るためのものであり、
前記終端モジュールを介して前記クロック信号を前記反転されたクロック信号に結合するステップは、前記第2の終端抵抗の第2のノードを前記第1の終端抵抗の第2のノードに結合するステップを含む、請求項13に記載の制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、メモリシステムの終端トポロジー及び関連するメモリモジュール及び制御方法に関する。
【背景技術】
【0002】
従来のダイナミックランダムアクセスメモリ(DRAM)モジュールは、一般的に、信号線のインピーダンス整合のためのオンダイ終端(on-die termination)を含み、このオンダイ終端を使用することによって信号ひずみを低減することができる。従来のオンダイ終端は、一般的に、接地電圧等の基準電圧に接続されるが、この設計では信号品質を最適化することができない。
【発明の概要】
【発明が解決しようとする課題】
【0003】
従って、本発明の目的は、上述した問題を解決するために、信号品質をより改善することができるオンダイ終端トポロジーを提供することである。
【課題を解決するための手段】
【0004】
本発明の一実施形態によれば、メモリシステムは、メモリ制御装置及びメモリモジュールを有し、メモリ制御装置は、少なくとも第1のクロック信号及び反転された第1のクロック信号を生成するように構成され、メモリモジュールは、メモリ制御装置から少なくとも第1のクロック信号及び反転された第1のクロック信号を受け取るように構成される。さらに、メモリモジュールは、終端モジュールを含み、第1のクロック信号は、終端モジュールを介して反転されたクロック信号に結合される。
【0005】
本発明の別の実施形態によれば、メモリモジュールは、メモリインターフェイス回路及び第1の終端モジュールを含み、メモリインターフェイス回路は、メモリ制御装置から少なくとも第1のクロック信号及び反転された第1のクロック信号を受け取るように構成され、第1のクロック信号は、第1の終端モジュールを介して反転された第1のクロック信号に結合される。
【0006】
本発明の別の実施形態によれば、メモリモジュールの制御方法であって、メモリモジュールは、終端モジュールを含み、この制御方法は、メモリ制御装置からクロック信号及び反転されたクロック信号を受け取るステップと、メモリモジュール内の終端モジュールを介してクロック信号を反転されたクロック信号に結合するステップとを含む。
【0007】
本発明のこれらの目的及び他の目的は、様々な図及び図面に示される好適な実施形態についての以下の詳細な説明を読めば、当業者には明らかになるであろう。
【図面の簡単な説明】
【0008】
図1】本発明の一実施形態によるメモリシステムを示す図である。
図2】本発明の一実施形態によるメモリシステムのオンダイ終端設計を示す図である。
図3】本発明の別の実施形態によるメモリシステムのオンダイ終端設計を示す図である。
【発明を実施するための形態】
【0009】
特定のシステム構成要素を指すために、特定の用語が以下の詳細な説明及び特許請求の範囲全体に亘って使用される。当業者であれば理解するように、製造業者は、構成要素を異なる名称で呼ぶことがある。この文献では、名前は異なるが機能が異なることのない構成要素を区別するつもりはない。以下の詳細な説明及び特許請求の範囲において、「含む、有する(including)」及び「備える、有する、含む(comprising)」という用語は、制限なしで使用されるため、「〜を含むが、・・・に限定されるものではない」を意味すると解釈すべきである。「結合する(couple, couples)」という用語は、間接的又は直接的な電気的接続を意味するものとする。従って、第1のデバイスが第2のデバイスに結合される場合に、その接続は、直接的な電気的接続によるか、又は他のデバイス及び接続を介した間接的な電気的接続によって行われ得る。
【0010】
図1を参照されたい。図1は、本発明の一実施形態によるメモリシステム100を示す図である。図1に示されるように、メモリシステム100は、メモリ制御装置110と、電源電圧VDDによって電力供給されるメモリモジュール120とを有しており、ここでメモリモジュール120は、メモリインターフェイス回路122、制御回路124、及びメモリアレイ126を含む。この実施形態では、メモリ制御装置110及びメモリモジュール120は、複数の接続線を介して接続され、ここで接続線は、複数の双方向データ信号DQ、書込みクロック信号WCK、反転された書込みクロック信号WCKB、複数のコマンド信号CMD、クロック信号CLK、及び反転されたクロック信号CKBを送信するために使用される。一実施形態では、メモリシステム100は、DRAMシステム等の揮発性メモリシステムであり、メモリ制御装置110は、DRAMメモリ制御装置であり、メモリモジュール120は、DRAMメモリモジュールである。
【0011】
DRAMシステムによってメモリシステム100を実現する場合に、コマンド信号は、少なくとも行アドレスストローブ信号(strobe)、列アドレスストローブ信号、及び書込み許可信号を含むことができる。また、書込みクロック信号WCK及び反転された書込みクロック信号WCKBは、データ信号(DQs)をメモリモジュール120にラッチするために配置され、クロック信号CLK及び反転されたクロック信号CLKBは、コマンド信号(CMDs)をメモリモジュール120にラッチするために配置され、及び書込みクロック信号WCKの周波数は、クロック信号CLKの周波数以上である。例えば、メモリモジュール120は、書込みクロック信号WCK及び反転された書込みクロック信号WCKBを使用して、後続の信号処理のためにデータ信号をサンプリングして記憶することができ、メモリモジュール120は、クロック信号CLK及び反転されたクロック信号CLKBを使用して、後続の信号処理のためにコマンド信号をサンプリングして記憶することができる。
【0012】
メモリシステム100の動作において、メモリ制御装置110は、ホスト又はプロセッサから要求を受け取り、データ信号DQ、コマンド信号CMD、クロック信号CLK、反転されたクロック信号CLKB、書込みクロック信号WCK、及び反転された書込みクロック信号WCKBの少なくとも一部を送信して、メモリモジュール120にアクセスするように構成される。また、メモリ制御装置110は、アドレスデコーダ、処理回路、書込み/読出しバッファ、制御ロジック及びアービタ(arbiter)を含み、関連する動作を実行することができる。メモリインターフェイス回路122は、複数のパッド/ピン及び関連する受信回路を含み、メモリインターフェイス回路122は、メモリ制御装置110からデータ信号DQ、書込みクロック信号WCK、反転された書込みクロック信号WCKB、コマンド信号CMD、クロック信号CLK、及び反転されたクロック信号CLKBを受け取り、受け取った信号を制御回路124に選択的に出力する。制御回路124は、読出し/書込み制御装置、行デコーダ、及び列デコーダを含むことができ、制御回路124は、メモリインターフェイス回路122から信号を受け取って、メモリアレイ126にアクセスするように構成される。
【0013】
本発明の実施形態は、オンダイ終端の接続に焦点を当てているので、他の要素についての詳細な説明はここでは省略する。
【0014】
図2を参照されたい。図2は、本発明の一実施形態によるメモリシステム100のオンダイ終端設計を示す図である。図2に示されるように、メモリモジュール120は、2つの終端抵抗ODT1及びODT2を含み、2つの終端抵抗ODT1、ODT2が、互いに接続され、書込みクロック信号WCKがダイ上の反転された書込みクロック信号WCKBに接続される。この実施形態では、2つの終端抵抗ODT1及びODT2は、金属酸化物半導体(MOS)、金属ワイヤ、ポリシリコン、又は抵抗を較正/調整可能な任意の他の適切な抵抗器によって実現され、2つの終端抵抗ODT1及びODT2は、接地電圧又は電源電圧等のバイアス電圧に接続されていない。詳細には、書込みクロック信号WCKが高電圧レベルであり、且つ反転された書込みクロック信号WCKBが低電圧レベルであるときに、電流が、ドライバ201、チャネル210_1、パッドN1、2つの終端抵抗ODT1及びODT2、パッドN2、チャネル210_2からドライバ202に流れ、書込みクロック信号WCKが低電圧レベルであり、且つ反転された書込みクロック信号WCKBが高電圧レベルであるときに、電流が、ドライバ202、チャネル210_2、パッドN2、2つの終端抵抗ODT1及びODT2、パッドN1、チャンネル210_1からドライバ201に流れる。この実施形態では、チャンネル210_1及び210_2は、パッケージ又はプリント回路基板(PCB)上の送信線であってもよい。
【0015】
また、図2に示される終端抵抗の数は、例示を目的としたものに過ぎず、本発明を限定するものではない。メモリモジュール120が、書込みクロック信号WCKを反転された書込みクロック信号WCKBに接続するような少なくとも1つの終端抵抗を有する限り、メモリモジュール120内の終端抵抗の数は、設計要件に従って決定することができる。
【0016】
図2に示されるオンダイ終端設計を使用することによって、インピーダンス整合をより正確にすることができ、信号の反射を低減して信号の完全性を改善することができる。
【0017】
図2は、メモリモジュール120が、書込みクロック信号WCKを反転された書込みクロック信号WCKBに接続するために2つの終端抵抗ODTを含むことを示す。別の実施形態では、メモリモジュール120は、クロック信号CLKを反転されたクロック信号CLKBに接続するための他の終端抵抗ODTをさらに含むことができる。図3を参照すると、メモリモジュール120は、終端抵抗ODT3及びODT4をさらに有しており、終端抵抗ODT3及びODT4は、互いに接続され、クロック信号CLKを反転されたクロック信号CLKBに接続するのを可能にする。この実施形態では、終端抵抗ODT3及びODT4は、MOS、金属ワイヤ、ポリシリコン、又は抵抗を較正/調整可能である任意の他の適切な抵抗器によって実現することができ、終端抵抗ODT3及びODT4は、接地電圧又は電源電圧等のバイアス電圧に接続されていない。詳細には、クロック信号CLKが高電圧レベルであり、且つ反転されたクロック信号CLKBが低電圧レベルであるときに、電流が、ドライバ203、チャネル210_3、パッドN3、2つの終端抵抗ODT3及びODT4、パッドN4、チャネル210_4からドライバ204に流れ、クロック信号CLKが低電圧レベルであり、且つ反転されたクロック信号CLKBが高電圧レベルであるときに、電流が、ドライバ204、チャネル210_4、パッドN4、2つの終端抵抗ODT3及びODT4、パッドN3、チャネル210_3からドライバ203に流れる。この実施形態では、チャネル210_3及び210_4は、パッケージ又はPCB上の送信線であってもよい。
【0018】
さらに、図3に示される終端抵抗の数は、例示を目的としたものに過ぎず、本発明を限定するものではない。メモリモジュール120が、クロック信号CLKを反転されたクロック信号CLKBに接続するような少なくとも1つの終端抵抗を有する限り、メモリモジュール120内の終端抵抗の数は、設計者の検討に従って決定することができる。
【0019】
簡単に要約すると、本発明のオンダイ終端トポロジーにおいて、クロック信号をダイの反転されたクロック信号に接続することができる。従って、インピーダンス整合をより正確にすることができ、信号の反射を低減して信号の完全性を改善することができる。
【0020】
当業者であれば、本発明の教示を記憶に留めながら、装置及び方法の多数の改変及び変更を行うことができることを容易に理解するであろう。従って、上記の開示は、添付の特許請求項の範囲及び境界によってのみ限定されると解釈すべきである。
【符号の説明】
【0021】
100 メモリシステム
110 メモリ制御装置
120 メモリモジュール
122 メモリインターフェイス回路
124 制御回路
126 メモリアレイ
120 メモリモジュール
201 ドライバ
202 ドライバ
203 ドライバ
204 ドライバ
210_1 チャネル
210_2 チャネル
210_3 チャネル
210_4 チャネル
WCK 書込みクロック信号
WCKB 反転された書込みクロック信号
DQ データ信号
CLK クロック信号
CLKB 反転されたクロック信号
CMD コマンド信号
ODT1 終端抵抗
ODT2 終端抵抗
ODT3 終端抵抗
ODT4 終端抵抗
N1 パッド
N2 パッド
N3 パッド
N4 パッド
図1
図2
図3