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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6434841
(24)【登録日】2018年11月16日
(45)【発行日】2018年12月5日
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 27/10 20060101AFI20181126BHJP
H01L 21/336 20060101ALI20181126BHJP
H01L 29/788 20060101ALI20181126BHJP
H01L 29/792 20060101ALI20181126BHJP
H01L 27/11531 20170101ALI20181126BHJP
H01L 27/11573 20170101ALI20181126BHJP
【ＦＩ】
H01L27/10 481
H01L29/78 371
H01L27/11531
H01L27/11573
【請求項の数】14
【全頁数】35
(21)【出願番号】特願2015-70152(P2015-70152)
(22)【出願日】2015年3月30日
(65)【公開番号】特開2016-192428(P2016-192428A)
(43)【公開日】2016年11月10日
【審査請求日】2017年11月20日
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】特許業務法人筒井国際特許事務所
(72)【発明者】
【氏名】三原 竜善
【審査官】
上田 智志
(56)【参考文献】
【文献】
特開２０１２−２４４００８（ＪＰ，Ａ）
【文献】
特開２０１４−１５４７９０（ＪＰ，Ａ）
【文献】
特開２００６−０５４２９２（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／３３６，２９／７８８，２９／７９２，
２７／１０，
２７／１１５３１，２７／１１５７３
(57)【特許請求の範囲】
【請求項1】
その主面にメモリセル領域と、前記主面の第１方向において、前記メモリセル領域に隣り合うシャント領域と、を有する半導体基板と、
前記半導体基板の主面上に、第１ゲート絶縁膜を介して形成された前記第１方向に延在する第１ゲート電極、前記第１ゲート電極に隣接し、前記半導体基板の主面上に、第２ゲート絶縁膜を介して形成された第２ゲート電極、および、前記第１ゲート電極および前記第２ゲート電極を挟むように、前記半導体基板の主面に形成された第１ソース領域および第１ドレイン領域を含む、前記メモリセル領域に形成されたメモリセルと、
前記シャント領域に位置し、前記第１ゲート電極と一体に形成された第１電極と、
前記シャント領域に位置し、前記第２ゲート電極と一体に形成され、前記第１ゲート電極の側壁に沿って形成された第１部分と、前記第１部分から前記半導体基板の主面に沿って延在する第２部分とを有する第２電極と、
前記第１ゲート電極、前記第２ゲート電極、前記第１電極、および、前記第２電極を覆う第１絶縁膜と、
前記第１絶縁膜に形成され、前記第１ドレイン領域に接続された導電性の第１プラグおよび前記第２電極に接続された導電性の第２プラグと、
前記第１絶縁膜上に位置し、前記第１プラグに接続された第１金属配線および前記第２プラグに接続された第２金属配線と、
前記半導体基板の主面と前記第１絶縁膜との間に位置し、前記第１ゲート電極の側面、前記第２ゲート電極の側面、ならびに、前記第１電極および前記第２電極の側面を覆い、平坦な上面を有する第２絶縁膜と、
を有し、
平面視にて、前記第２電極は、前記第１電極から離間しており、
前記半導体基板の主面に対して、前記第１電極の上面の高さは、前記第２電極の前記第１部分の上面の高さに等しく、
前記半導体基板の主面に対し、前記第２絶縁膜の上面の高さは、前記第１電極の上面の高さに等しい、半導体装置。
前記半導体基板の主面上に、第１ゲート絶縁膜を介して形成された前記第１方向に延在する第１ゲート電極、前記第１ゲート電極に隣接し、前記半導体基板の主面上に、第２ゲート絶縁膜を介して形成された第２ゲート電極、および、前記第１ゲート電極および前記第２ゲート電極を挟むように、前記半導体基板の主面に形成された第１ソース領域および第１ドレイン領域を含む、前記メモリセル領域に形成されたメモリセルと、
前記シャント領域に位置し、前記第１ゲート電極と一体に形成された第１電極と、
前記シャント領域に位置し、前記第２ゲート電極と一体に形成され、前記第１ゲート電極の側壁に沿って形成された第１部分と、前記第１部分から前記半導体基板の主面に沿って延在する第２部分とを有する第２電極と、
前記第１ゲート電極、前記第２ゲート電極、前記第１電極、および、前記第２電極を覆う第１絶縁膜と、
前記第１絶縁膜に形成され、前記第１ドレイン領域に接続された導電性の第１プラグおよび前記第２電極に接続された導電性の第２プラグと、
前記第１絶縁膜上に位置し、前記第１プラグに接続された第１金属配線および前記第２プラグに接続された第２金属配線と、
前記半導体基板の主面と前記第１絶縁膜との間に位置し、前記第１ゲート電極の側面、前記第２ゲート電極の側面、ならびに、前記第１電極および前記第２電極の側面を覆い、平坦な上面を有する第２絶縁膜と、
を有し、
平面視にて、前記第２電極は、前記第１電極から離間しており、
前記半導体基板の主面に対して、前記第１電極の上面の高さは、前記第２電極の前記第１部分の上面の高さに等しく、
前記半導体基板の主面に対し、前記第２絶縁膜の上面の高さは、前記第１電極の上面の高さに等しい、半導体装置。
【請求項2】
請求項１記載の半導体装置において、
前記第２プラグは、前記第２電極の前記第２部分の上面に接続されており、前記半導体基板の主面に対して、前記第２部分の上面は、前記第１部分の上面よりも低い、半導体装置。
前記第２プラグは、前記第２電極の前記第２部分の上面に接続されており、前記半導体基板の主面に対して、前記第２部分の上面は、前記第１部分の上面よりも低い、半導体装置。
【請求項3】
請求項１記載の半導体装置において、
前記半導体基板の主面に対して、前記第１ゲート電極の上面の高さは、前記第１電極の上面の高さに等しい、半導体装置。
前記半導体基板の主面に対して、前記第１ゲート電極の上面の高さは、前記第１電極の上面の高さに等しい、半導体装置。
【請求項4】
請求項１記載の半導体装置において、
前記第２電極の前記第２部分の上面に形成された第１シリサイド層と、
前記第２電極の前記第１部分の上面に形成された第２シリサイド層と、
を有する、半導体装置。
前記第２電極の前記第２部分の上面に形成された第１シリサイド層と、
前記第２電極の前記第１部分の上面に形成された第２シリサイド層と、
を有する、半導体装置。
【請求項5】
請求項４記載の半導体装置において、
さらに、
前記第１部分の側壁に形成された絶縁性のサイドウォールスペーサ、
を有し、
前記第１シリサイド層と前記第２シリサイド層とは、前記サイドウォールスペーサで分離されている、半導体装置。
さらに、
前記第１部分の側壁に形成された絶縁性のサイドウォールスペーサ、
を有し、
前記第１シリサイド層と前記第２シリサイド層とは、前記サイドウォールスペーサで分離されている、半導体装置。
【請求項6】
請求項４記載の半導体装置において、
前記第１シリサイド層と前記第２シリサイド層とは、互いに接触している、半導体装置。
前記第１シリサイド層と前記第２シリサイド層とは、互いに接触している、半導体装置。
【請求項7】
請求項１記載の半導体装置において、
前記半導体基板の主面は、前記メモリセル領域および前記シャント領域とは異なる周辺回路領域を有し、
前記周辺回路領域には、前記半導体基板の主面上に第３ゲート絶縁膜を介して形成された第３ゲート電極、前記第３ゲート電極を挟むように、前記半導体基板の主面に形成された第２ソース領域および第２ドレイン領域を含む、ＭＩＳＦＥＴが形成され、
第３ゲート絶縁膜は、前記第２ゲート絶縁膜よりも高い比誘電率を有する膜からなり、
前記第３ゲート電極は、金属膜からなる、半導体装置。
前記半導体基板の主面は、前記メモリセル領域および前記シャント領域とは異なる周辺回路領域を有し、
前記周辺回路領域には、前記半導体基板の主面上に第３ゲート絶縁膜を介して形成された第３ゲート電極、前記第３ゲート電極を挟むように、前記半導体基板の主面に形成された第２ソース領域および第２ドレイン領域を含む、ＭＩＳＦＥＴが形成され、
第３ゲート絶縁膜は、前記第２ゲート絶縁膜よりも高い比誘電率を有する膜からなり、
前記第３ゲート電極は、金属膜からなる、半導体装置。
【請求項8】
（ａ）その主面にメモリセル領域と、前記主面の第１方向において、前記メモリセル領域に隣り合うシャント領域と、を有する半導体基板を準備する工程、
（ｂ）前記半導体基板の主面上であって、前記メモリセル領域に、第１ゲート絶縁膜を介して、前記第１方向に延在する第１ゲート電極を形成し、前記シャント領域に、前記第１ゲート電極と一体の第１電極を形成する工程、
（ｃ）前記第１ゲート電極および前記第１電極を覆うように、前記半導体基板の主面上に第１シリコン膜を堆積する工程、
（ｄ）前記シャント領域において、前記第１電極の上面の一部および第２電極形成領域を覆うマスク膜を形成する工程、
（ｅ）前記第１シリコン膜に異方性ドライエッチングを施し、前記メモリセル領域の前記第１ゲート電極の側壁上に第２ゲート電極を形成し、前記シャント領域において、前記第１電極の側壁に沿う第１部分と、前記第１部分から前記半導体基板の主面に沿って延在する第２部分と、前記第１部分から前記第１電極の上面上に延在する第３部分を有する第２電極を形成する工程、
（ｆ）前記第１ゲート電極および前記第２ゲート電極を挟むように、前記半導体基板の主面にソース領域およびドレイン領域を形成する工程、
（ｇ）前記第１ゲート電極、前記第２ゲート電極、前記第１電極および前記第２電極を覆うように、前記半導体基板の主面上に第１絶縁膜を堆積する工程、
（ｈ）前記第１絶縁膜に研磨処理を施し、前記第１ゲート電極上、前記第２ゲート電極上、前記第１電極上、および、前記第２電極上の前記第１絶縁膜、ならびに、前記第２電極の前記第３部分を除去し、前記第１ゲート電極の上面、前記第２ゲート電極の上面、前記第１電極の上面、および、前記第２電極の前記第１部分の上面を露出する工程、
（ｉ）前記第１ゲート電極、前記第２ゲート電極、前記第１電極および前記第２電極を覆うように、前記半導体基板の主面上に第２絶縁膜を堆積する工程、
（ｊ）前記第１絶縁膜および前記第２絶縁膜を貫通し、前記ドレイン領域に接続する導電性の第１プラグを形成し、前記第１絶縁膜および前記第２絶縁膜を貫通し、前記第２電極に接続する導電性の第２プラグを形成する工程、
（ｋ）前記第２絶縁膜上に、前記第１プラグに接続する第１金属配線、および、前記第２プラグに接続する第２金属配線を形成する工程、
を有する、半導体装置の製造方法。
（ｂ）前記半導体基板の主面上であって、前記メモリセル領域に、第１ゲート絶縁膜を介して、前記第１方向に延在する第１ゲート電極を形成し、前記シャント領域に、前記第１ゲート電極と一体の第１電極を形成する工程、
（ｃ）前記第１ゲート電極および前記第１電極を覆うように、前記半導体基板の主面上に第１シリコン膜を堆積する工程、
（ｄ）前記シャント領域において、前記第１電極の上面の一部および第２電極形成領域を覆うマスク膜を形成する工程、
（ｅ）前記第１シリコン膜に異方性ドライエッチングを施し、前記メモリセル領域の前記第１ゲート電極の側壁上に第２ゲート電極を形成し、前記シャント領域において、前記第１電極の側壁に沿う第１部分と、前記第１部分から前記半導体基板の主面に沿って延在する第２部分と、前記第１部分から前記第１電極の上面上に延在する第３部分を有する第２電極を形成する工程、
（ｆ）前記第１ゲート電極および前記第２ゲート電極を挟むように、前記半導体基板の主面にソース領域およびドレイン領域を形成する工程、
（ｇ）前記第１ゲート電極、前記第２ゲート電極、前記第１電極および前記第２電極を覆うように、前記半導体基板の主面上に第１絶縁膜を堆積する工程、
（ｈ）前記第１絶縁膜に研磨処理を施し、前記第１ゲート電極上、前記第２ゲート電極上、前記第１電極上、および、前記第２電極上の前記第１絶縁膜、ならびに、前記第２電極の前記第３部分を除去し、前記第１ゲート電極の上面、前記第２ゲート電極の上面、前記第１電極の上面、および、前記第２電極の前記第１部分の上面を露出する工程、
（ｉ）前記第１ゲート電極、前記第２ゲート電極、前記第１電極および前記第２電極を覆うように、前記半導体基板の主面上に第２絶縁膜を堆積する工程、
（ｊ）前記第１絶縁膜および前記第２絶縁膜を貫通し、前記ドレイン領域に接続する導電性の第１プラグを形成し、前記第１絶縁膜および前記第２絶縁膜を貫通し、前記第２電極に接続する導電性の第２プラグを形成する工程、
（ｋ）前記第２絶縁膜上に、前記第１プラグに接続する第１金属配線、および、前記第２プラグに接続する第２金属配線を形成する工程、
を有する、半導体装置の製造方法。
【請求項9】
請求項８記載の半導体装置の製造方法において、
前記工程（ｆ）と（ｇ）の間に、さらに、
（ｌ）第２電極の前記第２部分の上面に第１シリサイド層を形成する工程、
を有する、半導体装置の製造方法。
前記工程（ｆ）と（ｇ）の間に、さらに、
（ｌ）第２電極の前記第２部分の上面に第１シリサイド層を形成する工程、
を有する、半導体装置の製造方法。
【請求項10】
請求項８記載の半導体装置の製造方法において、
前記工程（ｈ）と（ｉ）の間に、さらに、
（ｍ）前記第１ゲート電極の上面、前記第２ゲート電極の上面、前記第１電極の上面、および、前記第２電極の前記第１部分の上面に第２シリサイド層を形成する工程、
を有する、半導体装置の製造方法。
前記工程（ｈ）と（ｉ）の間に、さらに、
（ｍ）前記第１ゲート電極の上面、前記第２ゲート電極の上面、前記第１電極の上面、および、前記第２電極の前記第１部分の上面に第２シリサイド層を形成する工程、
を有する、半導体装置の製造方法。
【請求項11】
（ａ）その主面にメモリセル領域と、前記主面の第１方向において、前記メモリセル領域に隣り合うシャント領域と、周辺回路領域と、を有する半導体基板を準備する工程、
（ｂ）前記半導体基板の主面上に第１シリコン膜を堆積する工程、
（ｃ）前記第１シリコン膜を加工し、前記メモリセル領域に、前記第１方向に延在する第１ゲート電極を形成し、前記シャント領域に、前記第１ゲート電極と一体の第１電極を形成する工程、
（ｄ）前記第１ゲート電極および前記第１電極を覆うように、前記半導体基板の主面上に第２シリコン膜を堆積する工程、
（ｅ）前記シャント領域において、前記第１電極の上面の一部および第２電極形成領域を覆うマスク膜を形成する工程、
（ｆ）前記第２シリコン膜に異方性ドライエッチングを施し、前記メモリセル領域の前記第１ゲート電極の側壁上に第２ゲート電極を形成し、前記シャント領域において、前記第１電極の側壁に沿う第１部分と、前記第１部分から前記半導体基板の主面に沿って延在する第２部分と、前記第１部分から前記第１電極の上面上に延在する第３部分を有する第２電極を形成する工程、
（ｇ）前記周辺回路領域において、前記第１シリコン膜を加工し、第３ゲート電極形成用のダミー電極を形成する工程、
（ｈ）前記第１ゲート電極および前記第２ゲート電極を挟むように、前記半導体基板の主面に第１ソース領域および第１ドレイン領域を、前記ダミー電極を挟むように、前記半導体基板の主面に第２ソース領域および第２ドレイン領域を形成する工程、
（ｉ）前記第１ゲート電極、前記第２ゲート電極、ダミー電極、前記第１電極および前記第２電極を覆うように、前記半導体基板の主面上に第１絶縁膜を堆積する工程、
（ｊ）前記第１絶縁膜に第１研磨処理を施し、前記第１ゲート電極上、前記第２ゲート電極上、ダミー電極上、前記第１電極上、および、前記第２電極上に位置する前記第１絶縁膜を部分的に除去するとともに、前記第２電極の前記第３部分を除去し、前記第１ゲート電極の上面、前記第２ゲート電極の上面、前記ダミー電極の上面、前記第１電極の上面、および、前記第２電極の前記第１部分の上面を露出する工程、
（ｋ）前記ダミー電極を選択的に除去して、前記第１絶縁膜に溝を形成する工程、
（ｌ）前記溝内を、選択的に、第２絶縁膜および金属膜で埋め込み、前記第３ゲート電極を形成する工程、
（ｍ）前記第１ゲート電極、前記第２ゲート電極、前記第３ゲート電極、前記第１電極および前記第２電極を覆うように、前記半導体基板の主面上に第３絶縁膜を堆積する工程、
（ｎ）前記第１絶縁膜および前記第３絶縁膜を貫通し、前記第１ドレイン領域に接続する導電性の第１プラグを形成し、前記第１絶縁膜および前記第３絶縁膜を貫通し、前記第２電極に接続する導電性の第２プラグを形成する工程、
（ｏ）前記第３絶縁膜上であって、前記第１プラグに接続する第１金属配線、前記第２プラグに接続する第２金属配線を形成する工程、
を有する、半導体装置の製造方法。
（ｂ）前記半導体基板の主面上に第１シリコン膜を堆積する工程、
（ｃ）前記第１シリコン膜を加工し、前記メモリセル領域に、前記第１方向に延在する第１ゲート電極を形成し、前記シャント領域に、前記第１ゲート電極と一体の第１電極を形成する工程、
（ｄ）前記第１ゲート電極および前記第１電極を覆うように、前記半導体基板の主面上に第２シリコン膜を堆積する工程、
（ｅ）前記シャント領域において、前記第１電極の上面の一部および第２電極形成領域を覆うマスク膜を形成する工程、
（ｆ）前記第２シリコン膜に異方性ドライエッチングを施し、前記メモリセル領域の前記第１ゲート電極の側壁上に第２ゲート電極を形成し、前記シャント領域において、前記第１電極の側壁に沿う第１部分と、前記第１部分から前記半導体基板の主面に沿って延在する第２部分と、前記第１部分から前記第１電極の上面上に延在する第３部分を有する第２電極を形成する工程、
（ｇ）前記周辺回路領域において、前記第１シリコン膜を加工し、第３ゲート電極形成用のダミー電極を形成する工程、
（ｈ）前記第１ゲート電極および前記第２ゲート電極を挟むように、前記半導体基板の主面に第１ソース領域および第１ドレイン領域を、前記ダミー電極を挟むように、前記半導体基板の主面に第２ソース領域および第２ドレイン領域を形成する工程、
（ｉ）前記第１ゲート電極、前記第２ゲート電極、ダミー電極、前記第１電極および前記第２電極を覆うように、前記半導体基板の主面上に第１絶縁膜を堆積する工程、
（ｊ）前記第１絶縁膜に第１研磨処理を施し、前記第１ゲート電極上、前記第２ゲート電極上、ダミー電極上、前記第１電極上、および、前記第２電極上に位置する前記第１絶縁膜を部分的に除去するとともに、前記第２電極の前記第３部分を除去し、前記第１ゲート電極の上面、前記第２ゲート電極の上面、前記ダミー電極の上面、前記第１電極の上面、および、前記第２電極の前記第１部分の上面を露出する工程、
（ｋ）前記ダミー電極を選択的に除去して、前記第１絶縁膜に溝を形成する工程、
（ｌ）前記溝内を、選択的に、第２絶縁膜および金属膜で埋め込み、前記第３ゲート電極を形成する工程、
（ｍ）前記第１ゲート電極、前記第２ゲート電極、前記第３ゲート電極、前記第１電極および前記第２電極を覆うように、前記半導体基板の主面上に第３絶縁膜を堆積する工程、
（ｎ）前記第１絶縁膜および前記第３絶縁膜を貫通し、前記第１ドレイン領域に接続する導電性の第１プラグを形成し、前記第１絶縁膜および前記第３絶縁膜を貫通し、前記第２電極に接続する導電性の第２プラグを形成する工程、
（ｏ）前記第３絶縁膜上であって、前記第１プラグに接続する第１金属配線、前記第２プラグに接続する第２金属配線を形成する工程、
を有する、半導体装置の製造方法。
【請求項12】
請求項１１記載の半導体装置の製造方法において、
前記第２絶縁膜の比誘電率は、窒化シリコン膜の比誘電率よりも高い、半導体装置の製造方法。
前記第２絶縁膜の比誘電率は、窒化シリコン膜の比誘電率よりも高い、半導体装置の製造方法。
【請求項13】
請求項１１記載の半導体装置の製造方法において、
前記工程（ｌ）は、
（ｌ―１）前記溝内に、前記第２絶縁膜および前記金属膜を形成する工程、
（ｌ―２）前記第２絶縁膜および前記金属膜に第２研磨処理を施し、前記溝の外部に形成された前記第２絶縁膜および前記金属膜を除去する工程、
を含む、半導体装置の製造方法。
前記工程（ｌ）は、
（ｌ―１）前記溝内に、前記第２絶縁膜および前記金属膜を形成する工程、
（ｌ―２）前記第２絶縁膜および前記金属膜に第２研磨処理を施し、前記溝の外部に形成された前記第２絶縁膜および前記金属膜を除去する工程、
を含む、半導体装置の製造方法。
【請求項14】
請求項１１記載の半導体装置の製造方法において、
前記工程（ｊ）と（ｋ）の間に、
（ｐ）前記第１研磨処理が施された前記第１絶縁膜上に、第４絶縁膜を堆積する工程、
を有し、
前記第４絶縁膜は、前記第１ゲート電極、前記第２ゲート電極、前記第１電極、および、前記第２電極を覆い、前記ダミー電極を露出するパターンを有する、半導体装置の製造方法。
前記工程（ｊ）と（ｋ）の間に、
（ｐ）前記第１研磨処理が施された前記第１絶縁膜上に、第４絶縁膜を堆積する工程、
を有し、
前記第４絶縁膜は、前記第１ゲート電極、前記第２ゲート電極、前記第１電極、および、前記第２電極を覆い、前記ダミー電極を露出するパターンを有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、例えば、不揮発性メモリを有する半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【0002】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【0003】
そして、メモリセルは、半導体基板上に第１ゲート絶縁膜を介して形成された制御ゲート電極（選択ゲート電極）と、半導体基板上に電荷蓄積領域を含む第２ゲート絶縁膜を介して形成されたメモリゲート電極と、制御ゲート電極およびメモリゲート電極を挟むように半導体基板の表面に形成された一対の半導体領域（ソース領域およびドレイン領域）を有している。メモリセル領域には、複数のメモリセルが、Ｘ方向およびＹ方向にマトリクス状に配置されており、例えばＹ方向に一列に並ぶ複数のメモリセルに対して、制御ゲート電極およびメモリゲート電極がそれぞれ一体的に形成されており、制御ゲート電極およびメモリゲート電極はＹ方向に延在している。例えば、多結晶シリコン膜等で形成された制御ゲート電極およびメモリゲート電極は、メモリセル領域に隣接する給電領域（シャント領域）まで延在し、そこで、例えば、金属配線層からなる、制御ゲート線（選択ゲート線）およびメモリゲート線に接続されている。
【0004】
特開２００６−４９７３７号公報（特許文献１）、特開２０１１−２２２９３８号公報（特許文献２）、および特開２００６−５４２９２号公報（特許文献３）には、給電領域において、制御ゲート電極を制御ゲート線に、メモリゲート電極をメモリゲート線に接続するシャント構造に関する技術が記載されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２００６−４９７３７号公報
【特許文献2】特開２０１１−２２２９３８号公報
【特許文献3】特開２００６−５４２９２号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
不揮発性メモリを有する半導体装置においても、できるだけ性能を向上させることが望まれる。または、半導体装置の信頼性を向上させることが望まれる。若しくはその両方を実現することが望まれる。
【0007】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0008】
一実施の形態によれば、半導体装置は、その主面にメモリセル領域と、前記主面の第１方向において、前記メモリセル領域に隣り合うシャント領域と、を有する半導体基板する。さらに、前記半導体基板の主面上に、第１ゲート絶縁膜を介して形成された前記第１方向に延在する第１ゲート電極、前記第１ゲート電極に隣接し、前記半導体基板の主面上に、第２ゲート絶縁膜を介して形成された第２ゲート電極、および、前記第１ゲート電極および前記第２ゲート電極を挟むように、前記半導体基板の主面に形成された第１ソース領域および第１ドレイン領域を含む、前記メモリセル領域に形成されたメモリセルを有する。さらに、前記シャント領域に位置し、前記第１ゲート電極と一体に形成された第１電極と、前記シャント領域に位置し、前記第２ゲート電極と一体に形成され、前記第１ゲート電極の側壁に沿って形成された第１部分と、前記第１部分から前記半導体基板の主面に沿って延在する第２部分を有する第２電極と、を有する。さらに、前記第１ゲート電極、前記第２ゲート電極、前記第１電極、および、前記第２電極を覆う第１絶縁膜と、前記第１絶縁膜に形成され、前記ドレイン領域に接続された導電性の第１プラグおよび前記第２電極に接続された導電性の第２プラグと、前記第１絶縁膜上に位置し、前記第１プラグに接続された第１金属配線および前記第２プラグに接続された第２金属配線と、を有する。そして、前記半導体基板の主面に対して、前記第１電極の上面の高さは、前記第２電極の前記第１部分の上面の高さにほぼ等しい。
【発明の効果】
【0009】
一実施の形態によれば、半導体装置の性能を向上させることができる。または、半導体装置の信頼性を向上させることができる。若しくはその両方を実現することができる。
【図面の簡単な説明】
【0010】
【図1】一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図2】一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図3】一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図4】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図22】一実施の形態である半導体装置の要部平面図である。
【図23】一実施の形態である半導体装置の要部断面図である。
【発明を実施するための形態】
【0011】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0012】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0013】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【0014】
（実施の形態）＜半導体装置の製造工程について＞
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。
【0015】
本実施の形態の半導体装置の製造方法を、図面を参照して説明する。
【0016】
図１〜図３は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図４〜図２１は、本実施の形態の半導体装置の製造工程中の要部断面図である。なお、図４〜図２１の断面図には、メモリセル領域１Ａ、周辺回路領域１Ｂおよびシャント領域ＳＨの要部断面図が示されており、半導体基板ＳＢにおいて、メモリセル領域１Ａに不揮発性メモリのメモリセルが、周辺回路領域１ＢにＭＩＳＦＥＴが、シャント部ＳＨにシャント構造が、それぞれ形成される様子が示されている。
【0017】
メモリセル領域１Ａ、周辺回路領域１Ｂおよびシャント領域ＳＨは、同じ半導体基板ＳＢに存在している。図４〜図２１の断面図においては、メモリセル領域１Ａ、周辺回路領域１Ｂおよびシャント領域ＳＨの順に図示しているが、メモリセル領域１Ａと周辺回路領域１Ｂ、周辺回路領域１Ｂとシャント領域ＳＨとは隣り合っていなくともよい。
【0018】
メモリセル領域１Ａには、複数のスプリットゲート型のメモリセルが行列状（マトリックス状）に配置されており、メモリセルは、ｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）で構成されている。メモリセルは、半導体基板上にゲート絶縁膜を介して形成された制御ゲート電極と、半導体基板上に電荷蓄積領域を含むゲート絶縁膜を介して形成されたメモリゲート電極と、制御ゲート電極およびメモリゲート電極を挟むように半導体基板の表面に形成された一対の半導体領域（ソース領域およびドレイン領域）を有している。
【0019】
また、本実施の形態においては、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）をメモリセル領域１Ａに形成することもできる。後述するが、制御トランジスタは、例えば、シリコン膜（多結晶シリコン膜）からなる制御ゲート電極、そして、メモリトランジスタは、例えば、シリコン膜（多結晶シリコン膜）からなるメモリゲート電極を有している。
【0020】
シャント領域（給電領域）ＳＨとは、複数のメモリセルに対して、一体（共通）に形成された制御ゲート電極およびメモリゲート電極を、制御ゲート線（選択ゲート線）およびメモリゲート線に接続するための領域であり、メモリセル領域１Ａに隣接して配置されている。メモリセル領域１Ａに延在する制御ゲート電極およびメモリゲート電極は、連続して、シャント領域ＳＨにまで延在しており、シャント領域ＳＨにおいて、制御ゲート電極は制御ゲート線に、メモリゲート電極ＭＧは、メモリゲート線に接続されている。
【0021】
周辺回路１Ｂとは、不揮発性メモリ以外の回路であり、例えば、ＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダなどである。周辺回路領域１Ｂに形成されるＭＩＳＦＥＴは、周辺回路用のＭＩＳＦＥＴである。本実施の形態においては、周辺回路領域１Ｂにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを周辺回路領域１Ｂに形成することもでき、また、周辺回路領域１ＢにＣＭＩＳＦＥＴ（Complementary MISFET）などを形成することもできる。
【0022】
図４に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する（図１のステップＳ１）。それから、半導体基板ＳＢの主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）ＳＴを形成する（図１のステップＳ２）。
【0023】
素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成することができる。例えば、半導体基板ＳＢの主面に素子分離用の溝ＳＴＲを形成した後、この素子分離用の溝ＳＴＲ内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域ＳＴを形成することができる。より具体的には、半導体基板ＳＢの主面に素子分離用の溝ＳＴＲを形成した後、半導体基板ＳＢ上に、この素子分離用の溝ＳＴＲを埋めるように、素子分離領域形成用の絶縁膜（例えば酸化シリコン膜）を形成する。それから、素子分離用の溝ＳＴＲの外部の絶縁膜（素子分離領域形成用の絶縁膜）を除去することで、素子分離用の溝ＳＴＲに埋め込まれた絶縁膜からなる素子分離領域ＳＴを形成することができる。素子分離領域ＳＴは、半導体基板ＳＢの主面において、素子が形成される活性領域を囲むように配置されている。つまり、素子間は、素子分離領域ＳＴで分離されている。素子分離領域ＳＴは、メモリセル領域１Ａと周辺回路領域１Ｂ間を電気的に分離するとともに、メモリセル領域１Ａにおいて、メモリセル間を、周辺回路領域１Ｂにおいて、複数のＭＩＳＦＥＴ間を電気的に分離している。シャント部ＳＨには、幅広の素子分離領域ＳＴが形成されている。
【0024】
次に、図５に示されるように、半導体基板ＳＢのメモリセル領域１Ａにｐ型ウエルＰＷ１を、周辺回路領域１Ｂにｐ型ウエルＰＷ２を形成する（図１のステップＳ３）。ｐ型ウエルＰＷ１，ＰＷ２は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１，ＰＷ２は、半導体基板ＳＢの主面から所定の深さにわたって形成される。ｐ型ウエルＰＷ１とｐ型ウエルＰＷ２とは、同じ導電型であるため、同じイオン注入工程で形成しても、あるいは異なるイオン注入工程で形成してもよい。図示しないが、メモリセル領域１Ａのｐ型ウエルＰＷ１は、平面視および断面視において、ｎ型ウエルで覆われており、周辺回路領域１Ｂのｐ型ウエルＰＷ２とは、電気的に分離されている。
【0025】
次に、希釈フッ酸洗浄などによって半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）の表面を清浄化した後、半導体基板ＳＢの主面（ｐ型ウエルＰＷ１，ＰＷ２の表面）に、ゲート絶縁膜用の絶縁膜ＧＩを形成する（図１のステップＳ４）。
【0026】
絶縁膜ＧＩは、例えば薄い酸化シリコン膜または酸窒化シリコン膜などにより形成し、絶縁膜ＧＩの形成膜厚は、例えば２〜３ｎｍ程度とすることができる。絶縁膜ＧＩは、熱酸化法、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法、あるいは、プラズマ窒化法により形成することができる。絶縁膜ＧＩを、熱酸化法により形成した場合には、素子分離領域ＳＴ上には絶縁膜ＧＩは形成されない。
【0027】
他の形態として、ステップＳ４において、周辺回路領域１Ｂの絶縁膜ＧＩを、メモリセル領域１Ａの絶縁膜ＧＩとは別の工程で、異なる膜厚で形成することもできる。
【0028】
次に、図６に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわちメモリセル領域１Ａ、周辺回路領域１Ｂの絶縁膜ＧＩ上およびシャント領域ＳＨの素子分離領域ＳＴ上に、シリコン膜ＰＳ１を形成（堆積）する（図１のステップＳ５）。
【0029】
シリコン膜ＰＳ１は、後述の制御ゲート電極ＣＧを形成するための導電膜であり、シャント領域ＳＨにおいて、制御ゲート電極ＣＧと一体に形成される後述の第１電極Ｄ１を形成するための導電膜である。また、シリコン膜ＰＳ１は、後述のゲート電極ＤＧを形成するための導電膜を兼ねている。すなわち、シリコン膜ＰＳ１により、後述の制御ゲート電極ＣＧ、後述のゲート電極ＤＧおよび後述の第１電極が、形成される。
【0030】
シリコン膜ＰＳ１は、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜ＰＳ１の堆積膜厚は、例えば５０〜１００ｎｍ程度とすることができる。シリコン膜ＰＳ１は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜（ドープトポリシリコン膜）とすることができる。メモリセル領域１Ａおよびシャント領域ＳＨのシリコン膜ＰＳ１は、好ましくは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型のシリコン膜である。
【0031】
次に、半導体基板ＳＢの主面（主面全面）上に、すなわちシリコン膜ＰＳ１上に、絶縁膜ＩＬ１を形成（堆積）する（図１のステップＳ６）。
【0032】
絶縁膜ＩＬ１は、後述のキャップ絶縁膜ＣＰ１，ＣＰ２,ＣＰ３を形成するための絶縁膜である。絶縁膜ＩＬ１は、例えば窒化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ１の堆積膜厚は、例えば２０〜５０ｎｍ程度とすることができる。ステップＳ５，Ｓ６を行うことにより、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＩＬ１との積層膜ＬＦが形成された状態になる。ここで、積層膜ＬＦは、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＩＬ１とからなる。
【0033】
次に、積層膜ＬＦを、すなわち絶縁膜ＩＬ１およびシリコン膜ＰＳ１を、フォトリソグラフィ技術およびエッチング技術によりパターニングして、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ１とを有する積層体（積層構造体）ＬＭ１をメモリセル領域１Ａに形成する（図１のステップＳ７）。
【0034】
ステップＳ７は、次のようにして行うことができる。すなわち、まず、図６に示されるように、絶縁膜ＩＬ１上にフォトリソグラフィ法を用いてレジストパターンとしてフォトレジストパターンＰＲ１を形成する。このフォトレジストパターンＰＲ１は、メモリセル領域１Ａにおける制御ゲート電極ＣＧ形成予定領域と、周辺回路領域１Ｂ全体と、シャント領域ＳＨにおける第１電極Ｄ１形成予定領域とに形成される。それから、このフォトレジストパターンＰＲ１をエッチングマスクとして用いて、メモリセル領域１Ａおよびシャント領域ＳＨにおけるシリコン膜ＰＳ１と絶縁膜ＩＬ１との積層膜ＬＦをエッチング（好ましくはドライエッチング）してパターニングし、その後、このフォトレジストパターンＰＲ１を除去する。これにより、図７に示されるように、メモリセル領域１Ａに、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧと、パターニングされた絶縁膜ＩＬ１からなるキャップ絶縁膜ＣＰ１との積層体ＬＭ１が形成される。また、シャント領域ＳＨに、パターニングされたシリコン膜ＰＳ１からなる第１電極Ｄ１と、パターニングされた絶縁膜ＩＬ１からなるキャップ絶縁膜ＣＰ２との積層体ＬＭ２が形成される。
【0035】
積層体ＬＭ１は、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ１とからなり、メモリセル領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜ＧＩを介して形成される。制御ゲート電極ＣＧとキャップ絶縁膜ＣＰ１とは、平面視ではほぼ同じ平面形状を有しており、平面視で重なっている。
【0036】
積層体ＬＭ２は、第１電極Ｄ１と第１電極上のキャップ絶縁膜ＣＰ２とからなり、シャント領域ＳＨの素子分離領域ＳＴ上に絶縁膜ＧＩを介して形成される。図８以降では、素子分離領域ＳＴ上の絶縁膜ＧＩを省略する。第１電極Ｄ１とキャップ絶縁膜ＣＰ２とは、平面視ではほぼ同じ平面形状を有しており、平面視で重なっている。
【0037】
ステップＳ７を行うと、メモリセル領域１Ａにおいては、積層体ＬＭ１となる部分以外のシリコン膜ＰＳ１および絶縁膜ＩＬ１は除去され、シャント領域ＳＨにおいては、積層体ＬＭ２となる部分以外のシリコン膜ＰＳ１および絶縁膜ＩＬ１は除去される。一方、フォトレジストパターンＰＲ１は、周辺回路領域１Ｂにおいては、周辺回路領域１Ｂ全体に形成される。このため、ステップＳ７を行っても、周辺回路領域１Ｂにおいては、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＩＬ１との積層膜ＬＦ１は、除去されずに、従ってパターニングされずに、そのまま残存する。周辺回路領域１Ｂに残存する積層膜ＬＦを、符号ＬＦ１を付して積層膜ＬＦ１と称することとする。
【0038】
メモリセル領域１Ａにおいて、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧが形成され、制御ゲート電極ＣＧは、制御トランジスタ用のゲート電極である。制御ゲート電極ＣＧの下に残存する絶縁膜ＧＩが、制御トランジスタのゲート絶縁膜となる。従って、メモリセル領域１Ａにおいて、シリコン膜ＰＳ１からなる制御ゲート電極ＣＧは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜としての絶縁膜ＧＩを介して形成された状態となる。
【0039】
メモリセル領域１Ａにおいて、積層体ＬＭ１で覆われた部分以外の絶縁膜ＧＩ、すなわちゲート絶縁膜となる部分以外の絶縁膜ＧＩは、ステップＳ７のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【0040】
次に、図８に示されるように、半導体基板ＳＢの主面全面に、すなわち、半導体基板ＳＢの主面（表面）上と積層体ＬＭ１,ＬＭ２の表面（上面および側面）上とに、メモリトランジスタのゲート絶縁膜用の絶縁膜ＭＺを形成する（図１のステップＳ８）。
【0041】
周辺回路領域１Ｂでは、積層膜ＬＦ１が残存しているので、この積層膜ＬＦ１の表面（上面および側面）上にも絶縁膜ＭＺが形成され得る。このため、ステップＳ８において、絶縁膜ＭＺは、半導体基板ＳＢ上に、メモリセル領域１Ａの積層体ＬＭ１、シャント領域ＳＨの積層体ＬＭ２および周辺回路領域１Ｂの積層膜ＬＦ１を覆うように形成される。
【0042】
絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積部を有する絶縁膜である。この絶縁膜ＭＺは、酸化シリコン膜（酸化膜）ＭＺ１と、酸化シリコン膜ＭＺ１上に形成された窒化シリコン膜（窒化膜）ＭＺ２と、窒化シリコン膜ＭＺ２上に形成された酸化シリコン膜（酸化膜）ＭＺ３との積層膜からなる。酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３の積層膜は、ＯＮＯ（oxide-nitride-oxide）膜とみなすこともできる。
【0043】
なお、図面を見やすくするために、図８では、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３からなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示している。本実施の形態においては、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜ＭＺ２を例示しているが、窒化シリコン膜に限定されるものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を電荷蓄積層または電荷蓄積部として使用することもできる。また、シリコンナノドットで電荷蓄積層または電荷蓄積部を形成することもできる。
【0044】
絶縁膜ＭＺを形成するには、例えば、まず酸化シリコン膜ＭＺ１を熱酸化法（好ましくはＩＳＳＧ酸化）により形成してから、酸化シリコン膜ＭＺ１上に窒化シリコン膜ＭＺ２をＣＶＤ法で堆積し、更に窒化シリコン膜ＭＺ２上に酸化シリコン膜ＭＺ３をＣＶＤ法または熱酸化法あるいはその両方で形成する。これにより、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３の積層膜からなる絶縁膜ＭＺを形成することができる。
【0045】
酸化シリコン膜ＭＺ１の厚みは、例えば２〜１０ｎｍ程度とすることができ、窒化シリコン膜ＭＺ２の厚みは、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜ＭＺ３の厚みは、例えば２〜１０ｎｍ程度とすることができる。最後の酸化膜、すなわち絶縁膜ＭＺのうちの最上層の酸化シリコン膜ＭＺ３は、例えば窒化膜（絶縁膜ＭＺのうちの中間層の窒化シリコン膜ＭＺ２）の上層部分を酸化して形成することで、高耐圧膜を形成することもできる。絶縁膜ＭＺは、後で形成されるメモリゲート電極ＭＧのゲート絶縁膜として機能する。
【0046】
次に、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＭＺ上に、メモリセル領域１Ａおよびシャント領域ＳＨにおいては積層体ＬＭ１,ＬＭ２を覆うように、周辺回路領域１Ｂにおいては積層膜ＬＦ１を覆うように、メモリゲート電極ＭＧ形成用の導電膜としてシリコン膜ＰＳ２を形成（堆積）する（図１のステップＳ９）。
【0047】
シリコン膜ＰＳ２は、メモリトランジスタのゲート電極用の導電膜であり、シャント領域ＳＨにおいて、メモリゲート電極ＭＧと一体に形成される後述の第２電極Ｄ２を形成するための導電膜である。シリコン膜ＰＳ２は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜ＰＳ２の堆積膜厚は、例えば３０〜１５０ｎｍ程度とすることができる。
【0048】
また、シリコン膜ＰＳ２は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、不純物が導入されて低抵抗の半導体膜（ドープトポリシリコン膜）とされている。シリコン膜ＰＳ２は、好ましくは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型のシリコン膜である。
【0049】
次に、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバック（エッチング、異方性ドライドライエッチング、異方性エッチング）する（図１のステップＳ１０）。
【0050】
ステップＳ１０のエッチバック工程により、シリコン膜ＰＳ２がエッチバックされることで、積層体ＬＭ１の両方の側壁上に絶縁膜ＭＺを介してシリコン膜ＰＳ２がサイドウォールスペーサ状に残され、メモリセル領域１Ａの他の領域のシリコン膜ＰＳ２が除去される。これにより、図９に示されるように、メモリセル領域１Ａにおいて、積層体ＬＭ１の両方の側壁のうち、一方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、メモリゲート電極ＭＧが形成され、また、他方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、シリコンスペーサＳＰが形成される。メモリゲート電極ＭＧは、絶縁膜ＭＺ上に、絶縁膜ＭＺを介して積層体ＬＭ１と隣り合うように形成される。積層体ＬＭ１は、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ１とからなるため、メモリゲート電極ＭＧは、絶縁膜ＭＺ上に、絶縁膜ＭＺを介して制御ゲート電極ＣＧおよびキャップ絶縁膜ＣＰ１と隣り合うように形成される。
【0051】
なお、シャント領域ＳＨにおいては、ステップＳ１０のエッチバック工程の前に、シリコン膜ＰＳ２上にフォトリソグラフィ法を用いてレジストパターン（マスク膜）としてフォトレジストパターンＰＲ２を形成しておく。このフォトレジストパターンＰＲ２は、シャント領域ＳＨにおける第２電極Ｄ２形成予定領域に形成される。したがって、ステップＳ１０のエッチバック工程の後のシャント領域ＳＨにおいては、絶縁膜ＭＺを介して、積層体ＬＭ２の上面の一部および側面を覆い、素子分離領域ＳＴ上に延在する第２電極Ｄ２が形成される。図９に示すように、第２電極Ｄ２は、逆Ｓ字形状を有し、第１電極Ｄ１の側壁に沿って形成された第１部分と、素子分離領域ＳＴ上に形成され、第１電極Ｄ１から離れる方向に、第１部分の一端（下端）から連続的に延在する第２部分と、第１部分の他端（上端）から第１電極Ｄ１上に延在する第３部分とからなる。また、第２電極Ｄ２で覆われない積層体ＬＭ２の側壁には、絶縁膜ＭＺを介して、シリコンスペーサＳＰが形成される。
【0052】
また、周辺回路領域１Ｂに残存させている積層膜ＬＦ１の側壁上にも、絶縁膜ＭＺを介してシリコンスペーサＳＰが形成される。
【0053】
シリコンスペーサＳＰは、導電体からなるサイドウォールスペーサ、すなわち導電体スペーサとみなすこともできる。メモリセル領域１Ａにおいて、メモリゲート電極ＭＧとシリコンスペーサＳＰとは、積層体ＬＭ１の互いに反対側となる側壁上に形成されており、積層体ＬＭ１を挟んでほぼ対称な構造を有している。
【0054】
ステップＳ１０のエッチバック工程を終了した段階で、メモリゲート電極ＭＧおよびシリコンスペーサＳＰの高さは、制御ゲート電極ＣＧの高さよりも高いことが好ましい。メモリゲート電極ＭＧの高さを、制御ゲート電極ＣＧの高さよりも高くしておくことで、後述のステップＳ２０の研磨工程において、メモリゲート電極ＭＧの上部を的確に露出させることができ、メモリゲート電極ＭＧの露出不良を防止できる。
【0055】
次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧが覆われかつシリコンスペーサＳＰが露出されるようなフォトレジストパターン（図示せず）を半導体基板ＳＢ上に形成してから、そのフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサＳＰを除去する（図２のステップＳ１１）。このフォトレジストパターンは、シャント領域ＳＨにおいて、第２電極Ｄ２を覆うパターンとすることが肝要である。その後、そのフォトレジストパターンを除去する。ステップＳ１１のエッチング工程により、図１０に示されるように、シリコンスペーサＳＰが除去されるが、メモリゲート電極ＭＧは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。また、積層体ＬＭ２,ＬＦ１の側壁のシリコンスペーサＳＰは除去される。
【0056】
次に、図１０に示されるように、絶縁膜ＭＺのうち、メモリゲート電極ＭＧまたは第２電極Ｄ２で覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図２のステップＳ１２）。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよび積層体ＬＭ１間とに位置する絶縁膜ＭＺは、除去されずに残存し、他の領域の絶縁膜ＭＺは除去される。また、シャント領域ＳＨにおいて、第２電極Ｄ２で覆われた絶縁膜ＭＺは、除去されずに残存し、他の領域の絶縁膜ＭＺは除去される。図１０からも分かるように、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと積層体ＬＭ１の間の領域の、両領域にわたって絶縁膜ＭＺが連続的に延在している。
【0057】
メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の領域の絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜として機能する。
【0058】
次に、周辺回路領域１Ｂの積層膜ＬＦ１をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、図１１に示されるように、ゲート電極ＤＧとゲート電極ＤＧ上のキャップ絶縁膜ＣＰ３とを有する積層体（積層構造体）ＬＭ３を周辺回路領域１Ｂに形成する（図２のステップＳ１３）。
【0059】
ステップＳ１３のパターニング工程は、例えば次のようにして行うことができる。すなわち、まず、半導体基板ＳＢの主面上に、フォトリソグラフィ法を用いてフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンは、メモリセル領域１Ａ全体およびシャント領域ＳＨ全体と、周辺回路領域１Ｂにおけるゲート電極ＤＧ形成予定領域とに形成される。このため、メモリゲート電極ＭＧおよび積層体ＬＭ１ならびに第１電極Ｄ１および第２電極Ｄ２は、このフォトレジストパターンで覆われることになる。それから、このフォトレジストパターンをエッチングマスクとして用いて、周辺回路領域１Ｂにおけるシリコン膜ＰＳ１と絶縁膜ＩＬ１との積層膜ＬＦ１をエッチング（好ましくはドライエッチング）してパターニングし、その後、このフォトレジストパターンを除去する。これにより、図１１に示されるように、パターニングされたシリコン膜ＰＳ１からなるゲート電極ＤＧと、パターニングされた絶縁膜ＩＬ１からなるキャップ絶縁膜ＣＰ３との積層体ＬＭ３が、周辺回路領域１Ｂに形成される。
【0060】
積層体ＬＭ３は、ゲート電極ＤＧとゲート電極ＤＧ上のキャップ絶縁膜ＣＰ３とからなり、周辺回路領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜ＧＩを介して形成される。ゲート電極ＤＧとキャップ絶縁膜ＣＰ３とは、平面視ではほぼ同じ平面形状を有しており、平面視で重なっている。なお、ゲート電極ＤＧは、ダミーのゲート電極（擬似的なゲート電極）であり、後で除去される。このため、ゲート電極ＤＧは、ダミーゲート電極と称することができる。また、ゲート電極ＤＧは、後で除去されて後述のゲート電極ＧＥに置き換えられるため、リプレイスメントゲート電極（Replacement Gate Electrode）または置換用ゲート電極とみなすこともできる。
【0061】
周辺回路領域１Ｂにおいて、積層体ＬＭ３で覆われた部分以外の絶縁膜ＧＩは、ステップＳ１３のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【0062】
このようにして、周辺回路領域１Ｂにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に、絶縁膜ＧＩを介して、ゲート電極ＤＧとゲート電極ＤＧ上のキャップ絶縁膜ＣＰ３とを有する積層体ＬＭ３が形成される。
【0063】
このようにして、図１１に示されるように、メモリセル領域１Ａにおいて、半導体基板ＳＢ上に絶縁膜ＧＩを介して制御ゲート電極ＣＧが形成され、半導体基板ＳＢ上に絶縁膜ＭＺを介してメモリゲート電極ＭＧが形成される。さらに、周辺回路領域１Ｂにおいて、半導体基板ＳＢ上に絶縁膜ＧＩを介してゲート電極ＤＧが形成され、シャント領域ＳＨにおいて、素子分離領域ＳＴ上に第１電極Ｄ１および第２電極Ｄ２が形成される。そして、制御ゲート電極ＣＧ上にはキャップ絶縁膜ＣＰ１が形成され、第１電極Ｄ１上にはキャップ絶縁膜ＣＰ２が形成され、ゲート電極ＤＧ上にはキャップ絶縁膜ＣＰ３が形成された状態となっている。シャント領域ＳＨに形成された第２電極Ｄ２は、絶縁膜ＭＺを介して、第１電極Ｄ１の上面の一部を覆う第３部分、第１電極Ｄ１の側壁を覆う第１部分、および素子分離領域ＳＴ上に形成された第２部分で構成されている。
【0065】
ステップＳ１４において、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、積層体ＬＭ１、メモリゲート電極ＭＧおよび積層体ＬＭ３をマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）にイオン注入法で導入することにより、ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３を形成することができる。この際、ｎ−型半導体領域ＥＸ１は、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧがマスク（イオン注入阻止マスク）として機能することにより、メモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣接している側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域ＥＸ２は、メモリセル領域１Ａにおいて、積層体ＬＭ１がマスク（イオン注入阻止マスク）として機能することにより、制御ゲート電極ＣＧの側壁（絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域ＥＸ３は、周辺回路領域１Ｂにおいて、積層体ＬＭ３がマスク（イオン注入阻止マスク）として機能することにより、ゲート電極ＤＧの両側壁に自己整合して形成される。ｎ−型半導体領域ＥＸ１およびｎ−型半導体領域ＥＸ２は、メモリセル領域１Ａに形成されるメモリセルのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能し、ｎ−型半導体領域ＥＸ３は周辺回路領域１Ｂに形成されるＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能することができる。ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とｎ−型半導体領域ＥＸ３とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【0066】
次に、積層体ＬＭ１およびメモリゲート電極ＭＧの側壁上と、積層体ＬＭ２の側壁上および第２電極Ｄ２の側壁上と、積層体ＬＭ３の側壁上とに、側壁絶縁膜として、絶縁膜からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷを形成する（図２のステップＳ１５）。サイドウォールスペーサＳＷは、側壁絶縁膜とみなすことができる。
【0067】
ステップＳ１５のサイドウォールスペーサＳＷ形成工程は、例えば次のようにして行うことができる。すなわち、半導体基板ＳＢの主面全面上に絶縁膜ＩＬ２を形成（堆積）する。絶縁膜ＩＬ２は、例えば、酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ２は、半導体基板ＳＢ上に、メモリゲート電極ＭＧ、第２電極Ｄ２、積層体ＬＭ１,ＬＭ２,ＬＭ３を覆うように形成される。それから、図１３に示されるように、この絶縁膜ＩＬ２を、異方性エッチング技術によりエッチバック（エッチング、ドライエッチング、異方性ドライエッチング）する。これにより、積層体ＬＭ１およびメモリゲート電極ＭＧの側壁上と、積層体ＬＭ２および第２電極Ｄ２の側壁上と、第３積層体ＬＭ３の側壁上とに、選択的にこの絶縁膜ＩＬ２が残存して、サイドウォールスペーサＳＷが形成される。サイドウォールスペーサＳＷは、メモリセル領域１Ａにおいて、積層体ＬＭ１の側壁のうち、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側とは反対側の側壁上と、メモリゲート電極ＭＧの側壁のうち、絶縁膜ＭＺを介して積層体ＬＭ１に隣接している側とは反対側の側壁上とに形成される。そして、サイドウォールスペーサＳＷは、周辺回路領域１Ｂにおいて、積層体ＬＭ３の両側壁上に形成され、シャント領域ＳＨにおいては、積層体ＬＭ２の側壁のうち、第２電極Ｄ２が形成されていない側の側壁上、および第２電極Ｄ２の側壁上に形成される。つまり、第２電極Ｄ２の第１部分、第２部分および第３部分の側壁上に、それぞれ形成される。
【0069】
ステップＳ１６において、例えばヒ素（Ａｓ）又はリン（Ｐ）等のｎ型不純物を、積層体ＬＭ１、メモリゲート電極ＭＧ、積層体ＬＭ３、およびサイドウォールスペーサＳＷをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）にイオン注入法で導入することで、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３を形成することができる。この際、ｎ＋型半導体領域ＳＤ１は、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のサイドウォールスペーサＳＷとメモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域ＳＤ２は、メモリセル領域１Ａにおいて、積層体ＬＭ１とその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、積層体ＬＭ１の側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域ＳＤ３は、周辺回路領域１Ｂにおいて、積層体ＬＭ３とその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、積層体ＬＭ３の両側壁上のサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＬＤＤ（Lightly doped Drain）構造が形成される。ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とｎ＋型半導体領域ＳＤ３は、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。また、ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とを同じイオン注入で形成し、ｎ＋型半導体領域ＳＤ３を他のイオン注入で形成することもできる。
【0070】
このようにして、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域が形成され、ｎ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ２とにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域が形成される。また、ｎ−型半導体領域ＥＸ３とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ３とにより、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域として機能するｎ型の半導体領域が形成される。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深く、ｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深く、ｎ＋型半導体領域ＳＤ３は、ｎ−型半導体領域ＥＸ３よりも不純物濃度が高くかつ接合深さが深い。
【0071】
次に、ソースおよびドレイン用の半導体領域（ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３およびｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３）などに導入された不純物を活性化するための熱処理である活性化アニールを行う（図２のステップＳ１７）。
【0072】
このようにして、メモリセル領域１Ａに不揮発性メモリのメモリセルが形成される。一方、ゲート電極ＤＧは、ダミーのゲート電極であるため、周辺回路領域１ＢのＭＩＳＦＥＴは、ソース・ドレイン領域は形成されたが、最終的に使用するゲート電極（後述のゲート電極ＧＥ）は、まだ形成されていない。
【0073】
次に、シリサイド層ＳＬ１を形成する（図２のステップＳ１８）。シリサイド層ＳＬ１は、次のようにして形成することができる。
【0074】
まず、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３の上面（表面）上を含む半導体基板ＳＢの主面全面上に、積層体ＬＭ１、メモリゲート電極ＭＧ、積層体ＬＭ２および第２電極Ｄ２、積層体ＬＭ３、ならびにサイドウォールスペーサＳＷを覆うように、金属膜を形成（堆積）する。金属膜は、単体の金属膜（純金属膜）または合金膜とすることができ、好ましくは、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜からなるが、ニッケル白金合金膜（白金添加ニッケル膜）であれば、特に好ましい。金属膜は、スパッタリング法などを用いて形成することができる。
【0075】
次に、半導体基板ＳＢに対して熱処理を施すことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、メモリゲート電極ＭＧ、および第２電極Ｄ２の各上層部分（表層部分）を金属膜と反応させる。これにより、図１４に示されるように、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、メモリゲート電極ＭＧ、および第２電極Ｄ２の各上部（上面、表面、上層部）に、それぞれシリサイド層ＳＬ１が形成される。シリサイド層ＳＬ１は、例えばコバルトシリサイド層（金属膜がコバルト膜の場合）、ニッケルシリサイド層（金属膜がニッケル膜の場合）、または、白金添加ニッケルシリサイド層（金属膜がニッケル白金合金膜の場合）とすることができる。なお、白金添加ニッケルシリサイド層とは、白金が添加されたニッケルシリサイド層、すなわち白金を含有するニッケルシリサイド層であり、ニッケル白金シリサイド層と言うこともできる。その後、未反応の金属膜をウェットエッチングなどにより除去した後に、更に熱処理を行い、シリサイド層ＳＬ１を低抵抗化することもできる。
【0076】
このように、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、メモリゲート電極ＭＧ、および第２電極Ｄ２の上部にシリサイド層ＳＬ１を形成し、それによって、ソース、ドレインの低抵抗化、およびメモリゲート電極ＭＧおよび第２電極Ｄ２（第２部分）の低抵抗化を実現できる。
【0077】
次に、半導体基板ＳＢの主面全面上に、積層体ＬＭ１、メモリゲート電極ＭＧ、積層体ＬＭ２および第２電極Ｄ２、積層体ＬＭ３およびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜ＩＬ３を形成（堆積）する（図２のステップＳ１９）。
【0078】
絶縁膜ＩＬ３は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。
【0079】
次に、絶縁膜ＩＬ３の上面を、ＣＭＰ法などを用いて研磨（研磨処理）する（図２のステップＳ２０）。ステップＳ２０の研磨工程により、図１５に示されるように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＤＧ、第１電極Ｄ１、および第２電極Ｄ２の各上面を露出させる。つまり、ステップＳ２０の研磨工程では、制御ゲート電極ＣＧ、第１電極Ｄ１およびゲート電極ＤＧの上に形成されていたキャップ絶縁膜ＣＰ１,ＣＰ２,ＣＰ３は、完全に除去される。もちろん、キャップ絶縁膜ＣＰ１,ＣＰ２,ＣＰ３の側壁上に位置しているサイドウォールＳＷも一部除去される。また、メモリゲート電極ＭＧの上部に形成されていたシリサイド層ＳＬ１は除去される。さらに、シャント領域ＳＨにおいて、第２電極Ｄ２の第３部分は、シリサイド層ＳＬ１とともに除去され、断面視にて、Ｌ字形状の第２電極Ｄ２となる。つまり、第１電極Ｄ１の側壁に沿って延在する第１部分と、第１部分から素子分離領域ＳＴ上に延在する第２部分とで構成され、第２部分の表面に形成されていたシリサイド層ＳＬ１は、研磨されずに残存している。
【0080】
なお、ステップＳ１９で絶縁膜ＩＬ３を成膜した段階では、絶縁膜ＩＬ３の上面には、積層体ＬＭ１、メモリゲート電極ＭＧ、積層体ＬＭ２、ＬＭ３およびサイドウォールスペーサＳＷなどを反映した凹凸または段差が形成されているが、ステップＳ２０の研磨工程の後は、絶縁膜ＩＬ３の上面は平坦化されている。つまり、制御ゲート電極ＣＧの上面、メモリゲート電極ＭＧの上面、第１電極Ｄ１の上面、第２電極Ｄ２（第１部分）の上面、ゲート電極ＤＧの上面、および絶縁膜ＩＬ３の上面は、半導体基板ＳＢの上面または素子分離領域ＳＴの上面から等しい高さとなっている。また、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＤＧ、第１電極Ｄ１、および第２電極Ｄ２の第１部分に形成されたサイドウォールスペーサＳＷの上面（上端）も、前述の制御ゲート電極ＣＧ他の高さと等しい。
【0082】
絶縁膜ＩＬ４は、例えば窒化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ４は、平面視において、メモリセル領域１Ａ全体およびシャント領域ＳＨ全体を覆い、周辺回路領域１Ｂにおいて、ゲート電極ＤＧを露出するパターンを有する。つまり、絶縁膜ＩＬ４は、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、第１電極Ｄ１、および、第２電極Ｄ２を覆い、ゲート電極ＤＧを露出するパターンを有する。
【0083】
次に、ゲート電極ＤＧをエッチングして除去する（図３のステップＳ２２）。ステップＳ２２のエッチングは、ドライエッチングまたはウェットエッチングあるいは両者の組み合わせを用いることができる。
【0084】
ステップＳ２２でゲート電極ＤＧが除去されたことにより、研磨処理された絶縁膜ＩＬ３（サイドウォールスペーサＳＷを含む）には、溝（凹部、窪み部）ＴＲ１が形成される。溝ＴＲ１は、ゲート電極ＤＧが除去された領域であり、ゲート電極ＤＧを除去するまでゲート電極ＤＧが存在していた領域に対応している。溝ＴＲ１の底部（底面）は、絶縁膜ＧＩの上面により形成され、溝ＴＲ１の側壁（側面）は、サイドウォールスペーサＳＷの側面（ゲート電極ＤＧの除去前までゲート電極ＤＧに接していた側面）により形成されている。
【0085】
ステップＳ２２のゲート電極ＤＧのエッチング工程は、ゲート電極ＤＧに比べて絶縁膜ＩＬ４、絶縁膜ＩＬ３、絶縁膜ＧＩおよびサイドウォールスペーサＳＷがエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ゲート電極ＤＧのエッチング速度に比べて絶縁膜ＩＬ４、絶縁膜ＩＬ３、絶縁膜ＧＩおよびサイドウォールスペーサＳＷのエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、ゲート電極ＤＧを選択的にエッチングすることができる。絶縁膜ＩＬ４は、メモリセル領域１Ａ全体およびシャント領域ＳＨ全体を覆っているため、ステップＳ２２でメモリゲート電極ＭＧ、制御ゲート電極ＣＧ、第１電極Ｄ１および第２電極Ｄ２はエッチングされない。
【0086】
次に、図１７に示すように、半導体基板ＳＢ上に、すなわち溝ＴＲ１の内部（底部および側壁上）を含む絶縁膜ＩＬ３上に、絶縁膜ＨＫを形成する（図３のステップＳ２３）。それから、半導体基板ＳＢ上に、すなわち絶縁膜ＨＫ上に、溝ＴＲ１内を埋めるように、導電膜として金属膜ＭＥを形成する（図３のステップＳ２４）。
【0087】
溝ＴＲ１において、ステップＳ２３では溝ＴＲ１の底部（底面）および側壁（側面）上に絶縁膜ＨＫが形成されるが、溝ＴＲ１は絶縁膜ＨＫでは完全には埋まらず、ステップＳ２４で金属膜ＭＥを形成することにより、溝ＴＲ１は絶縁膜ＨＫと金属膜ＭＥにより完全に埋まった状態になる。
【0088】
絶縁膜ＨＫは、ゲート絶縁膜用の絶縁膜であり、金属膜ＭＥは、ゲート電極用の導電膜である。具体的には、絶縁膜ＨＫは、周辺回路領域１Ｂに形成するＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜であり、金属膜ＭＥは、周辺回路領域１Ｂに形成するＭＩＳＦＥＴのゲート電極用の導電膜である。
【0089】
絶縁膜ＨＫは、窒化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）である。なお、本願において、Ｈｉｇｈ−ｋ膜、高誘電率膜あるいは高誘電率ゲート絶縁膜と言うときは、窒化シリコンよりも誘電率（比誘電率）が高い膜を意味する。
【0090】
絶縁膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）およびケイ素（Ｓｉ）の一方または両方を更に含有することもできる。絶縁膜ＨＫは、例えば、ＡＬＤ（Atomic layer Deposition：原子層堆積）法またはＣＶＤ法により形成することができる。ゲート絶縁膜に高誘電率膜（ここでは絶縁膜ＨＫ）を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
【0091】
金属膜ＭＥとしては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などの、金属膜を用いることができる。なお、ここで言う金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜（純金属膜）や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。このため、金属膜ＭＥは、金属伝導を示す導電膜であり、単体の金属膜（純金属膜）や合金膜に限定されず、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）であってもよい。また、金属膜ＭＥを積層膜（複数の膜が積層された積層膜）とすることもできるが、その場合、その積層膜の最下層は金属膜（金属伝導を示す導電膜）とする。また、その積層膜を、複数の金属膜（金属伝導を示す導電膜）の積層膜とすることもできる。金属膜ＭＥは、例えばスパッタリング法などを用いて形成することができる。
【0092】
図１７では、金属膜ＭＥの好適な一例として、金属膜ＭＥを、チタンアルミニウム（ＴｉＡｌ）膜ＭＥ１とチタンアルミニウム膜ＭＥ１上のアルミニウム（Ａｌ）膜ＭＥ２との積層膜とした場合が示されている。この場合、ステップＳ２４において、まず絶縁膜ＨＫ上にチタンアルミニウム膜ＭＥ１を形成してから、チタンアルミニウム膜ＭＥ１上に、溝ＴＲ１内を埋めるように、アルミニウム膜ＭＥ２を形成することになる。この際、チタンアルミニウム膜ＭＥ１よりもアルミニウム膜ＭＥ２を厚くすることが好ましい。アルミニウム膜ＭＥ２は、低抵抗であるため、後で形成するゲート電極ＧＥの低抵抗化を図ることができる。また、後で形成されるゲート電極ＧＥにおけるゲート絶縁膜に接する部分（ここではチタンアルミニウム膜ＭＥ１）の材料の仕事関数で、そのゲート電極ＧＥを備えるＭＩＳＦＥＴのしきい値電圧を制御することができる。また、密着性の向上の観点で、チタンアルミニウム膜ＭＥ１とアルミニウム膜ＭＥ２との間に、チタン（Ｔｉ）膜または窒化チタン（ＴｉＮ）膜あるいはそれらの積層膜を介在させることもできる。その場合、チタンアルミニウム膜ＭＥ１を形成した後に、チタンアルミニウム膜ＭＥ１上にチタン膜または窒化チタン膜あるいはそれらの積層膜を形成してから、その上にアルミニウム膜ＭＥ２を形成することになる。
【0093】
次に、図１８に示されるように、溝ＴＲ１の外部の不要な金属膜ＭＥおよび絶縁膜ＨＫをＣＭＰ法などの研磨処理によって除去することにより、溝ＴＲ１内に絶縁膜ＨＫおよび金属膜ＭＥを残す（図３のステップＳ２５）。
【0094】
すなわち、ステップＳ２５では、溝ＴＲ１の外部の金属膜ＭＥおよび絶縁膜ＨＫを除去し、溝ＴＲ１内に絶縁膜ＨＫおよび金属膜ＭＥを残す。これにより、溝ＴＲ１内に絶縁膜ＨＫと金属膜ＭＥとが残存して埋め込まれた状態になる。
【0095】
溝ＴＲ１に埋め込まれた金属膜ＭＥが、ＭＩＳＦＥＴのゲート電極ＧＥとなり、溝ＴＲ１に埋め込まれた絶縁膜ＨＫが、そのＭＩＳＦＥＴのゲート絶縁膜として機能し、ゲート電極ＧＥは、ＭＩＳＦＥＴのゲート電極として機能する。
【0096】
また、金属膜ＭＥを用いてゲート電極ＧＥを形成しているため、ゲート電極ＧＥをメタルゲート電極とすることができる。ゲート電極ＧＥをメタルゲート電極としたことで、ゲート電極ＧＥの空乏化現象を抑制し、寄生容量を低減してＭＩＳＦＥＴを高速化できるという利点を得られる。
【0097】
絶縁膜ＨＫは、溝ＴＲ１の底部（底面）および側壁上に形成され、ゲート電極ＧＥは、底部（底面）および側壁（側面）が絶縁膜ＨＫに隣接する。ゲート電極ＧＥと半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間には、絶縁膜ＧＩと絶縁膜ＨＫが介在しており、ゲート電極ＧＥとサイドウォールスペーサＳＷとの間には、絶縁膜ＨＫが介在している。ゲート電極ＧＥの直下の絶縁膜ＧＩ，ＨＫがＭＩＳＦＥＴのゲート絶縁膜として機能するが、絶縁膜ＨＫは高誘電率膜であるため、高誘電率ゲート絶縁膜として機能する。
【0098】
また、ステップＳ２５において、絶縁膜ＩＬ４もＣＭＰ法などで研磨して除去することができる。このため、ステップＳ２５を行うと、メモリゲート電極ＭＧ上、制御ゲート電極ＣＧ上、第１電極Ｄ１上および第２電極Ｄ２上からも金属膜ＭＥおよび絶縁膜ＨＫが除去され、更に絶縁膜ＩＬ４も除去されるため、メモリゲート電極ＭＧの上面、制御ゲート電極ＣＧの上面、第１電極Ｄ１の上面、および第２電極Ｄ２の上面が露出される。
【0099】
他の形態として、ステップＳ２２でゲート電極ＤＧをエッチングした後、ステップＳ２３で絶縁膜ＨＫを形成する前に、溝ＴＲ１の底部の絶縁膜ＧＩを除去することも可能である。この場合、溝ＴＲ１の底部の絶縁膜ＧＩを除去した後で、溝ＴＲ１の底部で露出する半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面に酸化シリコン膜または酸窒化シリコン膜からなる界面層を形成してから、ステップＳ２３で絶縁膜ＨＫを形成すれば、より好ましい。そうすれば、絶縁膜ＨＫと周辺回路領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間（界面）に、酸化シリコン膜または酸窒化シリコン膜からなる界面層が介在することになる。
【0100】
図３のステップ２５が完了した段階で、制御ゲート電極ＣＧの上面、メモリゲート電極ＭＧの上面、第１電極Ｄ１の上面、第２電極Ｄ２（第１部分）の上面、ゲート電極ＧＥの上面、および絶縁膜ＩＬ３の上面は、半導体基板ＳＢの上面または素子分離領域ＳＴの上面から等しい高さとなっている。また、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ、第１電極Ｄ１、および第２電極Ｄ２の第１部分に形成されたサイドウォールスペーサＳＷの上面（上端）も、前述の制御ゲート電極ＣＧ他の高さと等しい。
【0102】
絶縁膜ＩＬ５は、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ５は、平面視において、周辺回路領域１Ｂ全体を覆い、メモリセル領域１Ａおよびシャント領域ＳＨを露出するようなパターン（平面形状）を有している。つまり、絶縁膜ＩＬ５は、ＭＩＳＦＥＴのゲート電極ＧＥを覆い、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、第１電極Ｄ１および第２電極Ｄ２の上面が露出するパターンを有している。
【0103】
次に、図１９に示すように、メモリゲート電極ＭＧ上と制御ゲート電極ＣＧ上および第１電極Ｄ１と第２電極Ｄ２上にシリサイド層ＳＬ２を形成する（図３のステップＳ２７）。シリサイド層ＳＬ２は、次のようにして形成することができる。
【0104】
まず、半導体基板ＳＢ上に、金属膜を形成（堆積）する。金属膜は、単体の金属膜（純金属膜）または合金膜とすることができ、好ましくは、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜（白金添加ニッケル膜）からなるが、ニッケル（Ｎｉ）膜であれば、特に好ましい。金属膜は、スパッタリング法などを用いて形成することができる。
【0105】
金属膜は、半導体基板ＳＢの主面全面上に形成されるため、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、第１電極Ｄ１および第２電極Ｄ２の上面（表面）上にも金属膜が形成される。このため、金属膜を形成すると、メモリゲート電極ＭＧの上面（表面）、制御ゲート電極ＣＧの上面（表面）、第１電極Ｄ１および第２電極Ｄ２の上面（表面）とが、金属膜に接した状態になる。一方、周辺回路領域１Ｂでは、金属膜は絶縁膜ＩＬ５上に形成されるため、金属膜を形成しても、ゲート電極ＧＥは金属膜に接触せず、ゲート電極ＧＥと金属膜との間には絶縁膜ＩＬ５が介在した状態になる。
【0106】
次に、半導体基板ＳＢに対して熱処理を施すことによって、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、第１電極Ｄ１および第２電極Ｄ２の各上層部分（表層部分）を金属膜と反応させる。これにより、図１９に示されるように、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、第１電極Ｄ１および第２電極Ｄ２の各上部（上面、表面、上層部）に、それぞれシリサイド層ＳＬ２が形成される。シリサイド層ＳＬ２は、好ましくは、コバルトシリサイド層（金属膜がコバルト膜の場合）、ニッケルシリサイド層（金属膜がニッケル膜の場合）、または、白金添加ニッケルシリサイド層（金属膜がニッケル白金合金膜の場合）とすることができる。その後、未反応の金属膜をウェットエッチングなどにより除去する。図１９にはこの段階の断面図が示されている。また、未反応の金属膜を除去した後に、更に熱処理を行うこともできる。また、ゲート電極ＧＥ上にはシリサイド層ＳＬ２は形成されない。
【0107】
このように、いわゆるサリサイドプロセスを行うことによって、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの上部にシリサイド層ＳＬ２を形成し、それによって、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの抵抗を低減することができる。サリサイドプロセスを用いることにより、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ上に、それぞれシリサイド層ＳＬ２を自己整合的に形成することができる。また、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの各上面のほぼ全体に、シリサイド層ＳＬ２を形成することができる。
【0108】
また、シャント領域ＳＨにおいて、第１電極Ｄ１および第２電極Ｄ２の上面にシリサイド層ＳＬ２を形成し、それによって、第１電極Ｄ１および第２電極Ｄ２の抵抗を低減することができる。なお、第２電極Ｄ２では、第１部分の上面にのみシリサイド層ＳＬ２が形成される。
【0109】
図１９に示すように制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、および第１電極Ｄ１の表面にシリサイド層ＳＬ２を形成する例を示した。つまり、制御ゲート電極ＣＧおよび第１電極Ｄ１は、シリコン膜ＰＳ１とシリサイド層ＳＬ２の積層構造、メモリゲート電極ＭＧは、シリコン膜ＰＳ２とシリサイド層ＳＬ２の積層構造となっている。そして、第２電極Ｄ２は、第２部分では、シリコン膜ＰＳ２とシリサイド層ＳＬ１の積層構造、第１部分は、シリコン層ＰＳ２とシリサイド層ＳＬ２の積層構造となっている。シリサイド層ＳＬ１とシリサイド層ＳＬ２とは、第１部分の側壁に形成されたサイドウォールＳＷによって分離されている。
【0110】
他の態様として、図２０に示すように、第２電極Ｄ２の第１部分のシリサイド層ＳＬ２０を厚く形成して、第１部分のシリコン膜ＰＳ２の全体をシリサイド層ＳＬ２０にしてもよい。具体的には、図３のステップ２７において、第２部分のシリコン膜ＰＳ２の上に金属膜を形成（堆積）した後の熱処理時間を増加することで、実現出来る。この場合、第１電極Ｄ１および制御ゲート電極ＣＧのシリコン膜ＰＳ１、ならびにメモリゲート電極ＭＧのシリコン膜ＰＳ２も、シリサイド層ＳＬ２０に置換されることとなる。
【0111】
図２０の構造によれば、メモリセル領域１Ａおよびシャント領域ＳＨにおいて、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、第１電極Ｄ１および第２電極Ｄ２の低抵抗化が実現できる。
【0113】
絶縁膜ＩＬ６は、絶縁膜ＩＬ５が形成されている領域（例えば周辺回路領域１Ｂ）では絶縁膜ＩＬ５上に形成され、絶縁膜ＩＬ５が形成されていない領域では、主として絶縁膜ＩＬ３上に形成され、また、メモリセル領域１Ａでは、メモリゲート電極ＭＧ上のシリサイド層ＳＬ２と制御ゲート電極ＣＧ上のシリサイド層ＳＬ２とを覆うように形成される。シャント領域ＳＨでは、第１電極Ｄ１上のシリサイド層ＳＬ２と第２電極Ｄ２上のシリサイド層ＳＬ２を覆うように形成される。絶縁膜ＩＬ６としては、例えば、酸化シリコンを主体とした、酸化シリコン系の絶縁膜を用いることができる。
【0114】
絶縁膜ＩＬ６の形成後、絶縁膜ＩＬ６の上面をＣＭＰ法により研磨して、絶縁膜ＩＬ６の上面の平坦性を高める。
【0115】
また、本実施の形態では、絶縁膜ＩＬ５を除去せずに絶縁膜ＩＬ６を形成している。これにより、半導体装置の製造工程を低減することができる。他の形態として、ステップＳ２７でシリサイド層ＳＬ２を形成した後、絶縁膜ＩＬ５を除去してから、ステップＳ２８で絶縁膜ＩＬ６を形成することもできる。
【0116】
次に、フォトリソグラフィ法を用いて絶縁膜ＩＬ６上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬ６，ＩＬ５，ＩＬ３をドライエッチングすることにより、絶縁膜ＩＬ６，ＩＬ５，ＩＬ３にコンタクトホール（開口部、貫通孔）ＣＴを形成する（図３のステップＳ２９）。
【0117】
絶縁膜ＩＬ５が形成されている領域（例えば周辺回路領域１Ｂ）では、絶縁膜ＩＬ６と絶縁膜ＩＬ５と絶縁膜ＩＬ３との積層膜を貫通するようにコンタクトホールＣＴが形成され、絶縁膜ＩＬ５が形成されていないメモリセル領域１Ａでは、絶縁膜ＩＬ６と絶縁膜ＩＬ３との積層膜を貫通するようにコンタクトホールＣＴが形成される。また、絶縁膜ＩＬ５が形成されていないシャント領域ＳＨでは、絶縁膜ＩＬ６を貫通するようにコンタクトホールＣＴが形成される。
【0119】
プラグＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜ＩＬ６上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜でコンタクトホールＣＴを埋めるように形成してから、コンタクトホールＣＴの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図２１では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
【0120】
コンタクトホールＣＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ、第１電極Ｄ１、および第２電極Ｄ２（第２部分）の上部などに形成される。コンタクトホールＣＴの底部では、半導体基板ＳＢの主面の一部、例えばｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３（の表面上のシリサイド層ＳＬ１）の一部、制御ゲート電極ＣＧ（の表面上のシリサイド層ＳＬ２）の一部、メモリゲート電極ＭＧ（の表面上のシリサイド層ＳＬ２）の一部、あるいはゲート電極ＧＥの一部などが露出される。また、コンタクトホールＣＴの底部では、第１電極Ｄ１（の表面上のシリサイド層ＳＬ２）の一部および第２電極Ｄ２の第２部分（の表面上のシリサイド層ＳＬ１）の一部も露出される。
【0121】
なお、図２１の断面図においては、ｎ＋型半導体領域ＳＤ２，ＳＤ３、第１電極Ｄ１および第２電極Ｄ２に対するコンタクトホールＣＴと、そのコンタクトホールＣＴを埋めるプラグＰＧとを示している。
【0122】
次に、プラグＰＧが埋め込まれた絶縁膜ＩＬ６上に第１層目の配線である配線（配線層）Ｍ１を形成する（図３のステップＳ３１）。この配線Ｍ１を、ダマシン技術（ここではシングルダマシン技術）を用いて形成する場合について説明する。
【0123】
まず、図２１に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ６上に、絶縁膜ＩＬ７を形成する。絶縁膜ＩＬ７は、複数の絶縁膜の積層膜で形成することもできる。それから、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングによって絶縁膜ＩＬ７の所定の領域に配線溝（配線用の溝）を形成した後、配線溝の底部および側壁上を含む絶縁膜ＩＬ７上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。それから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。図２２では、図面の簡略化のために、配線（金属配線）Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【0124】
配線Ｍ１はプラグＰＧを介して、メモリトランジスタのソース領域（ｎ＋型半導体領域ＳＤ１）、制御トランジスタのドレイン領域（ｎ＋型半導体領域ＳＤ２）、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域（ｎ＋型半導体領域ＳＤ３）、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ、第１電極Ｄ１あるいは第２電極Ｄ２などと電気的に接続される。その後、デュアルダマシン法などにより２層目以降の配線（金属配線）を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【0125】
以上のようにして、本実施の形態の半導体装置が製造される。
【0127】
図２２は、本実施の形態の半導体装置のメモリセル領域およびシャント領域の要部断面図であり、図２３は、メモリセル領域１Ａ、周辺回路領域１Ｂおよびシャント領域ＳＨの要部断面図である。メモリセル領域１Ａには、図２２のＸ−Ｘ線に沿う要部断面図、シャント領域ＳＨには、図２２のＹ−Ｙ線に沿う要部断面図、周辺回路領域１Ｂには、図２１と同様のＭＩＳＦＴＥの要部断面図を示している。図２３では、図２１に対して、絶縁膜ＩＬ８，ＩＬ９、第２層目の配線（金属配線）Ｍ２、および配線Ｍ１と配線Ｍ２間のプラグＰＧを追加している。つまり、図４〜図２１の要部断面図のメモリセル領域１Ａは、図２２のＸ−Ｘ線に沿う要部断面図であり、シャント領域ＳＨは、図２２のＹ−Ｙ線に沿う要部断面図である。図２２において、サイドウォールスペーサＳＷは省略している。
【0129】
図２３に示すように、半導体基板ＳＢには、メモリトランジスタおよび制御トランジスタからなる不揮発性メモリのメモリセルＭＣが形成されている。各メモリセルＭＣにおいて、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴをメモリトランジスタといい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタという。
【0130】
図２３に示すように、不揮発性メモリのメモリセルＭＣは、半導体基板ＳＢのｐ型ウエルＰＷ１中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上部に形成された制御ゲート電極ＣＧと、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上部に形成されて制御ゲート電極ＣＧと隣り合うメモリゲート電極ＭＧとを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間に形成された絶縁膜（ゲート絶縁膜）ＧＩと、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間に形成された絶縁膜ＭＺと、を有している。
【0131】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面の間に絶縁膜ＭＺを介した状態で、並んで配置され、半導体基板ＳＢの主面に沿って延在している。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図２３の紙面の垂直方向（図２２のＹ方向）である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上部に絶縁膜ＧＩおよび絶縁膜ＭＺを介して形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。但し、制御ゲート電極ＣＧは絶縁膜ＧＩを介し、メモリゲート電極ＭＧは絶縁膜ＭＺを介して、半導体基板ＳＢ上に形成されている。
【0132】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜ＭＺを介在して互いに隣り合っている。絶縁膜ＭＺは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。
【0133】
半導体領域ＭＳおよび半導体領域ＭＤは、ソースまたはドレイン用の半導体領域である。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域ＥＸ１（エクステンション領域）と、ｎ−型半導体領域ＥＸ１よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ１（ソース領域）とを有している。また、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域ＥＸ２（エクステンション領域）と、ｎ−型半導体領域ＥＸ２よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ２（ドレイン領域）とを有している。
【0134】
ｎ＋型半導体領域ＳＤ１，ＳＤ２の上部には、サリサイド技術などにより、シリサイド層ＳＬ１が形成されている。メモリゲート電極ＭＧの上部と制御ゲート電極ＣＧの上部には、サリサイド技術などにより、シリサイド層ＳＬ２が形成されている。
【0135】
図２２に示すように、メモリセル領域１Ａには、複数のメモリセルＭＣがＸ方向およびＹ方向に行列状に配置されており、Ｙ方向において、各メモリセルＭＣは、隣り合う素子分離領域ＳＴによって電気的に分離されている。Ｘ方向において、隣接する２つのメモリセルＭＣは、共通のドレイン用の半導体領域ＭＤを有しており、共通のドレイン用の半導体領域ＭＤには、Ｘ方向に延在するビット線ＢＬに接続されている。ビット線ＢＬは、例えば、第１層目の配線Ｍ１で構成されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧに対して、共通のドレイン用の半導体領域ＭＤの反対側に配置されたソース用の半導体領域ＭＳは、Ｙ方向に連続的に形成されており、メモリセル１Ａの端部で、プラグＰＧを介してソース線ＳＬに接続されている。ソース線ＳＬは、例えば、第１層目の配線Ｍ１で構成され、Ｘ方向に延在している。
【0136】
また、Ｙ方向に配列された複数のメモリセルＭＣに対し、制御ゲート電極ＣＧは、共通（一体）に形成されており、Ｙ方向に延在している。Ｙ方向に配列された複数のメモリセルＭＣに対し、メモリゲート電極ＭＧは、共通（一体）に形成されており、Ｙ方向に延在している。２つのメモリセル領域１Ａの間には、シャント領域ＳＨが配置されている。隣り合う２つのメモリセル領域１Ａとシャント領域ＳＨに連続的に延在する制御ゲート電極ＣＧとメモリゲート電極ＭＧは、シャント領域ＳＨにおいて、それぞれ制御ゲート配線ＭＣＧとメモリゲート配線ＭＭＧに接続されている。制御ゲート配線ＭＣＧとメモリゲート配線ＭＭＧは、例えば、２層目の配線Ｍ２で構成されており、Ｙ方向に延在している。
【0137】
制御ゲート電極ＣＧは、所定の幅を持って、Ｙ方向に延在しており、シャント領域ＳＨにおいて、Ｘ方向に延在するパッド部（突起部）ＣＰＡＤを有している。そして、制御ゲート電極ＣＧは、パッド部ＣＰＡＤ上に形成されたプラグＰＧを介して制御ゲート配線ＭＣＧに接続されている。パッド部ＣＰＡＤは、絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣接するメモリゲート電極ＭＧの反対方向に突出している。図２３に示すように、シャント領域ＳＨの第１電極Ｄ１は、制御ゲート電極ＣＧとパッド部ＣＰＡＤとで構成されており、パッド部ＣＰＡＤ上に形成されたプラグＰＧ、１層目の配線Ｍ１、およびプラグＰＧ２を介して２層目の配線（金属配線）Ｍ２（制御ゲート配線ＭＣＧ）に接続されている。
【0138】
メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側壁上に形成され、所定の幅を持って、Ｙ方向に延在しており、シャント領域ＳＨにおいて、Ｘ方向に延在するパッド部（突起部）ＭＰＡＤを有している。そして、メモリゲート電極ＭＧは、パッド部ＭＰＡＤ上に形成されたプラグＰＧを介してメモリゲート配線ＭＭＧに接続されている。パッド部ＭＰＡＤは、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接する制御ゲート電極ＣＧの反対方向に突出している。図２３に示すように、シャント領域ＳＨの第２電極Ｄ２は、メモリゲート電極ＭＧとパッド部ＭＰＡＤとで構成されており、パッド部ＭＰＡＤ上に形成されたプラグＰＧ、１層目の配線Ｍ１、およびプラグＰＧ２を介して２層目の配線（金属配線）Ｍ２（メモリゲート配線ＭＭＧ）に接続されている。前述の製造方法等の説明において、第２電極Ｄ２の第１部分はメモリゲート電極ＭＧに相当し、第２部分はパッド部ＭＰＡＤに相当する。
【0139】
制御ゲート配線ＭＣＧとメモリゲート配線ＭＭＧとは、制御ゲート電極ＣＧとメモリゲート電極ＭＧの延在方向と等しい方向に延在すればよく、異なる層の配線で形成しても良い。
【0140】
なお、図２３において、周辺回路領域１ＢのＭＩＳＦＥＴは、前述の製造方法で説明した通りである。
【0141】
図２３において、シリサイド層ＳＬ２を含む制御ゲート電極ＣＧの上面、シリサイド層ＳＬ２を含むメモリゲート電極ＭＧの上面、シリサイド層ＳＬ２を含む第１電極Ｄ１の上面、シリサイド層ＳＬ２を含む第２電極Ｄ２（第１部分）の上面、ゲート電極ＧＥ（の上面、および絶縁膜ＩＬ３の上面は、半導体基板ＳＢの上面または素子分離領域ＳＴの上面から等しい高さ（Ｈ２）となっている。また、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ、第１電極Ｄ１、および第２電極Ｄ２の第１部分に形成されたサイドウォールスペーサＳＷの上面（上端）も、前述の制御ゲート電極ＣＧ他の高さ（Ｈ２）と等しい。また、シリサイド層ＳＬ１を含む第２電極Ｄ２の第２部分の上面の高さ（Ｈ１）は、シリサイド層ＳＬ２を含む第２電極Ｄ２の第１部分の上面の高さ（Ｈ２）よりも低い。
【0142】
また、図３のステップＳ２８の絶縁膜ＩＬ６形成後に、絶縁膜ＩＬ６の上面をＣＭＰ法により研磨しているので、メモリセル領域１Ａ、周辺回路領域１Ｂおよびシャント領域ＳＨにおいて、半導体基板ＳＢの上面または素子分離領域ＳＴの上面から絶縁膜ＩＬ６の上面までの高さは等しい。言い換えると、シリサイド層ＳＬ２を含む制御ゲート電極ＣＧまたはメモリゲート電極ＭＧの上面から絶縁膜ＩＬ６の上面までの高さ（Ｈ３）、ゲート電極ＧＥの上面から絶縁膜ＩＬ６の上面までの高さ（Ｈ３）、および、シリサイド層ＳＬ２を含む第１電極Ｄ１または第２電極Ｄ２の上面から絶縁膜ＩＬ６の上面までの高さ（Ｈ３）は、それぞれ等しい。ここで、高さが等しいとは、研磨処理によって等しくなっているという意味である。したがって、たとえば、研磨処理面の場所に依存する高さバラツキを含む意味で使用しているので、「ほぼ等しい」とも言える。
【0143】
また、メモリセルＭＣのドレイン用の半導体領域ＭＤの表面に形成されたシリサイド層ＳＬ１の上面から絶縁膜ＩＬ６の上面（言い換えると、配線Ｍ１の下面）の高さ（Ｈ４）は、ＭＩＳＦＥＴのソース・ドレイン領域の表面に形成されたシリサイド層ＳＬ１の上面から絶縁膜ＩＬ６の上面（言い換えると、配線Ｍ１の下面）の高さ（Ｈ４）と等しい。ここで、高さ（Ｈ４）は、シリサイド層ＳＬ１に接続されるプラグＰＧの高さまたはコンタクトホールＣＴの深さとも言える。
【0144】
＜主要な特徴と効果について＞次に、本実施の形態の主要な特徴と効果について説明する。
【0145】
本実施の形態の半導体装置において、シャント領域ＳＨにおいて、メモリゲート電極ＭＧと一体の第２電極Ｄ２は、制御ゲート電極ＣＧと一体の第１電極Ｄ１の上面に乗り上げておらず、第２電極Ｄ２の第１部分の上面は、第１電極Ｄ１の上面と等しい（ほぼ等しい）高さとなっている。したがって、半導体基板ＳＢの上面に対する、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、第１電極Ｄ１および第２電極Ｄ２上に絶縁膜ＩＬ６を介して形成された配線Ｍ１の下面の高さを低減することが出来る。つまり、メモリセル領域１ＡにおけるメモリセルＭＣのドレイン用の半導体領域ＭＤに接続されたプラグＰＧの高さ（コンタクトホールＣＴの深さ）（Ｈ４）を低くできるため、配線Ｍ１とドレイン用の半導体領域ＭＤとの接続信頼性を向上できるとともに、プラグＰＧおよびコンタクトホールＣＴの製造歩留りを向上できる。仮に、シャント領域ＳＨの第２電極Ｄ２が第１電極Ｄ１の上面上に乗り上げた構造では、第２電極Ｄ２の膜厚分だけ、半導体基板ＳＢの上面に対する、配線Ｍ１の下面の高さが高くなってしまう。そして、プラグＰＧの高さ（コンタクトホールＣＴの深さ）が増加するため、配線Ｍ１とドレイン用の半導体領域ＭＤとの接続信頼性が低下するとともに、コンタクトホールＣＴおよびプラグＰＧの製造歩留りが低下する。周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域に接続されたプラグＰＧについても同様の効果がある。なぜなら、第２電極Ｄ２と配線Ｍ１との距離（つまり、絶縁膜ＩＬ６の膜厚）は、両者間の耐圧を確保するために所定の膜厚が必要となるからである。
【0146】
また、シャント領域ＳＨにおいて、第１電極Ｄ１の上面の高さ（Ｈ２）と、第２電極Ｄ２の上面の高さ（Ｈ２）が等しい（ほぼ等しい）ので、第２電極Ｄ２（言い換える、メモリゲート電極ＭＧ）とメモリゲート配線ＭＭＧとの接続信頼性を向上できるとともに、複数のメモリゲート電極ＭＧ間での第２電極Ｄ２の形状バラツキを低減できる。たとえば、本実施の形態では、特許文献２の図９０〜図９４に示されたような第２電極Ｄ２の形状バラツキ（第１部分の高さバラツキ）を懸念する必要がない。
【0147】
また、シャント領域ＳＨにおいて、第２電極Ｄ２の第１部分の上面にシリサイド層ＳＬ２が、そして、第２部分の上面にシリサイド層ＳＬ１が形成されているので、第２電極の抵抗を低減でき、半導体装置の高速動作が可能となる。
【0148】
本実施の形態の半導体装置の製造方法は、シャント領域ＳＨにおいて、半導体基板ＳＢ上に、制御ゲート電極ＣＧと一体の第１電極Ｄ１を形成する工程、メモリゲート電極ＭＧと一体の第２電極Ｄ２を、第１電極Ｄ１の上面、側面および素子分離領域ＳＴに沿って連続的に形成する工程、研磨処理を用いて、第１電極Ｄ１の上面上に位置する第２電極Ｄ２の第３部分を除去し、第１電極Ｄ１の上面と、第１電極Ｄ１の側壁に沿う第２電極Ｄ２の第１部分の上面を露出する工程、を有する。このように、研磨処理により、第１電極Ｄ１と等しい高さを有する第２電極Ｄ２を形成するので、特許文献２の図９０〜図９４に示されたウェットエッチング法を用いた第２電極の加工に比べ、形状バラツキを低減できる。
【0149】
また、第２電極Ｄ２の第３部分を除去する工程は、周辺回路領域１Ｂに形成されるＭＩＳＦＥＴの形成工程である、リプレイスメントゲート電極の形成工程を併用して実施することができるため、製造工程を増加することなく実現することができる。
【0150】
また、本実施の形態の半導体装置の製造方法は、メモリセル領域１Ａに、第１方向に延在する制御ゲート電極ＣＧを形成し、シャント領域ＳＨに、制御ゲート電極ＣＧと一体の第１電極Ｄ１を形成した後、制御ゲート電極ＣＧおよび第１電極Ｄ１を覆うように、シリコン膜ＰＳ２を堆積し、シリコン膜ＰＳ２に異方性ドライエッチングを施して、制御ゲート電極ＣＧの側壁に沿ってメモリゲート電極ＭＧを形成する。異方性ドライエッチングに先立って、シャント領域ＳＨのシリコン膜ＰＳ２上に、第１電極Ｄ１の上面を一部覆い、制御ゲート電極ＣＧの延在方向である第１方向に直交する第２方向に延在する第２電極Ｄ２形成領域を覆うフォトレジストパターン（マスク膜）を形成する。
【0151】
そのため、半導体装置の微細化に伴い、メモリゲート電極ＭＧ形成用のシリコン膜ＰＳ２の膜厚の薄膜化が進んでも、高精度に第２電極Ｄ２を形成することができ、半導体装置の信頼性を向上させることができる。たとえば、特許文献３には、シャント領域ＳＨにおいて、制御（選択）ゲート電極ＣＧに隣接して、孤立した補助パターンを設けた後に、メモリゲート電極ＭＧ形成用のシリコン膜ＰＳ２に異方性ドライエッチングを施して、制御ゲート電極ＣＧおよび補助パターンの側壁に連続する配線部を形成し、この配線部でメモリゲート配線とコンタクトを取ることが開示されている。しかし、特許文献３の方法では、シリコン膜ＰＳ２の薄膜化が進んだ場合、制御ゲート電極ＣＧおよび補助パターンの側壁に連続する配線部が形成できない可能性がある。
【0152】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【0153】
１Ａ メモリセル領域１Ｂ 周辺回路領域
ＢＬ ビット線
ＣＧ 制御ゲート電極
ＣＰ１，ＣＰ２,ＣＰ３ キャップ絶縁膜
ＣＰＡＤ パッド部
ＣＴ コンタクトホール
ＤＧ ゲート電極
Ｄ１ 第１電極
Ｄ２ 第２電極
ＥＸ１，ＥＸ２，ＥＸ３ ｎ−型半導体領域
ＧＥ ゲート電極
ＧＩ，ＨＫ 絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６，ＩＬ７，ＩＬ８，ＩＬ９ 絶縁膜
ＬＦ，ＬＦ１ 積層膜
ＬＭ１，ＬＭ２，ＬＭ３ 積層体
Ｍ１，Ｍ２ 配線
ＭＣ メモリセル
ＭＣＧ 制御ゲート配線
ＭＤ，ＭＳ 半導体領域
ＭＥ 金属膜
ＭＥ１ チタンアルミニウム膜
ＭＥ２ アルミニウム膜
ＭＧ メモリゲート電極
ＭＭＧ メモリゲート配線
ＭＰＡＤ パッド部
ＭＺ 絶縁膜
ＭＺ１，ＭＺ３ 酸化シリコン膜
ＭＺ２ 窒化シリコン膜
ＰＧ プラグ
ＰＲ１，ＰＲ２ フォトレジストパターン
ＰＳ１，ＰＳ２ シリコン膜
ＰＷ１，ＰＷ２ ｐ型ウエル
ＳＢ 半導体基板
ＳＤ１，ＳＤ２，ＳＤ３ ｎ＋型半導体領域
ＳＬ ソース線
ＳＬ１，ＳＬ２，ＳＬ２０ シリサイド層
ＳＰ シリコンスペーサ
ＳＴ 素子分離領域
ＳＷ サイドウォールスペーサ
ＳＴＲ 溝
ＴＲ１ 溝