特許 6441097 電磁輻射ノイズの影響を受けにくい信号ラインを備えた基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6441097

(24)【登録日】2018年11月30日

(45)【発行日】2018年12月19日

(54)【発明の名称】電磁輻射ノイズの影響を受けにくい信号ラインを備えた基板

(51)【国際特許分類】

   H05K 1/02 20060101AFI20181210BHJP

   H05K 3/46 20060101ALI20181210BHJP

【ＦＩ】

   H05K1/02 N

   H05K3/46 Z

【請求項の数】5

【全頁数】13

(21)【出願番号】特願2015-16550(P2015-16550)

(22)【出願日】2015年1月30日

(65)【公開番号】特開2016-143695(P2016-143695A)

(43)【公開日】2016年8月8日

【審査請求日】2017年11月29日

(73)【特許権者】

【識別番号】000005326

【氏名又は名称】本田技研工業株式会社

(74)【代理人】

【識別番号】110001081

【氏名又は名称】特許業務法人クシブチ国際特許事務所

(72)【発明者】

【氏名】小宮 延明

(72)【発明者】

【氏名】倉内 淳史

(72)【発明者】

【氏名】肥田野 耕一

(72)【発明者】

【氏名】氏家 弘智

(72)【発明者】

【氏名】竹尾 伸明

【審査官】 原田 貴志

(56)【参考文献】

【文献】 特開平０５−２２６４９８（ＪＰ，Ａ）

【文献】 特開平０５−１６０５３０（ＪＰ，Ａ）

【文献】 特開２００９−０５４６７３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０５Ｋ １／０２

Ｈ０５Ｋ ３／４６

(57)【特許請求の範囲】

【請求項1】

電気回路を構成する少なくとも２つの回路素子間において信号を伝送する少なくとも一つの信号ラインが形成された基板であって、
前記少なくとも一つの信号ラインの信号伝送方向に沿って当該少なくとも一つの信号ラインの少なくとも一の側方に形成された第１のシールドラインと、
前記第１のシールドラインのそれぞれに対し、当該第１のシールドラインを挟んで前記少なくとも一つの信号ラインと対向する側にそれぞれ形成された第２のシールドラインと、
電源のグランド端子に直接又は間接に接続されたグランドパターンと、
を備え、
前記第１のシールドライン及び前記第２のシールドラインのそれぞれは、前記グランドパターンを介して前記電源のグランド端子に至るグランド電流経路の最も下流に当たる前記グランドパターンの部分に最も近い部分においてのみ、前記グランドパターンと電気的に接続されている、
基板。

【請求項2】

前記少なくとも一つの信号ラインは分岐構造を有し、
前記第１のシールドラインは、前記分岐構造を有する前記信号ラインの各部において当該信号ラインの少なくとも一の側方に形成された複数の個別のシールドパターンを電気的に接続することにより構成され、
前記第２のシールドラインは、前記第１のシールドラインを構成する前記シールドパターンのそれぞれに対し、当該シールドパターンを挟んで前記少なくとも一つの信号ラインと対向する側に形成された、複数の個別のシールパターンを電気的に接続することにより構成される、
請求項１に記載の基板。

【請求項3】

前記分岐構造を有する前記信号ラインの各部において当該信号ラインの少なくとも一の側方に形成された前記複数の個別のシールドラインの少なくとも一つは前記第１のシールドラインを構成することなく当該複数の他の個別のシールドラインのいずれとも接続されておらず、及び又は、前記第１のシールドラインのそれぞれに対し当該第１のシールドラインを挟んで前記少なくとも一つの信号ラインと対向する側にそれぞれ形成された前記複数の個別のシールドラインの少なくとも一つは、前記第２のシールドラインを構成することなく当該複数の他の個別のシールドラインのいずれとも接続されていない、
請求項２に記載の基板。

【請求項4】

前記基板は、導電材料による配線パターンが印刷された回路基板である、
請求項１ないし３のいずれか一項に記載の基板。

【請求項5】

請求項４に記載の基板を備える電子装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、回路基板に関し、特に、電磁輻射ノイズに対しても電気部品間において安定に信号を伝送し得る信号線路を備えた回路基板に関する。

【背景技術】

【0002】

例えば、回路基板上にＡＤＣ（Analog-to-Digital Convertor）、ＤＡＣ（Digital-to-Analog Convertor）、ＣＰＵ（Central Processing Unit）、及びメモリ等の回路部品を備えてデジタル処理を行う電子装置においては、当該回路基板上において回路部品間をバスで接続することにより、回路部品間でのデータ通信（又は信号通信）が行われる。

【0003】

このようなバス通信では、外来電磁輻射雑音（以下、外来輻射雑音ともいう）の影響によりバス上で伝送される信号に雑音が発生し、回路部品間において適切な通信が行えなくなる場合がある。回路基板において、このような外来輻射雑音による通信障害を防止する技術として、従来、複数の信号線を基板面方向に平行に並べ、これら複数の信号線の外側両側部にそれぞれグランド線を配してバスを構成した回路基板が知られている（特許文献１）。また、これと同様の構成のバスを一の内層に形成し、その内層を挟む層に、当該バスを挟むようにそれぞれグランドパターンを形成した、多層回路基板が知られている（特許文献２）。

【0004】

しかしながら、特許文献１に記載のバス構成では、大きな輻射雑音が存在する環境下においては当該輻射雑音によりグランド線に大きな電位変動が発生し、当該発生した大きな電位変動が信号線の電位変動を誘発して、受信側の回路部品において信号を正しく受信できない事態が生じ得る。

【0005】

例えば内燃機関や大出力モータを用いて走行する車両の制御を行う制御装置では、点火プラグや、燃料弁の駆動等に用いられるソレノイドアクチュエータ、あるいは大出力モータ等に、大電力の信号が供給されて走行制御が行われる。このため、回路基板上には、デジタル処理のための回路部品に加えて、アクチュエータ等を制御するために極めて大きな電圧及び又は電流を扱うＭＯＳ−ＦＥＴなどの回路部品（制御用デバイス）が存在する。

【0006】

このような制御用デバイスにより大きな電圧及び又は電流が制御される場合、特にオン／オフ制御が行われる場合には、これら電圧／電流の変化によって制御装置の筐体内部において大きな電磁輻射雑音が発生し、当該大きな輻射雑音が、バスの両側部に設けられたグランド線のみならず信号線にも有意な雑音を生じさせることとなり得る。

【0007】

さらに、特許文献２の構成では、信号線に対する輻射雑音の影響は軽減されるものの、バスを内層に形成しなければならず、回路基板におけるパターン配置に大きな制約が生じ得る。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２００９−１００２２号公報

【特許文献2】特開２００９−１５８８５０号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

上記背景より、回路部品間（又は回路素子間）を接続する信号線（バス等）が設けられた基板においては、当該基板における回路部品配置や配線パターン配置に制約を生ずることなく、外来電磁輻射雑音による信号線での電位変動の発生を防止して安定な信号伝送を行うことが望まれる。

【課題を解決するための手段】

【0010】

本発明の一の態様は、電気回路を構成する少なくとも２つの回路素子間において信号を伝送する少なくとも一つの信号ラインが形成された基板である。本基板は、前記少なくとも一つの信号ラインの信号伝送方向に沿って当該少なくとも一つの信号ラインの少なくとも一の側方に形成された第１のシールドラインと、前記第１のシールドラインのそれぞれに対し、当該第１のシールドラインを挟んで前記少なくとも一つの信号ラインと対向する側にそれぞれ形成された第２のシールドラインと、電源のグランド端子に直接又は間接に接続されたグランドパターンと、を備える。ここで、前記第１のシールドライン及び前記第２のシールドラインのそれぞれは、前記グランドパターンを介して前記電源のグランド端子に至るグランド電流経路の最も下流に当たる前記グランドパターンの部分に最も近い部分においてのみ、前記グランドパターンと電気的に接続されている。
本発明の他の態様によると、前記基板は、前記少なくとも一つの信号ラインは分岐構造を有し、前記第１のシールドラインは、前記分岐構造を有する前記信号ラインの各部において当該信号ラインの少なくとも一の側方に形成された複数の個別のシールドパターンを電気的に接続することにより構成され、前記第２のシールドラインは、前記第１のシールドラインを構成する前記シールドパターンのそれぞれに対し、当該シールドパターンを挟んで前記少なくとも一つの信号ラインと対向する側に形成された、複数の個別のシールパターンを電気的に接続することにより構成される。
本発明の他の態様によると、前記分岐構造を有する前記信号ラインの各部において当該信号ラインの少なくとも一の側方に形成された前記複数の個別のシールドラインの少なくとも一つは前記第１のシールドラインを構成することなく当該複数の他の個別のシールドラインのいずれとも接続されておらず、及び又は、前記第１のシールドラインを挟んで前記少なくとも一つの信号ラインと対向する側に形成された前記複数の個別のシールドラインの少なくとも一つは、前記第２のシールドラインを構成することなく当該複数の他の個別のシールドラインのいずれとも接続されていない。
本発明の更に他の態様によると、前記基板は、導電材料による配線パターンが印刷された回路基板である。
本発明の他の態様は、前記回路基板を備える電子装置である。

【図面の簡単な説明】

【0011】

【図1】制御装置内に用いられた、本発明の第１の実施形態に係る信号ラインを備えた回路基板の構成を示す図である。

【図2】制御装置内に用いられた、本発明の第２の実施形態に係る信号ラインを備えた回路基板の構成を示す図である。

【図3(a)】図２に示す回路基板の、Ａ部の部分詳細図である。

【図3(b)】図２に示す回路基板の、Ｂ部の部分詳細図である。

【図3(c)】図２に示す回路基板の、Ｃ部の部分詳細図である。

【発明を実施するための形態】

【0012】

以下、図面を参照して、本発明の実施の形態を説明する。
〔第１実施例〕
図１は、制御装置内に用いられた本発明の第１の実施形態に係る、信号ラインを備えた回路基板の構成を示す図である。本回路基板は、例えば、車両に搭載されて当該車両の走行制御を行う制御装置の制御回路を構成する回路基板である。ただし、本実施形態に示す回路基板の構成は、これに限らず、アナロ信号又はデジタル信号を複数の回路部品間で送受信するための信号ラインを備えて所定の機能を発揮する電子装置の電子回路を構成する回路基板に、広く適用することができる。

【0013】

本回路基板１００は、導電性の筺体１０２内部に収容されて、全体として制御装置１０４を構成している。また、回路基板１００には、電源やセンサ等の外部装置と接続するためのコネクタ１０６が設けられている。なお、回路基板１００は筐体１０２に収容されているため、筐体１０２の外部から回路基板１００を視認することはできないが、図１においては、説明のため、筐体１０２の内部に収容されている部分についても実線を用いて示している。

【0014】

また、回路基板１００の図示下側にはグランドパターン１０８が設けられており、グランドパターン１０８と筺体１０２との間が、金属（例えば銅板）等の導電性材料により構成された導体１１０により電気的に接続されている。

【0015】

これにより、外部の電源（不図示）から供給された電流は、回路基板１００上の各回路部品を経た後、グランドパターン１０８、導体１１０、及び筺体１０２を経て当該外部の電源のグランド端子（不図示）に還流する。したがって、本実施形態では、回路基板１００の、導体１１０に接続された図示下側の外周部が、当該回路基板１００におけるグランド電流経路の最も下流に位置する部分、すなわち、グランド電流が回路基板１００から外部へ流出する部分（以下、単に「下流部分」と称する）となる。

【0016】

回路基板１００上には、例えば、外部に接続されたセンサ（不図示）から入力されたアナログ信号をデジタル信号に変換するためのＡＤＣ１１２と、ＡＤＣ１１２から出力されるデジタル信号を処理するＣＰＵ１１４と、が実装されている。なお、本実施形態では、説明のため一例としてＡＤＣ１１２及びＣＰＵ１１４のみを図示したが、回路基板１００上には所望の回路を構成するための他の種々の回路部品が搭載されているものとすることができる。

【0017】

回路基板１００上には、ＡＤＣ１１２とＣＰＵ１１４との間でデジタル信号の送受信を行うための４本の信号線（信号ライン）を並べて構成したバス１１６が形成されている。当該デジタル信号の送受信は、例えばＳＰＩ（Serial Peripheral Interface）通信により行われるものとすることができる。この場合、ＡＤＣ１１２及びＣＰＵ１１４は、それぞれ、ＳＰＩ通信を行うためのＳＣＫ（Serial Clock）端子、ＭＩＳＯ（Master In Slave Out）端子、ＭＯＳＩ（Master Out Slave In）端子、ＳＳ（Slave Select）端子の、４つの信号端子（以下、総称するときは「ＳＰＩ信号端子」という）を備え、バス１１６を構成する４本の信号線により、対応する信号端子間がそれぞれ接続される。

【0018】

なお、バス１１６は、本実施形態ではデジタル信号を伝送する４本の信号線で構成されるものとしたが、これに限らず、より多くの又はより少ない信号線（少なくとも１本の信号線）により構成されるものとすることができ、各信号線はそれぞれ、予め定められたデジタル信号又はアナログ信号を伝送するものとすることができる。

【0019】

回路基板１００上には、バス１１６の信号伝送方向に沿って当該バス１１６を両側方から挟むように形成された第１のシールドライン１１８、１２０と、バス１１６の各側方において第１のシールドライン１１８、１２０のそれぞれを挟んでバス１１６と対向する側にそれぞれ形成された第２のシールドライン１２２、１２４が設けられている。

【0020】

また、第１のシールドライン１１８、１２０と、第２のシールドライン１２２、１２４とは、それぞれ、回路基板１００のグランド電流経路の下流部分に最も近い部分（図示下側の端部）のみがグランドパターン１０８にそれぞれ接続されており、他の端部はどこにも接続されていない開放状態として形成されている。

【0021】

上記の構成を有する回路基板１００は、バス１１６の両側部分に設けられた第１のシールドライン１１８、１２０と第２のシールドライン１２２、１２４は、それぞれ、回路基板１００のグランド電流経路の下流部分に最も近い部分のみがグランドパターン１０８に接続されている。このため、回路基板１００の他の部分又は当該回路基板１００の外部から到来した電磁輻射ノイズは、バス１１６に至る前に、当該バス１１６から見て最も外側に配された第２のシールドライン１２２及び又は１２４によりまず吸収される。そして、当該電磁輻射ノイズにより第２のシールドライン１２２、１２４に誘導された雑音電荷は、グランド電流経路の下流部分に最も近い部分のみからグランドパターン１０８へ速やかに排出される。これにより、電磁輻射ノイズは第２のシールドライン１２２、１２４により効果的に除去される。

【0022】

また、第２のシールドライン１２２、１２４に吸収されずバス１１６方向へ向かって通過した電磁輻射ノイズは、第２のシールドライン１２２、１２４と同様の構成を有する第１のシールドライン１１８、１２０により上記と同様に吸収され、当該電磁輻射ノイズにより第１のシールドライン１１８、１２０に誘導された雑音電荷は、グランド電流経路の下流部分に最も近い部分のみからグランドパターン１０８へ速やかに排出される。これにより、電磁輻射ノイズは、第１のシールドライン１１８、１２０によって更に効果的に除去される。

【0023】

また、第１のシールドライン１１８、１２０と、第２のシールドライン１２２、１２４とは、雑音電荷がそれぞれ個別にグランド電流経路に向かって速やかに排出されるため、第２のシールドライン１２２、１２４に誘導された雑音電荷が第１のシールドライン１１８、１２０へ流入したり、第１のシールドライン１１８、１２０に誘導された雑音電荷が第２のシールドライン１２２、１２４へ流入したりすることがない。このため、第１及び第２のシールドライン間での雑音電荷（従って、雑音電流）の干渉（例えばシールドラインにおける電位変動）を生じ難く、その結果、当該干渉を介したバス１１６への間接的な影響をも生ずることなく、電磁輻射ノイズが効果的に除去される。

【0024】

なお、バス１１６の両側部の信号線と第１のシールドライン１２０、１２２との間隔は、それぞれ、バス１１６へ到来する電磁輻射ノイズをその直近で吸収するためできるだけ短く、かつ、第１のシールドライン１２０、１２２に流れる雑音電流がバス１１６の信号線に干渉しない程度に長く設定されるが、上述したバス１１６と第１及び第２のシールドライン１１８〜１２４との構成においては、電磁輻射雑音は主に第２のシールドライン１２２、１２４に吸収されると考えられることから、特に、第２のシールドライン１２２、１２４に誘導された雑音電流が第１のシールドライン１１８、１２０に干渉しないように、第１のシールドライン１１８、１２０と、隣接する第２のシールドライン１２２、１２４との間の距離は、それぞれ、バス１１６の両側部の信号線と第１のシールドライン１２０、１２２との間の距離よりも大きく（長く）設定されることが望ましい。

【0025】

また、本実施形態では、グランドパターン１０８、バス１１６、第１のシールドライン１１８、１２０、第２のシールドライン１２２、１２４が、すべて回路基板１００の同一の面（オモテ面）に形成され、第１のシールドライン１１８、１２０と第２のシールドライン１２２、１２４とが個別にグランドパターン１０８に接続される構成となっているが、これに限らず、第１及び第２のシールドライン１１８、１２０、１２２、１２４のそれぞれのグランド電流経路の下流部分に最も近い部分が、例えば回路基板１００の裏面に形成されたブリッジパターンとビアホールとにより互いに接続され、シールドライン１１８〜１２４のいずれかの、グランド電流経路の下流部分に最も近い部分のみが、グランドパターン１０８に接続されるものとしてもよい。

【0026】

また、回路基板１００の裏面をグランド面として、グランドパターン１０８を当該裏面に形成し、第１及び第２のシールドライン１１８、１２０、１２２、１２４のそれぞれの、グランド電流経路の下流部分に最も近い部分を、ビアホールを介して裏面のグランドパターン１０８に接続するものとしてもよい。

【0027】

さらに、回路基板１００を多層基板とし、一の内層をグランド層として当該グランド層にグランドパターン１０８を形成し、上記と同様に第１及び第２のシールドライン１１８、１２０、１２２、１２４のそれぞれの、グランド電流経路の下流部分に最も近い部分を、ビアホールを介してグランド層のグランドパターン１０８に接続するものとしてもよい。

【0028】

ただし、上記いずれの場合も（すなわち、グランドパターン１０８を回路基板１００の裏面又は内層のいずれに形成する場合も）、バス１１６と第１及び第２のシールドパターン１１８〜１２４とは、回路基板１００の同じ面又は同じ層に形成することが望ましい。

【0029】

さらに、本実施形態においては、バス１１６の信号伝送方向に沿って当該バス１１６を両側方から挟むように、バス１１６の両側方に第１のシールドライン１１８、１２０をそれぞれ形成し、第１のシールドライン１１８、１２０のそれぞれに対して、当該第１のシールドライン１１８、１２０を挟んでバス１１６と対向する側に、それぞれ第２のシールドライン１２２、１２４を形成する構成したが、これに限らず、バス１１６の一の側方にのみ第１のシールドライン（例えば、第１のシールドライン１１８）を形成し、当該第１のシールドラインを挟んでバス１１６と対向する側に第２のシールドライン（例えば、第２のシールドライン１２２）を形成するものとしても良い。この場合でも、第１及び第２のシールドラインが形成されたバス１１６の側方部分において、上述した本実施形態における電磁輻射ノイズの影響低減効果と同様の効果を奏することができる。

【0030】

〔第２実施形態〕
次に、本発明の第２の実施形態について説明する。
第１の実施形態では、ＡＤＣ１１２とＣＰＵ１１４の２つの電子部品が、分岐部を持たないバス１１６を介して１対１の信号通信を行うよう構成されている。これに対し、第２の実施形態では、ＣＰＵと複数の回路部品との間が、分岐部を有するバスにより接続されて１対多の信号通信が行われる。

【0031】

図２は、本発明の第２の実施形態に係る通信配線パターンを備えた回路基板の構成を示す図である。
本回路基板２００は、導電性の筺体２０２内部に収容されて、全体として制御装置２０４を構成している。また、回路基板２００には、電源やセンサ等の外部装置と接続するためのコネクタ２０６が設けられている。

【0032】

また、回路基板２００の図示下側にはグランドパターン２０８が設けられており、グランドパターン２０８と筺体２０２との間が、例えば銅板等により構成された導体２１０により電気的に接続されている。

【0033】

これにより、外部の電源（不図示）から供給された電流は、回路基板２００上の各回路部品を経た後、グランドパターン２０８、導体２１０、及び筺体２０２を経て当該外部の電源のグランド端子（不図示）に還流する。したがって、本実施形態では、回路基板２００の、導体２１０に接続された図示下側の外周部が、当該回路基板２００におけるグランド電流経路の下流部分（すなわち、最も下流に位置する部分であり、グランド電流が回路基板２００から外部へ流出する部分）となる。

【0034】

回路基板２００上には、例えば、外部に接続されたセンサ（不図示）から入力されたアナログ信号をデジタル信号に変換するためのＡＤＣ２１２と、ＡＤＣ２１２から出力されるデジタル信号を処理するＣＰＵ２１４と、ＣＰＵ２１４における所定の演算の結果として当該ＣＰＵ２１４から出力されるデジタル信号をアナログ信号に変換して出力するＤＡＣ２１６と、ＣＰＵ２１４における上記所定の演算に必要な種々のデータを記憶する２つのメモリ２１８、２２０と、が実装されている。なお、本実施形態では、説明のため一例としてＡＤＣ２１２、ＣＰＵ２１４、ＤＡＣ２１６、メモリ２１８、２２０のみを図示したが、回路基板２００上には所望の回路を構成するための他の種々の回路部品が搭載されているものとすることができる。

【0035】

回路基板２００上には、ＣＰＵ２１４と、ＡＤＣ２１２、ＤＡＣ２１６、及びメモリ２１８、２２０と、の間でデジタル信号の送受信を行うための複数の信号線を並べて構成したバス２２２が形成されている。当該デジタル信号の送受信は、例えばＳＰＩ通信により行われるものとすることができる。この場合、バス２２２は、ＡＤＣ２１２、ＣＰＵ２１４、ＤＡＣ２１６、及びメモリ２１８、２２０にそれぞれ設けられたＳＰＩ通信を行うためのＳＣＫ端子、ＭＩＳＯ端子、ＭＯＳＩ端子をそれぞれ互いに接続する３本の信号線と、ＣＰＵ２１４に設けられた３つのＳＳ端子のそれぞれを、ＡＤＣ２１２、ＤＡＣ２１６、及びメモリ２１８、２２０のそれぞれに一つ設けられたＳＳ端子にそれぞれ接続する４本の信号線と、で構成される。

【0036】

バス２２２は、ＣＰＵ２１４と、ＡＤＣ２１２、ＤＡＣ２１６、及びメモリ２１８、２２０と、を接続するため、３つのＴ字形分岐部を有している。

【0037】

回路基板２００上には、バス２２２の各部において信号伝送方向に沿って当該バス２２２を両側方から挟むように形成されたシールドパターン２２４、２２６、２２８、２３０、２３２と、シールドパターン２２４〜２３２をそれぞれ挟んでバス２２２と対向する側に形成されたシールドパターン２３４、２３６、２３８、２４０、２４２が設けられている。

【0038】

図３（ａ）、（ｂ）、及び（ｃ）は、それぞれ図２のＡ部、Ｂ部、及びＣ部の分部詳細図である。
シールドパターン２２４と２２６とは、ビアホール３００、３０２と、回路基板２００の裏面に形成されたブリッジパターン３０４と、により互いに接続され、シールドパターン２３４と２３６とは、ビアホール３０６、３０８と、回路基板２００の裏面に形成されたブリッジパターン３１０と、により互いに接続されている（図３（ａ））。

【0039】

また、シールドパターン２２８と２３０とは、ビアホール３１２、３１４と、回路基板２００の裏面に形成されたブリッジパターン３１６と、により互いに接続され、シールドパターン２３８と２４０とは、ビアホール３１８、３２０と、回路基板２００の裏面に形成されたブリッジパターン３２２と、により互いに接続されている（図３（ｂ））。

【0040】

また、シールドパターン２２６と２３２とは、ビアホール３２４、３２６と、回路基板２００の裏面に形成されたブリッジパターン３２８と、により互いに接続され、シールドパターン２３６と２４２とは、ビアホール３３０、３３２と、回路基板２００の裏面に形成されたブリッジパターン３３４と、により互いに接続されている（図３（ｃ））。また、シールドパターン２３０と２３２とは、ビアホール３３６、３３８と、回路基板２００の裏面に形成されたブリッジパターン３４０と、により互いに接続され、シールドパターン２４０と２４２とは、ビアホール３４２、３４４と、回路基板２００の裏面に形成されたブリッジパターン３４６と、により互いに接続されている（図３（ｃ））。

【0041】

以上の接続（図３（ａ）〜（ｃ））により、個別のシールドパターン２２４〜２３２は全て互いに接続され、全体として一つの第１のシールドラインを構成し、個別のシールドパターン２３４〜２４２も全て互いに接続され、全体として一つの第２のシールドラインを構成する。

【0042】

さらに、第１のシールドラインを構成するシールドパターン２２４〜２３２のうちグランド電流経路の下流部分に最も近い部分の一部（図２の例では、シールドパターン２３２の略中央部）と、第２のシールドラインを構成するシールドパターン２３４〜２４２のうち当該下流部分に最も近い部分の一部（図２の例では、シールドパターン２４２の略中央部）のみが、グランドパターン２０８に接続されている（図２、図３（ｃ））。

【0043】

これにより、回路基板２００では、第１の実施形態に係る回路基板１００の場合と同様に、回路基板２００の他の部分又は当該回路基板２００の外部から到来した電磁輻射ノイズは、バス２２２に至る前に、当該バス２２２から見て最も外側に配された第２のシールドラインを構成するシールドパターン２３４〜２４２によりまず吸収され、当該電磁輻射ノイズによりシールドパターン２３４〜２４２に誘導された雑音電荷は、グランドパターン２０８を介して速やかに回路基板２００のグランド電流経路の下流部分へ排出される。これにより、電磁輻射ノイズは第２のシールドラインを構成するシールドパターン２３４〜２４２により効果的に除去される。

【0044】

また、第２のシールドラインを構成するシールドパターン２３４〜２４２に吸収されずバス２２２の方向へ向かって通過した電磁輻射ノイズは、シールドパターン２３４〜２４２よりもバス２２２に近い側に形成された第１のシールドラインを構成するシールドパターン２２４〜２３２により上記と同様に吸収され、当該電磁輻射ノイズによりシールドパターン２２４〜２３２に誘導された雑音電荷は、グランドパターン２０８を介して速やかにグランド電流経路の下流部分へ排出される。これにより、電磁輻射ノイズは、第１のシールドラインを構成するシールドパターン２２４〜２３２によって更に効果的に除去される。

【0045】

さらに、第１のシールドラインを構成するシールドパターン２２４〜２３２に誘導された雑音電荷は、第２のシールドラインを構成するシールドパターン２３４〜２４２のいずれをも経由することなく（正確には、シールドパターン２４２とグランドパターン２０８との接続点に流入して）、グランドパターン２０８を介して速やかに排出され、第２のシールドラインを構成するシールドパターン２３４〜２４２に誘導された雑音電荷は、第１のシールドラインを構成するシールドパターン２２４〜２３２のいずれをも経由することなく、グランドパターン２０８を介して速やかにグランド電流経路の下流部分に排出される。すなわち、第２のシールドラインを構成するシールドパターン２３４〜２４２のいずれかに誘導された雑音電荷が第１のシールドラインを構成するシールドパターン２２４〜２３２のいずれかの部分に流入したり、第１のシールドラインを構成するシールドパターン２２４〜２３２のいずれかに誘導された雑音電荷が第２のシールドラインを構成するシールドパターン２３４〜２４２のいずれかの部分に流入することがない。このため、第１及び第２のシールドライン間での雑音電荷（従って、雑音電流）の干渉（例えば一のシールドラインの雑音電荷に起因した他のシールドラインでの電位変動）を生じ難く、その結果、当該干渉を介したバス２２２への間接的な影響をも生ずることなく、電磁輻射ノイズが効果的に除去される。

【0046】

なお、本実施形態では、グランド電流経路の下流部分に最も近い第１のシールドラインを構成するシールドパターン２３２の図示下辺が、当該下流部分である当該外周部と平行に形成されていることから、シールドパターン２３２の略中央部を、第１のシールドラインのうちグランド電流経路の下流部分に最も近い部分としてグランドパターン２０８に接続する構成としたが、上記のような平行関係が存在せず、第１のシールドラインのうちグランド電流経路の下流部分に最も近い部分が一義的に特定される場合には、当該一義的に特定される当該下流部分最も近い部分をグランドパターン２０８に接続すればよい。

【0047】

同様に、本実施形態では、グランド電流経路の下流部分に最も近い第２のシールドパターン２４２の図示下辺が、当該下流部分である回路基板２００の図示下側外周部と平行に形成されていることから、シールドパターン２４２の略中央部を、第２のシールドラインのうちグランド電流経路の下流部分に最も近い部分としてグランドパターン２０８に接続される構成としたが、上記のような平行関係が存在せず、互いに接続された第２のシールドラインのうちグランド電流経路の下流部分に最も近い部分が一義的に特定される場合には、当該一義的に特定される当該下流部分に最も近い部分をグランドパターン２０８に接続すればよい。

【0048】

さらに、互いに接続されたシールドパターン２２４〜２３２の各接続点、及び互いに接続されたシールドパターン２３４〜２４２の各接続点は、回路基板２００のグランド電流経路の下流部分とシールドパターン２２４〜２３２の各端部との間の雑音電流の経路長の最大値が最小となるように、及び当該下流部分とシールドパターン２３４〜２４２の各端部との間の雑音電流の経路長の最大値が最小となるように、配置することが望ましい。

【0049】

また、本実施形態においては、バス２２２の信号伝送方向に沿って当該バス２２２の各部を両側方から挟むように、バス２２２の両側方に第１のシールドラインを構成するシールドパターン２２４〜２３２をそれぞれ形成し、第１のシールドラインを構成するこれらシールドパターンのそれぞれに対し、これらのシールドパターンを挟んでバス２２２と対向する側に、それぞれ第２のシールドラインを構成するシールドパターン２３４〜２４２を形成する構成したが、これに限らず、バス２２２の一の側方にのみ第１のシールドラインを構成するシールドパターンを形成し、当該これらのシールドパターンを挟んでバス２２２と対向する側に第２のシールドラインを構成するシールドパターンを形成するものとしても良い。この場合でも、第１及び第２のシールドラインが形成されたバス２２２の側方部分において、上述した本実施形態における電磁輻射ノイズの影響低減効果と同様の効果を奏することができる。

【0050】

また、本実施形態においては、シールドパターン２２４〜２３２の全てを互いに接続して第１のシールドラインを構成し、シールドパターン２３４〜２４２の全てを互いに接続して第２のシールドラインを構成して、第１及び第２のシールドパターンを、それぞれグランド電流経路の下流部分に最も近い部分においてグランドパターン２０８に接続する構成としたが、シールドパターン２２４〜２３２の少なくとも一つ（例えば、シールドパターン２２８）を他のシールドパターンに接続せず、及び又はシールドパターン２３４〜２４２の少なくとも一つ（例えば、シールドパターン２３８）を他のシールドパターンに接続しない構成とすることもできる（以下、他のシールドパターンに接続されていないシールドパターンを孤立したシールドパターンと称する）。本願発明の発明者は、この場合には本実施形態に示した構成に比べて輻射雑音の影響を低減する効果は小さくなるものの、孤立したシールドパターンの部分に導体パターンを何も設けない構成に比べれば高いノイズ低減効果を得ることができるとの知見を得た。

【0051】

孤立したシールドパターンによっても電磁輻射ノイズの低減効果が得られる理由は、概ね次のように解釈することできる。
孤立したシールドパターンは、電磁輻射ノイズのない定常状態においては回路基板２００の基板材料（例えば、ガラスエポキシ）そのものの絶縁抵抗を介して回路基板２００と同電位、したがってグランド電位とほぼ同電位となっていると考えられる。そして、電磁輻射ノイズが到来すると、孤立したシールドパターンには雑音電荷が誘導されて電位変動が発生するが、当該雑音電荷は、輻射雑音の強度（従って雑音電荷量）や上記絶縁抵抗等に応じた時間をかけて、回路基板２００の基板材料内へ散逸するか、または、電磁輻射ノイズの電界により雑音電荷の一部が微小な渦電流として消失されることとなり、その結果として電磁輻射ノイズが低減されると考えられる。

【0052】

したがって、孤立したシールドパターンを設ける場合には、できるだけ広い面積で形成し、且つ、孤立したシールドパターンの近傍（回路基板における同一面内の近傍、又は隣接する内層又は裏面分部の近傍）に、グランドパターンを設けることが望ましい。面積が広いことにより、孤立したシールドパターンで生ずる雑音電荷に起因する電位変動は抑制され、近傍にグランドパターンがあれば当該雑音電荷の散逸も促進されることとなり、輻射ノイズの吸収効果が発揮され易くなり得る。

【0053】

以上、説明したように、第１及び第２の実施形態では、電気部品間で信号を伝送する信号線（例えばバス）の両側部にそれぞれ２つのシールドライン、すなわち、第１のシールドラインと、第２のシールドラインと、が形成され、第１のシールドラインのうち回路基板のグランド電流経路の下流部分に最も近い部分のみが当該回路基板のグランドパターンに接続され、且つ、第２のシールドラインのうち回路基板のグランド電流経路の下流部分に最も近い部分のみが当該回路基板のグランドパターンに接続されている。これにより、到来した電磁輻射ノイズを第１及び第２のシールドラインにより分散して吸収し、それぞれのシールドラインに誘導された雑音電荷を互いに独立にグランドパターンへ速やかに排出することができるので、電磁輻射ノイズによってバスの信号線に電位変動が生ずるのを効果的に防止することができる。

【0054】

なお、上述した実施形態においては、回路基板上、すなわち導電材料による配線パターンが印刷された基板上に信号ラインや第１及び第２のシールドラインが形成されるものとして説明したが、本発明は、これに限らず、例えば集積回路における基板のように、電気回路を構成する少なくとも２つの回路素子間において信号を伝送する少なくとも一つの信号ラインが形成された基板にも、広く一般に適用することができる。

【符号の説明】

【0055】

１００、２００・・・回路基板、１０２、２０２・・・筺体、１０４、２０４・・・制御装置、１０６、２０６・・・コネクタ、１０８、２０８・・・グランドパターン、１１０、２１０・・・導体、１１２、２１２・・・ＡＤＣ、１１４、２１４・・・ＣＰＵ、１１６、２２２・・・バス、１１８、１２０・・・第１のシールドライン、１２２、１２４・・・第２のシールドライン、２２４、２２６、２２８、２３０、２３２、２３４、２３６、２３８、２４０、２４２・・・シールドパターン、２１６・・・ＤＡＣ、２１８、２２０・・・メモリ、３００、３０２、３０６、３０８、３１２、３１４、３１８、３２０、３２４、３２６、３３０、３３２、３３６、３３８、３４２、３４４・・・ビアホール、３０４、３１０、３１６、３２２、３２８、３３４、３４０、３４６・・・ブリッジパターン。

【図1】

【図2】

【図3(a)】

【図3(b)】

【図3(c)】