特許6444414IP Force 特許公報全文掲載

技術分野

一般にコンピュータ技術に関し、より詳細には、フィン型電界効果トランジスタ(fin field effect transistor)(FinFET)などの半導体素子の製造

発明が解決しようとする課題[発明の詳細な説明]から抜粋

フィンとスペーサとの間に隙間を形成して隙間にエピタキシャル層を成長させた半導体素子およびその製造方法を提供する。

課題を解決するための手段[発明の詳細な説明]から抜粋

実施形態は半導体素子の製造方法に関し、方法は、少なくとも1つのフィン、ゲート、およびスペーサを備える構造を形成するステップと、構造にアニール処理を施し、少なくとも1つのフィンとスペーサとの間に隙間を形成するステップと、スペーサと少なくとも1つのフィンとの間の隙間にエピタキシャル半導体層を成長させるステップとを含む。

この発明についての権利主張の範囲[特許請求の範囲]

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】1つまたは複数の実施形態による構造の典型的な図である。

【図2】図1に示された線A−A’に沿った図1の構造の正面の斜視図である。

【図3】図1に示された線B−B’に沿った図1の構造の側面の斜視図である。

【図4】1つまたは複数の実施形態によるアニール処理後の図1の構造の典型的な図である。

【図5】図4に示された線A−A’に沿った図4の構造の正面の斜視図である。

【図6】図4に示された線B−B’に沿った図4の構造の側面の斜視図である。

【図7】1つまたは複数の実施形態によるエピタキシ(エピ)層の成長/挿入後の、図4の構造の典型的な図である。

【図8】図7に示された線A−A’に沿った図7の構造の正面の斜視図である。

【図9】図7に示された線B−B’に沿った図7の構造の側面の斜視図である。

【図10】1つまたは複数の実施形態による典型的な方法のフローチャートである。

選択図 図1出願人が指定した本件の代表的な図

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