特許 6448897 垂直型メモリ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6448897

(24)【登録日】2018年12月14日

(45)【発行日】2019年1月9日

(54)【発明の名称】垂直型メモリ装置

(51)【国際特許分類】

   H01L 27/11556 20170101AFI20181220BHJP

   H01L 27/11582 20170101ALI20181220BHJP

   H01L 21/336 20060101ALI20181220BHJP

   H01L 29/788 20060101ALI20181220BHJP

   H01L 29/792 20060101ALI20181220BHJP

   H01L 21/8239 20060101ALI20181220BHJP

   H01L 27/105 20060101ALI20181220BHJP

   H01L 45/00 20060101ALI20181220BHJP

   H01L 49/00 20060101ALI20181220BHJP

【ＦＩ】

   H01L27/11556

   H01L27/11582

   H01L29/78 371

   H01L27/105 448

   H01L45/00 Z

   H01L49/00 Z

【請求項の数】13

【外国語出願】

【全頁数】35

(21)【出願番号】特願2013-210120(P2013-210120)

(22)【出願日】2013年10月7日

(65)【公開番号】特開2014-78714(P2014-78714A)

(43)【公開日】2014年5月1日

【審査請求日】2016年9月21日

(31)【優先権主張番号】10-2012-0110751

(32)【優先日】2012年10月5日

(33)【優先権主張国】KR

(31)【優先権主張番号】13/844,337

(32)【優先日】2013年3月15日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】薛 光洙

(72)【発明者】

【氏名】▲曹▼ 盛純

【審査官】 加藤 俊哉

(56)【参考文献】

【文献】 特開２０１１−０４０７０６（ＪＰ，Ａ）

【文献】 特開２０１１−０６１１５９（ＪＰ，Ａ）

【文献】 特開２０１０−１８７０００（ＪＰ，Ａ）

【文献】 特開２０１１−１８７１５２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／１１５５６

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２３９

Ｈ０１Ｌ ２７／１０５

Ｈ０１Ｌ ２７／１１５８２

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

Ｈ０１Ｌ ４５／００

Ｈ０１Ｌ ４９／００

(57)【特許請求の範囲】

【請求項1】

第１方向に延長されている単一の選択線と；
前記第１方向と交差している第２方向に配列されている、第１の垂直に積層されたメモリセルストリング及び第２の垂直に積層されたメモリセルストリングであって、前記単一の選択線に共通して接続された、第１の垂直に積層されたメモリセルストリング及び第２の垂直に積層されたメモリセルストリングと；
前記第２方向に延長されている第１ビット線及び第２ビット線であって、前記第１ビット線が、前記第１方向に前記第２ビット線から離間されている、第１ビット線及び第２ビット線と；
前記第１の垂直に積層されたメモリセルストリングを前記第１ビット線に接続する第１サブインターコネクションと；
前記第２の垂直に積層されたメモリセルストリングを前記第２ビット線に接続する第２サブインターコネクションと；を含み、
前記垂直に積層されたメモリセルストリングが、それぞれ、異なるビット線に接続され、
前記第１サブインターコネクションの中央部は、第１方向に突出した第１突出部を含み、かつ前記第２サブインターコネクションの中央部は、第１方向の反対方向に突出した第２突出部を含み、
前記第１突出部及び第２突出部にて、前記第１ビット線及び第２ビット線にそれぞれ接続される、半導体装置。

【請求項2】

前記単一の選択線、前記サブインターコネクション及び前記ビット線が、基板上で連続して提供され、
前記垂直に積層されたメモリセルストリングが、前記基板に接続され、
前記ビット線が、前記垂直に積層されたメモリセルストリング上に提供され、
前記サブインターコネクションが、前記垂直に積層されたメモリセルストリングと前記ビット線との間に提供される、請求項１に記載の装置。

【請求項3】

前記サブインターコネクションの各々が、長軸及び短軸を有し、
前記サブインターコネクションは、各々の前記突出部が前記短軸に沿って前記第１方向に突出しており、
前記長軸が、前記第２方向に延長されている、請求項１に記載の装置。

【請求項4】

第１方向に延長されている第１選択線、第２選択線及び第３選択線であって、前記第１方向と交差している第２方向に互いに離間されている、第１選択線、第２選択線及び第３選択線と；
前記第２方向に配列されている、第１垂直柱、第２垂直柱、第３垂直柱及び第４垂直柱であって、前記第１垂直柱が、前記第１選択線に接続され、前記第２垂直柱及び前記第３垂直柱が、前記第２選択線に共通して接続され、前記第４垂直柱が、前記第３選択線に接続される、第１垂直柱、第２垂直柱、第３垂直柱及び第４垂直柱と；
前記第２方向に延長されている第１ビット線及び第２ビット線であって、前記第１ビット線が、前記第１方向に前記第２ビット線から離間されている、第１ビット線及び第２ビット線と；
前記第１垂直柱及び前記第２垂直柱を前記第１ビット線に接続する第１サブインターコネクションと；
前記第３垂直柱及び前記第４垂直柱を前記第２ビット線に接続する第２サブインターコネクションと、を含む、半導体装置。

【請求項5】

前記サブインターコネクションの各々が、長軸及び短軸を有し、
前記第１サブインターコネクションが、前記短軸に沿った前記第１方向に突出した第１突出部を有し、
前記第２サブインターコネクションが、前記短軸に沿った前記第１方向の反対方向に突出した第２突出部を含み、
前記長軸が、前記第２方向に延長されている、請求項４に記載の装置。

【請求項6】

前記第１サブインターコネクションが、前記第１突出部を介して前記第１ビット線に接続され、前記第２サブインターコネクションが、前記第２突出部を介して前記第２ビット線に接続される、請求項５に記載の装置。

【請求項7】

前記選択線、前記サブインターコネクション及び前記ビット線が、基板上に連続して提供され、
前記装置が、
前記第１方向に延長されている第１分離絶縁層であって、前記第１選択線と前記第２選択線との間に提供される第１分離絶縁層、をさらに含む、請求項５に記載の装置。

【請求項8】

前記第１突出部が、前記第１分離絶縁層と垂直に重なっている、請求項７に記載の装置。

【請求項9】

前記基板と前記選択線との間のセルゲートをさらに含み、
前記垂直柱が、前記セルゲートを貫通しており、前記基板に電気的に接続される、請求項８に記載の装置。

【請求項10】

前記第１方向に延長されている第２分離絶縁層であって、前記第２選択線と前記第３選択線との間に提供される、第２分離絶縁層をさらに含み、
前記第１分離絶縁層が、前記基板と接触し、前記第２分離層が、前記セルゲートの上方へ提供される、請求項９に記載の装置。

【請求項11】

前記第１突出部が、前記第１分離絶縁層と垂直に重なっており、前記第２突出部が、前記第２分離絶縁層と垂直に重なっている、請求項１０に記載の装置。

【請求項12】

前記セルゲートと前記垂直柱との間の情報格納要素をさらに含む、請求項９に記載の装置。

【請求項13】

前記第１サブインターコネクションが、前記長軸に沿って、前記第２サブインターコネクションよりも、短い長さを有する、請求項５に記載の装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体装置に関し、さらに詳しくは、垂直型メモリ装置に関する。

【背景技術】

【0002】

優れた性能と低コストのために半導体装置の集積度を増加させることが求められている。特に、メモリ装置の集積度は製品のコストを決定する重要な要因である。従来の２次元メモリ装置の集積度は主に単位メモリセルが占める面積によって決定されるので、微細パターンの形成技術のレベルに大きく影響を受ける。しかし、パターンの微細化のためには超高価の装備が必要なので低コストの２次元半導体メモリ装置の集積度の増加は限られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許公開第２０１０／０２０２２０６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明はより高集積化し、動作速度が速い３次元の半導体装置を提供することである。

【課題を解決するための手段】

【0005】

一実施形態では、半導体装置は、垂直に積層される複数のメモリセルストリングと、ビット線と、少なくとも２つの前記垂直に積層されるメモリセルストリングを前記ビット線に接続するインターコネクションを含む。

【0006】

他の実施形態では、前記インターコネクションの一部は、第１方向に延長され、前記ビット線は、第２方向に延長されている。

【0007】

また他の実施形態では、前記ビット線は、前記インターコネクションと実質的に平行に延長されている。

【0008】

一実施形態では、少なくとも２つの前記メモリセルストリングは、前記第２方向に沿って配置され、前記ビット線から前記第１方向にオフセットされ、前記インターコネクションの一部は、第２方向に突出している。

【0009】

他の実施形態では、前記ビット線、前記インターコネクション及び少なくとも２つの前記メモリセルストリングは、それぞれ第１ビット線、第１インターコネクション及び少なくとも２つの前記メモリセルストリングの第１セットに対応し、
前記半導体装置は、第２ビット線及び少なくとも２つの前記メモリセルストリングの第２セットを前記第２ビット線に接続する第２インターコネクションを含む。

【0010】

一実施形態では、前記第１インターコネクションの一部は、第２方向に突出され、前記第２インターコネクションは、前記第２方向の逆方向に突出している。

【0011】

本発明の一概念による製造方法は、複数のメモリセルストリングを形成し、少なくとも２つの前記メモリセルストリングをインターコネクションに接続し、そして前記インターコネクションをビット線に接続することを含む。

【0012】

本発明の他の実施形態による製造方法は、半導体基板上にバッファ誘電膜を形成し；前記バッファ誘電膜上に犠牲膜と絶縁膜のスタックを繰り返し形成し、前記犠牲膜及び絶縁膜のスタックを貫通して延長されて、前記半導体基板に接続される垂直柱を形成し；前記バッファ誘電膜、前記犠牲膜及び前記絶縁膜をパターニングして前記基板の一部を露出する分離領域を形成し；前記パターニングされた犠牲膜を除去して、前記垂直柱の側壁の一部を露出するリセスされた領域を形成し；前記リセスされた領域に情報格納要素を形成し；前記リセスされた領域内の前記情報格納要素上に導電膜を形成し、互いに離隔された第１及び第２ストリング選択線を含むメモリセルストリングを形成し；
前記垂直柱上に第１コンタクトを形成し；前記第１コンタクト上にサブインターコネクションを形成し、前記垂直柱は、前記第１及び第２ストリング選択線に接続し；前記第１及び第２サブインターコネクション上に第２コンタクトを形成し；前記コンタクト上にビット線を形成することを含み、前記第１サブインターコネクションと前記第２サブインターコネクションは、前記第２コンタクトを通じて他の隣接するビット線に接続される。

【発明の効果】

【0013】

本発明の概念によれば、垂直型メモリ装置の単位セルの面積は減少し、集積度は増加する。一般的な技術に比べてビット線の数が増加してページサイズ（ｐａｇｅ ｓｉｚｅ）が増えるとともに、動作速度が向上される。

【図面の簡単な説明】

【0014】

【図1】本発明の実施形態に係るメモリ装置を示すブロック図である。

【図2】図１のメモリセルアレイの例を示すブロック図である。

【図3】本発明の第１実施形態に係る垂直型メモリ装置のメモリブロックの斜視図である。

【図4A】図３のＡの拡大図である。

【図4B】図３のＡの拡大図である。

【図4C】図３のＡの拡大図である。

【図4D】図３のＡの拡大図である。

【図4E】図３のＡの拡大図である。

【図4F】図３のＡの拡大図である。

【図4G】図３のＡの拡大図である。

【図4H】図３のＡの拡大図である。

【図4I】図３のＡの拡大図である。

【図5A】図３の垂直型メモリ装置の平面図である。

【図5B】図５ＡのＡ−Ａ’線に沿った断面図である。

【図5C】図３の垂直型メモリ装置の平面図である。

【図5D】図３の垂直型メモリ装置の平面図である。

【図6A】図５Ａに対応する平面図である。

【図6B】図５Ｂに対応する断面図である。

【図7A】図５Ａに対応する平面図である。

【図7B】図５Ｂに対応する断面図である。

【図8A】図５Ａに対応する平面図である。

【図8B】図５Ｂに対応する断面図である。

【図9A】図５Ａに対応する平面図である。

【図9B】図５Ｂに対応する断面図である。

【図10A】図５Ａに対応する平面図である。

【図10B】図５Ｂに対応する断面図である。

【図11A】図５Ａに対応する平面図である。

【図11B】図５Ｂに対応する断面図である。

【図12A】図５Ａに対応する平面図である。

【図12B】図５Ｂに対応する断面図である。

【図13】本発明の第２実施形態に係る垂直型メモリ装置のメモリブロックの斜視図である。

【図14A】図１３の垂直型メモリ装置の平面図である。

【図14B】図１４ＡのＡ−Ａ’線に沿った断面図である。

【図15A】図１４Ａに対応する平面図である。

【図15B】図１４Ｂに対応する断面図である。

【図16A】図１４Ａに対応する平面図である。

【図16B】図１４Ｂに対応する断面図である。

【図17A】図１４Ａに対応する平面図である。

【図17B】図１４Ｂに対応する断面図である。

【図18A】図１４Ａに対応する平面図である。

【図18B】図１４Ｂに対応する断面図である。

【図19】本発明の第３実施形態に係る垂直型メモリ装置のメモリブロックの斜視図である。

【図20A】図１９の垂直型メモリ装置の平面図である。

【図20B】図２０ＡのＡ−Ａ’線に沿った断面図である。

【図20C】図１９の垂直型メモリ装置の平面図である。

【図21】本発明の第４実施形態に係る垂直型メモリ装置のメモリブロックの斜視図である。

【図22A】図２１の垂直型メモリ装置の平面図である。

【図22B】図２２ＡのＡ−Ａ’線に沿った断面図である。

【図23A】図２２Ａに対応する平面図である。

【図23B】図２２Ｂに対応する断面図である。

【図24A】図２２Ａに対応する平面図である。

【図24B】図２２Ｂに対応する断面図である。

【図25A】図２２Ａに対応する平面図である。

【図25B】図２２Ｂに対応する断面図である。

【図26】本発明の第５実施形態に係る垂直型メモリ装置のメモリブロックの斜視図である。

【図27A】図２６の垂直型メモリ装置の平面図である。

【図27B】図２７ＡのＡ−Ａ’線に沿った断面図である。

【図28】本発明の概念による実施形態に基づいて形成された半導体装置を含むメモリシステムの一例を示す概略ブロック図である。

【図29】本発明の概念による実施形態に基づいて形成された半導体装置を備えているメモリカードの一例を示す概略ブロック図である。

【図30】本発明の概念による実施形態に基づいて形成された半導体装置を装着した情報処理システムの一例を示す概略ブロック図である。

【発明を実施するための形態】

【0015】

本発明の長所及び特徴、そして、それらを得る方法は、添付された図面と例示的な実施形態から明らかになる。しかし、本発明の概念は、以下の例示的な実施形態に限定されず、他の形態で具体化することができる。また、例示的な実施形態は単に本発明の概念の例を開示して当業者が本発明の思想を理解できるようにする。

【0016】

ある構成要素が他の構成要素の“上に”と言及されると、それは他の構成要素の上にあるか、それらの間に介在されているまた他の構成要素が存在することを意味する。逆に、ある構成要素が他の構成要素の“直ぐ上に”と言及されると、介在されている構成要素は存在しない。ここで使用されている“及び／または”の用語は、関連する構成要素のうち少なくとも１つまたはそれ以上の組み合わせを含む。第１、第２、第３などの用語は様々な構成要素、成分、領域、層、及び／またはセクションを記述するために使用されるが、これらの構成要素、成分、領域、層、及び／またはセクションはこれらの用語によって限定されてはならない。これらの用語は、ただ１つの構成要素、成分、領域、層またはセクションを他の構成要素、成分、領域、層またはセクションと区別するために使用されるだけである。したがって、以下で説明される第１構成要素、成分、領域、層またはセクションは、本発明の概念の示唆から逸脱しない範囲で、第２構成要素、成分、領域、層またはセクションで表現することができる。明細書で使用している用語は、単に特別な実施形態を説明するための目的であり、本発明の限定を意図するものではない。明細書で文脈が明らかに明示されていない限り、単数形は、複数形を含む。“含む”の用語は言及された特徴、整数、ステップ、動作、構成要素及び／または成分を明示し、１つ以上の他の特徴、整数、ステップ、動作、構成要素、成分及び／またはそれらのグループの存在または追加を排除しない。明細書の同じ参照符号は同じ構成要素を示す。

【0017】

本発明の概念は、本発明の好ましい実施形態と図面を参照してより詳細に説明される。

【0018】

図１は、本発明の実施形態に係るメモリ装置を示すブロック図である。図１を参照すると、本発明の実施形態によるメモリ装置１００は、メモリセルアレイ１０、アドレスデコーダ２０、読み取り／書き込み回路３０、データ入出力回路４０及び制御ロジック５０などを備える。

【0019】

メモリセルアレイ１０は、複数のワード線ＷＬを介してアドレスデコーダ２０に接続され、ビット線ＢＬを介して読み取り／書き込み回路３０に接続される。メモリセルアレイ１０は、複数のメモリセルを含む。例えば、メモリセルアレイ１０は、セルごとに１つまたは複数のビットを格納する。

【0020】

アドレスデコーダ２０は、制御ロジック５０の制御に応答して動作する。アドレスデコーダ２０は、外部からアドレスＡＤＤＲを受信する。アドレスデコーダ２０は、受信したアドレスＡＤＤＲのうち行アドレスをデコードして、複数のワード線ＷＬのうち対応するワード線を選択する。また、アドレスデコーダ２０は、受信したアドレスＡＤＤＲのうち列アドレスをデコードし、デコードされた列アドレスを読み取り／書き込み回路３０に転送する。たとえば、アドレスデコーダ２０は行デコーダ、列デコーダまたはアドレスバッファなどのよく知られている構成要素を含む。

【0021】

読み取り／書き込み回路３０は、ビット線ＢＬを介してメモリセルアレイ１０に接続され、データ線ＤＬを介してデータ入出力回路４０に接続される。読み取り／書き込み回路３０は、制御ロジック５０の制御に応答して動作する。読み取り／書き込み回路３０は、アドレスデコーダ２０からデコードされた列アドレスを受信する。デコードされた列アドレスを利用して、読み取り／書き込み回路３０はビット線ＢＬを選択する。たとえば、読み取り／書き込み回路３０は、データ入出力回路４０からデータを受信し、受信したデータをメモリセルアレイ１０に記入する。読み取り／書き込み回路３０は、メモリセルアレイ１０からデータを読み取りし、読み取られたデータをデータ入出力回路４０に転送する。読み取り／書き込み回路３０は、メモリセルアレイ１０の第１ストレージからデータを読み取りし、読み取られたデータをメモリセルアレイ１０の第２ストレージに書き込むように構成される。例えば、読み取り／書き込み回路３０は、コピーバック（ｃｏｐｙ−ｂａｃｋ）の動作を実行する。

【0022】

読み取り／書き込み回路３０は、ページバッファ（またはページレジスタ）または列選択回路などを含む構成要素を備える。他の例として、読み取り／書き込み回路３０は、センスアンプ、書き込みドライバまたは列選択回路などを含む構成要素を備える。

【0023】

データ入出力回路４０は、データ線ＤＬを介して読み取り／書き込み回路３０に接続される。データ入出力回路４０は、制御ロジック５０の制御に応答して動作する。データ入出力回路４０は、外部装置とのデータＤＡＴＡをやりとりすることができるように構成されている。データ入出力回路４０は、外部から送信されるデータＤＡＴＡをデータ線ＤＬを介して読み取り／書き込み回路３０に転送する。データ入出力回路４０は、読み取り／書き込み回路からデータ線ＤＬを介して転送されるデータＤＡＴＡを外部装置に出力するように構成されている。たとえば、データ入出力回路４０は、データバッファなどの構成要素を備える。

【0024】

制御ロジック５０は、アドレスデコーダ２０、読み取り／書き込み回路３０及びデータ入出力回路４０に接続する。制御ロジック５０は、メモリ装置１００の動作を制御する。制御ロジック５０は、外部から送信される制御信号ＣＴＲＬに応答して動作する。

【0025】

図２は図１のメモリセルアレイ１０の例を示すブロック図である。図２を参照すると、メモリセルアレイ１０は、複数のメモリブロックＢＬＫ１〜ＢＬＫｈを備える。各メモリブロックは、３次元構造（または垂直構造）を有する。例えば、各メモリブロックは、互いに直交する第１、第２及び第３方向に延長された構造物を含む。例えば、それぞれのメモリブロックＢＬＫ１〜ＢＬＫｈは、第３方向に延長された複数のセルストリングを含み、メモリブロックＢＬＫ１〜ＢＬＫｈは、第２方向に延長されて構成される。追加メモリブロックが第１方向に延長されて構成される。このように、メモリブロック及びメモリブロックと関連する構造は、第３方向に延長されて構成される。

【0026】

図３は、本発明の第１実施形態に係る垂直型メモリ装置のメモリブロックの斜視図である。図４Ａ〜図４Ｉは、図３の“Ａ”の拡大図である。

【0027】

図３を参照すると、基板１１０は第１導電型、例えばＰ型からなる。基板１１０上にゲート構造体ＧＬが構成される。基板１１０とゲート構造体ＧＬとの間にバッファ誘電膜１２１が構成される。バッファ誘電膜１２１は、シリコン酸化膜または高誘電物質のような他の誘電物質を含むことができる。

【0028】

ゲート構造体ＧＬは、基板１１０上で第１方向に延長される。ここで、第２方向は第１方向とは異なる。例えば、第２方向は第１方向に直交する。ゲート構造体ＧＬは、第１方向に交差する第２方向に沿って互いに向き合う。ゲート構造体ＧＬは、絶縁パターン１２５と絶縁パターンを介して互いに離隔されたゲート電極Ｇ１〜Ｇ６を備える。ゲート電極Ｇ１〜Ｇ６は、基板１１０上に順に積層された第１から第６ゲート電極Ｇ１〜Ｇ６を含む。絶縁パターン１２５はシリコン酸化膜を含むことができる。バッファ誘電膜１２１は絶縁パターン１２５に比べて薄く形成される。ゲート電極Ｇ１〜Ｇ６は、ドーピングされたシリコン、金属（例えば、タングステン）、金属窒化物、金属シリサイドまたはこれらの組み合わせなどを含む。６つのゲート電極が示されているが、６個以上のゲート電極がゲート構造体ＧＬに構成されることができる。一例として、ゲート電極の数はメモリセルの数及びメモリセルストリングの制御トランジスタに基づいて選択することができる。

【0029】

ゲート構造体ＧＬの間に第１方向に延びる第１分離領域１３１が構成される。第１分離領域１３１は第１分離絶縁膜（図示せず、図５Ｂの１４１参照）で充填される。共通ソース線ＣＳＬは、第１分離領域１３１に隣接した基板１１０に提供される。共通ソース線ＣＳＬは、基板１１０に構成することができる。共通ソース線ＣＳＬは、互いに離間されて第１方向に延長される。共通ソース線ＣＳＬは、第１導電型とは異なる第２導電型（例えば、Ｎ型）を有することができる。図示されたものとは異なり、共通ソース線ＣＳＬは、基板１１０と第１ゲート電極Ｇ１との間に提供され、第１方向に延長される線状の導電パターンを有することができる。

【0030】

垂直柱ＰＬが第１及び第２方向に延長されるマトリックス型に配列されている。複数の垂直柱ＰＬがゲート構造体ＧＬと接続される。複数の垂直柱ＰＬは、ゲート電極Ｇ１〜Ｇ６を貫通して基板１１０に接続される。垂直柱ＰＬは、基板１１０から上に延長される（すなわち、第３方向に延びる）長軸からなる。垂直柱ＰＬの一端は基板１１０に接続され、他端は第２方向に延長されるビット線ＢＬ１、ＢＬ２に接続される。

【0031】

垂直柱ＰＬとビット線ＢＬ１、ＢＬ２との間に補助配線ＳＢＬ１、ＳＢＬ２が提供される。垂直柱ＰＬと補助配線ＳＢＬ１、ＳＢＬ２は、第１コンタクト１５２を介して選択的に接続されることができる。ビット線ＢＬ１、ＢＬ２と補助配線ＳＢＬ１、ＳＢＬ２は、第２コンタクト１５４を介して選択的に接続されることができる。補助配線ＳＢＬ１、ＳＢＬ２は、第１コンタクト１５２を介して隣接するゲート構造体ＧＬに接続された隣接する垂直柱ＰＬに接続される。

【0032】

フラッシュメモリ装置などの不揮発性メモリ装置の複数のセルストリングがビット線ＢＬ１、ＢＬ２と共通ソース線ＣＳＬとの間に提供される。１つのセルストリングは、ビット線ＢＬ１、ＢＬ２に接続するストリング選択トランジスタ、共通ソース線ＣＳＬに接続する接地選択トランジスタ及びストリング選択トランジスタと接地選択トランジスタとの間に提供される複数のメモリセルを含む。選択トランジスタと複数のメモリセルは、単一の半導体柱ＰＬに構成される。第１ゲート電極Ｇ１は、接地選択トランジスタの接地選択ゲートＧＳＬから構成できる。第２から第５ゲート電極Ｇ２〜Ｇ５は、複数のメモリセルのセルゲートＷＬから構成できる。第６ゲート電極Ｇ６は、ストリング選択トランジスタのストリング選択ゲート線ＳＳＬから構成できる。

【0033】

第１から第６ゲート電極Ｇ１〜Ｇ６と垂直柱ＰＬとの間に情報格納要素１３５が構成される。図３は、情報格納要素１３５がゲート電極Ｇ１〜Ｇ６と絶縁パターン１２５との間に延長され、ゲート電極Ｇ１〜Ｇ６と垂直柱ＰＬとの間に延長されていることを示しているが、情報格納要素１３５の位置と形状はこれに限定されない。後述する例から分かるように多様に変形することができる。（図４Ａ〜図４Ｉ参照）
一例として、垂直柱ＰＬは半導体物質を含む半導体柱からなる。垂直柱ＰＬは、チャネルで機能する。したがって、垂直柱ＰＬは、
中が充填されたシリンダ型または中空シリンダ型（例えば、マカロニ（ｍａｃａｒｏｎｉ）型からなる。マカロニ型の垂直柱の中は充填絶縁膜１２７で埋められる。充填絶縁膜１２７は、シリコン酸化膜を含む。充填絶縁膜１２７は、垂直柱ＰＬの内壁と直接接触する。垂直柱ＰＬと基板１１０は、連続的な構造の半導体からなる。この場合、垂直柱ＰＬは、単結晶の半導体からなる。したがって、垂直柱ＰＬは、選択的エピタキシャル成長（ＳＥＧ）のような成長技術を使用して形成することができる。これとは対照的に、垂直柱ＰＬと基板１１０は、不連続の境界面を持つことができる。この場合、垂直柱ＰＬは、例えば、ＣＶＤ方法で形成された多結晶または非晶質構造の垂直柱を形成する。垂直柱ＰＬの一端上に導電パターン１２８が構成される。導電パターン１２８に接する垂直柱ＰＬの一端は、ストリング選択トランジスタのようなトランジスタのドレイン領域を形成する。

【0034】

一例として、図４Ａを参照すると、図３と同様に情報格納要素１３５は、ゲート電極Ｇ１〜Ｇ６に隣接したブロッキング絶縁膜１３５ｃ、垂直柱ＰＬに隣接するトンネル絶縁膜１３５ａ及びこれらの間の電荷保存膜１３５ｂを備える。情報格納要素１３５は、ゲート電極Ｇ１〜Ｇ６と絶縁パターン１２５との間及びゲート電極Ｇ１〜Ｇ６と垂直柱ＰＬとの間に延長される。ブロッキング絶縁膜１３５ｃは、高誘電膜（例えば、アルミニウム酸化膜またはハフニウム酸化膜）を含むことができる。ブロッキング絶縁膜１３５ｃは、複数の薄膜で構成される多層膜からなる。例えば、ブロッキング絶縁膜１３５ｃは、アルミニウム酸化膜及び／またはハフニウム酸化膜を含み、アルミニウム酸化膜とハフニウム酸化膜の積層順序は様々である。電荷保存膜１３５ｂは、電荷トラップ膜、または導電性ナノ粒子などを含む絶縁膜からなる。電荷トラップ膜は、例えばシリコン窒化膜を含む。トンネル絶縁膜１３５ａは、シリコン酸化膜、または他の適切な誘電物質を含むことができる。

【0035】

他の例として、図４Ｂ〜図４Ｄを参照すると、図３に示されたものとは異なり、情報格納要素１３５の一部は絶縁パターン１２５とゲート電極Ｇ１〜Ｇ６との間に延長されていないが、情報保存要素１３５の他の一部は、ゲート電極Ｇ１〜Ｇ６と垂直柱ＰＬとの間に延長されている。図４Ｂを参照すると、トンネル絶縁膜１３５ａは、絶縁パターン１２５と垂直柱ＰＬとの間に延長され、電荷保存膜１３５ｂとブロッキング絶縁膜１３５ｃは、絶縁パターン１２５とゲート電極Ｇ１〜Ｇ６との間に延長されている。

【0036】

図４Ｃを参照すると、トンネル絶縁膜１３５ａと電荷保存膜１３５ｂの一部は、絶縁パターン１２５と垂直柱ＰＬとの間に延長され、ブロッキング絶縁膜１３５ｃの一部は、絶縁パターン１２５とゲート電極Ｇ１〜Ｇ６との間に延長されている。図４Ｄを参照すると、トンネル絶縁膜１３５ａ、電荷保存膜１３５ｂ及びブロッキング絶縁膜１３５ｃは、絶縁パターン１２５と垂直柱ＰＬとの間に延長され、絶縁パターン１２５は、ゲート電極Ｇ１〜Ｇ６に直接接触される。

【0037】

前述した例とは異なり、図４Ｅを参照すると、電荷保存膜１３５ｂは、ポリシリコンを含む。この場合、トンネル絶縁膜１３５ａ、電荷保存膜１３５ｂとブロッキング絶縁膜１３５ｃは、ゲート電極Ｇ１〜Ｇ６、垂直柱ＰＬ及び絶縁パターン１２５との間に配置される。

【0038】

他の例として、垂直柱ＰＬは導電柱からなる。垂直柱ＰＬは、導電性物質、例えば、ドーピングされた半導体、金属、導電性金属窒化物、シリサイド、または（カーボンナノチューブやグラフェンなど）ナノ構造体のうち少なくとも１つを含む。

【0039】

図４Ｆを参照すると、図３に示されたものとは異なり、情報格納要素１３５は、ゲート電極Ｇ１〜Ｇ６、垂直柱ＰＬ及び絶縁パターン１２５との間にのみ配置される。図４Ｇと図４Ｈを参照すると、情報格納要素１３５は、絶縁パターン１２５と垂直柱ＰＬとの間、または絶縁パターン１２５とゲート電極Ｇ１〜Ｇ６との間に延長されて形成される。この場合、情報格納要素１３５は可変抵抗パターンからなる。可変抵抗パターンは、その抵抗が変化する可変抵抗特性を有する物質のうち少なくとも１つを含む。以下に情報格納要素１３５に使用されている可変抵抗パターンの例が説明される。

【0040】

一例として、情報格納要素１３５は、それに隣接する電極を流れる電流によって発生する熱により、その電気抵抗が変化する物質（例えば、相変化物質）を含む。相変化物質は、アンチモン（ａｎｔｉｍｏｎｙ、Ｓｂ）、テルル（ｔｅｌｌｕｒｉｕｍ、Ｔｅ）及びセレン（ｓｅｌｅｎｉｕｍ、Ｓｅ）のうち少なくとも１つを含む。例えば、相変化物質のテルル（Ｔｅ）は、約２０原子パーセントから約８０原子パーセントの濃度を有し、アンチモン（Ｓｂ）は、約５原子パーセントから約５０原子パーセントの濃度を有し、残りはゲルマニウム（Ｇｅ）であるカルコゲン化合物を含む。これに加えて、相変化物質は不純物としてＮ、Ｏ、Ｃ、Ｂｉ、Ｉｎ、Ｂ、Ｓｎ、Ｓｉ、Ｔｉ、Ａｌ、Ｎｉ、Ｆｅ、Ｄｙ、Ｌａのうち少なくとも１つを含む。または、可変抵抗パターンはＧｅＢｉＴｅ、ＩｎＳｂ、ＧｅＳｂ、ＧａＳｂのうち１つで形成することもできる。

【0041】

他の例として、情報格納要素１３５は、それを通過する電流によるスピン転送によって変化する電気抵抗を有する薄膜構造を有するように形成することができる。情報格納要素１３５は、磁気抵抗（ｍａｇｎｅｔｏ ｒｅｓｉｓｔａｎｃｅ）の特性を有する薄膜構造からなり、少なくとも１つの強磁性物質及び／または少なくとも１つの反強磁性物質を含むことができる。したがって、情報格納要素１３５は、自由層と基準層を含む。

【0042】

他の例として、情報格納要素１３５は、ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）化合物または遷移金属酸化物のうち少なくとも１つを含む。例えば、情報格納要素１３５は、ニオブ酸化物（ｎｉｏｂｉｕｍ ｏｘｉｄｅ）、酸化チタン（ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、酸化ニッケル（ｎｉｋｅｌ ｏｘｉｄｅ）、酸化ジルコニウム（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、バナジウム酸化物（ｖａｎａｄｉｕｍ ｏｘｉｄｅ）、ＰＣＭＯ（（Ｐｒ、Ｃａ）ＭｎＯ３）、ストロンチウム−チタン酸化物（ｓｔｒｏｎｔｉｕｍ−ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウム−ストロンチウム−チタン酸化物（ｂａｒｉｕｍ−ｓｔｒｏｎｔｉｕｍ−ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、ストロンチウム−ジルコニウム酸化物（ｓｔｒｏｎｔｉｕｍ−ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、バリウム−ジルコニウム酸化物（ｂａｒｉｕｍ−ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、またはバリウム−ストロンチウム−ジルコニウム酸化物（ｂａｒｉｕｍ−ｓｔｒｏｎｔｉｕｍ−ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）などのうち少なくとも１つを含む。

【0043】

本発明の他の例として、図４Ｉを参照すると、情報格納要素１３５とゲート電極Ｇ１〜Ｇ６との間には、自己整流特性（ｓｅｌｆ−ｒｅｃｔｉｆｙｉｎｇ ｐｒｏｐｅｒｔｙ）を有する物質のうち少なくとも１つのＳＷ（例えば、ＰＮ接合ダイオード）が提供される。

【0044】

図５Ａは、図３の垂直型メモリ装置の平面図である。図５Ｂは、図５ＡのＡ−Ａ’線に沿った断面図である。図５Ａ及び図５Ｂを参照して本発明の一実施形態に係る垂直型メモリ装置をより詳細に説明する。

【0045】

図５Ａ及び図５Ｂを参照すると、ゲート構造体ＧＬは、互いに隣接する第１及び第２ゲート構造体ＧＬ１、ＧＬ２を含む。第１ゲート構造体ＧＬ１の第６ゲート電極Ｇ６は、第１ストリング選択線ＳＳＬ１に指定、第２ゲート構造体ＧＬ２の第６ゲート電極Ｇ６は、第２ストリング選択線ＳＳＬ２に指定できる。第１及び第２ストリング選択線ＳＳＬ１、ＳＳＬ２は、第２方向に沿って交互に配置される。

【0046】

垂直柱は、第２方向に沿って順番に配列される第１及び第２垂直柱ＰＬ１、ＰＬ２を備える。第１及び第２垂直柱ＰＬ１、ＰＬ２は、第１方向及び第２方向のマトリックス型に配列される。第１垂直柱ＰＬ１は、ストリング選択線ＳＳＬ１、ＳＳＬ２の一側に接続され、第２垂直柱ＰＬ２は、ストリング選択線の他側に接続される。第１方向に隣接した垂直柱は、例えば、ビット線ＢＬ１、ＢＬ２の２ピッチだけ離間される。

【0047】

補助配線は、他のストリング選択線に接続された垂直柱ＰＬ１、ＰＬ２を接続する。補助配線は、第１補助配線ＳＢＬ１と第２補助配線ＳＢＬ２を含む。たとえば、第１補助配線ＳＢＬ１は、１つの第１ストリング選択線ＳＳＬ１の第２垂直柱ＰＬ２と第２ストリング選択線ＳＳＬ２の第１垂直柱ＰＬ１を接続し、第２補助配線ＳＢＬ２は、第２ストリング選択線ＳＳＬ２の第２垂直柱ＰＬ２と他の第１ストリング選択線ＳＳＬ１の第１垂直柱ＰＬ１を接続する。

【0048】

それぞれの第１補助配線ＳＢＬ１及び第２補助配線ＳＢＬ２は、第１方向に沿って配置される。第１及び第２補助配線ＳＢＬ１、ＳＢＬ２は、第２方向に沿って交互に配置される。第１補助配線ＳＢＬ１と第２補助配線ＳＢＬ２は、互いに隣り合う他のビット線に接続される。たとえば、第１補助配線ＳＢＬ１は、第１ビット線ＢＬ１に接続され、第２補助配線ＳＢＬ２は、第２ビット線ＢＬ２に接続される。

【0049】

第１補助配線ＳＢＬ１は、第１方向に突出した第１突出部Ｐ１を有し、第２補助配線ＳＢＬ２は、第１方向の反対方向に突出した第２突出部Ｐ２を有する。

【0050】

また他の例では、第１突出部Ｐ１及び第２突出部Ｐ２は、応用によって同じ方向に延長して配置できる。

【0051】

突出部Ｐ１、Ｐ２は、ゲート構造体ＧＬ１、ＧＬ２との間の第１分離絶縁膜１４１上に延長される。

【0052】

第１コンタクト１５２は、垂直柱ＰＬ１、ＰＬ２を補助配線ＳＢＬ１、ＳＢＬ２に接続する。第２コンタクト１５４は、補助配線ＳＢＬ１、ＳＢＬ２をビット線ＢＬ１、ＢＬ２に接続する。第１コンタクト１５２は、垂直柱ＰＬ１、ＰＬ２上に配置される。第２コンタクト１５４は、ゲート構造体ＧＬ１、ＧＬ２との間の第１分離絶縁膜１４１上の補助配線ＳＢＬ１、ＳＢＬ２上に配置される。たとえば、第２コンタクト１５４は、第１分離絶縁膜１４１に直接重畳して配置される。

【0053】

図５Ａに示すように、第１補助配線ＳＢＬ１上の第２コンタクト１５４は、第１コンタクト１５２から第１方向に、例えば、ビット線ＢＬ１、ＢＬ２の１／２ピッチだけシフトされ、第２補助配線ＳＢＬ２上の第２コンタクト１５４は、第１コンタクト１５２から第１方向の反対方向に、例えば、ビット線ＢＬ１、ＢＬ２の１／２ピッチほどシフトされる。第２コンタクト１５４は、突出部Ｐ１、Ｐ２上に配置される。

【0054】

図５Ｃと図５Ｄは、図５Ａの変形例を示す図である。図５Ｃと図５Ｄを参照して本発明の一実施形態に係る垂直型メモリ装置の変形例を詳細に説明する。図５Ａ及び図５Ｂで説明した同様の技術的特徴については説明を省略し、相違点について詳細に説明する。

【0055】

図５Ｃを参照すると、第１補助配線ＳＢＬ１は、第２方向に延び、第１方向に突出した突出部Ｐ１を有する。第２補助配線ＳＢＬ２は、突出部（Ｐ１またはＰ２）を構成せずに第２方向に延びる長方形の形状を有する。第１補助配線ＳＢＬ１上の第２コンタクト１５４は、第１コンタクト１５２から第１方向にシフトされ、第２補助配線ＳＢＬ２上の第２コンタクト１５４は、第１コンタクト１５２と同一線上に配置される。第１補助配線ＳＢＬ１上の第２コンタクト１５４は、第１コンタクト１５２から第１方向にビット線ＢＬ１、ＢＬ２の１ピッチ分シフトされる。

【0056】

図５Ｄを参照すると、第１及び第２補助配線ＳＢＬ１、ＳＢＬ２は、第２方向に延びる長方形の形状を有する。例えば、補助配線ＳＢＬ１、ＳＢＬ２の幅は、ビット線ＢＬ１、ＢＬ２の幅より大きく、垂直柱ＰＬ１、ＰＬ２の直径より小さい。第１補助配線ＳＢＬ１上の第２コンタクト１５４は、第１コンタクト１５２から第１方向に、例えば、ビット線ＢＬ１、ＢＬ２の１／２ピッチだけシフトされ、第２補助配線ＳＢＬ２上の第２コンタクト１５４は、第１コンタクト１５２から第１方向の反対方向に、例えば、ビット線ＢＬ１、ＢＬ２の１／２ピッチだけシフトされる。補助配線ＳＢＬ１、ＳＢＬ２は、第１コンタクト１５２から第２コンタクト１５４に延長される幅を有する。

【0057】

図５Ｃと図５Ｄに示すように、補助配線ＳＢＬ１、ＳＢＬ２は、様々な形状に変形できる。特別な形状及びサイズが例示的に適用されるが、他の実施形態では、補助配線ＳＢＬは異なる形状または異なるサイズで構成できる。

【0058】

本発明の前述した実施形態では、ここに説明された構成によって補助配線を介して垂直柱とビット線を接続することは、隣接するビット線（たとえば、直ぐに隣接するビット線）をより近く配置できるようにし、集積度を向上させることができる。たとえば、上から見たとき垂直柱の直径をＦとすると、有効面積（ｅｆｆｅｃｔｉｖｅ ａｒｅａ）は上部面上で１つのチャネルが占める平均面積と定義することができる。図５Ａを参照すると、１つのチャネルの有効面積は通常のＶＮＡＮＤ配置のレイアウトでは６Ｆ２（２Ｆ×３Ｆ／１チャネル）であるが、本発明の概念による第１実施形態では、５Ｆ２（２Ｆ×５Ｆ／２チャネル）に減少する。したがって、単位セルの面積が減少し、集積度が増加する。さらに、通常のＶＮＡＮＤに比べて１つのストリング選択ゲートによって選択されるビット線の数、すなわち、ページサイズ（ｐａｇｅ ｓｉｚｅ）が２倍に増える。これにより、プログラム及び読み込み速度が向上される。

【0059】

続いて、図３の垂直型メモリ装置を形成する方法が説明される。図６Ａ〜図１２Ａは、図５Ａに対応する平面図であり、図６Ｂ〜図１２Ｂは、図５Ｂに対応する断面図である。

【0060】

図６Ａ及び図６Ｂを参照すると、基板１１０が提供される。基板１１０は、第１導電型、例えばＰ型の導電型からなる。基板１１０上にバッファ誘電膜１２１が形成される。バッファ誘電膜１２１は、例えば、シリコン酸化膜を含む。バッファ誘電膜１２１は、例えば、熱酸化工程によって形成することができる。犠牲膜１２３及び絶縁膜１２４がバッファ誘電膜１２１上に交互に積層される。最上層の絶縁膜１２４Ｕの厚さは、他の絶縁膜１２４の厚さより厚く形成される。絶縁膜１２４、１２４Ｕは、例えば、シリコン酸化膜を含む。犠牲膜１２３は、バッファ誘電膜１２１及び絶縁膜１２４、１２４Ｕに対してウェットエッチング特性（エッチング選択性）が異なる物質を含む。犠牲膜１２３は、例えばシリコン窒化膜、シリコン酸化窒化膜、ポリシリコン膜またはポリシリコンゲルマニウム膜を含む。犠牲膜１２３及び絶縁膜１２４は、例えば、化学気相蒸着法（ＣＶＤ）によって形成される。

【0061】

図７Ａ及び図７Ｂを参照すると、バッファ誘電膜１２１、犠牲膜１２３及び絶縁膜１２４、１２４Ｕを貫通して基板１１０を露出している垂直ホール１２６が形成される。垂直ホール１２６は、図５Ａを参照して説明した垂直柱ＰＬ１、ＰＬ２のように配置される。

【0062】

図８Ａ及び図８Ｂを参照すると、垂直ホール１２６内に垂直柱ＰＬ１、ＰＬ２が形成される。一例として、垂直柱ＰＬ１、ＰＬ２は、第１導電型の半導体膜からなる。半導体膜は垂直ホール１２６が完全に埋められないように（例えば、部分的に埋められる）形成され、半導体膜上に形成される絶縁物質によって垂直ホール１２６が完全に埋められる。半導体膜及び絶縁材料は、平坦化され最上層の絶縁膜１２４Ｕが露出される。これにより、空いている内部が充填絶縁膜１２７から埋められるシリンダ型の垂直柱ＰＬ１、ＰＬ２が形成される。

【0063】

これとは対照的に、半導体膜は垂直ホール１２６が埋められるように形成することができる。この場合、充填絶縁膜は形成されない。垂直柱ＰＬ１、ＰＬ２の上部は、リセスされて最上層の絶縁膜より低く形成することができる。垂直柱ＰＬ１、ＰＬ２がリセスされた垂直ホール１２６内に導電パターン１２８を形成する。導電パターン１２８は、ドーピングされたポリシリコンまたは金属などの導電物質で形成される。導電パターン１２８及び垂直柱ＰＬ１、ＰＬ２の上部に第２導電型の不純物イオンを注入してドレイン領域を形成する。第２導電型は、例えばＮ型である。

【0064】

一例とて、垂直柱ＰＬ１、ＰＬ２は、導電性物質、例えば、ドーピングされた半導体、金属、導電性金属窒化物、シリサイド、または（カーボンナノチューブやグラフェンなど）ナノ構造体のうち少なくとも１つを含む。

【0065】

図９Ａ及び図９Ｂを参照すると、バッファ誘電膜１２１、犠牲膜１２３及び絶縁膜１２４を連続的にパターニングして、互いに離隔されて第１方向に延長され、基板１１０の一部を露出する分離領域１３１が形成される。パターニングされた絶縁膜１２４、１２４Ｕは、絶縁パターン１２５となる。

【0066】

図１０Ａ及び図１０Ｂを参照すると、分離領域１３１に露出された犠牲膜１２３を選択的に除去してリセス領域１３３を形成する。リセス領域１３３は、犠牲膜１２３を除去した領域に対応し、垂直柱ＰＬ１、ＰＬ２及び絶縁パターン１２５によって定義される。犠牲膜１２３がシリコン窒化膜またはシリコン酸窒化膜を含むと、犠牲膜の除去工程はリン酸を含むエッチング液を使用して実行する。リセス領域１３３によって垂直柱ＰＬ１、ＰＬ２の側壁の一部が露出される。

【0067】

図１１Ａ及び図１１Ｂを参照すると、リセス領域１３３に情報格納要素１３５を形成する。一例として、情報格納要素１３５は、垂直柱ＰＬ１、ＰＬ２に接触するトンネル絶縁膜、トンネル絶縁膜上の電荷保存膜及び電荷保存膜上のブロッキング絶縁膜を含む（図４Ａ参照）。

【0068】

この場合、垂直柱ＰＬ１、ＰＬ２は、半導体柱である。トンネル絶縁膜は、シリコン酸化膜を含む。トンネル絶縁膜は、リセス領域１３３に露出された垂直柱ＰＬ１、ＰＬ２を熱酸化して形成する。また、トンネル絶縁膜は、原子層積層法で形成することができる。電荷保存膜は電荷トラップ膜または導電性ナノ粒子を含む絶縁膜からなる。電荷トラップ膜は、例えばシリコン窒化膜を含む。ブロッキング絶縁膜は、高誘電膜（例えば、アルミニウム酸化膜またはハフニウム酸化膜）を含む。ブロッキング絶縁膜は、複数の薄膜で構成される多層膜からなる。例えば、ブロッキング絶縁膜は、アルミニウム酸化膜とシリコン酸化膜を含み、アルミニウム酸化膜とシリコン酸化膜の積層順序は様々である。電荷保存膜及びブロッキング誘電膜はステップカバレッジに優れた原子層積層法及び／または化学気相蒸着法で形成することができる。また、情報格納要素１３５が図４Ｂ〜図４Ｅの構造を有する場合には、情報格納要素１３５を構成するトンネル絶縁膜、電荷保存膜及び／またはブロッキング絶縁膜の少なくとも１つは垂直柱ＰＬ１、ＰＬ２を形成する前に垂直ホール１２６内に形成される。

【0069】

一例として、情報格納要素１３５は可変抵抗パターンからなる。（図４Ｆ〜図４Ｈ参照）
可変抵抗パターンは、可変抵抗特性（すなわち、それの抵抗がそれを通過する電流によって変化する）を有する物質のうち少なくとも１つを含む。この場合、垂直柱ＰＬ１、ＰＬ２は、導電性物質、例えば、ドーピングされた半導体、金属、導電性金属窒化物、シリサイド、または（カーボンナノチューブやグラフェンなど）ナノ構造体のうち少なくとも１つを含む導電柱からなる。情報格納要素１３５が図４Ｇの構造を有する場合には、情報格納要素１３５は垂直柱ＰＬ１、ＰＬ２を形成する前に垂直ホール１２６内に形成される。

【0070】

リセス領域１３３の情報格納要素１３５上に導電膜が形成される。導電膜はドーピングされたシリコン膜、金属膜（例えば、タングステン）、金属窒化膜または金属シリサイド膜のうち少なくとも１つで形成される。導電膜は原子層蒸着法によって形成することができる。導電膜が金属シリサイド膜である場合には、導電膜を形成することは、ポリシリコン膜を形成し、第１分離領域１３１に隣接したポリシリコン膜の一部を除去してポリシリコン膜をリセスし、リセスされたポリシリコン膜上に金属膜を形成し、金属膜を熱処理して未反応の金属膜を除去する。金属シリサイド膜のための金属膜は、タングステン、チタン、コバルトまたはニッケルを含む。

【0071】

リセス領域１３３の外部（つまり、第１分離領域１３１）に形成された導電膜が除去される。これにより、リセス領域１３３内にゲート電極Ｇ１〜Ｇ６が形成される。ゲート電極Ｇ１〜Ｇ６は、第１方向に延長される。ゲート構造体ＧＬは、ゲート電極Ｇ１〜Ｇ６を含む。ゲート構造体ＧＬは、第２方向に交互に配置された第１及び第２ゲート構造体ＧＬ１、ＧＬ２を含む。１つのゲート構造体に第１及び第２方向にマトリックス型に配列された第１及び第２垂直柱ＰＬ１、ＰＬ２が接続される。

【0072】

分離領域１３１に形成された導電膜が除去されて基板１１０が露出される。露出された基板１１０に第２導電型の不純物イオンが高濃度で提供されて共通ソース線ＣＳＬが形成される。

【0073】

図１２Ａ及び図１２Ｂを参照すると、分離領域１３１を埋め込む第１分離絶縁膜１４１が形成される。第１コンタクト１５２が垂直柱ＰＬ１、ＰＬ２上に形成される。第１コンタクト１５２上に補助配線ＳＢＬ１、ＳＢＬ２が形成される。補助配線ＳＢＬ１、ＳＢＬ２は、第１コンタクト１５２を介して隣接するストリング選択線ＳＳＬ１、ＳＳＬ２にそれぞれ接続された垂直柱ＰＬ１、ＰＬ２を接続する。つまり、補助配線ＳＢＬ１、ＳＢＬ２は、第１分離絶縁膜１４１がかけられている。

【0074】

第１補助配線ＳＢＬ１と第２補助配線ＳＢＬ２は、第２方向に延びる。第１補助配線ＳＢＬ１は、第１方向に突出した第１突出部Ｐ１を有し、第２補助配線ＳＢＬ２は、第１方向の反対方向に突出した第２突出部Ｐ２を有する。突出部Ｐ１、Ｐ２は、ゲート構造体ＧＬ１、ＧＬ２との間の第１分離絶縁膜１４１上に延長される。

【0075】

図５Ａ及び図５Ｂを再び参照すると、第１補助配線ＳＢＬ１と第２補助配線ＳＢＬ２は、第２コンタクト１５４を介して隣接した他のビット線に接続されている。第１補助配線ＳＢＬ１は、第１ビット線ＢＬ１に接続される。第２補助配線ＳＢＬ２は、第２ビット線ＢＬ２に接続される。

【0076】

図１３は、本発明の第２実施形態に係る垂直型メモリ装置のメモリブロックの斜視図である。図１４Ａは、図１３の垂直型メモリ装置の平面図である。図１４Ｂは、図１４ＡのＡ−Ａ’線に沿った断面図である。図３を参照して説明した実施形態と同様の技術的特徴は説明を省略し、相違点について詳しく説明する。

【0077】

図１３、図１４Ａ及び図１４Ｂを参照すると、１つのゲート構造体ＧＬ１に第２方向に沿って順に４つの垂直柱ＰＬ１、ＰＬ２、ＰＬ１、ＰＬ２が配置される。４つの垂直柱ＰＬ１、ＰＬ２、ＰＬ１、ＰＬ２は、１つのゲート構造体ＧＬ１内でマトリックス型に配置され、ゲート構造体ＧＬから第１方向に延長される。

【0078】

１つのゲート構造体ＧＬの第６ゲート電極Ｇ６は、第１及び第２ストリング選択線ＳＳＬ１、ＳＳＬ２を含む。第１ストリング選択線ＳＳＬ１及び第２ストリング選択線ＳＳＬ２が互いに隣接して、第２方向に沿って交互に配置される。第１ストリング選択線ＳＳＬ１及び第２ストリング選択線ＳＳＬ２との間に第２分離絶縁膜１４２が形成される。第２分離絶縁膜１４２の幅は、第１分離絶縁膜１４１の幅より小さい。

【0079】

第１突出部Ｐ１は、第１分離絶縁膜１４１上に延長され、第２突出部Ｐ２は、第２分離絶縁膜１４２上に延長される。第１補助配線ＳＢＬ１上の第２コンタクト１５４は、第１分離絶縁膜１４１上に配置され、第２補助配線ＳＢＬ２上の第２コンタクト１５４は、第２分離絶縁膜１４２上に配置される。

【0080】

図５Ｃと図５Ｄに示すように、補助配線ＳＢＬ１、ＳＢＬ２は、様々な形状に変形することができる。

【0081】

図１４Ａを参照すると、１つのチャネルの有効面積は４Ｆ２（２Ｆ×４Ｆ／２チャネル）に減少する。このように、単位セルの面積が減少し、集積度が増加する。さらに、通常のＶＮＡＮＤに比べて１つのストリング選択線によって選択されるビット線の数、すなわち、ページサイズが２倍に増える。これにより、プログラム及び読み込み速度が向上される。

【0082】

続いて、図１３の垂直型メモリ装置を形成する方法が説明される。図１５Ａ〜図１７Ａは、図１４Ａに対応する平面図であり、図１５Ｂ〜図１７Ｂは、図１４Ｂに対応する断面図である。図６Ａ〜図１２Ｂを参照して説明した実施形態と同様の技術的特徴は説明を省略し、相違点について詳しく説明する。

【0083】

図１５Ａ及び図１５Ｂを参照すると、図６Ａ〜図８Ｂを参照して説明された実施形態と同様に、バッファ誘電膜１２１、犠牲膜１２３及び絶縁膜１２４を貫通して基板１１０を露出している垂直ホール内に垂直柱ＰＬ１、ＰＬ２が形成される。垂直柱ＰＬ１、ＰＬ２がリセスされ、リセスされた垂直ホール内に導電パターン１２８が形成される。

【0084】

図１６Ａ及び図１６Ｂを参照すると、バッファ誘電膜１２１、犠牲膜１２３及び絶縁膜１２４を連続的にパターニングして、互いに離隔されて第１方向に延長されるとともに基板１１０の一部を露出する分離領域１３１が形成される。パターニングされた絶縁膜１２４は、絶縁パターン１２５となる。分離領域１３１に露出された犠牲膜１２３を選択的に除去してリセス領域１３３を形成する。

【0085】

図１７Ａ及び図１７Ｂを参照すると、リセス領域１３３に情報格納要素１３５と導電膜が形成される。リセス領域１３３の外部（つまり、分離領域１３１）に形成された導電膜が除去される。これにより、リセス領域１３３内にゲート電極Ｇ１〜Ｇ６が形成される。ゲート電極Ｇ１〜Ｇ６は、第１方向に延長される。

【0086】

分離領域１３１に形成された導電膜が除去されて基板１１０の一部が露出される。露出された基板１１０に第２導電型の不純物イオンが高濃度で提供され、共通ソース線ＣＳＬが形成される。

【0087】

分離領域１３１を埋める第１分離絶縁膜１４１が形成される。第６ゲート電極Ｇ６をパターニングして１つのゲート構造体ＧＬに第１及び第２ストリング選択線ＳＳＬ１、ＳＳＬ２を形成する。第１及び第２ストリング選択線ＳＳＬ１、ＳＳＬ２の間に第２分離領域１３２が形成される。第１及び第２ストリング選択線ＳＳＬ１、ＳＳＬ２は互いに隣接して第２方向に交互に配置される。１つのストリング選択線にマトリックス型に配列される第１及び第２垂直柱ＰＬ１、ＰＬ２が接続される。例えば、本実施形態では、１つのゲート構造体ＧＬに第１及び第２垂直柱ＰＬ１、ＰＬ２が第１及び第２ストリング選択線ＳＳＬ１、ＳＳＬ２に接続される。

【0088】

図１８Ａ及び図１８Ｂを参照すると、第２分離領域１３２を埋める第２分離絶縁膜１４２が形成される。第１コンタクト１５２が垂直柱ＰＬ１、ＰＬ２上に形成される。第１コンタクト１５２上に補助配線ＳＢＬ１、ＳＢＬ２が形成される。第１補助配線ＳＢＬ１と第２補助配線ＳＢＬ２は、第２方向に延びる。補助配線ＳＢＬ１、ＳＢＬ２は、第１コンタクト１５２を介して隣り合うそれぞれのゲート線ＧＬ１、ＧＬ２に接続された垂直柱ＰＬ１、ＰＬ２を一対一で接続することができる。

【0089】

図１４Ａ及び図１４Ｂを再び参照すると、第１補助配線ＳＢＬ１と第２補助配線ＳＢＬ２は、第２コンタクト１５４を介して互いに隣り合う他のビット線に接続される。第１補助配線ＳＢＬ１は、第１ビット線ＢＬ１に接続される。第２補助配線ＳＢＬ２は、第２ビット線ＢＬ２に接続される。

【0090】

図１９は、本発明の第３実施形態に係る垂直型メモリ装置のメモリブロックの斜視図である。図２０Ａは、図１９の垂直型メモリ装置の平面図である。図２０Ｂは、図２０ＡのＡ−Ａ’線に沿った断面図である。図３を参照して説明した実施形態と同様の技術的特徴は説明を省略し、相違点について詳しく説明する。

【0091】

図１９、図２０Ａ及び図２０Ｂを参照すると、ゲート構造体ＧＬは、互いに隣接する第１から第３ゲート構造体を備える。第１ゲート構造体の第６ゲート電極Ｇ６は、第１ストリング選択線ＳＳＬ１であり、第２ゲート構造体の第６ゲート電極Ｇ６は、第２ストリング選択線ＳＳＬ２であり、第３ゲート構造体の第６ゲート電極Ｇ６は、第３ストリング選択線ＳＳＬ３となる。第１から第３ストリング選択線ＳＳＬ１〜ＳＳＬ３は、第２方向に沿って交互に配置される。

【0092】

垂直柱ＰＬは、ジグザグに順に配置された第１から第４垂直柱ＰＬ１〜ＰＬ４を備える。即ち、垂直柱ＰＬ１〜ＰＬ４は、第１方向及び第２方向の両側から互いにオフセットされて配列される。第１及び第４垂直柱ＰＬ１、ＰＬ４は、ストリング選択線ＳＳＬ１〜ＳＳＬ３の両端に配置され、第２及び第３垂直柱ＰＬ２、ＰＬ３は、第１垂直柱ＰＬ１と第４垂直柱ＰＬ４との間に配置される。第２垂直柱ＰＬ２は、第１垂直柱ＰＬ１から第１方向にシフト（ｓｈｉｆｔ）される。第４垂直柱ＰＬ４は、第３垂直柱ＰＬ３から第１方向にシフトされる。直ぐに隣接した垂直柱は、例えば、ビット線ＢＬ１〜ＢＬ４の２ピッチほど前記第１方向に離隔される。

【0093】

補助配線は、第１から第４補助配線ＳＢＬ１〜ＳＢＬ４を備える。第１補助配線ＳＢＬ１は、第１ストリング選択線ＳＳＬ１に接続された第３垂直柱ＰＬ３と第２ストリング選択線ＳＳＬ２に接続された第２垂直柱ＰＬ２を接続する。第２補助配線ＳＢＬ２は、第２ストリング選択線ＳＳＬ２に接続された第３垂直柱ＰＬ３と第３ストリング選択線ＳＳＬ３に接続された第２垂直柱ＰＬ２を接続する。第３補助配線ＳＢＬ３は、第１ストリング選択線ＳＳＬ１に接続された第４垂直柱ＰＬ４と第２ストリング選択線ＳＳＬ２に接続された第１垂直柱ＰＬ１を接続する。第４補助配線ＳＢＬ４は、第２ストリング選択線ＳＳＬ２に接続された第４垂直柱ＰＬ４と第３ストリング選択線ＳＳＬ３に接続された第１垂直柱ＰＬ１を接続する。

【0094】

第１補助配線ＳＢＬ１及び第３補助配線ＳＢＬ３は、第１方向に沿って交互に配置され、第２補助配線ＳＢＬ２及び第４補助配線ＳＢＬ４は、第１方向に沿って交互に配置される。第１及び第４補助配線ＳＢＬ１、ＳＢＬ４は、第２方向に沿って交互に配置され、第２及び第３補助配線ＳＢＬ２、ＳＢＬ３は、第２方向に沿って交互に配置される。

【0095】

第１から第４補助配線ＳＢＬ１〜ＳＢＬ４は、互いに隣り合う異なるビット線に接続される。たとえば、第１補助配線ＳＢＬ１は、第１ビット線ＢＬ１に接続され、第２補助配線ＳＢＬ２は、第２ビット線ＢＬ２に接続され、第３補助配線ＳＢＬ３は、第３ビット線ＢＬ３に接続され、第４補助配線ＳＢＬ４は、第４ビット線ＢＬ４に接続される。

【0096】

第１コンタクト１５２が垂直柱ＰＬ１〜ＰＬ４と補助配線ＳＢＬ１〜ＳＢＬ４を接続する。第２コンタクト１５４が補助配線ＳＢＬ１〜ＳＢＬ４とビット線ＢＬ１〜ＢＬ４を接続する。第１コンタクト１５２は、垂直柱ＰＬ１〜ＰＬ４上に配置され、第２コンタクト１５４は、第１分離絶縁膜１４１上に配置される。たとえば、第１及び第３補助配線ＳＢＬ１、ＳＢＬ３上の第２コンタクト１５４は、第１コンタクト１５２から第１方向にビット線の１／２ピッチだけシフトされ、第２及び第４補助配線ＳＢＬ２、ＳＢＬ４上の第２コンタクト１５４は、第１コンタクト１５２から第１方向の反対方向にビット線の１／４ピッチだけシフトされる。第１から第４補助配線ＳＢＬ１〜ＳＢＬ４は、第２方向に延びる。第１及び第３補助配線ＳＢＬ１、ＳＢＬ３は、それぞれ第１方向に突出した第１及び第３突出部Ｐ１、Ｐ３を有し、第２及び第４補助配線ＳＢＬ２、ＳＢＬ４は、それぞれ第１方向の反対方向に突出した第２及び第４突出部Ｐ２、Ｐ４を有する。たとえば、第１及び第３突出部Ｐ１、Ｐ３の突出距離は、第２及び第４突出部Ｐ２、Ｐ４の突出距離の２倍になる。第２コンタクト１５４は、突出部のＰ１〜Ｐ４上に配置される。突出部Ｐ１〜Ｐ４は、ゲート構造体間の第１分離絶縁膜１４１上に延長される。

【0097】

図２０Ｃは、図２０Ａの変形例を示す図である。図２０Ｃを参照して、本発明の他の実施形態による垂直型メモリ装置の変形例をより詳細に説明する。図２０Ａ及び図２０Ｂを参照して説明した実施形態と同様の技術的特徴は説明を省略し、相違点について詳しく説明する。

【0098】

第１及び第３補助配線ＳＢＬ１、ＳＢＬ３は、第２方向に延長され、第１方向に突出した突出部Ｐ１、Ｐ３を有する。第２及び第４補助配線ＳＢＬ２、ＳＢＬ４は、第２方向に延長する実質的に長方形の形状を有する。第１及び第３補助配線ＳＢＬ１、ＳＢＬ３上の第２コンタクト１５４は、第１コンタクト１５２から第１方向にシフトされ、第２及び第４補助配線ＳＢＬ２、ＳＢＬ４上の第２コンタクト１５４は、第１コンタクト１５２からシフトされていない。たとえば、第１及び第３補助配線ＳＢＬ１、ＳＢＬ３上の第２コンタクト１５４は、第１コンタクト１５２から第１方向にビット線ＢＬ１〜ＢＬ４の１ピッチ分シフトされる。図２０Ｃに示すように、補助配線ＳＢＬ１〜ＳＢＬ４は、様々な形状に変形できる。

【0099】

図２０Ａを再び参照すると、１つのチャネルの有効面積は３．３Ｆ２（２Ｆ×５Ｆ／３チャネル）に減少する。このように、単位セルの面積が減少し、集積度が増加する。さらに、通常のＶＮＡＮＤに比べて１つのストリング選択線によって選択されるビット線の数、すなわち、ページサイズが４倍に増える。これにより、プログラム及び読み込み速度が向上される。

【0100】

図１９に示した本発明の他の実施形態に係る垂直型メモリ装置は、図６Ａ〜図１２Ｂを参照して説明した方法で形成することができる。また、図１９に示した本発明のまた他の実施形態に係る垂直型メモリ装置は、１つのゲート構造体ＧＬの第６ゲート電極Ｇ６は、第１及び第２ストリング選択線ＳＳＬ１、ＳＳＬ２を含むように図１３、図１４Ａ及び図１４Ｂを参照して説明した発明の概念に基づいて変形することができる。１つのチャネルの有効面積は３．３Ｆ２（２Ｆ×５Ｆ／３チャネル）を下回る。

【0101】

図２１は、本発明の第４実施形態による垂直型メモリ装置のメモリブロックの斜視図である。図２２Ａは、図２１の垂直型メモリ装置の平面図である。図２２Ｂは、図２２ＡのＡ−Ａ’線に沿った断面図である。図３を参照して説明した実施形態と同様の技術的特徴は説明を省略し、相違点について詳細に説明する。

【0102】

図２１、図２２Ａ及び図２２Ｂを参照すると、基板１１０が提供される。基板１１０は第１導電型、例えばＰ型である。基板１１０上にゲート構造体ＧＬが形成される。ゲート構造体ＧＬは、絶縁パターン１２５及び絶縁パターンを介して互いに離隔されたゲート電極を含む。ゲート電極は、基板１１０上に順に積層された第１から第６ゲート電極Ｇ１〜Ｇ６を含む。絶縁パターン１２５は、シリコン酸化膜を含む。ゲート電極Ｇ１〜Ｇ６は、ドーピングされたシリコン、金属（例えば、タングステン）、金属窒化物、金属シリサイドまたはこれらの組み合わせを含む。図面にはゲート電極が６個であるが、これに限定されず、それ以上または以下に構成できる。

【0103】

垂直柱ＰＬが第１方向及び第２方向に配列され、垂直柱ＰＬのマトリックスを形成する。垂直柱ＰＬは、ゲート電極Ｇ１〜Ｇ６を貫通して基板１１０に接続される。垂直柱ＰＬは基板１１０から上に延長される（すなわち、第３方向に延びる）長軸を有する。垂直柱ＰＬの一端は基板１１０に接続され、他端は第２方向に延長されるビット線ＢＬ１、ＢＬ２に接続される。

【0104】

補助配線ＳＢＬ１、ＳＢＬ２が垂直柱ＰＬとビット線ＢＬ１、ＢＬ２との間に配置される。垂直柱ＰＬと補助配線ＳＢＬ１、ＳＢＬ２は、第１コンタクト１５２を介して接続される。ビット線ＢＬ１、ＢＬ２と補助配線ＳＢＬ１、ＳＢＬ２は、第２コンタクト１５４を介して接続される。補助配線ＳＢＬ１、ＳＢＬ２は、第１コンタクト１５２を介して直ぐに隣接するゲート構造体ＧＬに接続された垂直柱ＰＬを接続する。

【0105】

フラッシュメモリ装置の複数のセルストリングがビット線ＢＬ１、ＢＬ２と基板１１０との間に提供される。１つのセルストリングは、ビット線ＢＬ１、ＢＬ２に接続するストリング選択トランジスタ、基板１１０に接続する接地選択トランジスタ、及びストリング選択トランジスタと接地選択トランジスタとの間に提供される複数のメモリセルを含む。選択トランジスタと複数のメモリセルは、１つの半導体柱ＰＬに提供される。第１ゲート電極Ｇ１は、接地選択トランジスタの接地選択ゲートＧＳＬである。第２から第５ゲート電極Ｇ２〜Ｇ５は、複数のメモリセルのセルゲートＷＬである。第６ゲート電極Ｇ６は、第３分離領域１３３（図２１参照）によって複数に分割され、ストリング選択トランジスタのストリング選択線に機能する。ストリング選択線は、第１及び第２ストリング選択線ＳＳＬ１、ＳＳＬ２を含む。第１及び第２ストリング選択線ＳＳＬ１、ＳＳＬ２は、第１方向に延長し、第２方向に沿って交互に配置される。図２２Ｂに例示的に示されたように、第３分離絶縁膜１４３が、第１及び第２ストリング選択線ＳＳＬ１、ＳＳＬ２間の第３分離領域１３３内に提供される。

【0106】

第１から第６ゲート電極Ｇ１〜Ｇ６と垂直柱ＰＬとの間に、情報格納要素１３５が構成される。情報格納要素１３５は、ゲート電極Ｇ１〜Ｇ６と絶縁パターン１２５間に延長される。情報格納要素はブロッキング絶縁膜、電荷保存膜及びトンネル絶縁膜を備える。

【0107】

基板１１０にビット線ＢＬ１、ＢＬ２からの電流経路またはビット線ＢＬ１、ＢＬ２への電流経路を形成するソース領域（図示せず）が形成される。

【0108】

垂直柱ＰＬ１、ＰＬ２と補助配線ＳＢＬ１、ＳＢＬ２は、図３を参照して説明した同様の技術的特徴は説明を省略する。補助配線ＳＢＬ１、ＳＢＬ２の突出部Ｐ１、Ｐ２は、第３分離絶縁膜１４３上に延長される。第２コンタクト１５４は、第３分離絶縁膜１４３上の補助配線ＳＢＬ１、ＳＢＬ２上に配置される。

【0109】

図５Ｃ及び図５Ｄに示すように、補助配線ＳＢＬ１、ＳＢＬ２は、様々な形状を有する。

【0110】

図２２Ａを参照すると、１つのチャネルの有効面積は４Ｆ２（２Ｆ×４Ｆ／２チャネル）に減少する。このように、単位セルの面積が減少し、集積度が増加する。さらに、通常のＶＮＡＮＤに比べて１つのストリング選択線によって選択されるビット線の数、すなわち、ページサイズが２倍に増える。これにより、プログラム及び読み込み速度が向上される。

【0111】

続いて、図２１の垂直型メモリ装置を形成する方法が説明される。図２３Ａ〜図２５Ａは、図２２Ａに対応する平面図であり、図２３Ｂ〜図２５Ｂは、図２２Ｂに対応する断面図である。

【0112】

図２３Ａ及び図２３Ｂを参照すると、基板１１０が提供される。基板１１０は第１導電型、例えばＰ型の導電型を有する。基板１１０上に絶縁膜１２４及び導電膜１２２が交互に形成される。絶縁膜１２４は、例えば、シリコン酸化膜を含む。導電膜１２２は、例えば、ドーピングされたシリコン、金属（例えば、タングステン）、金属窒化物、金属シリサイド又はこれらの組み合わせを含む。

【0113】

導電膜１２２及び絶縁膜１２４を貫通して基板１１０を露出している垂直ホール１２６が形成される。垂直ホール１２６は図２２Ａを参照して説明された垂直柱ＰＬ１、ＰＬ２のように配置される。

【0114】

図２４Ａ及び図２４Ｂを参照すると、垂直ホール１２６の側壁に情報格納要素１３５が形成される。情報格納要素１３５は、ブロッキング絶縁膜、電荷保存膜及びトンネル絶縁膜を備える。情報格納要素１３５を異方性エッチングすることにより基板１１０が露出される。

【0115】

垂直ホール１２６内の情報格納要素１３５に隣接して垂直柱ＰＬ１、ＰＬ２が形成される。垂直柱ＰＬ１、ＰＬ２は、基板１１０に接続される。

【0116】

一例として、垂直柱ＰＬ１、ＰＬ２は、第１導電型の半導体膜からなる。半導体膜は垂直ホール１２６が完全に埋められないように形成され、半導体膜上に絶縁物質が形成され、垂直ホール１２６は完全に埋められる。半導体膜及び絶縁物質は平坦化され、最上層の絶縁膜１２４’が露出される。これにより、空いているその内部が充填絶縁膜１２７に埋められているシリンダ型の垂直柱ＰＬ１、ＰＬ２が形成される。半導体膜は垂直ホール１２６を埋めるように形成することができる。この場合、充填絶縁膜は形成されない。垂直柱ＰＬ１、ＰＬ２の上部はリセスされ、最上層の絶縁膜１２４’の上面より低い。垂直柱ＰＬ１、ＰＬ２がリセスされた垂直ホール１２６の一部に導電パターン１２８が形成される。導電パターン１２８は、ドーピングされたポリシリコンまたは金属からなる。導電パターン１２８と垂直柱ＰＬ１、ＰＬ２の上部に第２導電型の不純物イオンを注入してドレイン領域が形成される。第２導電型は、例えばＮ型である。

【0117】

他の例として、垂直柱ＰＬ１、ＰＬ２は、導電性物質、例えば、ドーピングされた半導体、金属、導電性金属窒化物、シリサイド、または（カーボンナノチューブやグラフェンなど）ナノ構造体のうち少なくとも１つを含む。この場合、情報格納要素１３５は可変抵抗パターンからなる。

【0118】

絶縁膜１２４及び導電膜１２２がパターニングされて、絶縁パターン１２５とゲート電極Ｇ１〜Ｇ６が形成される。第６ゲート電極Ｇ６は、さらにパターニングされて複数のゲート電極に分割されることができる。したがって、第６ゲート電極Ｇ６は、第１及び第２ストリング選択線ＳＳＬ１、ＳＳＬ２を含む。

【0119】

図２５Ａ及び図２５Ｂを参照すると、第１及び第２ストリング選択線ＳＳＬ１、ＳＳＬ２間の第３分離領域１３３内に第３分離絶縁膜１４３が形成される。第１コンタクト１５２が垂直柱ＰＬ１、ＰＬ２上に形成される。第１コンタクト１５２上に補助配線ＳＢＬ１、ＳＢＬ２が形成される。補助配線ＳＢＬ１、ＳＢＬ２は、第１コンタクト１５２を介して垂直柱ＰＬ１を異なるストリング選択線ＳＳＬ１、ＳＳＬ２に接続された直ぐに隣接した垂直柱ＰＬ２を接続する。

【0120】

第１補助配線ＳＢＬ１と第２補助配線ＳＢＬ２は、第２方向に延びる。第１補助配線ＳＢＬ１は、第１方向に突出した第１突出部Ｐ１を有し、第２補助配線ＳＢＬ２は、第１方向の反対方向に突出した第２突出部Ｐ２を有する。突出部Ｐ１、Ｐ２は、第３分離絶縁膜１４３上に延長される。

【0121】

図２２Ａ及び図２２Ｂを再び参照すると、第１補助配線ＳＢＬ１と第２補助配線ＳＢＬ２は、第２コンタクト１５４を介して隣り合う他のビット線に接続される。即ち、第１補助配線ＳＢＬ１は、第１ビット線ＢＬ１に接続される。第２補助配線ＳＢＬ２は、第２ビット線ＢＬ２に接続される。

【0122】

図２６は、本発明の第５実施形態に係る垂直型メモリ装置のメモリブロックの斜視図である。図２７Ａは、図２６の垂直型メモリ装置の平面図である。図２７Ｂは、図２７ＡのＡ−Ａ’線に沿った断面図である。図２１を参照して説明された実施形態と同様の技術的特徴は説明を省略し、相違点について詳細に説明する。

【0123】

図２６、図２７Ａ及び図２７Ｂを参照すると、垂直柱ＰＬはジグザグで順に配置された第１から第４垂直柱ＰＬ１〜ＰＬ４を備える。第１及び第２垂直柱ＰＬ１、ＰＬ２は、ストリング選択線ＳＳＬ１〜ＳＳＬ３の一側に接続され、第３及び第４垂直柱ＰＬ３、ＰＬ４は、ストリング選択線ＳＳＬ１〜ＳＳＬ３の他側に接続される。第１及び第４垂直柱ＰＬ１、ＰＬ４は、ストリング選択線ＳＳＬ１〜ＳＳＬ３の端部に配置され、第２及び第３垂直柱ＰＬ２、ＰＬ３は、第１垂直柱ＰＬ１と第４垂直柱ＰＬ４との間に配置される。第２垂直柱ＰＬ２は、第１垂直柱ＰＬ１から第１方向にシフトされる。第４垂直柱ＰＬ４は、第３垂直柱ＰＬ３から第１方向にシフトされる。直ぐに隣接した垂直柱は、例えば、ビット線ＢＬ１〜ＢＬ４の２ピッチほど前記第１方向に離隔する。

【0124】

補助配線は、第１から第４補助配線ＳＢＬ１〜ＳＢＬ４を含む。第１補助配線ＳＢＬ１は、第１ストリング選択線ＳＳＬ１の第３垂直柱ＰＬ３と第２ストリング選択線ＳＳＬ２の第２垂直柱ＰＬ２を接続する。第２補助配線ＳＢＬ２は、第２ストリング選択線ＳＳＬ２の第３垂直柱ＰＬ３と第３ストリング選択線ＳＳＬ３の第２垂直柱ＰＬ２を接続する。第３補助配線ＳＢＬ３は、第１ストリング選択線ＳＳＬ１の第４垂直柱ＰＬ４と第２ストリング選択線ＳＳＬ２の第１垂直柱ＰＬ１を接続する。第４補助配線ＳＢＬ４は、第２ストリング選択線ＳＳＬ２の第４垂直柱ＰＬ４と第３ストリング選択線ＳＳＬ３の第１垂直柱ＰＬ１を接続する。第１補助配線ＳＢＬ１及び第３補助配線ＳＢＬ３は、第１方向に沿って交互に配置され、第２補助配線ＳＢＬ２及び第４補助配線ＳＢＬ４は、第１方向に沿って交互に配置される。第１及び第４補助配線ＳＢＬ１、ＳＢＬ４は、第２方向に沿って交互に配置され、第２及び第３補助配線ＳＢＬ２、ＳＢＬ３は、第２方向に沿って交互に配置される。第１から第４補助配線ＳＢＬ１〜ＳＢＬ４は、互いに隣り合う異なるビット線に接続される。たとえば、第１補助配線ＳＢＬ１は、第１ビット線ＢＬ１に接続され、第２補助配線ＳＢＬ２は、第２ビット線ＢＬ２に接続され、第３補助配線ＳＢＬ３は、第３ビット線ＢＬ３に接続され、第４補助配線ＳＢＬ４は、第４ビット線ＢＬ４に接続される。

【0125】

第１コンタクト１５２は垂直柱ＰＬ１〜ＰＬ４と補助配線ＳＢＬ１〜ＳＢＬ４を接続する。第２コンタクト１５４は補助配線ＳＢＬ１〜ＳＢＬ４とビット線ＢＬ１〜ＢＬ４を接続する。第１コンタクト１５２は垂直柱ＰＬ１〜ＰＬ４上に配置され、第２コンタクト１５４は第３分離絶縁膜１４３上に垂直に整列されて配置される。たとえば、第１及び第３補助配線ＳＢＬ１、ＳＢＬ３上の第２コンタクト１５４は、第１コンタクト１５２から第１方向にビット線の１／２ピッチだけシフトされ、第２及び第４補助配線ＳＢＬ２、ＳＢＬ４上の第２コンタクト１５４は、第１コンタクト１５２から第１方向の反対方向にビット線の１／４ピッチだけシフトされる。第１から第４補助配線ＳＢＬ１〜ＳＢＬ４は、第２方向に延びる。第１及び第３補助配線ＳＢＬ１、ＳＢＬ３は、それぞれ第１方向に突出した第１及び第３突出部Ｐ１、Ｐ３を有し、第２及び第４補助配線ＳＢＬ２、ＳＢＬ４は、それぞれ第１方向の反対方向に突出した第２及び第４突出部Ｐ２、Ｐ４を有する。たとえば、第１及び第３突出部Ｐ１、Ｐ３の突出距離は、第２及び第４突出部Ｐ２、Ｐ４の突出距離の２倍になる。すなわち、第１及び第３突出部Ｐ１、Ｐ３の突出距離はさらに増加して対応するビット線に達することができる。第２コンタクト１５４は、突出部Ｐ１〜Ｐ４上に配置される。突出部Ｐ１〜Ｐ４は、ゲート構造体間の第３分離絶縁膜１４３上に延長される。

【0126】

図２７Ａを参照すると、本発明の第５実施形態では、１つのチャネルの有効面積は３．３Ｆ２（２Ｆ×５Ｆ／３チャネル）以下に減少する。このように、単位セルの面積が減少し、集積度が増加する。さらに、垂直柱ＰＬの配列により、通常のＶＮＡＮＤに比べて１つのストリング選択線によって選択されるビット線の数、すなわち、ページサイズが４倍に増える。これにより、プログラム及び読み込み速度が向上される。

【0127】

図２８は、本発明の概念による実施形態に基づいて形成された半導体装置を含むメモリシステムの一例を示す概略ブロック図である。

【0128】

図２８を参照すると、本発明の実施形態に係る電子システム１１００は、コントローラ１１１０、入出力装置１１２０、記憶装置１１３０、インターフェース１１４０及びバス１１５０を含む。前記コントローラ１１１０、入出力装置１１２０、記憶装置１１３０及び／またはインターフェース１１４０は、前記バス１１５０を介して互いに接続される。前記バス１１５０は、データが移動される経路（ｐａｔｈ）になる。記憶装置１１３０は、本発明の実施形態による半導体装置を含むことができる。

【0129】

前記コントローラ１１１０は、マイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ及びこれらと同様の機能を実行することができる論理素子のうち少なくとも１つを含む。前記入出力装置１１２０は、キーパッド（ｋｅｙｐａｄ）、キーボード及びディスプレイ装置などを含む。前記記憶装置１１３０は、データ及び／または命令を格納することができる。前記インターフェース１１４０は、通信ネットワークにデータを転送したり、通信ネットワークからデータを受信したりする機能を実行する。前記インターフェース１１４０は、有線または無線からなる。例えば、前記インターフェース１１４０は、アンテナまたは有線及び無線トランシーバを含む。図示していないが、前記電子システム１１００は、前記コントローラ１１１０の動作を向上させるための動作記憶素子として、高速のＤＲＡＭ素子及び／またはＳＲＡＭ素子をさらに含むことができる。

【0130】

前記電子システム１１００は、個人携帯情報端末（ＰＤＡ、ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）ポータブルコンピュータ（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、コードレス電話（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、携帯電話（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）または情報を無線環境で送信及び／または受信することができるすべての電子製品に適用される。

【0131】

図２９は、本発明の概念による実施形態に基づいて形成された半導体装置を備えているメモリカードの一例を示す概略ブロック図である。

【0132】

図２９を参照すると、メモリカード１２００は、記憶装置１２１０を含む。前記記憶装置１２１０は、前述した実施形態に開示された半導体装置のうち少なくとも１つを含む。また、前記記憶装置１２１０は、異なる形態の半導体メモリ装置（例えば、ＤＲＡＭデバイス及び／またはＳＲＡＭデバイスなど）をさらに含む。前記メモリカード１２００は、ホストと前記記憶装置１２１０との間のデータ交換を制御するメモリコントローラ１２２０を含む。前記記憶装置１２１０及び／または前記コントローラ１２２０は、本発明の実施形態による半導体装置を含む。

【0133】

前記メモリコントローラ１２２０は、メモリカードの全体動作を制御する処理ユニット１２２２を含む。また、前記メモリコントローラ１２２０は、前記処理ユニット１２２２の動作メモリとして使用されるＳＲＡＭ１２２１を含む。これに加えて、前記メモリコントローラ１２２０は、ホストインターフェース１２２３、メモリインターフェース１２２５をさらに含む。前記ホストインターフェース１２２３は、メモリカード１２００とホスト（Ｈｏｓｔ）との間のデータ交換プロトコルを具備する。前記メモリインターフェース１２２５は、前記メモリコントローラ１２２０と前記記憶装置１２１０を接続する。また、前記メモリコントローラ１２２０は、エラー訂正ブロック１２２４（Ｅｃｃ）をさらに含む。前記エラー訂正ブロック１２２４は、前記記憶装置１２１０から読出されたデータのエラーを検出及び訂正する。図示されていないが、前記メモリカード１２００は、ホスト（Ｈｏｓｔ）とのインターフェースのためのコードデータを格納するＲＯＭデバイスをさらに含む。前記メモリカード１２００は、ポータブルデータストレージカードとして使用される。これとは対照的に、前記メモリカード１２００は、コンピュータシステムのハードディスクを代替することができる固相ディスク（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）で具現できる。

【0134】

図３０は、本発明の概念による実施形態に基づいて形成された半導体装置を装着した情報処理システムの一例を示す概略ブロック図である。

【0135】

図３０を参照すると、モバイル機器やデスクトップコンピュータなどの情報処理システムに本発明の実施形態によるフラッシュメモリシステム１３１０が装着される。本発明の実施形態による情報処理システム１３００は、フラッシュメモリシステム１３１０とそれぞれシステムバス１３６０に電気的に接続されたモデム１３２０、中央処理装置１３３０、ＲＡＭ１３４０、ユーザーインターフェース１３５０を含む。フラッシュメモリシステム１３１０は、前述したメモリシステムと実質的に同じである。フラッシュメモリシステム１３１０には、中央処理装置１３３０によって処理されたデータまたは外部から入力されたデータが格納される。ここで、上述したフラッシュメモリシステム１３１０は、半導体ディスク装置（ＳＳＤ）で構成されており、この場合、情報処理システム１３００は大容量のデータをフラッシュメモリシステム１３１０に安定的に保存することができる。そして信頼性の増大に応じて、フラッシュメモリシステム１３１０は、エラー訂正に必要なリソースを削減することができ、高速のデータ交換機能を情報処理システム１３００に提供する。図示されていないが、本発明の実施形態による情報処理システム１３００には、アプリケーションチップセット（Ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、入出力装置などがさらに提供されることは、この分野の通常の知識を有する者に自明である。

【0136】

また、本発明の実施形態によるメモリ装置、メモリシステムは、様々な形のパッケージに実装することができる。例えば、本発明の実施形態によるフラッシュメモリ装置、メモリシステムは、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、ＰｌａｓｔｉｃＬｅａｄｅｄＣｈｉｐＣａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−ＬｉｎｅＰａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）のような方式でパッケージ化されて実装されることができる。

【0137】

明細書全体を通じて、一実施形態で示した特徴は本発明の概念の範囲及び思想内で他の実施形態と組み合わせることができる。

【0138】

本明細書全体を通じて、“一実施形態”という表現は、その実施形態に関連して説明された特別な特徴、構造、または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書のさまざまな位置での“一実施形態”という表現は、必ずしも同じ実施形態を示すものではない。なおかつ、特別な特徴、構造、または特性は、１つ以上の実施形態で適切な方法で組み合わせることができる。

【0139】

様々な動作が本発明を理解するのに最も役立つ方法で実行される複数の段階から説明できる。しかし、段階が説明される手順は、動作が順に依存するか、段階が実行される手順は提示された段階の手順を意味するものではない。

【0140】

本発明の概念がそれの例示的な実施形態に関連して図示され、説明されるが、請求項によって定義される本発明の概念の思想及び範囲を逸脱しない範囲内で、様々な変化は当業者に自明である。

【符号の説明】

【0141】

１０・・・メモリセルアレイ
３０・・・読み取り／書き込み回路
４０・・・データ入出力回路
５０・・・制御ロジック
１１１０・・・コントローラ
１１３０・・・記憶装置
１１４０・・・インターフェース
１２１０・・・記憶装置
１２２３・・・ホストインターフェース
１２２５・・・メモリインターフェース
１３２０・・・モデム
１３５０・・・ユーザーインターフェース

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図4F】

【図4G】

【図4H】

【図4I】

【図5A】

【図5B】

【図5C】

【図5D】

【図6A】

【図6B】

【図7A】

【図7B】

【図8A】

【図8B】

【図9A】

【図9B】

【図10A】

【図10B】

【図11A】

【図11B】

【図12A】

【図12B】

【図13】

【図14A】

【図14B】

【図15A】

【図15B】

【図16A】

【図16B】

【図17A】

【図17B】

【図18A】

【図18B】

【図19】

【図20A】

【図20B】

【図20C】

【図21】

【図22A】

【図22B】

【図23A】

【図23B】

【図24A】

【図24B】

【図25A】

【図25B】

【図26】

【図27A】

【図27B】

【図28】

【図29】

【図30】