特許第6450825号(P6450825)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特許6450825スプリアス相殺を備えた統合された位相ロック及び乗算遅延ロックループ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6450825
(24)【登録日】2018年12月14日
(45)【発行日】2019年1月9日
(54)【発明の名称】スプリアス相殺を備えた統合された位相ロック及び乗算遅延ロックループ
(51)【国際特許分類】
   H03L 7/081 20060101AFI20181220BHJP
【FI】
   H03L7/081 120
【請求項の数】13
【全頁数】17
(21)【出願番号】特願2017-235017(P2017-235017)
(22)【出願日】2017年12月7日
(62)【分割の表示】特願2014-542557(P2014-542557)の分割
【原出願日】2012年11月19日
(65)【公開番号】特開2018-82444(P2018-82444A)
(43)【公開日】2018年5月24日
【審査請求日】2017年12月8日
(31)【優先権主張番号】13/300,143
(32)【優先日】2011年11月18日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ株式会社
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【上記1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】スリーダル ラマスワミ
【審査官】 鬼塚 由佳
(56)【参考文献】
【文献】 特開2000−036728(JP,A)
【文献】 米国特許出願公開第2011/0109356(US,A1)
【文献】 米国特許第07999585(US,B2)
【文献】 米国特許出願公開第2004/0086002(US,A1)
【文献】 Qingjin Du, et al.,A Low-Phase Noise, Anti-Harmonic Programmable DLL Frequency Multiplier With Period Error Compensatio,IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-II:EXPRESS BRIEFS,米国,IEEE,2006年11月,VOL.53, NO.11,pp.1205-1209
【文献】 Cheng-Yu Liu and Wei-Zen Chen,Spur Suppression Technique for Multiplied Delay Locked Loop,Radio-Frequency Integration Technology(RFIT), 2011 IEEE International Symposium on,米国,IEEE,2011年11月30日,pp.133-136
(58)【調査した分野】(Int.Cl.,DB名)
H03L 7/081
H03L 7/099
(57)【特許請求の範囲】
【請求項1】
装置であって、
第1の入力第2の入力を有、前記第1の入力がクロック参照ラインに結合されるマルチプレクサ
前記マルチプレクサの出力に結合される位相遅延回路であって、前記位相遅延回路の出力が前記マルチプレクサの前記第2の入力に結合される、前記位相遅延回路
前記位相遅延回路の出力に結合され、前記位相遅延回路の出力から分周された信号を生成する信号分周器要素
可変遅延コントローラであって、
前記された信号を搬送する前記信号分周器要素の出力に結合される第1の入力ラインと、
前記位相遅延回路の出力に結合される第2の入力ラインと、
を有する前記可変遅延コントローラ
セレクタラインを介して前記マルチプレクサに結合され、前記マルチプレクサの前記第1の入力前記第2の入力との間で選択するセレクタであって、前記マルチプレクサの前記第1の入力と前記第2の入力との間の選択をするため、少なくとも、
前記位相遅延回路の出力と、
前記分された信号と、
前記位相遅延された分された信号と、
を用いる前記セレクタ
位相比較器要素であって、
(a)前記可変遅延コントローラの出力と、
(b)前記クロック参照ラインと、
(c)前記分された信号を搬送する前記信号分周器要素の出力と、
(d)前記セレクタラインと、
に結合され、少なくともこれらの4つのa)〜(d)の信号から導出されるように位相検出器信号を生成するように構成される、前記位相比較器要素
前記位相比較器要素の少なくとも1つの出力に結合され、前記位相比較要素により制御される電流源
を含み、
前記位相遅延回路の位相遅延が、前記電流源により生成される電流の関数である、装置
【請求項2】
請求項に記載の装置であって、
前記電流源の出力と前記位相遅延回路の制御入力とに結合される容量性要素を更に含み
前記位相遅延回路が、直列に結合されて前記容量性要素の電圧により制御される複数の位相遅延要素を含む、装置
【請求項3】
請求項に記載の装置であって、
前記セレクタが、前記クロック参照ラインを選択し、それにより、前記位相遅延回路の出力信号の静的位相オフセットが低減される、装置。
【請求項4】
請求項に記載の装置であって、
前記可変遅延コントローラが、
前記位相遅延された分された信号の反転された信号に結合される第1のPFETスイッチ
前記セレクタラインの反転された信号に結合される第2のPFETスイッチ
前記位相遅延回路の出力に結合される第3のPFETスイッチ
を含む、FETスイッチの第1のセットを更に含む、装置。
【請求項5】
請求項に記載の装置であって、
前記可変遅延コントローラが、
前記位相遅延された分された信号に結合される第1のNFETスイッチと、
前記セレクタラインに結合される第2のNFETスイッチと、
前記位相遅延回路の出力に結合される第3のNFETスイッチ
を含む、FETスイッチの第2のセットを更に含む、装置。
【請求項6】
請求項に記載の装置であって、
前記FETスイッチの第1のセットの全てが閉じている場合前記位相遅延回路の遅延が増大し、前記FETスイッチの第2のセットの全てが閉じている場合前記位相遅延回路の前記遅延が低減する、装置。
【請求項7】
システムであって、
第1の入力第2の入力を有するマルチプレクサであって、前記第1の入力がクロック参照ラインに結合される、前記マルチプレクサ
前記マルチプレクサの出力に結合される位相遅延回路であって、前記マルチプレクサの前記第2の入力に結合される出力を有する、前記位相遅延回路
前記位相遅延回路の出力に結合され、前記位相遅延回路の出力から分周された信号を生成する信号分周器要素
可変遅延コントローラであって、
前記された信号を搬送する前記信号分周器要素の出力に結合される第1の入力と、
前記位相遅延回路の出力に結合される第2の入力ラインと、
を有する、前記可変遅延コントローラ
セレクタラインを介して前記マルチプレクサに結合され、前記マルチプレクサの前記第1の入力前記第2の入力との間で選択するセレクタであって、前記マルチプレクサの入力の選択をするため、少なくとも、
前記位相遅延回路の出力と、
前記分された信号と、
前記位相遅延された分された信号と、
を用いる前記セレクタ
位相検出器要素であって
(a)前記可変遅延コントローラの出力と、
(b)前記クロック参照ラインと、
(c)前記信号分周器要素の出力と、
(d)前記セレクタラインと、
に結合され、少なくともこれらの4つの(a)〜(d)の信号から導出されるように位相検出器信号を生成するように構成される、前記位相検出器要素
前記位相検出器要素の少なくとも1つの出力に結合され、前記位相検出器要素により制御される電流源
を含み、
前記位相遅延回路の位相遅延が、前記電流源により生成される電流の関数であり、
前記位相検出器要素が、
前記クロック参照ラインに結合される入力、前記電流源に結合される出力とを有する第1のメモリ要素と、
前記可変遅延コントローラの出力に結合される入力、前記電流源の電流シンクに結合される出力とを有する第2のメモリ要素と、
を更に含み、
両方のメモリ要素が前記セレクタによりリセットされ得る、システム
【請求項8】
請求項に記載のシステムであって、
前記電流源の出力と、前記位相遅延回路の制御入力とに結合される容量性要素を更に含み
前記位相遅延回路が、直列に結合されて前記容量性要素の電圧により制御される複数の位相遅延要素を含む、システム。
【請求項9】
請求項に記載のシステムであって、
前記第1のメモリ要素と前記第2のメモリ要素とがDフリップフロップである、システム。
【請求項10】
請求項に記載のシステムであって、
前記位相検出器要素が、前記第1及び第2のメモリ要素両方のリセットに結合される遅延要素を更に含む、システム。
【請求項11】
請求項に記載のシステムであって、
前記位相検出器要素が、
反転されたセレクタラインを介して前記セレクタに結合される第1の入力と、イネーブルラインに結合される第2の入力とを有する位相検出器マルチプレクサを更に含む、システム。
【請求項12】
請求項11に記載のシステムであって、
前記位相検出器要素が、前記位相検出器マルチプレクサの出力に結合される位相検出器ドライバを更に含み、前記位相検出器ドライバが前記電流源を駆動する、システム。
【請求項13】
請求項11に記載のシステムであって、
前記セレクタが前記クロック参照ラインを選択し、それにより、前記位相遅延回路の出力信号の静的位相オフセットが低減される、システム。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、概して遅延ロックループに関し、更に具体的には、スプリアス(spur)相殺を備えた遅延ロックループに関する。
【背景技術】
【0002】
図1は、従来技術の乗算遅延ロックループ(MDLL)100を図示する。100において、参照クロックライン101及びフィードバックライン103が、それぞれ、マルチプレクサ(MUX)110の第1及び第2の入力に結合される。MUX110の出力信号がセレクタライン105により選択される。MUX110の出力ラインが、直列結合された位相遅延要素122、124、及び126を有する遅延回路120に結合される。
【0003】
遅延回路120の出力がDLLOUT160である。DLLOUT160は、ディバイダ回路(M分周)150に結合される。ディバイダ回路150の出力が、位相検出器/チャージポンプ130の第1の入力に結合される。参照クロックライン101は、位相検出器/チャージポンプ130の第2の入力にも結合される。位相検出器/チャージポンプ130の出力がキャパシタ140のカソードに結合され、キャパシタ140のアノードが接地に結合される。キャパシタ140のカソードは、遅延要素160の信号入力に結合される。遅延回路160の遅延が、キャパシタ140を介して測定された電圧に比例する。
【0004】
概して、MDLL100は、ディバイダ回路150の利用を介して参照源(即ち、参照クロックライン101上のクロック信号)の周波数を乗算するために用いることができる。
【0005】
「位相ロックループ」(PLL)回路に対するMDLLの主要な利点は、「電圧制御された発振器」に関連付けられるノイズがMDLL100内で統合されず、従って、生じる「二乗平均平方根」(RMS)ジッタが一層小さいことである。
【0006】
しかし、MDLL100の欠点は、「静的位相オフセット」ジッタが典型的にPLLよりも高いことである。「静的位相オフセット」は概して、参照クロックライン101上の入力クロック信号などの入力クロック信号の位相と、対応するDLLOUT160の位相との間の時間における平均差と定義され得る。この静的位相オフセットジッタは、MDLL100の出力において、所望とされない高調波、即ち、スプリアスとなり得る。
【0007】
「静的位相オフセット」ジッタを低減するための種々のアプローチが従来技術において取られている。1つのアプローチは、下記文献に記載されているような、MDLL200のアプローチである。
【非特許文献1】”A DLL−Based Programmable Clock Multiplier in 0.18μm CMOS with−70dBc Reference Spur“ P.C. Maulik et al. IEEE JSSC, Vol. 42, No. 1, August 2007
【0008】
従来技術のMDLL200において、サンプルアンドホールド位相検出器260が、REF及びFB経路間の「静的位相オフセット」を低減することを助けるためにサンプリングを用いる。
【0009】
また、MDLL200は、チャージポンプの代わりに、オートゼロトランスコンダクタンス増幅器270を用いる。
【0010】
また、チャージポンプの代わりにオートゼロトランスコンダクタンス増幅器270の出力にループフィルタ280が結合される。サンプルアンドホールド 位相検出器260は、参照クロック及びフィードバッククロック間の非常に小さな位相誤差を測定するために用いられる。オートゼロトランスコンダクタンス増幅器270は、シンプルなシングルエンド増幅器における入力オフセットに起因して導入される静的位相オフセットを更に低減するために用いられる。しかし、上述の手法に関する主な欠点は、サンプルアンドホールド及びオートゼロトランスコンダクタンス増幅器回路に起因する、付加的な複雑性及び電力損失である。
【0011】
図3は、スプリアスノイズの問題に対処しようと試みる代替の従来技術のMDLL300を図示する。このMDLL300は、Aliらの米国特許出願公開番号2011/0109356Al「乗算遅延ロックループのためのアパーチャ生成回路」で述べられている。MDLL300は、位相インターポレータを用いて参照スプリアスジッタを低減するため選択信号アパーチャを調節する。このアプローチに関する主な欠点は、インターポレータや正しい位相を選択するための付加的なロジックを用いて複数の位相を生成することに関連付けられる、複雑性及び電力損失である。
【特許文献1】米国特許出願公開番号2011/0109356
【0012】
従って、以前のアプローチに関連付けられる問題点の少なくとも幾つかに対処することが必要とされている。
【発明の概要】
【0013】
第1の態様が、マルチプレクサ、マルチプレクサの出力とマルチプレクサの第1の入力とに結合される位相遅延要素、マルチプレクサの第2の入力に結合される参照クロックライン、マルチプレクサのセレクタ入力に結合されるセレクタ、位相遅延要素の出力に結合される信号ディバイダ要素、及び可変遅延コントローラを提供する。可変遅延コントローラは、可変遅延コントローラの出力と、可変要素の少なくとも1つの出力とに結合される。統合された位相検出器及びチャージポンプ要素(PDCHP)が、少なくとも、可変遅延コントローラの出力と、セレクタと、ディバイダ要素の第1及び第2の出力とに結合される。キャパシタがPDCHPの出力に結合され、キャパシタは、位相遅延要素のコントローラ入力にも結合される。
【0014】
第2の態様が或る装置を提供する。この装置は、第1の入力及び第2の入力を有するマルチプレクサ、及びマルチプレクサの出力に結合される位相遅延回路を含む。マルチプレクサの第1の入力がクロック参照ラインに結合される。位相遅延回路の出力が、マルチプレクサの第2の入力に結合される。信号ディバイダ要素が、分割された信号を位相遅延回路の出力から生成する位相遅延回路の出力に結合される。
【0015】
第2の態様は更に可変遅延コントローラを提供する。可変遅延コントローラは、第1の分割された信号を搬送する信号ディバイダ要素の出力に結合される第1の入力ラインと、第2の入力ラインとを有する。第2の入力ラインは、第1の分割された信号の位相遅延された分割された信号を可変遅延コントローラに搬送する。セレクタラインを介してマルチプレクサに結合されるセレクタが提供され、セレクタは、マルチプレクサの第1の入力及び第2の入力間で選択する。このセレクタは、マルチプレクサの第1の入力と第2の入力との間の選択をするため、少なくとも、位相遅延回路の出力と、分割された信号と、位相遅延された分割された信号とを用いる。
【0016】
第2の態様は更に、位相コンパレータ要素、及び位相コンパレータ要素の少なくとも1つの出力に結合される電流源を用いる。位相コンパレータ要素は、(a)可変遅延コントローラの出力と、(b)クロック参照ラインと、(c)分割された信号を搬送する信号ディバイダ要素の出力ラインと、(d)セレクタラインとに結合される。位相検出器は、少なくともこれらの4つのライン(a)〜(d)の信号から導出されるように位相検出器信号を生成するように構成される。電流源は位相検出器により制御される。位相遅延回路の位相遅延が、電流源により生成される電流の関数である。
【0017】
第3の態様が或る装置を提供する。この装置は、第1の入力及び第2の入力を有するマルチプレクサ、及びマルチプレクサの出力に結合される位相遅延回路を含む。マルチプレクサの第1の入力がクロック参照ラインに結合される。位相遅延回路の出力がマルチプレクサの第2の入力に結合される。信号ディバイダ要素が、分割された信号を位相遅延回路の出力から生成する位相遅延回路の出力に結合される。
【0018】
第3の態様は更に可変遅延コントローラを提供する。可変遅延コントローラは、第1の分割された信号を搬送する信号ディバイダ要素の出力に結合される第1の入力ラインと、第1の分割された信号の位相遅延された分割された信号を可変遅延コントローラに搬送する第2の入力ラインとを有する。セレクタラインを介してマルチプレクサに結合されるセレクタが提供され、セレクタは、マルチプレクサの第1の入力及び第2の入力間で選択する。このセレクタは、マルチプレクサの第1の入力と第2の入力との間の選択をするため、少なくとも、位相遅延回路の出力と、分割された信号と、位相遅延された分割された信号とを用いる。
【0019】
第3の態様は更に、位相コンパレータ要素、及び位相コンパレータ要素の少なくとも1つの出力に結合される電流源を用いる。位相コンパレータ要素は、(a)可変遅延コントローラの出力と、(b)クロック参照ラインと、(c)分割された信号を搬送する信号ディバイダ要素の出力ラインと、(d)セレクタラインとに結合される。位相検出器は、少なくともこれらの4つのライン(a)〜(d)の信号から導出されるように位相検出器信号を生成するように構成される。電流源は位相検出器により制御される。位相遅延回路の位相遅延が、電流源により生成される電流の関数である。
【0020】
第3の態様は更に、反転された出力選択信号を含む。位相検出器要素が、可変遅延コントローラの出力と、クロック参照ラインと、分割された信号ラインと、セレクタラインとに結合される。セレクタがセレクタメモリを更に含み、セレクタメモリの第1の入力が論理高に結合され、セレクタメモリのクロック入力が、信号分割されたラインに結合され、セレクタメモリのクリアが選択信号ラインで搬送される信号から導出される。
【図面の簡単な説明】
【0021】
図1図1は、第1の従来技術のMDLLの一例を図示する。
【0022】
図2図2は、第2の従来技術のMDLLの一例を図示する。
【0023】
図3図3は、第3の従来技術のMDLLの一例である。
【0024】
図4A図4Aは、本願の原理に従って構成される、スプリアス相殺/低減を備えた統合されたMDLLの一例である。
【0025】
図4B図4Bは、図4Aのスプリアス相殺を備えたMDLL内の種々の信号の例である。
【0026】
図5A図5Aは、図4Aの可変遅延コントローラの入力及び出力を更に詳細に図示する。
【0027】
図5B図5Bは、可変遅延コントローラの更に詳細な例である。
【0028】
図6図6は、図4Aの位相検出器、チャージポンプ、及び遅延回路要素の更に詳細な例である。
【0029】
図7A図7Aは、図6の位相検出器要素の更に詳細な例である。
【0030】
図7B図7Bは、図7AのPCEのPCEドライバの種々の入力及び出力を図示する。
【0031】
図7C図7Cは、位相制御要素の位相制御要素ドライバの入力及び出力の例である。
【0032】
図8A図8Aは、図4Aのセレクタの入力及び出力ラインの例である。
【0033】
図8B図8Bは、図4Aのセレクタの更に詳細な例である。
【0034】
図9図9は、図4AのMUX410と遅延回路要素との間の結合の一実施例を図示する。
【0035】
図10図10は、図4Aの可変遅延コントローラ、及びMDLLの残りにおけるそのサポート回路要素の利用を介してオフセット相殺がどのようにオフセットジッタを低減するかのシミュレーションの例である。
【0036】
図11A図11Aは、回路シミュレータから生成される図6における遅延調節回路に関連付けられるタイミング図の例である。
【0037】
図11B図11Bは、図6における遅延調節回路に関連付けられるタイミング図の例であり、UP及びDN経路遷移のときの、SEL及びVCOP信号のサイクル全体にわたる関係を示す。
【発明を実施するための形態】
【0038】
図4Aは、スプリアスが低減される又は相殺される乗算遅延ロックループ(MDLL)400の一実施例を図示する。MDLL400は、第1の入力及び第2の入力を有するマルチプレクサ(MUX)410を含む。MUX410の第1の入力はクロック参照ライン406に結合される。MUX410のSEL407出力に位相遅延回路420が結合される。位相遅延回路420の出力465PLLOUTが、フィードバックライン466を介してMUX410の第2の入力に結合される。
【0039】
MDLL400において、位相遅延回路420の出力465に信号ディバイダ要素450の入力が結合される。信号ディバイダ要素450は、分割された信号を位相遅延回路420の出力465から生成する。ここで一時的に図4Bに移ると、図4Bに図示されているのは、ディバイダ450により受信される出力465(OUTP3)、即ちVCOP、の一例である。
【0040】
図4Aにおいて、MDLL400は可変遅延コントローラ455を有する。可変遅延コントローラ455は、(a)位相遅延回路420のVCOP出力465に結合される第1の入力を有する。可変遅延コントローラ455は更に、(b)第2の入力ライン453を受け取るための入力を有し、第2の入力ラインは、同じく信号ディバイダ要素450により生成される第1の分割されたFBCLK信号の信号FBCLK_PREVを可変ディバイダ要素に搬送する。
【0041】
図4Bは、FBCLK信号451及びFBCLK_PREV信号453の一例を図示する。図4Bにおいて、VCOP465及びFBCLK信号451又はFBCLK_PREV453間の分周比は18:1である。図4Aにおいて、可変遅延コントローラ455は更に、結合されたPLLモードライン463を有し、これは、MDLL400がPLLモードで動作しているか又はMDLLモードで動作しているかを判定する。可変遅延コントローラ455は更に、REF406がMUX410により選択されるときにのみPDCHP430及び可変遅延コントローラがアクティブであることを確実にする、結合されたイネーブル信号456を有し、これ以降で更に詳細に説明する、入力反転選択SELB408信号をまた有する。
【0042】
図4Aにおいて、セレクタ405が、セレクタライン407を介してマルチプレクサ410に結合され、セレクタ405は、MUX410の第1の入力406と第2のフィードバック入力466との間で選択する。
【0043】
セレクタ405は、以下に更に詳細に説明するように、MUX410の第1の入力と第2の入力との間の選択をするため、少なくとも、(a)位相遅延回路420の、フィードバックライン466を介して搬送されるVCOP出力465と、(b)FBCLK_PREV分割された信号453と、(c)FBCLK信号451とを用いる。
【0044】
MDDL400の例示の実施例において、位相検出器要素(PD)及びチャージポンプ(CP)がいずれも、1つの物理的要素PDCHP430に統合される。しかし、他の実施例において、位相コンパレータ要素及びチャージポンプは結合されるが、1つの物理的要素に物理的に統合されない。
【0045】
MDLL400において、PDCHP430の位相コンパレータ要素の第1の入力が、(a)可変遅延コントローラ455の出力ラインVCOP_DELAY457に結合され、(b)PDCHP430の位相コンパレータの第2の入力がクロック参照クロックライン406に結合され、(c)PDCHP430の位相コンパレータ要素の第3の入力がセレクタライン407に結合され、(d)PDCHP430の位相コンパレータ要素の第4の入力がFBCLKライン451に結合される。MDLL400において、PDCHP430の位相検出器は、少なくともこれらの4つのライン(a)〜(d)の信号から導出されるように位相検出器信号を生成するように構成される。
【0046】
MDLL400において、PDCHP430の電流源が、PDCHPの位相検出器要素の少なくとも1つの出力に結合され、これ以降で更に詳細に説明するように、位相検出器要素により電流源が制御される。位相遅延回路420の位相遅延が、PDCHP430の電流源により生成される電流の関数である。
【0047】
更に具体的には、容量性要素440が、(a)PDCHP430のチャージポンプの出力、及び(b)位相遅延回路420の制御入力に結合され、位相遅延回路420は、容量性要素440の電圧により制御される直列に結合される複数の個々の位相遅延要素421〜423を含む。
【0048】
概して、MDLL400において、MDLLにおける静的オフセットの問題は、可変遅延コントローラ455を用いることによりMDLL400において低減されるか又は相殺される。可変遅延コントローラ455は、セレクタ405のSEL信号の負のエッジが、VCO出力465の負のエッジから90度オフセットされることを確実にすることを助けるフィードバックループにおいて制御される。この状況は、静的位相オフセットが低減され及び最小化されることを確実にすることを助け、一層低い参照スプリアスとなる。
【0049】
概して、MDLL400は、位相遅延回路420に印加される電圧を介して、電圧制御された位相遅延を実行し得る。この電圧は、PDCHP430からの電流から導出され、これは、VCOP465の種々の分割されたバージョンから導出される。しかし、これ以降で更に詳細に説明するように、Mサイクル毎に、MDLL400は、代わりに参照クロック406ラインから受信した参照クロックを用いてそれ自体を再キャリブレートする。これは、MDLL400を再キャリブレートし、ジッタを低減し、それにより、MDLL400の高調波スプリアスが低減される。
【0050】
本願の原理は、MDLLモードにあるときの静的オフセットジッタを最小化するために、SEL(407)信号とVCOP_DELAY(457)信号との間の位相関係に依存する。この回路は更に、決定論(静的オフセットジッタ)及びランダムジッタをトレードオフするために、通常PLLモードとMDLLモードとの間で切り替えることもできる。セレクタ405は参照クロックラインを選択し、それにより、位相遅延回路の出力信号の静的位相オフセットが低減される。
【0051】
更なる実施例において、PLLモード463で、MDLL400は、ジッタ制御に対して更新しないように、しかし、常に非更新DLLモードにあるように通知され得る。位相ロックループモードライン463は可変遅延コントローラ455に結合され、セレクタ405はデバイスに対し出力のタイプを選択する。
【0052】
図5Aは、可変遅延コントローラ455の入力及び出力を更に詳細に図示する。可変遅延コントローラ455は、イネーブルライン456、M分周要素450から受信したFBCLK_PREVライン453、位相遅延回路420から受信したVCOP465、PLLMODE463、SELライン407、及びSELBライン408への入力を有する。可変遅延コントローラ405は、これらの種々の信号を用い、VCOP_DELAY信号457を出力し、VCOP_DELAY信号457はその後、位相遅延回路420の位相遅延を制御するため図4AのPDCHP430に搬送される。
【0053】
図5Bは、可変遅延コントローラ455を更に詳細に図示する。
【0054】
可変遅延コントローラ455において、FETスイッチの第1のセット510が、(a)FBCLK_PREV信号453信号の反転された信号511に結合される第1のPFETスイッチ512のゲート、(b)SELB408に結合される第2のPFETスイッチ513のゲート、及び(c)位相遅延回路420の出力VCOP465に結合される第3のPFETスイッチ514を含む。FETスイッチの第1のセット510は、電流源として機能し得る。
【0055】
可変遅延コントローラ455は更に、FETスイッチの第2のセット520を含み、FETスイッチの第2のセット520は、(a)位相遅延回路420の出力VCOP465に結合される第1のNFETスイッチ522、(b)セレクタ信号ライン407に結合される第2のNFETスイッチ523、及び(c)FBCLK_PREV453の出力に結合される第3のNFET524スイッチを含む。FETスイッチの第2のセット520は、電流シンクとして機能し得る。
【0056】
FETスイッチの第1のセット510及びFETスイッチの第2のセット520は、VTUNEノード525において共に結合される。更に具体的には、第3のPFET514のソースが、第1のNFET522のドレインに結合される。FETスイッチの第1及び第2のセット510、520の各FETは、VDDAからVSSAへ、互いにソース・ドレイン結合される。
【0057】
図5Bの可変遅延コントローラ455において、イネーブルライン456及びPLLMODEライン463は、共にORロジック532に論理和演算される。ORロジック532の出力が、ディセーブルNFET536に結合される。ディセーブルNFET536は、VTUNEノード525に結合されるドレインと、VSSAに結合されるソースとを有する。
【0058】
VTUNEノード525に結合されるのは、キャパシタ549のカソードであり、キャパシタ549のアノードがVSSAに結合される。キャパシタ549のカソードはその後、PFET550のゲートに結合され、PFET550は、これ以降で説明するように可変レジスタとして機能する。PFET550のソースに結合されるのはバッファ回路560であり、バッファ回路560の入力はVCOP465であり、バッファ回路560の出力はVCOP_DELAY457である。
【0059】
可変遅延コントローラ455は下記のように機能し得る。VCOP465は、バッファ560において受け取られ、バッファ560を介する遅延の後、VCO_DELAY457として出力される。バッファ560を介する遅延は、バッファ560の各個々のFETのドレイン・ソースを介する電圧に比例する。PFET550のドレインがVDDAに結合され、バッファ560の底部FETのソースがVSSAに結合されるため、バッファ560の各個々のFETのドレイン・ソースを介する電圧は、PFET550の等価抵抗に比例して増大されるか又は低減される。
【0060】
NFET550の等価抵抗は、そのゲート電圧により駆動され、このゲート電圧は、ノードVTUNE549におけるものと実質的に同一である。キャパシタ549のカソードにおいて受け取られるような、ノードVTUNE469における電圧は、電流源である、FETスイッチの第1のセット510、及び、電流シンクである、FETスイッチの第2のセット520により駆動される。
【0061】
FETスイッチの第1のセット510の全てが閉じている場合、可変遅延コントローラ455の遅延が増大し、FETスイッチの第2のセット520の全てが閉じている場合、可変遅延コントローラ455の遅延が低減する。
【0062】
その理由は、FETスイッチの第1のセット510の全てが閉じている場合、これはキャパシタ549を充電し、これがその電圧が増大させ、これがPFET550へのゲート電圧を増大させ、これがバッファ回路560のFET上のソース・ドレイン電圧を低減するためである。これは、入力465から出力467までの信号の伝播時間を増大させる。
【0063】
しかし、FETスイッチの第2のセット520の全てが閉じている場合、これは、キャパシタ549を放電し、これがその電圧を低減し、これがPFET550へのゲート電圧を低減し、これがバッファ回路560上のソース・ドレイン電圧を増大する。これは、入力465から出力457までの信号の伝播時間を低減する。
【0064】
可変遅延コントローラ455において、FETスイッチの第1のセット510か又はFETスイッチの第2のセット520のいずれかの全ての3つのFETスイッチは、VTUNEノード525が充電されるか又は放電される間、閉じている必要がある。また、FETスイッチの第1のセット510のFETスイッチがPFETであり、FETスイッチの第2のセット520のFETスイッチがNFETであるため、これらは同時にオンにならない。というのは、それらがいずれも、第3のPFETスイッチ514及び第1のNFETスイッチ522両方のゲートでVCOP465を受信したためである。
【0065】
VCOP信号465は、VCOPの立ち下がりエッジがSEL高パルスの中心に整合されるように遅延される。これは、UP及びDN電流が、同じ時間の間オンであり、安定動作ポイントに達することを補償することを助け、静的オフセットを最小化する。これは図11A及び図11Bに更に示される。
【0066】
図6は、位相遅延回路420に結合されるPDCHP430を更に詳細に図示する。PDCHP430は、位相コンパレータ要素(PCE)693と、結合された位相検出器電流源(PDCS)695とを含む。位相コンパレータ要素693への入力として結合されるのは、FBCLKライン451、REFクロックライン406、VCOP_DELAY457、及びSELECTライン407である。
【0067】
チャージアップライン731がPCE693をアップ電流源698に結合し、チャージダウンライン732がPCE693をダウン電流源(電流ドレイン)699に結合する。これらの電流源698、699はその後、ライン431を介してキャパシタ440に結合される。キャパシタ440は、PCCS695によりソースされる又はシンクされる電流に従う可変電圧を有し、位相遅延回路420の制御入力にも結合される。キャパシタ430を介する電圧が変わるにつれて、これは位相遅延回路420の制御入力に印加される電圧を変える。これは、MUX410から受信した信号の遅延回路420の位相の遅延位相に影響を与える。
【0068】
図7Aは、図6のPCE693の態様を更に詳細に図示する。SEL407信号の補信号であるSELB408信号は、PCE693のMUX PCE701の第1の入力として受け取られる。イネーブル信号ライン456は、MUX PCE701の第2の入力として受け取られる。PLLMODE463は、MUX PCE701により入力選択信号として用いられる。MUX PCE701の選択された出力はその後、SELB_ENB703ライン信号として搬送される。
【0069】
MUX PCE701において、PLLMODE463がDLL上にある(即ち、ゼロに等しい)場合、SELBがSELB_ENB703として搬送される。しかし、PLLMODEがPLL上にある(即ち、1に等しい)場合、ENB456信号が搬送される。ENB456がオンであり、PLLMODEが1に等しい場合、MDLL400はPLLとして動作する。しかし、ENB465がオフであり、PLLMODEが1に等しい場合、PLLはディセーブルされる。
【0070】
図7Bは、PCE693のPCEドライバ799の種々の入力及び出力を図示する。PCEドライバ799は、参照クロックライン信号406及びVCOP_DELAYライン457間で選択するため、MUX PCE701からSELB_ENB703を受け取る。出力として、PCEドライバ799は、電流源698への第1のドライバライン631、及び電流シンク699への第2のドライバライン632を有する。
【0071】
図7Cは、PCEドライバ799を更に詳細に図示する。REFクロックライン406及びVCOP_DELAYライン457は各々、入力としてメモリ要素において、即ち、それぞれ、第1及び第2のDフリップフロップ701及び705において、受け取られる。静的高信号源713が、Dフリップフロップ701及び705データ入力に結合される。SEL_ENB703は、遅延段704後、Dフリップフロップ701、705のクリア入力に結合される。
【0072】
概して、PCEドライバ799は次のように機能し得る。チャージアップライン631及びチャージダウンライン632上の出力は、M番目のVCOP465サイクル毎、即ち、MDLLモードで(SELB信号に基いて)VCOP_DELAY信号、にリセットされる。更に具体的には、遅延回路704を介するSEL_ENBの遅延の後、クロック406信号の搬送がクリアにされ/ゼロにリセットされ、且つ、M分周要素出力ライン457信号がゼロにリセットされ、それによりオフセットジッタが低減される。
【0073】
406上の立ち上がりエッジは、出力631を高に設定する。しかし、これは703が低である(SELが高である)ときにのみ成される。同様に、457が705の出力を高にするとき、703が低である場合は信号632は高になる。631及び632両方が高になると、フロップ701及び705は、704に起因して遅延後にクリアされる。631及び632が高である期間は、406及び457間の位相誤差を決める。アップ及びダウン電流源698及び699はこれらの期間の間オンにされ、ノード431を充電又は放電する。平衡状態では、631及び632が高である期間は等しくなり、406及び457間の位相誤差は最小化され、位相ロックとなる。
【0074】
図8Aは、入力及び出力と共にセレクタ405の一実施例を図示する。セレクタ805は、そこに入力される:(a)FBCLK_PREVライン信号453、(b)PLLMODEライン463、(c)FBCLKライン451、及び(d)VCOP出力ライン465を有する。これらの信号(a)〜(d)に従って、セレクタ405は、SEL407ライン上の選択値SEL、及びSELB408ライン上の反転された選択値SELBを出力する。
【0075】
図8Bはセレクタ405を更に詳細に開示する。
【0076】
VCOP信号ライン465はNAND803の第1の入力に結合され、SEL値は、セレクタフィードバックラインを介してNAND803の第2の入力に結合される。PLLMODEライン463は、AND805の第1の入力に結合される。NAND803の出力が、AND805の第2の入力に結合される。AND805の出力が、Dフリップフロップ850の反転されたクリア入力に結合される。
【0077】
FBCLKライン451が、Dフリップフロップ850のクロックに結合される。高信号源810が、Dフリップフロップ850の信号入力に結合される。
【0078】
FBCLK_PREVライン453のFBBCLK_PREV信号が、NAND853の第1の入力、及びAND856の第1の入力に結合される。Dフリップフロップ850の出力が、NAND853及びAND856に結合される。AND856の出力がSEL407であり、NAND853の出力がSELB408である。
【0079】
FBCLKライン451上のFBCLKである、分割されたクロック信号は、M番目のサイクル毎にQ上に高出力を生成する。その結果、SEL信号は、M番目のサイクル毎にアクティブにされ、SEL407及びPLLOUT465が高になるとCLRZ信号がアクティブになることに起因して1VCOクロックサイクル後にイナクティブにされる。
【0080】
図9は、MUX410と遅延回路要素420との間の結合を図示する。MUX410はSEL407により選択される。MUX410は、入力として遅延回路要素420又は参照クロック406を有する。
【0081】
図10は、可変遅延コントローラ455と、MDLL400の残りにおけるそのサポート回路要素との利用を介してオフセット相殺がどのようにオフセットジッタを低減するかのシミュレーションを図示する(psはピコ秒である)。オフセット相殺回路が全プロセス/電圧/温度(PVT)コーナーにわたって関与するとき、ジッタの著しい低減がみられる。
【0082】
図11Aは、回路シミュレーションから得られたタイミング図を図示し、VCOP(頂部)とSEL(底部信号)との間の関係を示す。静的位相誤差を最小化するため、VCOPの立ち下がりエッジがSEL高パルスの中心になるように遅延される。
【0083】
図11Bは、SEL信号高パルス全体とUP及びDN電流がアクティブである領域とを示すことを除き、SEL及びVCOP信号のサイクル全体にわたる関係を示す図6における遅延調節回路に関連付けられる別のタイミング図の例である。
【0084】
本出願に関連する技術に習熟した者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び他の実施例を実装し得ることが分かるであろう。
図1
図2
図3
図4A
図4B
図5A
図5B
図6
図7A
図7B
図7C
図8A
図8B
図9
図10
図11A
図11B