特許 6453732 半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6453732

(24)【登録日】2018年12月21日

(45)【発行日】2019年1月16日

(54)【発明の名称】半導体集積回路

(51)【国際特許分類】

   H03K 3/037 20060101AFI20190107BHJP

   G01R 31/28 20060101ALI20190107BHJP

   H03K 3/3562 20060101ALI20190107BHJP

【ＦＩ】

   H03K3/037 B

   G01R31/28 V

   H03K3/3562

【請求項の数】3

【全頁数】19

(21)【出願番号】特願2015-179388(P2015-179388)

(22)【出願日】2015年9月11日

(65)【公開番号】特開2017-55332(P2017-55332A)

(43)【公開日】2017年3月16日

【審査請求日】2017年9月4日

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100108855

【弁理士】

【氏名又は名称】蔵田 昌俊

(74)【代理人】

【識別番号】100103034

【弁理士】

【氏名又は名称】野河 信久

(74)【代理人】

【識別番号】100075672

【弁理士】

【氏名又は名称】峰 隆司

(74)【代理人】

【識別番号】100153051

【弁理士】

【氏名又は名称】河野 直樹

(74)【代理人】

【識別番号】100189913

【弁理士】

【氏名又は名称】鵜飼 健

(72)【発明者】

【氏名】前野 宗昭

【審査官】 白井 亮

(56)【参考文献】

【文献】 特開平１０−１７７０６０（ＪＰ，Ａ）

【文献】 特開２００１−３０５１８０（ＪＰ，Ａ）

【文献】 特開２０１１−０４０８２６（ＪＰ，Ａ）

【文献】 特開平０９−２０３７６７（ＪＰ，Ａ）

【文献】 特開２００７−１７０８２２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ ３／０３７

Ｇ０１Ｒ ３１／２８

Ｈ０３Ｋ ３／３５６２

(57)【特許請求の範囲】

【請求項1】

第１入力回路、第１ラッチ、第２ラッチ、および第１出力回路を備える第１フリップフロップと、
第２入力回路、第３ラッチ、第４ラッチ、および第２出力回路を備える第２フリップフロップと、
前記第１フリップフロップおよび前記第２フリップフロップに共通のクロック信号を出力するクロックバッファと、
を具備し、
前記第２ラッチは、第１トランスファーゲートと、前記第１トランスファーゲートの出力に接続された入力を有する第１インバータと、前記第１インバータの出力に接続された入力を有する第２インバータと、前記第２インバータの出力に接続された入力および前記第１インバータの入力に接続された出力を有する第２トランスファーゲートとを備え、
前記第２入力回路は、第１クロックドインバータと、前記第１クロックドインバータの出力に接続された出力を有する第２クロックドインバータとを備え、
前記第１インバータと前記第２インバータとの間の接続ノードである第１出力端子は前記第１出力回路の入力端子に接続され、前記第２インバータと前記第２トランスファーゲートとの間の接続ノードである第２出力端子は前記第２入力回路の前記第２クロックドインバータの入力に直接接続される半導体集積回路。

【請求項2】

前記第２ラッチの前記第２出力端子と前記第１出力回路の出力端子とは、同位相の信号を出力する請求項１に記載の半導体集積回路。

【請求項3】

前記第１ラッチおよび前記第３ラッチはマスターラッチであり、前記第２ラッチおよび前記第４ラッチはスレーブラッチである請求項１または２に記載の半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体集積回路に関する。

【背景技術】

【0002】

半導体集積回路において、マルチビットフリップフロップが用いられている。マルチビットフリップフロップは複数のフリップフロップを有し、これら複数のフリップフロップで１つのクロックバッファを共有している。これにより、マルチビットフリップフロップでは、クロックバッファの数を減らし、回路面積の低減および消費電力の削減を図ることができる。

【0003】

一方、半導体集積回路のテスト手法（故障解析）として、スキャンテスト手法が用いられる。スキャンテストでは、マルチビットフリップフロップにおける複数のフリップフロップがパラレルタイプまたはシリアルタイプのスキャンチェーンとして電気的に接続される。

【0004】

パラレルタイプでは、マルチビットフリップフロップ内の各ビットのフリップフロップのスキャン入力端子にスキャンテストデータ信号が入力され、各ビットのフリップフロップのスキャン出力端子にスキャンテストデータ信号が出力される。すなわち、各ビットのフリップフロップのスキャン出力端子から出力されるスキャンテストデータ信号を用いて、スキャンテストが実行される。

【0005】

シリアルタイプでは、スキャンテストデータ信号がマルチビットフリップフロップ内の１ビット目（１段目）のフリップフロップのスキャン入力端子に入力されてスキャン出力端子から出力されると、そのスキャンテストデータ信号は２ビット目のフリップフロップのスキャン入力端子に入力される。さらに、スキャンテストデータ信号が２ビット目のフリップフロップのスキャン出力端子から出力されると、スキャンテストデータ信号は３ビット目のフリップフロップのスキャン入力端子に入力される。そして、同様に、最終ビット目のフリップフロップのスキャン入力端子にスキャンテストデータ信号が入力され、スキャン出力端子から出力される。この最終ビット目のフリップフロップのスキャン出力端子から出力されるスキャンテストデータ信号を用いて、スキャンテストが実行される。

【0006】

シリアルタイプにおけるスキャンテストの場合、マルチビットフリップフロップ内のフリップフロップのスキャン出力端子には、ロジック回路または長い配線等が電気的に接続されるため、負荷容量等の影響が生じる。この場合、フリップフロップのスキャン出力端子からのスキャンテストデータ信号は、波形が変化して、次のフリップフロップのスキャン入力端子に入力される。その結果、スキャンテストの信頼性が劣化する問題が生じてしまう。

【0007】

また、上記負荷容量の影響を抑制するためには新たなバッファ回路等が必要になる。この場合、回路面積増大といった問題が生じてしまう。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２００３−０４３１０８号公報

【特許文献2】特開２００１−１４１７８５号公報

【特許文献3】特開２０１１−０５５２２４号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

スキャンテストの信頼性の向上を図り、かつ回路面積の増大を防ぐ半導体集積回路を提供する。

【課題を解決するための手段】

【0010】

実施形態による半導体集積回路は、第１入力回路、第１ラッチ、第２ラッチ、および第１出力回路を備える第１フリップフロップと、第２入力回路、第３ラッチ、第４ラッチ、および第２出力回路を備える第２フリップフロップと、前記第１フリップフロップおよび前記第２フリップフロップに共通のクロック信号を出力するクロックバッファと、を具備する。前記第２ラッチは、第１トランスファーゲートと、前記第１トランスファーゲートの出力に接続された入力を有する第１インバータと、前記第１インバータの出力に接続された入力を有する第２インバータと、前記第２インバータの出力に接続された入力および前記第１インバータの入力に接続された出力を有する第２トランスファーゲートとを備え、前記第２入力回路は、第１クロックドインバータと、前記第１クロックドインバータの出力に接続された出力を有する第２クロックドインバータとを備える。前記第１インバータと前記第２インバータとの間の接続ノードである第１出力端子は前記第１出力回路の入力端子に接続され、前記第２インバータと前記第２トランスファーゲートとの間の接続ノードである第２出力端子は前記第２入力回路の前記第２クロックドインバータの入力に直接接続される。

【図面の簡単な説明】

【0011】

【図1】第１実施形態に係る半導体集積回路を示すブロック図。

【図2】第１実施形態に係る半導体集積回路を示す回路図。

【図3】第２実施形態に係る半導体集積回路を示す回路図。

【図4】第３実施形態に係る半導体集積回路を示すブロック図。

【図5】第３実施形態に係る半導体集積回路を示す回路図。

【図6】第１比較例に係る半導体集積回路を示すブロック図。

【図7】第２比較例に係る半導体集積回路を示すブロック図。

【発明を実施するための形態】

【0012】

本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。

【0013】

＜第１実施形態＞
以下に図１および図２を用いて、第１実施形態に係る半導体集積回路について説明する。

【0014】

第１実施形態では、マルチビットフリップフロップにおいて、第１フリップフロップ１０におけるスレーブラッチ１３が第１出力端子および第２出力端子を有する。第１出力端子は出力回路１４を介して通常出力端子Ｑに電気的に接続される一方、第２出力端子はスキャン出力端子ＳＯとなる。すなわち、通常出力端子Ｑとスキャン出力端子ＳＯとが兼用されない。これにより、スキャンテストの信頼性を図ることができ、回路面積は増大しない。以下に、第１実施形態について詳説する。

【0015】

（第１実施形態における構成例）
まず、第１実施形態に係る半導体集積回路の構成例について説明する。

【0016】

図１は、第１実施形態に係る半導体集積回路を示すブロック図である。ここでは、第１フリップフロップ１０および第２フリップフロップ２０からなる２段のマルチビットフリップフロップを示している。

【0017】

なお、以下の説明において、特に限定しない限り、「接続」は直接接続される場合だけではなく、間に任意の素子を介して接続される場合も含まれる。

【0018】

図１に示すように、半導体集積回路は、第１フリップフロップ１０、第２フリップフロップ２０、クロックバッファ３０、およびテストイネーブルバッファ４０を備える。

【0019】

第１フリップフロップ１０は、入力回路１１、マスターラッチ１２、スレーブラッチ１３、および出力回路１４を備える。

【0020】

入力回路１１は、第１入力端子（通常入力端子Ｄ）、第２入力端子（スキャン入力端子ＳＩ）、および出力端子を有する。第１入力端子には通常動作時に通常データ信号Ｄ１が入力され、第２入力端子にはスキャンテスト動作時にスキャンテストデータ信号ＴＩ１が入力される。入力回路１１は、テストイネーブルバッファ４０からのテストイネーブル信号ＴＥおよびテストイネーブル反転信号ＮＴＥに従って、通常データ信号Ｄ１およびスキャンテストデータ信号ＴＩ１のいずれかの入力を選択して出力する。

【0021】

マスターラッチ１２は、入力端子、および出力端子を有する。マスターラッチ１２の入力端子は、入力回路１１の出力端子に電気的に接続される。マスターラッチ１２は、クロックバッファ３０からのクロック信号Ｃおよびクロック反転信号ＣＮに従って、入力回路１１の出力を取り込む、または取り込んだデータを保持する。そして、マスターラッチ１２は、出力端子に取り込んだデータを出力する。

【0022】

スレーブラッチ１３は、入力端子、第１出力端子、および第２出力端子（スキャン出力端子ＳＯ）を有する。スレーブラッチ１３の入力端子は、マスターラッチ１２の出力端子に電気的に接続される。スレーブラッチ１３は、クロックバッファ３０からのクロック信号Ｃおよびクロック反転信号ＣＮに従って、マスターラッチ１２の出力を取り込む、または取り込んだデータを保持する。そして、スレーブラッチ１３は、第１出力端子および第２出力端子に取り込んだデータを出力する。

【0023】

出力回路１４は、入力端子、および出力端子（通常出力端子Ｑ）を有する。出力回路１４の入力端子は、スレーブラッチ１３の第１出力端子に電気的に接続される。出力回路１４は、スレーブラッチ１３からの信号に基づく出力信号Ｑ１を外部（例えば、図示せぬロジック回路）に出力する。

【0024】

第２フリップフロップ２０は、入力回路２１、マスターラッチ２２、スレーブラッチ２３、および出力回路２４を備える。

【0025】

入力回路２１は、第１入力端子（通常入力端子Ｄ）、第２入力端子（スキャン入力端子ＳＩ）、および出力端子を有する。入力回路２１の第２入力端子は、スレーブラッチ１３の第２出力端子に電気的に直接接続される。すなわち、入力回路２１の第２入力端子とスレーブラッチ１３の第２出力端子との間にロジック回路等は存在しない。入力回路２１の第１入力端子には通常動作時に通常データ信号Ｄ２が入力され、第２入力端子にはスキャンテスト動作時にスキャンテストデータ信号ＴＩ２が入力される。スキャンテストデータ信号ＴＩ２は、スレーブラッチ１３の第２出力端子の出力信号と同位相の信号である。入力回路２１は、テストイネーブルバッファ４０からのテストイネーブル信号ＴＥおよびテストイネーブル反転信号ＮＴＥに従って、通常データ信号Ｄ２およびスキャンテストデータ信号ＴＩ２のいずれかの入力を選択して出力する。

【0026】

マスターラッチ２２は、入力端子、および出力端子を有する。マスターラッチ２２の入力端子は、入力回路２１の出力端子に電気的に接続される。マスターラッチ２２は、クロックバッファ３０からのクロック信号Ｃおよびクロック反転信号ＣＮに従って、入力回路２１の出力を取り込む、または取り込んだ値を保持する。そして、マスターラッチ２２は、出力端子に取り込んだ値を出力する。

【0027】

スレーブラッチ２３は、入力端子、および出力端子を有する。スレーブラッチ２３の入力端子は、マスターラッチ２２の出力端子に電気的に接続される。スレーブラッチ２３は、クロックバッファ３０からのクロック信号Ｃおよびクロック反転信号ＣＮに従って、マスターラッチ２２の出力を取り込む、または取り込んだ値を保持する。そして、スレーブラッチ２３は、出力端子に取り込んだ値を出力する。

【0028】

出力回路２４は、入力端子、および出力端子（兼用された通常出力端子Ｑおよびスキャン出力端子ＳＯ）を有する。出力回路２４の入力端子は、スレーブラッチ２３の第１出力端子に電気的に接続される。出力回路２４は、スレーブラッチ１３からの信号に基づく出力信号Ｑ２を外部（例えば、図示せぬロジック回路）に出力する。

【0029】

クロックバッファ３０は、クロック信号Ｃおよびクロック反転信号ＣＮを第１フリップフロップ１０および第２フリップフロップ２０に共通に出力する。

【0030】

テストイネーブルバッファ４０は、テストイネーブル信号ＴＥおよびテストイネーブル反転信号ＮＴＥを第１フリップフロップ１０および第２フリップフロップ２０に共通に出力する。

【0031】

図２は、第１実施形態に係る半導体集積回路を示す回路図であり、図１に示す第１フリップフロップ１０（入力回路１１、マスターラッチ１２、スレーブラッチ１３、および出力回路１４）、第２フリップフロップ２０（入力回路２１、マスターラッチ２２、スレーブラッチ２３、および出力回路２４）、クロックバッファ３０、およびテストイネーブルバッファ４０をより詳細に示す図である。

【0032】

図２に示すように、第１フリップフロップ１０における入力回路１１は、クロックドインバータ１１Ａ，１１Ｂを有する。

【0033】

クロックドインバータ１１Ａの入力は入力回路１１の第１入力端子（通常入力端子Ｄ）であり、出力は入力回路１１の出力端子である。また、クロックドインバータ１１Ｂの入力は入力回路１１の第２入力端子（スキャン入力端子ＳＩ）であり、出力はクロックドインバータ１１Ａの出力と同様に入力回路１１の出力端子である。

【0034】

より具体的には、クロックドインバータ１１Ａは、ＰＭＯＳトランジスタＰ２，Ｐ３およびＮＭＯＳトランジスタＮ２，Ｎ３を有する。また、クロックドインバータ１１Ｂは、ＰＭＯＳトランジスタＰ４，Ｐ５およびＮＭＯＳトランジスタＮ４，Ｎ５を有する。

【0035】

ＰＭＯＳトランジスタＰ２の一端は電源電圧に電気的に接続され、ＰＭＯＳトランジスタＰ２の他端はＰＭＯＳトランジスタＰ３の一端に電気的に接続される。ＰＭＯＳトランジスタＰ３の他端はＮＭＯＳトランジスタＮ３の一端に電気的に接続され、ＮＭＯＳトランジスタＮ３の他端はＮＭＯＳトランジスタＮ２の一端に電気的に接続される。ＮＭＯＳトランジスタＮ２の他端は、接地電圧に電気的に接続される。ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２のゲートは、クロックドインバータ１１Ａの入力であり、通常データ信号Ｄ１が入力される。ＰＭＯＳトランジスタＰ３のゲートにはテストイネーブル信号ＴＥが入力され、ＮＭＯＳトランジスタＮ３のゲートにはテストイネーブル反転信号ＮＴＥが入力される。ＰＭＯＳトランジスタＰ３の他端およびＮＭＯＳトランジスタＮ３の一端は、クロックドインバータ１１Ａの出力である。

【0036】

ＰＭＯＳトランジスタＰ４の一端は電源電圧に電気的に接続され、ＰＭＯＳトランジスタＰ４の他端はＰＭＯＳトランジスタＰ５の一端に電気的に接続される。ＰＭＯＳトランジスタＰ５の他端はＮＭＯＳトランジスタＮ５の一端に電気的に接続され、ＮＭＯＳトランジスタＮ５の他端はＮＭＯＳトランジスタＮ４の一端に電気的に接続される。ＮＭＯＳトランジスタＮ４の他端は、接地電圧に電気的に接続される。ＰＭＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ４のゲートは、クロックドインバータ１１Ｂの入力であり、スキャンテストデータ信号ＴＩ１が入力される。ＰＭＯＳトランジスタＰ５のゲートにはテストイネーブル反転信号ＮＴＥが入力され、ＮＭＯＳトランジスタＮ５のゲートにはテストイネーブル信号ＴＥが入力される。ＰＭＯＳトランジスタＰ５の他端およびＮＭＯＳトランジスタＮ５の一端は、クロックドインバータ１１Ｂの出力である。

【0037】

第１フリップフロップ１０におけるマスターラッチ１２は、トランスファーゲート１２Ａ、インバータ１２Ｂ、およびクロックドインバータ１２Ｃを有する。

【0038】

トランスファーゲート１２Ａの入力は、マスターラッチ１２の入力端子であり、入力回路１１の出力端子に電気的に接続される。また、トランスファーゲート１２Ａの出力は、インバータ１２Ｂの入力に電気的に接続される。また、インバータ１２Ｂの出力は、マスターラッチ１２の出力端子であるとともに、クロックドインバータ１２Ｃの入力に電気的に接続される。クロックドインバータ１２Ｃの出力は、インバータ１２Ｂの入力に電気的に接続される。すなわち、クロックドインバータ１２Ｃは、フィードバック回路である。

【0039】

より具体的には、トランスファーゲート１２Ａは、ＰＭＯＳトランジスタＰ８およびＮＭＯＳトランジスタＮ８を有する。また、インバータ１２Ｂは、ＰＭＯＳトランジスタＰ１１およびＮＭＯＳトランジスタＮ１１を有する。また、クロックドインバータ１２Ｃは、ＰＭＯＳトランジスタＰ９，Ｐ１０およびＮＭＯＳトランジスタＮ９，Ｎ１０を有する。

【0040】

ＰＭＯＳトランジスタＰ８の一端はＮＭＯＳトランジスタＮ８の一端に電気的に接続され、ＰＭＯＳトランジスタＰ８の他端はＮＭＯＳトランジスタＮ８の他端に電気的に接続される。ＰＭＯＳトランジスタＰ８の一端およびＮＭＯＳトランジスタＮ８の一端はトランスファーゲート１２Ａの入力であり、ＰＭＯＳトランジスタＰ８の他端およびＮＭＯＳトランジスタＮ８の他端はトランスファーゲート１２Ａの出力である。ＰＭＯＳトランジスタＰ８のゲートにはクロック信号Ｃが入力され、ＮＭＯＳトランジスタＮ８のゲートにはクロック反転信号ＣＮが入力される。

【0041】

ＰＭＯＳトランジスタＰ１１の一端は電源電圧に電気的に接続され、ＰＭＯＳトランジスタＰ１１の他端はＮＭＯＳトランジスタＮ１１の一端に電気的に接続される。ＮＭＯＳトランジスタＮ１１の他端は、接地電圧に電気的に接続される。ＰＭＯＳトランジスタＰ１１およびＮＭＯＳトランジスタＮ１１のゲートはインバータ１２Ｂの入力であり、ＰＭＯＳトランジスタＰ１１の他端およびＮＭＯＳトランジスタＮ１１の一端はインバータ１２Ｂの出力である。

【0042】

ＰＭＯＳトランジスタＰ９の一端は電源電圧に電気的に接続され、ＰＭＯＳトランジスタＰ９の他端はＰＭＯＳトランジスタＰ１０の一端に電気的に接続される。ＰＭＯＳトランジスタＰ１０の他端はＮＭＯＳトランジスタＮ１０の一端に電気的に接続され、ＮＭＯＳトランジスタＮ１０の他端はＮＭＯＳトランジスタＮ９の一端に電気的に接続される。ＮＭＯＳトランジスタＮ９の他端は、接地電圧に電気的に接続される。ＰＭＯＳトランジスタＰ９およびＮＭＯＳトランジスタＮ９のゲートは、クロックドインバータ１２Ｃの入力である。ＰＭＯＳトランジスタＰ１０のゲートにはクロック反転信号ＣＮが入力され、ＮＭＯＳトランジスタＮ１０のゲートにはクロック信号Ｃが入力される。ＰＭＯＳトランジスタＰ１０の他端およびＮＭＯＳトランジスタＮ１０の一端は、クロックドインバータ１２Ｃの出力である。

【0043】

第１フリップフロップ１０におけるスレーブラッチ１３は、トランスファーゲート１３Ａ、インバータ１３Ｂ、トランスファーゲート１３Ｃ、およびインバータ１３Ｄを有する。

【0044】

トランスファーゲート１３Ａの入力は、スレーブラッチ１３の入力端子であり、マスターラッチ１２の出力端子に電気的に接続される。また、トランスファーゲート１３Ａの出力は、インバータ１３Ｂの入力に電気的に接続される。また、インバータ１３Ｂの出力は、スレーブラッチ１３の第１出力端子であるとともに、インバータ１３Ｄの入力に電気的に接続される。インバータ１３Ｄの出力は、スレーブラッチ１３の第２出力端子（スキャン出力端子ＳＯ）であるとともに、トランスファーゲート１３Ｃの入力に電気的に接続される。言い換えると、インバータ１３Ｄとトランスファーゲート１３Ｃとの接続端子がスキャン出力端子ＳＯである。トランスファーゲート１３Ｃの出力は、インバータ１３Ｂの入力に電気的に接続される。すなわち、トランスファーゲート１３Ｃおよびインバータ１３Ｄは、フィードバック回路である。

【0045】

より具体的には、トランスファーゲート１３Ａは、ＰＭＯＳトランジスタＰ１２およびＮＭＯＳトランジスタＮ１２を有する。また、インバータ１３Ｂは、ＰＭＯＳトランジスタＰ１５およびＮＭＯＳトランジスタＮ１５を有する。また、トランスファーゲート１３Ｃは、ＰＭＯＳトランジスタＰ１３およびＮＭＯＳトランジスタＮ１３を有する。また、インバータ１３Ｄは、ＰＭＯＳトランジスタＰ１４およびＮＭＯＳトランジスタＮ１４を有する。

【0046】

ＰＭＯＳトランジスタＰ１２の一端はＮＭＯＳトランジスタＮ１２の一端に電気的に接続され、ＰＭＯＳトランジスタＰ１２の他端はＮＭＯＳトランジスタＮ１２の他端に電気的に接続される。ＰＭＯＳトランジスタＰ１２の一端およびＮＭＯＳトランジスタＮ１２の一端はトランスファーゲート１３Ａの入力であり、ＰＭＯＳトランジスタＰ１２の他端およびＮＭＯＳトランジスタＮ１２の他端はトランスファーゲート１３Ａの出力である。ＰＭＯＳトランジスタＰ１２のゲートにはクロック反転信号ＣＮが入力され、ＮＭＯＳトランジスタＮ１２のゲートにはクロック信号Ｃが入力される。

【0047】

ＰＭＯＳトランジスタＰ１５の一端は電源電圧に電気的に接続され、ＰＭＯＳトランジスタＰ１５の他端はＮＭＯＳトランジスタＮ１５の一端に電気的に接続される。ＮＭＯＳトランジスタＮ１５の他端は、接地電圧に電気的に接続される。ＰＭＯＳトランジスタＰ１５およびＮＭＯＳトランジスタＮ１５のゲートはインバータ１３Ｂの入力であり、ＰＭＯＳトランジスタＰ１５の他端およびＮＭＯＳトランジスタＮ１５の一端はインバータ１３Ｂの出力である。

【0048】

ＰＭＯＳトランジスタＰ１４の一端は電源電圧に電気的に接続され、ＰＭＯＳトランジスタＰ１４の他端はＮＭＯＳトランジスタＮ１４の一端に電気的に接続される。ＮＭＯＳトランジスタＮ１４の他端は、接地電圧に電気的に接続される。ＰＭＯＳトランジスタＰ１４およびＮＭＯＳトランジスタＮ１４のゲートはインバータ１３Ｄの入力であり、ＰＭＯＳトランジスタＰ１４の他端およびＮＭＯＳトランジスタＮ１４の一端はインバータ１３Ｄの出力である。

【0049】

ＰＭＯＳトランジスタＰ１３の一端はＮＭＯＳトランジスタＮ１３の一端に電気的に接続され、ＰＭＯＳトランジスタＰ１３の他端はＮＭＯＳトランジスタＮ１３の他端に電気的に接続される。ＰＭＯＳトランジスタＰ１３の一端およびＮＭＯＳトランジスタＮ１３の一端はトランスファーゲート１３Ｃの入力であり、ＰＭＯＳトランジスタＰ１３の他端およびＮＭＯＳトランジスタＮ１３の他端はトランスファーゲート１３Ｃの出力である。ＰＭＯＳトランジスタＰ１３のゲートにはクロック信号Ｃが入力され、ＮＭＯＳトランジスタＮ１３のゲートにはクロック反転信号ＣＮが入力される。

【0050】

第１フリップフロップ１０における出力回路１４は、インバータ１４Ａを有する。

【0051】

インバータ１４Ａの入力は、出力回路１４の入力端子であり、スレーブラッチ１３の第１出力端子に電気的に接続される。また、インバータ１４Ａの出力は、出力回路１４の出力端子（通常出力端子Ｑ）である。

【0052】

より具体的には、インバータ１４Ａは、ＰＭＯＳトランジスタＰ１６およびＮＭＯＳトランジスタＮ１６を有する。

【0053】

ＰＭＯＳトランジスタＰ１６の一端は電源電圧に電気的に接続され、ＰＭＯＳトランジスタＰ１６の他端はＮＭＯＳトランジスタＮ１６の一端に電気的に接続される。ＮＭＯＳトランジスタＮ１６の他端は、接地電圧に電気的に接続される。ＰＭＯＳトランジスタＰ１６およびＮＭＯＳトランジスタＮ１６のゲートはインバータ１４Ａの入力であり、ＰＭＯＳトランジスタＰ１６の他端およびＮＭＯＳトランジスタＮ１６の一端はインバータ１４Ａの出力である。

【0054】

第２フリップフロップ２０における入力回路２１、マスターラッチ２２、スレーブラッチ２３、および出力回路２４のそれぞれは、第１フリップフロップ１０における入力回路１１、マスターラッチ１２、スレーブラッチ１３、および出力回路１４のそれぞれと同様の構造を有する。

【0055】

より具体的には、第２フリップフロップ２０における入力回路２１は、クロックドインバータ２１Ａ，２１Ｂを有する。クロックドインバータ２１Ｂの入力は、入力回路２１の入力端子であり、スレーブラッチ１３のスキャン出力端子ＳＯに電気的に直接接続される。クロックドインバータ２１Ａは、ＰＭＯＳトランジスタＰ１７，Ｐ１８およびＮＭＯＳトランジスタＮ１７，Ｎ１８を有する。また、クロックドインバータ２１Ｂは、ＰＭＯＳトランジスタＰ１９，Ｐ２０およびＮＭＯＳトランジスタＮ１９，Ｎ２０を有する。

【0056】

第２フリップフロップ２０におけるマスターラッチ２２は、トランスファーゲート２２Ａ、インバータ２２Ｂ、およびクロックドインバータ２２Ｃを有する。トランスファーゲート２２Ａは、ＰＭＯＳトランジスタＰ２１およびＮＭＯＳトランジスタＮ２１を有する。また、インバータ２２Ｂは、ＰＭＯＳトランジスタＰ２４およびＮＭＯＳトランジスタＮ２４を有する。また、クロックドインバータ２２Ｃは、ＰＭＯＳトランジスタＰ２２，Ｐ２３およびＮＭＯＳトランジスタＮ２２，Ｎ２３を有する。

【0057】

第２フリップフロップ２０におけるスレーブラッチ２３は、トランスファーゲート２３Ａ、インバータ２３Ｂ、トランスファーゲート２３Ｃ、およびインバータ２３Ｄを有する。トランスファーゲート２３Ａは、ＰＭＯＳトランジスタＰ２５およびＮＭＯＳトランジスタＮ２５を有する。また、インバータ２３Ｂは、ＰＭＯＳトランジスタＰ２８およびＮＭＯＳトランジスタＮ２８を有する。また、トランスファーゲート２３Ｃは、ＰＭＯＳトランジスタＰ２６およびＮＭＯＳトランジスタＮ２６を有する。また、インバータ２３Ｄは、ＰＭＯＳトランジスタＰ２７およびＮＭＯＳトランジスタＮ２７を有する。

【0058】

第２フリップフロップ２０における出力回路２４は、インバータ２４Ａを有する。インバータ１４Ａの出力は、出力回路１４の出力端子（兼用された通常出力端子Ｑおよびスキャン出力端子ＳＯ）である。インバータ２４Ａは、ＰＭＯＳトランジスタＰ２９およびＮＭＯＳトランジスタＮ２９を有する。

【0059】

クロックバッファ３０は、インバータ３０Ａ，３０Ｂを有する。

【0060】

インバータ３０Ａの入力は、クロックバッファ３０の入力端子であり、クロック入力信号ＣＰが入力される。また、インバータ３０Ａの出力は、クロックバッファ３０の第１出力端子であり、クロック反転信号ＣＮを出力する。また、インバータ３０Ａの出力は、インバータ３０Ｂの入力に電気的に接続される。インバータ３０Ｂの出力は、クロックバッファ３０の第２出力端子であり、クロック信号Ｃを出力する。

【0061】

より具体的には、インバータ３０Ａは、ＰＭＯＳトランジスタＰ６およびＮＭＯＳトランジスタＮ６を有する。インバータ３０Ｂは、ＰＭＯＳトランジスタＰ７およびＮＭＯＳトランジスタＮ７を有する。

【0062】

ＰＭＯＳトランジスタＰ６の一端は電源電圧に電気的に接続され、ＰＭＯＳトランジスタＰ６の他端はＮＭＯＳトランジスタＮ６の一端に電気的に接続される。ＮＭＯＳトランジスタＮ６の他端は、接地電圧に電気的に接続される。ＰＭＯＳトランジスタＰ６およびＮＭＯＳトランジスタＮ６のゲートはインバータ３０Ａの入力であり、ＰＭＯＳトランジスタＰ６の他端およびＮＭＯＳトランジスタＮ６の一端はインバータ３０Ａの出力である。

【0063】

ＰＭＯＳトランジスタＰ７の一端は電源電圧に電気的に接続され、ＰＭＯＳトランジスタＰ７の他端はＮＭＯＳトランジスタＮ７の一端に電気的に接続される。ＮＭＯＳトランジスタＮ７の他端は、接地電圧に電気的に接続される。ＰＭＯＳトランジスタＰ７およびＮＭＯＳトランジスタＮ７のゲートはインバータ３０Ｂの入力であり、ＰＭＯＳトランジスタＰ７の他端およびＮＭＯＳトランジスタＮ７の一端はインバータ３０Ｂの出力である。

【0064】

テストイネーブルバッファ４０は、インバータ４０Ａを有する。

【0065】

インバータ４０Ａの入力は、テストイネーブルバッファ４０の入力端子であり、テストイネーブル信号ＴＥが入力される。また、インバータ４０Ａの出力は、テストイネーブルバッファ４０の第１出力端子であり、テストイネーブル反転信号ＮＴＥを出力する。また、テストイネーブルバッファ４０は、入力されたテストイネーブル信号ＴＥをそのまま第２出力端子から出力する。

【0066】

より具体的には、インバータ４０Ａは、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１を有する。

【0067】

ＰＭＯＳトランジスタＰ１の一端は電源電圧に電気的に接続され、ＰＭＯＳトランジスタＰ１の他端はＮＭＯＳトランジスタＮ１の一端に電気的に接続される。ＮＭＯＳトランジスタＮ１の他端は、接地電圧に電気的に接続される。ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のゲートはインバータ４０Ａの入力であり、ＰＭＯＳトランジスタＰ１の他端およびＮＭＯＳトランジスタＮ１の一端はインバータ４０Ａの出力である。

【0068】

（第１実施形態における動作例）
次に、第１実施形態に係る半導体集積回路の各回路の動作例について説明する。

【0069】

クロックバッファ３０は、以下のように動作する。

【0070】

クロックバッファ３０は、インバータ３０Ａによってクロック入力信号ＣＰを反転させて、クロック反転信号ＣＮをマスターラッチ１２，２２およびスレーブラッチ１３，２３に出力する。また、クロックバッファ３０は、インバータ３０Ｂによってクロック反転信号ＣＮを反転させて、クロック信号Ｃをマスターラッチ１２，２２およびスレーブラッチ１３，２３に出力する。

【0071】

テストイネーブルバッファ４０は、以下のように動作する。

【0072】

テストイネーブルバッファ４０は、インバータ４０Ａによってテストイネーブル信号ＴＥを反転させて、テストイネーブル反転信号ＮＴＥを入力回路１１，２１に出力する。また、テストイネーブルバッファ４０は、テストイネーブル信号ＴＥをそのまま入力回路１１，２１に出力する。

【0073】

第１フリップフロップ１０は、以下のように動作する。

【0074】

入力回路１１は、テストイネーブル反転信号ＮＴＥが「Ｈ（High）」レベルの場合（テストイネーブル信号が「Ｌ（Low）」レベルの場合）、クロックドインバータ１１ＡのＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３がオンすることで、通常データ信号Ｄ１を反転させて出力する。一方、入力回路１１は、テストイネーブル信号ＴＥが「Ｈ」レベルの場合（テストイネーブル反転信号ＮＴＥが「Ｌ」レベルの場合）、クロックドインバータ１１ＢのＰＭＯＳトランジスタＰ５およびＮＭＯＳトランジスタＮ５がオンすることで、スキャンテストデータ信号ＴＩ１を反転させて出力する。

【0075】

マスターラッチ１２は、クロック信号Ｃが「Ｌ」の場合（クロック反転信号ＣＮが「Ｈ」の場合）、トランスファーゲート１２ＡのＰＭＯＳトランジスタＰ８およびＮＭＯＳトランジスタＮ８がオンし、かつクロックドインバータ１２ＣのＰＭＯＳトランジスタＰ１０およびＮＭＯＳトランジスタＮ１０がオフすることで、入力回路１１の出力を取り込む。一方、マスターラッチ１２は、クロック信号Ｃが「Ｈ」の場合（クロック反転信号ＣＮが「Ｌ」の場合）、トランスファーゲート１２ＡのＰＭＯＳトランジスタＰ８およびＮＭＯＳトランジスタＮ８がオフし、かつクロックドインバータ１２ＣのＰＭＯＳトランジスタＰ１０およびＮＭＯＳトランジスタＮ１０がオンすることで、取り込んだデータを保持する。

【0076】

スレーブラッチ１３は、クロック信号Ｃが「Ｈ」の場合（クロック反転信号ＣＮが「Ｌ」の場合）、トランスファーゲート１３ＡのＰＭＯＳトランジスタＰ１２およびＮＭＯＳトランジスタＮ１２がオンし、かつトランスファーゲート１３ＣのＰＭＯＳトランジスタＰ１３およびＮＭＯＳトランジスタＮ１３がオフすることで、マスターラッチ１２の出力を取り込む。一方、スレーブラッチ１３は、クロック信号Ｃが「Ｌ」の場合（クロック反転信号ＣＮが「Ｈ」の場合）、トランスファーゲート１３ＡのＰＭＯＳトランジスタＰ１２およびＮＭＯＳトランジスタＮ１２がオフし、かつトランスファーゲート１３ＣのＰＭＯＳトランジスタＰ１３およびＮＭＯＳトランジスタＮ１３がオンすることで、取り込んだデータを保持する。

【0077】

また、スレーブラッチ１３は、インバータ１３Ｂの出力（第１出力端子）から出力回路１４にマスターラッチ１２からの信号に基づく信号を出力するとともに、インバータ１３Ｄの出力（第２出力端子）から第２フリップフロップ２０の入力回路２１にマスターラッチ１２からの信号に基づく信号を出力する。

【0078】

出力回路１４は、インバータ１４Ａによってスレーブラッチ１３の出力を反転させて、出力信号Ｑ１を外部に出力する。

【0079】

第２フリップフロップ２０は、第１フリップフロップと同様の動作をするため、ここでは省略する。

【0080】

（第１実施形態におけるスキャンテスト）
次に、第１実施形態に係る半導体集積回路のスキャンテストについて説明する。

【0081】

スキャンテストモードの場合、スキャンチェーンが設けられる。スキャンチェーンは、第１フリップフロップ１０および第２フリップフロップ２０を含み、２段のシフトレジスタとして動作する。以下に、詳細に説明する。

【0082】

まず、スキャンテストモードでは、テストイネーブル信号ＴＥが「Ｈ」レベルに設定され、第１フリップフロップ１０の入力回路１１によってスキャンテストデータ信号ＴＩ１が選択される。これにより、入力回路１１は、クロックドインバータ１１Ｂを介してスキャンテストデータ信号ＴＩ１の反転信号（逆位相の信号）を出力する。

【0083】

次に、第１フリップフロップ１０のマスターラッチ１２は、入力回路１１からの出力信号を取り込む。そして、マスターラッチ１２は、トランスファーゲート１２Ａおよびインバータ１２Ｂを介してスキャンテストデータ信号ＴＩ１の正転信号（同位相の信号）を出力する。

【0084】

次に、第１フリップフロップ１０のスレーブラッチ１３は、マスターラッチ１２からの出力信号を取り込む。そして、スレーブラッチ１３は、トランスファーゲート１３Ａおよびインバータ１３Ｂ，１３Ｄを介してスキャンテストデータ信号ＴＩ１の正転信号をスキャン出力端子ＳＯから出力する。このスキャン出力端子ＳＯからの出力信号は、トランスファーゲート１２Ａおよびインバータ１３Ｂ，１４Ａを介して通常出力端子Ｑから出力される出力信号Ｑ１と同位相の信号である。すなわち、スキャン出力端子ＳＯからの出力信号と通常出力端子Ｑからの出力信号とは、実質的に同じ信号である。このスキャン出力端子ＳＯからの出力信号が、第２フリップフロップ２０のスキャン入力端子ＳＩに入力される。

【0085】

その後、第２フリップフロップ２０の入力回路２１によってスキャンテストデータ信号ＴＩ２が選択される。そして、第１フリップフロップの入力回路１１、マスターラッチ１２、スレーブラッチ１３、および出力回路１４の動作と同様に、第２フリップフロップ２０の入力回路２１、マスターラッチ２２、スレーブラッチ２３、および出力回路２４を介して、スキャン出力端子ＳＯからスキャンテストデータ信号ＴＩ２の正転信号が出力される。

【0086】

（第１実施形態における効果）
図６は第１比較例に係る半導体集積回路を示すブロック図であり、図７は第２比較例に係る半導体集積回路を示すブロック図である。

【0087】

図６に示すように、第１比較例では、マルチビットフリップフロップのスキャンチェーンにおいて、第１フリップフロップ（１段目のフリップフロップ）１０におけるスキャン出力端子ＳＯと通常出力端子Ｑとが兼用されている。通常出力端子Ｑには、配線や図示せぬロジック回路が接続される。このため、スキャン出力端子ＳＯには、配線や図示せぬロジック回路による負荷容量ＬＣがかかる。この影響により、第１フリップフロップ１０のスキャン出力端子ＳＯから第２フリップフロップ（２段目のフリップフロップ）２０のスキャン入力端子ＳＩへの信号（スキャンテストデータ信号ＴＩ２）の波形が変わってしまう。これにより、スキャンテストの信頼性が劣化してしまう。また、この波形変動を抑制するために新たなロジック回路等が必要となり、回路面積が増大してしまう。

【0088】

これに対し、第１実施形態では、マルチビットフリップフロップにおいて、第１フリップフロップ１０におけるスレーブラッチ１３が第１出力端子および第２出力端子を有する。第１入力端子は、スレーブラッチ１３におけるインバータ１３Ｂの出力であり、出力回路１４を介して通常出力端子Ｑに電気的に接続される。一方、第２出力端子は、スレーブラッチ１３におけるインバータ１３Ｄの出力であり、通常出力端子Ｑと同位相の信号を出力する。そして、この第２出力端子が、スキャン出力端子ＳＯとなる。すなわち、通常出力端子Ｑとスキャン出力端子ＳＯとが兼用されない。これにより、スキャン出力端子ＳＯは、通常出力端子Ｑ側の配線や図示せぬロジック回路による負荷容量ＬＣの影響を受けない。したがって、スキャンテストの信頼性を図ることができる。また、新たなロジック回路も不要であり、回路面積は増大しない。

【0089】

また、図７に示すように、第２比較例では、単体のフリップフロップのスキャンチェーンにおいて、第１フリップフロップ１０のスキャン出力端子ＳＯがスレーブラッチ１３の第２出力端子である。しかし、第２比較例は単体のフリップフロップをスキャンチェーンにしたものであるため、第１フリップフロップ１０のスキャン出力端子ＳＯと第２フリップフロップ２０のスキャン入力端子ＳＩとの距離が長くなる。また、第１フリップフロップ１０のスキャン出力端子ＳＯと第２フリップフロップ２０のスキャン入力端子ＳＩとの間にロジック回路５０が設けられる。これらの影響により、第１フリップフロップ１０のスキャン出力端子ＳＯから第２フリップフロップ２０のスキャン入力端子ＳＩへの信号の波形が変わってしまう。これにより、スキャンテストの信頼性が劣化してしまう。

【0090】

これに対し、第１実施形態では、マルチビットフリップフロップであるため、第１フリップフロップ１０のスキャン出力端子ＳＯと第２フリップフロップ２０のスキャン入力端子ＳＩとの距離が第２比較例よりも小さい。このため、第１フリップフロップ１０のスキャン出力端子ＳＯと第２フリップフロップ２０のスキャン入力端子ＳＩとの間にロジック回路等はなく、これらは直接接続される。したがって、スキャンテストの信頼性を図ることができる。また、回路面積は増大しない。

【0091】

また、第２比較例の単体フリップフロップでは、クロックバッファ３０＿１およびテストイネーブルバッファ４０＿１だけではなく、クロックバッファ３０＿Ｂおよびテストイネーブルバッファ４０＿２が設けられる。このため、電力消費が大きくなる。

【0092】

第１実施形態では、マルチビットフリップフロップであるため、電力消費も抑制することができる。

【0093】

なお、第１実施形態において、マルチビットフリップフロップとして２段のフリップフロップの例を説明したが、これに限らず、３段以上のフリップフロップであってもよい。この場合、３段目以降のフリップフロップにおけるスキャン入力端子ＳＩには、前段のフリップフロップにおけるスレーブラッチ内のスキャン出力端子が電気的に接続される。

【0094】

＜第２実施形態＞
以下に図３を用いて、第２実施形態に係る半導体記憶装置について説明する。

【0095】

上記第１実施形態では、スレーブラッチ１３におけるインバータ１３Ｄの出力がスキャン出力端子ＳＯとなった。これに対し、第２実施形態では、スレーブラッチ１３におけるインバータ１３Ａの出力がスキャン出力端子ＳＯとなる例である。これにより、第１実施形態と同様の効果を得ることができる。

【0096】

以下に、第２実施形態について詳説する。なお、第２実施形態において、上記第１実施形態と同様の点については説明を省略し、主に異なる点について説明する。

【0097】

（第２実施形態における構成例および動作例）
まず、第２実施形態に係る半導体集積回路の構成例および動作例について説明する。

【0098】

図３は、第２実施形態に係る半導体集積回路を示す回路図であり、図１に示す第１フリップフロップ１０（入力回路１１、マスターラッチ１２、スレーブラッチ１３、および出力回路１４）、第２フリップフロップ２０（入力回路２１、マスターラッチ２２、スレーブラッチ２３、および出力回路２４）、クロックバッファ３０、およびテストイネーブルバッファ４０をより詳細に示す図である。

【0099】

図３に示すように、第１フリップフロップ１０におけるスレーブラッチ１３は、トランスファーゲート１３Ａ、インバータ１３Ｂ、トランスファーゲート１３Ｃ、およびインバータ１３Ｄを有する。

【0100】

トランスファーゲート１３Ａの出力は、スレーブラッチ１３の第２出力端子（スキャン出力端子ＳＯ）であるとともに、インバータ１３Ｂの入力に電気的に接続される。また、トランスファーゲート１３Ｃの出力は、トランスファーゲート１３Ａの出力と同様にスレーブラッチ１３の第２出力端子（スキャン出力端子ＳＯ）であるとともに、インバータ１３Ｂの入力に電気的に接続される。言い換えると、トランスファーゲート１３Ａ，１３Ｃおよびインバータ１３Ｂの接続端子がスキャン出力端子ＳＯである。このスキャン出力端子ＳＯが、第２フリップフロップ２０におけるスキャン入力端子ＳＩに電気的に直接接続される。

【0101】

第１フリップフロップ１０におけるスレーブラッチ１３は、トランスファーゲート１３Ａの出力からインバータ１３Ｂの入力にマスターラッチ１２からの信号に基づく信号を出力するとともに、トランスファーゲート１３Ａの出力から第２フリップフロップ２０の入力回路２１にマスターラッチ１２からの信号に基づく信号を出力する。

【0102】

（第２実施形態におけるスキャンテスト）
次に、第２実施形態に係る半導体集積回路のスキャンテストについて説明する。

【0103】

まず、スキャンテストモードでは、テストイネーブル信号ＴＥが「Ｈ」レベルに設定され、第１フリップフロップ１０の入力回路１１によってスキャンテストデータ信号ＴＩ１が選択される。これにより、入力回路１１は、クロックドインバータ１１Ｂを介してスキャンテストデータ信号ＴＩ１の反転信号を出力する。

【0104】

次に、第１フリップフロップ１０のマスターラッチ１２は、入力回路１１からの出力信号を取り込む。そして、マスターラッチ１２は、トランスファーゲート１２Ａおよびインバータ１２Ｂを介してスキャンテストデータ信号ＴＩ１の正転信号を出力する。

【0105】

次に、第１フリップフロップ１０のスレーブラッチ１３は、マスターラッチ１２からの出力信号を取り込む。そして、スレーブラッチ１３は、トランスファーゲート１３Ａを介してスキャンテストデータ信号ＴＩ１の正転信号をスキャン出力端子ＳＯから出力する。このスキャン出力端子ＳＯからの出力信号は、トランスファーゲート１３Ａおよびインバータ１３Ｂ，１４Ａを介して通常出力端子Ｑから出力される出力信号Ｑ１と同位相の信号である。このスキャン出力端子ＳＯからの出力信号が、第２フリップフロップ２０のスキャン入力端子ＳＩに入力される。

【0106】

その後、第２フリップフロップ２０の入力回路２１によってスキャンテストデータ信号ＴＩ２が選択される。そして、第１フリップフロップの入力回路１１、マスターラッチ１２、スレーブラッチ１３、および出力回路１４の動作と同様に、第２フリップフロップ２０の入力回路２１、マスターラッチ２２、スレーブラッチ２３、および出力回路２４を介して、スキャン出力端子ＳＯからスキャンテストデータ信号ＴＩ２の正転信号が出力される。

【0107】

（第２実施形態における効果）
第２実施形態では、マルチビットフリップフロップにおいて、第１フリップフロップ１０におけるスレーブラッチ１３が第１出力端子および第２出力端子を有する。第１出力端子は、スレーブラッチ１３におけるインバータ１３Ｂの出力であり、出力回路１４を介して通常出力端子Ｑに電気的に接続される。一方、第２出力端子は、スレーブラッチ１３におけるトランスファーゲート１３Ａの出力であり、通常出力端子Ｑと同位相の信号を出力する。そして、この第２出力端子が、スキャン出力端子ＳＯとなる。これにより、第１実施形態と同様の効果を得ることができる。

【0108】

＜第３実施形態＞
以下に図４および図５を用いて、第３実施形態に係る半導体記憶装置について説明する。

【0109】

上記第１実施形態では、スレーブラッチ１３におけるインバータ１３Ｄの出力がスキャン出力端子ＳＯとなった。これに対し、第３実施形態では、スレーブラッチ１３と出力回路１４との接続端子がスキャン出力端子ＳＯとなる例である。これにより、第１実施形態と同様の効果を得ることができる。

【0110】

以下に、第３実施形態について詳説する。なお、第３実施形態において、上記第１実施形態と同様の点については説明を省略し、主に異なる点について説明する。

【0111】

（第３実施形態における構成例）
まず、第３実施形態に係る半導体集積回路の構成例を説明する。

【0112】

図４は、第３実施形態に係る半導体集積回路を示すブロック図である。ここでは、第１フリップフロップ１０および第２フリップフロップ２０からなる２段のマルチビットフリップフロップを示している。

【0113】

図４に示すように、スレーブラッチ１３は、入力端子、および出力端子を有する。スレーブラッチ１３の入力端子は、マスターラッチ１２の出力端子に電気的に接続される。出力回路１４は、入力端子、および出力端子（通常出力端子Ｑ）を有する。出力回路１４の入力端子は、スレーブラッチ１３の出力端子に電気的に接続される。スレーブラッチ１３の出力と出力回路１４の入力との接続端子が、スキャン出力端子ＳＯである。

【0114】

図５は、第３実施形態に係る半導体集積回路を示す回路図であり、図４に示す第１フリップフロップ１０（入力回路１１、マスターラッチ１２、スレーブラッチ１３、および出力回路１４）、第２フリップフロップ２０（入力回路２１、マスターラッチ２２、スレーブラッチ２３、および出力回路２４）、クロックバッファ３０、およびテストイネーブルバッファ４０をより詳細に示す図である。

【0115】

図５に示すように、第１フリップフロップ１０におけるスレーブラッチ１３のインバータ１３Ｂの出力は、スキャン出力端子ＳＯであるとともに、出力回路１４の入力に電気的に接続される。言い換えると、インバータ１３Ｂとインバータ１４Ａの接続端子がスキャン出力端子ＳＯである。このスキャン出力端子ＳＯが、第２フリップフロップ２０におけるスキャン入力端子ＳＩに電気的に直接接続される。

【0116】

第２フリップフロップ２０における入力回路２１は、クロックドインバータ２１Ａおよびトランスファーゲート２１Ｃを有する。

【0117】

クロックドインバータ２１Ａの入力は入力回路２１の第１入力端子（通常入力端子Ｄ）であり、出力は入力回路２１の出力端子である。また、トランスファーゲート２１Ｃの入力は入力回路２１の第２入力端子（スキャン入力端子ＳＩ）であり、出力はクロックドインバータ２１Ａの出力と同様に入力回路２１の出力端子である。

【0118】

より具体的には、トランスファーゲート２１Ｃは、ＰＭＯＳトランジスタＰ３０およびＮＭＯＳトランジスタＮ３０を有する。

【0119】

ＰＭＯＳトランジスタＰ３０の一端はＮＭＯＳトランジスタＮ３０の一端に電気的に接続され、ＰＭＯＳトランジスタＰ３０の他端はＮＭＯＳトランジスタＮ３０の他端に電気的に接続される。ＰＭＯＳトランジスタＰ３０の一端およびＮＭＯＳトランジスタＮ３０の一端はトランスファーゲート２１Ｃの入力であり、ＰＭＯＳトランジスタＰ３０の他端およびＮＭＯＳトランジスタＮ３０の他端はトランスファーゲート２１Ｃの出力である。ＰＭＯＳトランジスタＰ３０のゲートにはテストイネーブル反転信号ＮＴＥが入力され、ＮＭＯＳトランジスタＮ３０のゲートにはテストイネーブル信号ＴＥが入力される。

【0120】

第１フリップフロップ１０におけるスレーブラッチ１３は、インバータ１３Ｂの出力から出力回路１４のインバータ１４Ａの入力にマスターラッチ１２からの信号に基づく信号を出力するとともに、インバータ１３Ｂの出力から第２フリップフロップ２０の入力回路２１にマスターラッチ１２からの信号に基づく信号を出力する。

【0121】

（第３実施形態におけるスキャンテスト）
次に、第３実施形態に係る半導体集積回路のスキャンテストについて説明する。

【0122】

まず、スキャンテストモードでは、テストイネーブル信号ＴＥが「Ｈ」レベルに設定され、第１フリップフロップ１０の入力回路１１によってスキャンテストデータ信号ＴＩ１が選択される。これにより、入力回路１１は、クロックドインバータ１１Ｂを介してスキャンテストデータ信号ＴＩ１の反転信号を出力する。

【0123】

次に、第１フリップフロップ１０のマスターラッチ１２は、入力回路１１からの出力信号を取り込む。そして、マスターラッチ１２は、トランスファーゲート１２Ａおよびインバータ１２Ｂを介してスキャンテストデータ信号ＴＩ１の正転信号を出力する。

【0124】

次に、第１フリップフロップ１０のスレーブラッチ１３は、マスターラッチ１２からの出力信号を取り込む。そして、スレーブラッチ１３は、トランスファーゲート１３Ａおよびインバータ１３Ｂを介してスキャンテストデータ信号ＴＩ１の反転信号をスキャン出力端子ＳＯから出力する。このスキャン出力端子ＳＯからの出力信号は、トランスファーゲート１３Ａおよびインバータ１３Ｂ，１４Ａを介して通常出力端子Ｑから出力される出力信号Ｑ１と逆位相の信号である。このスキャン出力端子ＳＯからの出力信号が、第２フリップフロップ２０のスキャン入力端子ＳＩに入力される。

【0125】

その後、テストイネーブル信号ＴＥが「Ｈ」レベルに設定されるため、ＰＭＯＳトランジスタＰ３０およびＮＭＯＳトランジスタＮ３０がオンし、ＰＭＯＳトランジスタＰ１８およびＮＭＯＳトランジスタＮ１８がオフする。すなわち、第２フリップフロップ２０の入力回路２１によって、スキャンテストデータ信号ＴＩ２が選択される。このとき、入力回路２１は、トランスファーゲート２１Ｃを介してスキャンテストデータ信号ＴＩ２の正転信号（スキャンテストデータ信号ＴＩ１の反転信号）を出力する。第３実施形態における入力回路２１からの出力信号は、第１実施形態における入力回路２１からの出力信号と同位相である。このため、第３実施形態におけるマスターラッチ２２、スレーブラッチ２３、および出力回路２４のこの後の動作は、第１実施形態におけるマスターラッチ２２、スレーブラッチ２３、および出力回路２４の動作と同様に行われる。

【0126】

（第３実施形態における効果）
第３実施形態では、マルチビットフリップフロップにおいて、第１フリップフロップ１０におけるスレーブラッチ１３の出力端子は、出力回路１４を介して通常出力端子Ｑに電気的に接続される。このスレーブラッチ１３の出力端子は、スレーブラッチ１３におけるインバータ１３Ｂの出力であり、通常出力端子Ｑと逆位相の信号を出力する。そして、この第２出力端子がスキャン出力端子ＳＯにもなり、第２フリップフロップ２０におけるスキャン入力端子ＳＩに電気的に接続される。第２フリップフロップ２０におけるスキャン入力端子ＳＩは、トランスファーゲート２１Ｃの入力である。これにより、第１実施形態と同様の効果を得ることができる。

【0127】

また、第３実施形態では、第２フリップフロップ２０において、トランスファーゲート２１Ｃの入力をスキャン入力端子ＳＩとしている。このため、第１実施形態のクロックドインバータ２１Ｂと比べてトランジスタの数を少なくすることができ、回路面積の縮小を図ることができる。

【0128】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0129】

１０…第１フリップフロップ、１１，２１…入力回路、１２，２２…マスターラッチ、１３，２３…スレーブラッチ、１４，２４…出力回路、１３Ａ，１３Ｃ…トランスファーゲート、１３Ｂ，１３Ｄ…インバータ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】