特許 6454420 シフトレジスタユニット、シフトレジスタ、ゲート駆動回路及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6454420

(24)【登録日】2018年12月21日

(45)【発行日】2019年1月16日

(54)【発明の名称】シフトレジスタユニット、シフトレジスタ、ゲート駆動回路及び表示装置

(51)【国際特許分類】

   G11C 19/28 20060101AFI20190107BHJP

【ＦＩ】

   G11C19/28 230

【請求項の数】12

【全頁数】12

(21)【出願番号】特願2017-535949(P2017-535949)

(86)(22)【出願日】2015年2月3日

(65)【公表番号】特表2017-535908(P2017-535908A)

(43)【公表日】2017年11月30日

(86)【国際出願番号】CN2015072166

(87)【国際公開番号】WO2016045294

(87)【国際公開日】20160331

【審査請求日】2017年10月18日

(31)【優先権主張番号】201410509811.4

(32)【優先日】2014年9月28日

(33)【優先権主張国】CN

(73)【特許権者】

【識別番号】510280589

【氏名又は名称】京東方科技集團股▲ふん▼有限公司

【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．

(74)【代理人】

【識別番号】110000800

【氏名又は名称】特許業務法人創成国際特許事務所

(72)【発明者】

【氏名】馬占潔

【審査官】 篠塚 隆

(56)【参考文献】

【文献】 米国特許出願公開第２０１２／００１３５８８（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１４／０１０４１５３（ＵＳ，Ａ１）

【文献】 特開２０１１−０６０４１１（ＪＰ，Ａ）

【文献】 特開２００１−１７６２８８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １９／２８

(57)【特許請求の範囲】

【請求項1】

第１のクロック信号の入力端から入力される第１のクロック信号に応答し、入力信号（ＳＴＶ）を第１のノード（Ａ）に提供する入力モジュール（１０１）と、
入力信号（ＳＴＶ）に応答し、電源正極の電圧（ＶＧＨ）を第３のノード（Ｃ）に提供するプルアップモジュール（１０２）と、
第３のクロック信号の入力端から入力される第３のクロック信号に応答し、電源負極の電圧（ＶＧＬ）を前記第３のノード（Ｃ）に提供するプルダウンモジュール（１０３）と、
前記第３のノード（Ｃ）の信号に応答し、電源正極の電圧（ＶＧＨ）を前記第１のノード（Ａ）に提供するリセットモジュール（１０４）と、
電源正極の電圧（ＶＧＨ）との間に第２のコンデンサ（Ｃ２）が設けられている前記第３のノード（Ｃ）の信号に応答し、電源正極の電圧（ＶＧＨ）を、シフトレジスタユニットの出力ノード（Ｏｕｔｐｕｔ）に提供する第１の出力モジュール（１０５）と、
第４のノード（Ｄ）との間に第１のコンデンサ（Ｃ１）が設けられている前記第１のノード（Ａ）の信号に応答し、第２のクロック入力端から入力される第２のクロック信号を第４のノード（Ｄ）に提供する第２の出力モジュール（１０６）と、
前記第４のノード（Ｄ）と前記シフトレジスタユニットの出力ノード（Ｏｕｔｐｕｔ）との間に設けられ、前記第４のノード（Ｄ）の信号を増幅して前記シフトレジスタユニットの出力ノード（Ｏｕｔｐｕｔ）に出力する信号増幅モジュール（１０７）と、を含むことを特徴とするシフトレジスタユニット。

【請求項2】

前記信号増幅モジュールはインバータ構造になり、
ゲート及びドレインが前記第４のノード（Ｄ）に接続される第７のＰ型ＴＦＴトランジスタ（Ｍ７）と、
ゲートが前記第７のＰ型ＴＦＴトランジスタ（Ｍ７）のソースに接続され、ソースが前記第４のノード（Ｄ）に接続され、ドレインが前記シフトレジスタユニットの出力ノード（Ｏｕｔｐｕｔ）に接続される第８のＰ型ＴＦＴトランジスタ（Ｍ８）と、を含むことを特徴とする請求項１に記載のシフトレジスタユニット。

【請求項3】

前記プルアップモジュールは、ゲートが入力信号（ＳＴＶ）の入力端に接続され、ソースが電源正極の電圧（ＶＧＨ）に接続され、ドレインが前記第３のノード（Ｃ）に接続される第３のＰ型ＴＦＴトランジスタ（Ｍ３）を含むことを特徴とする請求項１に記載のシフトレジスタユニット。

【請求項4】

前記プルダウンモジュールは、ゲートが第３のクロック信号の入力端に接続され、ドレインが電源負極の電圧（ＶＧＬ）に接続され、ソースが第３のノード（Ｃ）に接続される第４のＰ型ＴＦＴトランジスタ（Ｍ４）を含むことを特徴とする請求項１に記載のシフトレジスタユニット。

【請求項5】

前記リセットモジュールは、ゲートが前記第３のノード（Ｃ）に接続され、ソースが電源正極の電圧（ＶＧＨ）に接続され、ドレインが前記第１のノード（Ａ）に接続される第２のＰ型ＴＦＴトランジスタ（Ｍ２）を含むことを特徴とする請求項１に記載のシフトレジスタユニット。

【請求項6】

前記第１の出力モジュールは、ゲートが前記第３のノード（Ｃ）に接続され、ソースが電源正極の電圧（ＶＧＨ）に接続され、ドレインが前記シフトレジスタユニットの出力ノード（Ｏｕｔｐｕｔ）に接続される第５のＰ型ＴＦＴトランジスタ（Ｍ５）を含むことを特徴とする請求項１に記載のシフトレジスタユニット。

【請求項7】

第２の出力モジュールは、ゲートが第１のノード（Ａ）に接続され、ドレインが第２のクロック信号の入力端に接続され、ソースが前記第４のノード（Ｄ）に接続される第６のＰ型ＴＦＴトランジスタ（Ｍ６）を含むことを特徴とする請求項１に記載のシフトレジスタユニット。

【請求項8】

前記第１のクロック信号、第２のクロック信号及び第３のクロック信号の周波数は同じであり、前記第１のクロック信号は前記入力信号（ＳＴＶ）と同期してオンにされ、前記第２のクロック信号は前記第１のクロック信号に対して１２０°移相し、前記第３のクロック信号は前記第２のクロック信号に対して１２０°移相することを特徴とする請求項１に記載のシフトレジスタユニット。

【請求項9】

請求項１〜８のいずれか１項に記載のシフトレジスタユニットをｎ段含み、ただし、ｎ≧２であり、
前段のシフトレジスタユニットの出力ポート（Ｏｕｔｐｕｔ）から出力される信号を、後段のシフトレジスタユニットの入力信号（ＳＴＶ）とすることを特徴とするシフトレジスタ。

【請求項10】

前記ｎ≧３であり、隣接する第ｉ、ｉ+１、ｉ+２段のシフトレジスタユニットのクロック信号は以下の関係を満たす：
第ｉ段のシフトレジスタユニットの第１のクロック信号の入力端、第ｉ+１段のシフトレジスタユニットの第３のクロック信号の入力端及び第ｉ+２段のシフトレジスタユニットの第２のクロック信号の入力端に、第１のクロック信号（ＣＬＫ１）を同時に入力し；
第ｉ段のシフトレジスタユニットの第２のクロック信号の入力端、第ｉ+１段のシフトレジスタユニットの第１のクロック信号の入力端及び第ｉ+２段のシフトレジスタユニットの第３のクロック信号の入力端に、第２のクロック信号（ＣＬＫ２）を同時に入力し；
第ｉ段のシフトレジスタユニットの第３のクロック信号の入力端、第ｉ+１段のシフトレジスタユニットの第２のクロック信号の入力端及び第ｉ+２段のシフトレジスタユニットの第１のクロック信号の入力端に、第３のクロック信号（ＣＬＫ３）を同時に入力し；
ただし、ｉは１以上の整数であり、かつｉ+２≦ｎであることを特徴とする請求項９に記載のシフトレジスタ。

【請求項11】

請求項９又は１０に記載のシフトレジスタを含むことを特徴とするゲート駆動回路。

【請求項12】

請求項１１に記載のゲート駆動回路を含むことを特徴とする表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電気電子業の表示駆動回路という技術分野に関し、特にシフトレジスタユニット並びにそれを適用するシフトレジスタ（ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）、ゲート駆動回路及び表示装置に関する。

【背景技術】

【0002】

液晶ディスプレイ（ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ、単にＬＣＤという）は消費電力が低く、重量が軽く、厚さが薄く、電磁の放射がなく、汚染がないなどの長所を有するため、携帯電話、タブレット、テレビ、ディスプレイ、ノートパソコン、カメラ、ビデオカメラ、デジタルフォトフレーム、ナビゲーションなどを含む、表示機能を有する製品又は部品に広く適用されている。

【0003】

従来の液晶ディスプレイにおいて、画素アレイは、横縦に交差するゲート走査線と数列データ線を含むことができる。その中、画素アレイの１行ずつの走査を実現するために、通常、格子線駆動回路によって画素アレイのゲート走査線に走査信号を提供する。

【0004】

従来技術において、ゲート駆動回路は、ＧＯＡ（Ｇａｔｅ Ｄｒｉｖｅｒｏｎ Ａｒｒａｙ、ゲートドライバオンアレイ）設計によって、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｅｒ、薄膜トランジスタ）ゲートスイッチング回路を表示パネルのアレイ基板に集積して表示パネルに対する走査駆動を形成する。このようなＧＯＡ技術によってアレイ基板に集積するゲート駆動回路は、ＧＯＡ回路又はシフトレジスタ回路とも言われる。

【0005】

しかしながら、従来技術のシフトレジスタユニットにおいて、出力ポートＯｕｔｐｕｔの負荷が大きくなると、その出力能力が良くなくなる。従来の構造で出力能力を向上しようとすれば、対応のトランジスタのチャネル幅を大きく増大する場合のみ、出力能力を向上することができ、沢山の設計空間を占用してしまう。

【発明の概要】

【発明が解決しようとする課題】

【0006】

上記技術課題を鑑みて、本発明は、大負荷の場合での出力能力を保持できるシフトレジスタユニット並びにそれを適用するシフトレジスタ、ゲート駆動回路及び表示装置を提供する。

【課題を解決するための手段】

【0007】

本発明の一局面によれば、シフトレジスタユニットを提供している。このシフトレジスタユニットは、第１のクロック信号の入力端から入力されるクロック信号に応答し、入力信号ＳＴＶを第１のノードＡに提供する入力モジュールと、入力信号ＳＴＶに応答し、電源正極の電圧ＶＧＨを第３のノードＣに提供するプルアップモジュールと、第３のクロック信号の入力端から入力されるクロック信号に応答し、電源負極の電圧ＶＧＬを前記第３のノードＣに提供するプルダウンモジュールと、第３のノードＣの信号に応答し、電源正極の電圧ＶＧＨを第１のノードＡに提供するリセットモジュールと、電源正極の電圧ＶＧＨとの間に第２のコンデンサＣ２が設けられる第３のノードＣの信号に応答し、電源正極の電圧ＶＧＨをシフトレジスタユニットの出力ノードＯｕｔｐｕｔに提供する第１の出力モジュールと、第４のノードＤとの間に第１のコンデンサＣ１が設けられる第１のノードＡの信号に応答し、第２のクロック入力端から入力されるクロック信号を第４のノードＤに提供する第２の出力モジュールと、インバータ構造を呈し、第４のノードＤとシフトレジスタユニットの出力ノードＯｕｔｐｕｔとの間に設けられ、第４のノードＤの信号を増幅して前記シフトレジスタユニットの出力ノード（Ｏｕｔｐｕｔ）に出力する信号増幅モジュールと、を含む。

【0008】

本発明の他の局面によれば、シフトレジスタを提供している。このシフトレジスタは、ｎ段の上記のようなシフトレジスタユニットを含み、ただし、ｎ≧２であり、前段のシフトレジスタユニットの出力ポートＯｕｔｐｕｔから出力される信号を後段のシフトレジスタユニットの入力信号ＳＴＶとする。

【0009】

本発明の更に他の局面によれば、ゲート駆動回路を提供している。このゲート駆動回路は、上記のシフトレジスタを含む。

【0010】

本発明の更に別の局面によれば、表示装置を更に提供している。この表示装置は、上記のゲート駆動回路を含む。

【発明の効果】

【0011】

本発明のシフトレジスタユニット並びにそれを適用するシフトレジスタ、ゲート駆動回路及び表示装置において、従来のシフトレジスタユニットを基礎として２つの小さいチャネル幅のトランジスタのみを追加し、同じ設計パラメーターの状況で、大負荷条件での出力能力の顕著な改善を実現することができ、そして、占用の設計空間が小さいため、低コストを実現することができる。

【図面の簡単な説明】

【0012】

【図1】本発明の第１の実施例によるシフトレジスタユニットの構造模式図。

【図2】図１に示すシフトレジスタユニットの各信号のタイムチャート図。

【図3】従来のシフトレジスタユニットと図１に示すシフトレジスタユニットとの出力能力の比較のグラフ。

【図4】本発明の実施例によるシフトレジスタの一部の構造模式図。

【図5】図４に示すシフトレジスタの各信号のタイムチャート図。

【発明を実施するための形態】

【0013】

本発明の目的、技術案及び長所をより理解するために、以下、具体的な実施例を用い、図面を参照して、本発明を更に詳細に説明する。図面又は明細書の記載において、類似又は同じ部分に同じ符号を使用することを説明すべきである。図面に描かれていない、又は、説明されていない実現方式は、当業者に公知される形態である。なお、本文では、特定値を含むパラメーターの例示が提供されるが、パラメーターが対応値と同じであることが必須でなく、適宜な誤差範囲又は設計事項以内で対応値に近似すればよい。

【0014】

本発明の実施例によるシフトレジスタユニットにおいて、従来のシフトレジスタユニットを基礎として２つの小さいチャネル幅のトランジスタのみを追加し、同じ設計パラメーターの状況で、大負荷条件での出力能力の顕著な改善を実現ことができる。

【0015】

第１の実施例
本発明の一例示的な実施例では、シフトレジスタユニットを提供している。図１は本発明の実施例によるシフトレジスタユニットの構造模式図である。図１に示すように、本実施例によるシフトレジスタユニット１００は、
第１のクロック信号の入力端から入力されるクロック信号ＣＬＫ１に応答し、入力信号ＳＴＶを当該入力モジュール１０１の出力ノードである第１のノードＡに提供する入力モジュール１０１と、
入力信号ＳＴＶに応答し、電源正極の電圧ＶＧＨを第３のノードＣに提供するプルアップモジュール１０２と、
第３のクロック信号の入力端から入力されるクロック信号ＣＬＫ３に応答し、電源負極の電圧ＶＧＬをプルアップモジュール１０２及びプルダウンモジュール１０３の共通の出力ノードである第３のノードＣに提供するプルダウンモジュール１０３と、
第３のノードＣの入力信号に応答し、電源正極の電圧ＶＧＨを第１のノードＡに提供するリセットモジュール１０４と、
第３のノードＣの入力信号に応答し、第３のノードＣとの間に第２のコンデンサＣ２が設けられる電源正極の電圧ＶＧＨを本実施例のシフトレジスタユニットの出力ノードＯｕｔｐｕｔに提供する第１の出力モジュール１０５と、
第４のノードＤとの間に第１のコンデンサＣ１が設けられる第１のノードＡの入力信号に応答し、第２のクロック信号の入力端から入力されるクロック信号ＣＬＫ２を第４のノードＤに提供する第２の出力モジュール１０６と、
インバータ構造となり、第４のノードＤと出力ノードＯｕｔｐｕｔとの間に設置され、第４のノードＤの信号を増幅して出力する信号増幅モジュール１０７と、を含む。

【0016】

以下、図１を用いて、本実施例のシフトレジスタユニットの各構成部分をそれぞれ詳細に説明する。

【0017】

図１を参照して、プルダウンモジュール１０１は、ゲートが第１のクロック信号の入力端に接続され、ソースが入力信号ＳＴＶの入力端に接続され、ドレインが第１のノードＡに接続される第１のＰ型ＴＦＴトランジスタＭ１を含む。

【0018】

図１を参照して、プルアップモジュール１０２は、ゲートが入力信号ＳＴＶの入力端に接続され、ソースが電源正極の電圧ＶＧＨに接続され、ドレインが第３のノードＣに接続される第３のＰ型ＴＦＴトランジスタＭ３を含む。

【0019】

図１を参照して、プルダウンノード１０３は、ゲートが第３のクロック信号の入力端に接続され、ドレインが電源負極の電圧ＶＧＬの入力端に接続され、ソースが第３のノードＣに接続される第４のＰ型ＴＦＴトランジスタＭ４を含む。

【0020】

図１を参照して、リセットモジュール１０４は、ゲートが第３のノードＣに接続され、ソースが電源正極の電圧ＶＧＨの入力端に接続され、ドレインが第１のノードＡに接続される第２のＰ型ＴＦＴトランジスタＭ２を含む。

【0021】

図１を参照して、第１の出力モジュール１０５は、ゲートが第３のノードＣに接続され、ソースが電源正極の電圧ＶＧＨの入力端に接続され、ドレインが出力ノードＯｕｔｐｕｔに接続される第５のＰ型ＴＦＴトランジスタＭ５を含み、当該第５のＰ型ＴＦＴトランジスタＭ５のゲートとソースとの間に第２のコンデンサＣ２が設けられる。

【0022】

図１を参照して、第２の出力モジュール１０６は、ゲートが第１のノードＡに接続され、ドレインが第２のクロック信号ＣＬＫ２の入力端に接続され、ソースが第４のノードＤに接続される第６のＰ型ＴＦＴトランジスタＭ６を含み、当該第６のＰ型ＴＦＴトランジスタＭ６のソースとゲートとの間に第１のコンデンサＣ１が設けられる。

【0023】

図１を参照して、信号増幅モジュール１０７は、ゲート及びドレインが第４のノードＤに接続される第７のＰ型ＴＦＴトランジスタＭ７と、ゲートが第７のＰ型ＴＦＴトランジスタＭ７のソースに接続され、ソースが第４のノードＤに接続され、ドレインが出力ノードＯｕｔｐｕｔに接続される第８のＰ型ＴＦＴトランジスタＭ８と、を含む。

【0024】

図１から分かるように、本実施例のシフトレジスタユニットは、出力端である第６のＰ型ＴＦＴトランジスタＭ６に、インバータ構造の信号増幅モジュール１０７を追加する。当該信号増幅モジュール１０７は、第６のＰ型ＴＦＴトランジスタＭ６の出力端に、信号増幅機能を有する第７のＰ型ＴＦＴトランジスタＭ７及び第８のＰ型ＴＦＴトランジスタＭ８を追加して、第６のＰ型ＴＦＴトランジスタＭ６の出力能力を向上させる。

【0025】

特に説明すべきであるのは、当該第７のＰ型ＴＦＴトランジスタＭ７及び第８のＰ型ＴＦＴトランジスタＭ８が全て小さいチャネル幅のトランジスタであっても、第６のＰ型ＴＦＴトランジスタＭ６の出力能力を顕著に向上させることができる、ということである。そして、第５のＰ型トランジスタＭ５及び第６のＰ型トランジスタＭ６のチャネル幅を増加することによって第６のＰ型トランジスタＭ６の出力能力を向上させる場合に比べて、本発明の実施例によるシフトレジスタユニットのコストは大幅に低減される。

【0026】

当業者は以下のことを理解すべきである：上記した小さいチャネル幅はシフトレジスタユニットに接続される負荷の大きさに関連付けられており、直接にある数値を代表とすることができない。本発明にこのような構造を採用してチャネルの長さを下げることとは、同じ負荷状態で、このような構造を採用しないシフトレジスタユニットに対して、対応のＴＦＴチャネルの長さを下げることができることである。それは、単なる比較結果であり、具体的な数値に限定されるものではない。

【0027】

もちろん、当業者は以下のことが分かるべきである：図１は本発明の実施例によるシフトレジスタユニットの具体的な構造を示したが、本発明の原理によって、異なる構造を有するシフトレジスタユニットにも適用する。図１に示す構造は、単なる適用の例示であり、本発明を限定するものではない。

【0028】

本実施例において、全ての薄膜トランジスタＴＦＴはＰ型薄膜トランジスタＴＦＴであることができ、そして、全ての薄膜トランジスタＴＦＴは、低レベルの場合オンにされ、高レベルの場合オフにされる。

【0029】

図２は、図１に示すシフトレジスタユニットの各信号のタイムチャート図である。図２に示すように、本実施例のシフトレジスタユニットの駆動において、第１のクロック信号、第２のクロック信号及び第３のクロック信号の周波数が同じであり、第１のクロック信号は入力信号ＳＴＶと同期してオンにされ、第２のクロック信号は第１のクロック信号に対して１２０°移相し、第３のクロック信号は第２のクロック信号に対して１２０°移相する。図２を参照して、本実施例のシフトレジスタユニットの動作原理は、以下の通りである：
第１の段階（ｔ１）：ＳＴＶ及びＣＬＫ１は低レベル信号であり、ＣＬＫ２及びＣＬＫ３は高レベル信号である。ＣＬＫ１によって制御される第１のＰ型ＴＦＴトランジスタＭ１がオンにされ、ＳＴＶの低レベル信号を第６のＰ型ＴＦＴトランジスタＭ６のゲートに伝送するとともに、第１のコンデンサＣ１によって保持し、そして、この低レベル信号により、第６のＰ型ＴＦＴトランジスタＭ６がオンにされ、このときのＣＬＫ２の高レベル信号を第６のＰ型ＴＦＴトランジスタＭ６によって出力ノードＯｕｔｐｕｔに伝送する。ＳＴＶによって制御される第３のＰ型ＴＦＴトランジスタＭ３がオンにされ、高レベルＶＧＨ信号を第５のＰ型ＴＦＴトランジスタＭ５のゲートに入力するとともに、第２のコンデンサＣ２によって保持する。この段階では、第２のＰ型ＴＦＴトランジスタＭ２、第４のＰ型ＴＦＴトランジスタＭ４、第５のＰ型ＴＦＴトランジスタＭ５がオフにされている。

【0030】

第２の段階（ｔ２）：ＳＴＶ及びＣＬＩＫ１は高レベル信号になり、ＣＬＫ２は低レベル信号になり、ＣＬＫ３は高レベル信号に保持される。このとき、第１のコンデンサＣ１に保持される第６のＰ型ＴＦＴトランジスタＭ６のゲート電位により、第６のＰ型ＴＦＴトランジスタＭ６がオンに保持され、ＣＬＫ２の低レベル信号が第６のＰ型ＴＦＴトランジスタＭ６によって信号増幅機能を有する第７のＰ型ＴＦＴトランジスタＭ７及び第８のＰ型ＴＦＴトランジスタＭ８に伝送され、それらによってＣＬＫ２の出力能力を向上させ、増幅された信号を出力ノードＯｕｔｐｕｔに伝送する。このとき、第５のＰ型ＴＦＴトランジスタＭ５のゲートの高レベル信号が第２のコンデンサＣ２によって保持され、第５のＰ型ＴＦＴトランジスタＭ５及び第２のＰ型ＴＦＴトランジスタＭ２をオフに保持する。この段階では、ＣＬＫ１の高レベル信号により、第１のＰ型ＴＦＴトランジスタＭ１がオフにされ、ＳＴＶの高レベル信号により、第３のＰ型ＴＦＴトランジスタＭ３がオフにされ、ＣＬＫ３の高レベル信号により、第４のＰ型ＴＦＴトランジスタＭ４がオフに保持される。

【0031】

第３の段階（ｔ３）：ＳＴＶ及びＣＬＩＫ１は高レベル信号に保持され、ＣＬＫ２は高レベル信号になり、ＣＬＫ３は低レベル信号になる。ＣＬＫ３の低レベル信号により、第４のＰ型ＴＦＴトランジスタＭ４がオンにされ、低レベルＶＧＬ信号が第４のＰ型ＴＦＴトランジスタＭ４によって、第５のＰ型ＴＦＴトランジスタＭ５及び第２のＰ型ＴＦＴトランジスタＭ２のゲートに伝送されるとともに、第２のコンデンサＣ２によって保持される。低レベルＶＧＬ信号により、第２のＰ型ＴＦＴトランジスタＭ２がオンにされ、ＶＧＨ信号を第２のＰ型ＴＦＴトランジスタＭ２によって第６のＰ型ＴＦＴトランジスタＭ６のゲートに伝送し、第６のＰ型ＴＦＴトランジスタＭ６をオフにするとともに、第１のコンデンサＣ１によって保持する。第６のＰ型ＴＦＴトランジスタＭ６をオフにした後に、第７のＰ型ＴＦＴトランジスタＭ７及び第８のＰ型ＴＦＴトランジスタＭ８もオフにされる。低レベルＶＧＬ信号により、第５のＰ型ＴＦＴトランジスタＭ５がオンにされ、ＶＧＨ信号を第５のＰ型ＴＦＴトランジスタＭ５によって出力ノードＯｕｔｐｕｔに伝送する。この段階では、ＣＬＫ１の高レベル信号により、第１のＰ型ＴＦＴトランジスタＭ１がオフにされ、ＳＴＶの高レベル信号により、第３のＰ型ＴＦＴトランジスタＭ３がオフにされる。

【0032】

第４の段階（ｔ４）：ＣＬＫ１は低レベル信号になり、このとき、ＳＴＶは高レベル信号に保持される。ＣＬＫ２は高レベル信号であり、ＣＬＫ３は高レベル信号になる。ＣＬＫ１の低レベル信号により、第１のＰ型ＴＦＴトランジスタＭ１がオンにされる。ＳＴＶの高レベル信号が第１のＰ型ＴＦＴトランジスタＭ１によって第６のＰ型ＴＦＴトランジスタＭ６のゲートに伝送され、第６のＰ型ＴＦＴトランジスタＭ６をオフにし、第１のコンデンサＣ１によって保持される。このとき、第５のＰ型ＴＦＴトランジスタＭ５のゲートがその前の段階に保持されるＶＧＬ信号であるため、第５のＰ型ＴＦＴトランジスタＭ５がオンに保持され、ＶＧＨ信号を出力ノードＯｕｔｐｕｔに伝送する。この段階では、第２のＰ型トランジスタＭ２がオンに保持され、ＳＴＶの高レベル信号により、第３のＰ型ＴＦＴトランジスタＭ３がオフに保持され、ＣＬＫ３の高レベル信号により、第４のＰ型ＴＦＴトランジスタＭ４がオフにされる。

【0033】

第５の段階（ｔ５）：ＳＴＶは高レベル信号に保持され、ＣＬＫ１は高レベル信号になり、ＣＬＫ２は低レベル信号になり、ＣＬＫ３は高レベル信号に保持される。このとき、第６のＰ型ＴＦＴトランジスタＭ６のゲートがその前の段階に保持される高レベル信号であり、第６のＰ型ＴＦＴトランジスタＭ６がオフにされている。Ｍ５のゲートがその前の段階で第２のコンデンサＣ２によって保持される低レベル信号であるため、第５のＰ型ＴＦＴトランジスタＭ５がオンに保持され、ＶＧＨ信号が第５のＰ型ＴＦＴトランジスタＭ５によって出力ノードＯｕｔｐｕｔに伝送される。この段階では、ＣＬＫ１の高レベル信号により、第１のＰ型ＴＦＴトランジスタＭ１がオフにされる。第２のＰ型トランジスタＭ２がオンに保持される。ＳＴＶの高レベル信号により、第３のＰ型ＴＦＴトランジスタＭ３がオフに保持され、ＣＬＫ３の高レベル信号により、第４のＰ型ＴＦＴトランジスタＭ４がオフにされる。

【0034】

第６の段階（ｔ６）は第３の段階と同じである。

【0035】

他の時間帯の動作は、第４の段階〜第６の段階の動作を繰り返すことであり、このように、出力ノードＯｕｔｐｕｔは常にＶＧＨ信号を出力する。

【0036】

図３は、本実施例のシフトレジスタユニットと従来のシフトレジスタユニットとの出力能力の比較のグラフである。図３から分かるように、本実施例のシフトレジスタユニットは、グラフの下降能力であっても上昇能力であっても、いずれも従来のシフトレジスタユニットより大幅に向上しており、そして、占用の設計空間が小さいため、実現するためのコストが低い。

【0037】

第２の実施例
本発明の第２の例示的な実施例において、他のシフトレジスタユニットを提供している。当該シフトレジスタユニットと第１の実施例シフトレジスタユニットとの区別は、当該シフトレジスタのトランジスタが全てＮ型のＴＦＴトランジスタである。

【0038】

本実施例では、図１に示すシフトレジスタユニットの各信号の高低電位を反転させ、電源正極の電圧ＶＧＨと電源負極の電圧ＶＧＬの位置を交換すれば実現することができる。

【0039】

第３の実施例
本発明の第３の例示的な実施例において、カスケードのシフトレジスタを更に提供している。このシフトレジスタは、カスケードの第１の／第２の実施例に記載のようなシフトレジスタユニットをｎ個含んでいる（ｎ≧２）。図４には、当該シフトレジスタの一部、すなわち、４個のシフトレジスタユニットのみが示されている。

【0040】

図４を参照して、各シフトレジスタユニットに電源正極の電圧ＶＧＨ、電源負極の電圧ＶＧＬを提供し、前段のシフトレジスタユニットの出力ポートＯｕｔｐｕｔは後段のシフトレジスタユニットの入力信号ＳＴＶ端に接続されている。

【0041】

図４に示すように、このシフトレジスタにおいて、隣接する３つのシフトレジスタユニット-第ｉ、ｉ+１、ｉ+２段のシフトレジスタユニットのクロック信号は以下の関係を満たしている：
（１）第ｉ番目のシフトレジスタユニットに対して、その第１のクロック信号の入力端から入力されるクロック信号はＣＬＫ１であり、その第２のクロック信号の入力端から入力されるクロック信号はＣＬＫ２であり、その第３のクロック信号の入力端から入力されるクロック信号はＣＬＫ３である；
（２）第ｉ+１番目のシフトレジスタユニットに対して、その第１のクロック信号の入力端から入力されるクロック信号は上記ＣＬＫ２であり、その第２のクロック信号の入力端から入力されるクロック信号は上記ＣＬＫ３であり、その第３のクロック信号の入力端から入力されるクロック信号は上記ＣＬＫ１である；
（３）第ｉ+２番目のシフトレジスタユニットに対して、その第１のクロック信号の入力端から入力されるクロック信号は上記ＣＬＫ３であり、その第２のクロック信号の入力端から入力されるクロック信号は上記ＣＬＫ１であり、その第３のクロック信号の入力端から入力されるクロック信号はＣＬＫ２である；
当業者は以下ことを理解すべきである：図４に示すように、第ｉ+３番目のシフトレジスタユニットに対して、そのクロック信号の入力は第ｉ番目のシフトレジスタと同じであり、すなわち、第１のクロック信号の入力端から入力されるクロック信号はＣＬＫ１であり、その第２のクロック信号の入力端から入力されるクロック信号はＣＬＫ２であり、その第３のクロック信号の入力端から入力されるクロック信号はＣＬＫ３であるのように順次的に推定する。

【0042】

上記ｉが１以上の整数であり、かつｉ+２≦ｎであることを説明すべきである。

【0043】

図５を参照して、このシフトレジスタにおいて、後段のシフトレジスタユニットの出力信号の時系列は前段のシフトレジスタユニットの出力信号の時系列に比べて、高レベル信号が後に順延する。

【0044】

当業者は以下のことを理解すべきである：このシフトレジスタユニットのカスケードの個数は、需要に応じて設計することができ、そのクロック信号が上記順序に従って交替すれば、３以上の任意の段数であってもよい。

【0045】

第４の実施例
本発明の第４の例示的な実施例において、ゲート駆動回路を更に提供している。このゲート駆動回路は、第３の実施例に記載のシフトレジスタを含む。このゲート駆動回路には、当該シフトレジスタ以外の他の部品が従来技術のゲート駆動回路の対応部品を採用すればよく、ここでは詳細に説明しない。

【0046】

第５の実施例
本発明の第５の例示的な実施例において、表示装置を更に提供している。この表示装置は、第４の実施例のゲート駆動回路を含む。この表示装置には、当該ゲート駆動回路以外の他の部品が従来技術の表示装置の対応部品を採用すればよく、ここでは詳細に説明しない。

【0047】

これまで、図面を用いて本発明の５つの実施例を詳細に説明している。上記説明に基づいて、当業者は、本発明のシフトレジスタユニット並びにそれを適用するシフトレジスタ、ゲート駆動回路及び表示装置を明確に理解すべきである。

【0048】

また、上記した各素子及び方法に対する定義は、実施例に言及される各具体的な構造、形状又は方式に限らず、当業者はそれを簡単に変更又は置換することができる。

【0049】

以上のように、本発明のシフトレジスタは、従来のシフトレジスタに比べて、２つの小さいトランジスタを追加し、インバータ構造を構成して、大負荷条件下での出力能力の顕著な改善を実現することができ、曲線の下降能力であっても上昇能力であっても、いずれも従来の構造より大幅に向上している。このシフトレジスタユニットに基づいて、本発明のシフトレジスタ、ゲート駆動回路及び表示装置は従来技術の対応装置に比べて、効果的に向上しつつ、低コストを実現しており、大幅なコスト増とはならない。

【0050】

上記の具体的な実施例は、本発明の目的、技術案及び有益な効果を更に詳細に説明している。上記は、単なる本発明の具体的な実施例であり、本発明を限定するものでないことが、理解されるべきである。本発明の主旨及び原則内におけるあらゆる修正、均等な置換及び改良等はいずれも本発明の保護範囲内に含まれるべきである。

【図1】

【図2】

【図3】

【図4】

【図5】