特許 6461003 不揮発性メモリを有する集積回路及び製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6461003

(24)【登録日】2019年1月11日

(45)【発行日】2019年1月30日

(54)【発明の名称】不揮発性メモリを有する集積回路及び製造方法

(51)【国際特許分類】

   H01L 27/115 20170101AFI20190121BHJP

   H01L 27/10 20060101ALI20190121BHJP

   H01L 21/336 20060101ALI20190121BHJP

   H01L 29/788 20060101ALI20190121BHJP

   H01L 29/792 20060101ALI20190121BHJP

【ＦＩ】

   H01L27/115

   H01L27/10 461

   H01L29/78 371

【請求項の数】10

【全頁数】23

(21)【出願番号】特願2015-547420(P2015-547420)

(86)(22)【出願日】2013年12月5日

(65)【公表番号】特表2016-503960(P2016-503960A)

(43)【公表日】2016年2月8日

(86)【国際出願番号】US2013073327

(87)【国際公開番号】WO2014093126

(87)【国際公開日】20140619

【審査請求日】2016年12月2日

【審判番号】不服2017-11871(P2017-11871/J1)

【審判請求日】2017年8月8日

(31)【優先権主張番号】13/715,565

(32)【優先日】2012年12月14日

(33)【優先権主張国】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】507364997

【氏名又は名称】サイプレス セミコンダクター コーポレーション

(74)【代理人】

【識別番号】100079108

【弁理士】

【氏名又は名称】稲葉 良幸

(74)【代理人】

【識別番号】100109346

【弁理士】

【氏名又は名称】大貫 敏史

(74)【代理人】

【識別番号】100117189

【弁理士】

【氏名又は名称】江口 昭彦

(74)【代理人】

【識別番号】100134120

【弁理士】

【氏名又は名称】内藤 和彦

(72)【発明者】

【氏名】チャン，クオ トゥン

(72)【発明者】

【氏名】チェン，チュン

(72)【発明者】

【氏名】ファン，シェンチン

【合議体】

【審判長】 加藤 浩一

【審判官】 深沢 正志

【審判官】 河合 俊英

(56)【参考文献】

【文献】 特開２０１０−２０５７９１（ＪＰ，Ａ）

【文献】 特開２０１１−０１４９２０（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１２／０２４８５２３（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００６／０１１８８５７（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

H01L21/8247

H01L27/115

H01L21/336

H01L29/788

H01L29/792

H01L27/10

(57)【特許請求の範囲】

【請求項1】

第１の領域に形成され、かつ、選択ゲート誘電体の上に配置された選択ゲートと、前記選択ゲートの側壁上に形成され、かつ、１つ以上の誘電層を有する電荷トラップ誘電体の上に配置されたメモリゲートと、を含むメモリセルと、
第２の領域に形成され、かつ、前記電荷トラップ誘電体とは異なる第１の論理ゲート誘電体の上に配置された第１の論理ゲートを含む第１のトランジスタと、
第３の領域に形成され、かつ、前記電荷トラップ誘電体とは異なる第２の論理ゲート誘電体の上に配置された第２の論理ゲートを含む第２のトランジスタと、
を備え、
前記メモリゲートは、前記第２の論理ゲートの厚さと実質的に同様の幅を有し、 前記選択ゲート誘電体、前記第１の論理ゲート誘電体、及び前記第２の論理ゲート誘電体は、それぞれ互いに異なる厚さを有し、
前記第２の論理ゲート誘電体の厚さは、前記選択ゲート誘電体の厚さよりも小さく、かつ、前記選択ゲート誘電体の厚さは、前記第１の論理ゲート誘電体の厚さよりも小さい、
半導体デバイス。

【請求項2】

前記選択ゲート及び前記第１の論理ゲートが実質的に同じ厚さである、請求項１に記載の半導体デバイス。

【請求項3】

前記電荷トラップ誘電体は、前記メモリゲートと前記選択ゲートの前記側壁との間に配置されている、請求項１に記載の半導体デバイス。

【請求項4】

前記電荷トラップ誘電体が、２つの二酸化シリコン層の間に挟まれた窒化物層を含む、請求項３に記載の半導体デバイス。

【請求項5】

前記第２の論理ゲートが前記第１の論理ゲートよりも薄い、請求項１に記載の半導体デバイス。

【請求項6】

前記選択ゲート及び前記第１の論理ゲートが第１のゲート導体層を含む、請求項１に記載の半導体デバイス。

【請求項7】

前記第１のゲート導体層が単一のポリ（多結晶）層を含む、請求項６に記載の半導体デバイス。

【請求項8】

前記メモリゲート及び前記第２の論理ゲートが第２のゲート導体層を含む、請求項１に記載の半導体デバイス。

【請求項9】

前記第２のゲート導体層が単一のポリ（多結晶）層を含む、請求項８に記載の半導体デバイス。

【請求項10】

前記第１の領域は、メモリコア領域を備え、
前記第２の領域は、高電圧制御論理領域を備え、
前記第３の領域は、低電圧制御論理領域を備える、
請求項１に記載の半導体デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

[0001] 本開示は一般に、改良された埋め込み半導体製品、並びにそのような半導体製品を生成するための方法及び装置に関する。

【背景技術】

【0002】

[0002] 不揮発性コアアレイにおける不揮発性メモリは、例えば、記憶層内に電荷を入れるホットキャリア注入を用いてプログラムされる。このプログラムプロセスを容易にするために高いドレイン電圧及びゲート電圧が用いられ、プログラムの間にメモリセルには比較的大きい電流が流れるが、これは低電圧又は低電力の用途には望ましくないことがある。

【0003】

[0003] スプリットゲート不揮発性メモリセルは、不揮発性メモリセルの一種であり、メモリゲートに隣接して選択ゲートが配置されたものである。スプリットゲート不揮発性メモリセルのプログラムの間、選択ゲートを比較的低い電圧にバイアスし、メモリゲートのみを高い電圧にバイアスして、ホットキャリア注入のために必要な垂直電界を得る。これによって、従来の非スプリットゲートメモリセルに比べ、プログラム動作中のホットキャリア注入は高効率となる。スプリットゲート不揮発性メモリセルは、ホットキャリア注入以外の技法を用いてプログラムすることも可能であり、その技法に応じて、プログラム動作中に得られる従来の不揮発性フラッシュメモリセルに対する利点は様々に異なる可能性がある。

【0004】

[0004] スプリットゲート不揮発性メモリセルのもう１つの利点は、高速の読み取り時間である。選択ゲートはメモリゲートと直列であるので、メモリゲートの消去された状態は、空乏モード（すなわち閾値電圧Ｖｔがゼロボルト未満である）に近いか又は空乏モードであり得る。消去されたメモリゲートがそのような空乏モードにある場合でも、オフ状態の選択ゲートが、チャネルに大きな電流が流れることを防ぐ。消去された状態の閾値電圧がゼロに近いか又はゼロ未満であるので、プログラムされた状態の閾値電圧が著しく高い必要はなく、それでも、消去された状態とプログラムされた状態との間に妥当な読み取りマージンが与えられる。これにより、読み取り動作において選択ゲート及びメモリゲートの双方に印加される電圧を供給電圧以下とすることができる。従って、供給電圧をもっと高いレベルまで上げる必要がないので、読み取り動作が高速となる。

【発明の概要】

【発明が解決しようとする課題】

【0005】

[0005] メモリセルと同一の基板上に、多くのタイプの電界効果デバイスをモノリシックに組み込むことは一般的である。それらのデバイスは、例えば符号化、電荷ポンピング、及びメモリ動作に関連した他の機能を実行する。また、基板は、メモリ動作に関連しない機能を提供するデバイスも含む場合がある。メモリセルと同一の基板上に組み込まれたそのような非メモリデバイスには、高速動作用に調整されたトランジスタが含まれ得るが、高い動作電圧を扱うように調整された他のトランジスタも存在する。スプリットゲート不揮発性メモリセル等のメモリセルの処理を、同一基板上にある１つ以上のタイプの非メモリトランジスタの処理と調和させることは困難である。これは、各々が異なる製造パラメータを必要とするからである。例えば、高速の性能要求のためには、非メモリトランジスタのゲート長を縮小して、処理を容易にするため必要なゲートスタックが薄くなるようにしなければならない。しかしながら、高い動作電圧を扱うための非メモリトランジスタでは、トランジスタの接合の傾斜を更に漸進的に（graded）しなければならない。これは通常、接合の形成中の注入エネルギを増大することによって達成される。注入の貫通を防ぐために、ゲートスタックを厚くする必要がある。従って、異なる非メモリトランジスタのために異なるゲートスタックの厚さを有し、同一の半導体デバイス上の不揮発性メモリセルと調和させるための方法を有することが望ましい。このため、同一の基板上で異なる電気的要求を有するメモリセル及び他のデバイスを調和させて、コスト、性能、信頼性、又は製造性の向上を容易にするためのデバイス及び方法が必要とされている。

【課題を解決するための手段】

【0006】

[0006] 一実施形態によれば、第１の領域、第２の領域、及び第３の領域を含む半導体デバイスを製造する方法が提供される。この方法に従って、基板上に第１のゲート誘電体を形成する。第１の領域から第１のゲート誘電体を除去した後、第１の領域に選択ゲート誘電体を形成する。第１の領域に選択ゲートを形成することができ、第２の領域に第１の論理ゲートを形成する。第１の領域において選択ゲートによって覆われていない選択ゲート誘電体を除去した。次いで電荷トラップ誘電体を配置することができる。次いで、第３の領域から、電荷トラップ誘電体及び第１のゲート誘電体を除去し、ゲート導体層を配置することができる。ゲート導体層を除去（例えばエッチング）して、選択ゲートの側壁上のメモリゲート及び第３の領域における第２の論理ゲートを画定することができる。ゲート導体層の除去は、ゲート導体層を除去する前にハードマスクスタックを堆積してエッチングすることを含み得る。

【0007】

[0007] 実施形態によれば、半導体デバイスが提供される。この半導体デバイスは、第１の領域に形成された選択ゲートと、第２の領域に形成された第１の論理ゲートと、第３の領域に形成された第２の論理ゲートと、を含む。第１の論理ゲートの厚さは、第２の論理ゲートと同じであるか又は異なる場合がある。第１の論理ゲートの厚さが第２の論理ゲートの厚さとは異なる場合、第１の論理ゲート及び第２の論理ゲートの各々は、単一のゲート材料層によって別個に形成されている。更に、デバイスは、選択ゲートの側壁上に形成されたメモリゲートを含む。メモリゲートは、第２の論理ゲートの厚さと実質的に同様の幅を有する。

【0008】

[0008] 本発明の更に別の特徴及び利点、並びに本発明の様々な実施形態の構造及び動作について、添付図面を参照して以下で詳述する。本発明は、本明細書に記載する特定の実施形態に限定されないことに留意すべきである。そのような実施形態は、例示の目的のために本明細書に提示したに過ぎない。本明細書に包含される教示に基づいて、当業者には追加の実施形態が明らかであろう。

【図面の簡単な説明】

【0009】

[0009] 以下に、添付図面を参照して一例としてのみ本発明の実施形態について記載する。図面において、対応する参照符号は対応する部分を示す。更に、本明細書に組み込まれてその一部を形成する添付図面は本発明を例示し、記載と共に、本発明の原理を説明して、当業者に本発明の作成及び使用を可能とするように機能する。

【0010】

【図1】[0010] 様々な実施形態によるスプリットゲート不揮発性メモリセルの断面を示す。

【図2】[0011] 様々な実施形態による、メモリアレイ内のメモリセルの回路図を示す。

【図3】[0012] 様々な実施形態による半導体デバイスの断面を示す。

【図4】[0013] 様々な実施形態による半導体デバイスの機能ブロック図を示す。

【図5A】[0014] 実施形態による半導体デバイスの製造中のある時点の断面を示す。

【図5B】[0014] 実施形態による半導体デバイスの製造中のある時点の断面を示す。

【図5C】[0014] 実施形態による半導体デバイスの製造中のある時点の断面を示す。

【図5D】[0014] 実施形態による半導体デバイスの製造中のある時点の断面を示す。

【図5E】[0014] 実施形態による半導体デバイスの製造中のある時点の断面を示す。

【図5F】[0014] 実施形態による半導体デバイスの製造中のある時点の断面を示す。

【図5G】[0014] 実施形態による半導体デバイスの製造中のある時点の断面を示す。

【図5H】[0014] 実施形態による半導体デバイスの製造中のある時点の断面を示す。

【図5I】[0014] 実施形態による半導体デバイスの製造中のある時点の断面を示す。

【図5J】[0014] 実施形態による半導体デバイスの製造中のある時点の断面を示す。

【図6A】[0015] 実施形態による半導体デバイスの製造中のある時点の断面を示す。

【図6B】[0015] 実施形態による半導体デバイスの製造中のある時点の断面を示す。

【図6C】[0015] 実施形態による半導体デバイスの製造中のある時点の断面を示す。

【図6D】[0015] 実施形態による半導体デバイスの製造中のある時点の断面を示す。

【図7】[0016] 実施形態による半導体デバイスの製造方法を示すフローチャートである。

【図8】[0017] 実施形態による半導体デバイスの製造方法を示すフローチャートである。

【図9】[0018] 実施形態による半導体デバイスの製造方法を示すフローチャートである。

【図10】[0019] 実施形態による半導体デバイスの製造方法を示すフローチャートである。

【0011】

[0020] 本発明の特徴及び利点は、以下に示す詳細な説明を図面と関連付けて参照する場合にいっそう明らかとなろう。図面において、同様の参照番号は概ね、同一の要素、機能的に同様の要素、及び／又は構造的に同様の要素を示す。

【発明を実施するための形態】

【0012】

[0021] 本明細書は、本発明の特徴を組み込んだ１つ以上の実施形態を開示する。開示する実施形態（複数の実施形態）は、単に本発明を例示するに過ぎない。本発明の範囲は、開示した実施形態（複数の実施形態）に限定されない。本発明は、添付の特許請求の範囲によって規定される。

【0013】

[0022] 記載される実施形態（複数の実施形態）、及び本明細書における「一実施形態」、「ある実施形態」、「例示的な実施形態」等に対する言及は、記載される実施形態（複数の実施形態）が特定の特徴、構造、又は特性を含むことができるが、全ての実施形態が必ずしもその特定の特徴、構造、又は特性を含むわけではないことを示す。また、そのようなフレーズは必ずしも同一の実施形態を指し示すものではない。更に、ある実施形態に関連付けて特定の特徴、構造、又は特性について記載する場合、明示的に記載されているか記載されていないかにかかわらず、そのような特徴、構造、又は特性を他の実施形態と関連付けて実行することは当業者の知識の範囲内であることは理解されよう。

【0014】

[0023] 様々な実施形態についていっそう詳細に記載する前に、この記載全体を通して用いることができるいくつかの言葉について更に説明を行うものとする。

【0015】

[0024] 「エッチ」又は「エッチング」という言葉は、本明細書において一般に、材料をパターニングする製造プロセスであって、エッチの完了後に材料の少なくとも一部が残っているようなものを記載するために用いられる。例えば、シリコンをエッチングするプロセスは、シリコンの上のマスキング層（例えばフォトレジスト又はハードマスク）をパターニングし、次いでマスキング層によって保護されなくなったシリコンのエリアを除去することを含むことは理解されよう。このため、マスクによって保護されたシリコンのエリアは、エッチプロセスが完了した後も残っている。しかしながら別の例では、エッチングは、マスクを用いないがエッチプロセスの完了後に材料の少なくとも一部が残っているプロセスのことも指す場合がある。

【0016】

[0025] 上述の記載は、「除去する」から「エッチングする」という言葉を区別するのに役立つ。材料をエッチングする場合、プロセスの完了後に材料の少なくとも一部は残っている。これに対して、材料を除去する場合は、プロセスにおいて実質的に全ての材料が除去される。しかしながらいくつかの実施形態においては、「除去する」は、エッチングを含み得る広義の言葉であると見なされる。

【0017】

[0026] 本明細書における説明中、電界効果デバイスが製造される基板の様々な領域について言及する。これらの領域は基板上のどこにでも存在することができ、更に、これらの領域は相互に排他的でない場合があることは理解されよう。すなわち、いくつかの実施形態において、１つ以上の領域の部分どうしが重複することがある。本明細書では３つまでの異なる領域について記載するが、いかなる数の領域も基板上に存在することができ、特定のタイプのデバイス又は材料を有するエリアを指定することができることは理解されよう。一般に、これらの領域は、同様のデバイスを含む基板のエリアを便利に記載するために用いられるが、記載する実施形態の範囲又は精神を限定するものではない。

【0018】

[0027] 「堆積する」又は「配置する」という言葉は、本明細書において、基板に材料の層を適用する動作を記載するために用いられる。そのような言葉は、限定ではないが熱成長、スパッタリング、蒸着、化学気相堆積、エピタキシャル成長、電気めっき等を含むいずれかの実行可能な層形成技法を記載するように意図されている。様々な実施形態によれば、例えば堆積は、いずれかの適切な周知の方法に従って実行することができる。例えば堆積は、基板上に材料を成長、被覆、又は転写させるいずれかのプロセスを含むことができる。いくつかの周知の技術には、とりわけ、物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、電気化学堆積（ＥＣＤ）、分子ビームエピタキシ（ＭＢＥ）、原子層堆積（ＡＬＤ）、及びプラズマエンハンスＣＶＤ（ＰＥＣＶＤ）が含まれる。

【0019】

[0028] この記載全体を通して、「基板」が用いられる場合、最も一般的にはシリコンであると考えられる。しかしながら基板は、ゲルマニウム、ガリウムヒ素、リン化インジウム等の幅広い半導体材料のいずれかであり得る。他の実施形態では、基板は、ガラス又はサファイアウェーハのように非導電性である場合がある。

【0020】

[0029] 本明細書において用いる場合、「マスク」は、マスクで覆われていない材料部分の選択的な除去（例えばエッチング）を可能とするいずれかの適切な材料を含み得る。いくつかの実施形態によれば、マスキング構造は、ポリ（メチルメタクリレート）（ＰＭＭＡ）、ポリ（メチルグルタルイミド）（ＰＭＧＩ）、フェノールホルムアルデヒド樹脂、適切なエポキシ等のフォトレジストを含み得る。

【0021】

[0030] そのような実施形態について更に詳しく記載する前に、本実施形態を実施することができる例示的なメモリセル及び環境を提示することが有益である。

【0022】

[0031] 図１は、スプリットゲート不揮発性メモリセル１００の一例を示す。メモリセル１００は、シリコン等の基板１０２の上に形成されている。基板１０２は一般にｐ型又はｐ型ウェルであり、第１のドープソース／ドレイン領域１０４及び第２のドープソース／ドレイン領域１０６はｎ型である。しかしながら、基板１０２がｎ型であり、領域１０４及び１０６がｐ型であることも可能である。

【0023】

[0032] メモリセル１００は、２つのゲート、すなわち選択ゲート１０８及びメモリゲート１１０を含む。各ゲートは、例えばゲート構造を画定するための周知の堆積及びエッチ技法によって形成されたドープ多結晶シリコン（「poly（ポリ、多結晶）」）層等のゲート導体を備えることができる。選択ゲート１０８は、誘電層１１２の上に配置されている。メモリゲート１１０は、１つ以上の誘電層を有する電荷トラップ誘電体１１４の上に配置されている。一例において、電荷トラップ誘電体１１４は、２つの二酸化シリコン層の間に挟まれた電荷トラップ窒化シリコン層を含み、まとめて一般的に「ＯＮＯ」と称される３層のスタックを生成する。他の電荷トラップ誘電体には、シリコンリッチ窒化物膜や、限定ではないがシリコン、酸素、及び窒素を様々な化学量論比で含むいずれかの膜が含まれ得る。また、選択ゲート１０８とメモリゲート１１０との間に、これら２つのゲート間を電気的に分離するために垂直誘電体１１６が配置されている。いくつかの例では、垂直誘電体１１６及び電荷トラップ誘電体１１４は同一の誘電体であるが、他の例では、一方の誘電体を形成した後に他方を形成する（例えばそれらは異なる誘電特性を有し得る）。このため、垂直誘電体１１６は必ずしも電荷トラップ誘電体１１４と同一の膜構造を含むわけではない。これらのゲートを画定した後に、領域１０４及び１０６が、例えばイオン注入技法を用いてドーパントを注入することによって生成される。領域１０４及び１０６は、各々にどのような電位が印加されるかに応じて、スプリットゲート不揮発性メモリセルのソース又はドレインを形成する。スプリットゲート不揮発性メモリセルにおいては、相対的なバイアスとは無関係に、便宜上、領域１０４を一般にドレインと称し、領域１０６を一般にソースと称する。この記載は一般的なスプリットゲートアーキテクチャの概要を示すことを意図しており、実施の際には多くのもっと詳細なステップ及び層を設けて最終的なメモリセル１００を形成することは理解されよう。

【0024】

[0033] ここで、メモリセル１００に関連する例示的な書き込み、読み取り、及び消去の動作について説明する。メモリセル１００に１ビットを書き込むには、例えば５ボルトのオーダーの正電圧を領域１０６に印加すると共に、領域１０４は接地するか又は０．５ボルト等の一定のバイアスをかけ、更に基板１０２を接地する。例えば１．５ボルトのオーダーの低い正電圧を選択ゲート１０８に印加すると共に、例えば８ボルトのオーダーの高い正電圧をメモリゲート１１０に印加する。ソースとドレインとの間のチャネル領域内で電子が加速されると、それらの一部は充分なエネルギを得て上方に注入され、電荷トラップ誘電体１１４の内部にトラップされる。これはホットエレクトロン注入として知られている。電荷トラップ誘電体１１４の一例において、電子は電荷トラップ誘電体１１４の窒化物層内にトラップされる。この窒化物層は一般に電荷トラップ層とも呼ばれる。電荷トラップ誘電体１１４内にトラップされた電荷は、様々な供給電圧が取り除かれた後も、メモリセル１００内に「高」ビットを記憶する。

【0025】

[0034] メモリセル１００内に記憶された電荷を「消去」し、メモリセル１００の状態を「低」ビットに戻すには、例えば５ボルトのオーダーの正電圧を領域１０６に印加すると共に、領域１０４はフローティング状態にするか又は一定のバイアスをかけ、選択ゲート１０８及び基板１０２は通常、接地する。例えば−８ボルトのオーダーの大きい負電圧をメモリゲート１１０に印加する。メモリゲート１１０と領域１０６との間のバイアス状態が、バンド間トンネルによってホールを発生させる。発生したホールは、メモリゲート１１０の下の強い電界によって充分に励起され、上方の電荷トラップ誘電体１１４内へと注入される。注入されたホールは、メモリセル１００を「低」ビット状態に効果的に消去させる。

【0026】

[0035] メモリセル１００の記憶されたビットを「読み取る」には、選択ゲート、メモリゲート、及び領域１０４の各々に、例えばゼロから３ボルトの範囲内の低い電圧を印加すると共に、領域１０６及び基板１０２は通常、接地する。メモリゲートに印加される低い電圧は、「高」ビットを記憶している場合にトランジスタをオンするために必要な閾値電圧と、「低」ビットを記憶している場合にトランジスタをオンするために必要な閾値電圧との間で、実質的に等距離にあるように選択して、これら２つの状態間を明確に区別する。例えば、「読み取り」動作中に低い電圧を印加すると大きな電流が領域１０４及び１０６間に流れた場合、メモリセルは「低」ビットを保持しており、「読み取り」動作中に低い電圧を印加すると大きな電流が領域１０４及び１０６間に流れない場合、メモリセルは「高」ビットを保持している。

【0027】

[0036] 図２は、半導体デバイスにおける様々な金属層に対する接続を含むメモリセル１００を備えた例示的な回路図２００を示す。メモリセル１００は１つだけ図示するが、Ｘ方向及びＹ方向の双方に示す円により明らかであるように、Ｘ方向及びＹ方向の双方に延びる様々なラインによってメモリセルのアレイを接続することができる。このように、用いるビットライン（ＢＬ）及びソースライン（ＳＬ）に基づいて、ビットの読み取り、書き込み、及び消去のために１つ以上のメモリセル１００を選択することができる。

【0028】

[0037] 例示的なソースライン（ＳＬ）は、Ｘ方向に沿って延び、第１の金属層（Ｍ１）に形成されている。ソースライン（ＳＬ）を用いて、Ｘ方向に延出する行に沿った各メモリセル１００のドープ領域１０６との電気的接続を行うことができる。

【0029】

[0038] 例示的なビットライン（ＢＬ）は、Ｙ方向に沿って延び、第２の金属層（Ｍ２）に形成されている。ビットライン（ＢＬ）を用いて、Ｙ方向に延出する列に沿った各メモリセル１００のドープ領域１０４との電気的接続を行うことができる。

【0030】

[0039] 図２に示す回路接続は単なる例示であり、図示するものとは異なる金属層において様々な接続を行い得ることは理解されよう。更に、図示しないが、メモリセル１００は、多数の積層した層内に形成されるようにＺ方向に配列することも可能である。

【0031】

[0040] 図３は、同一の基板１０２にメモリ回路３０２及び周辺回路３０４の双方を含む例示的な半導体デバイス３００を示す。この例では、基板１０２はコア領域３０２及び周辺領域３０４を含む。コア領域３０２は、前述のものと同様に動作することができる複数のメモリセル１００を含む。図３の断面図は単なる例示であり、コア領域３０２及び周辺領域３０４は基板１０２のいずれのエリアにも位置付けることができると共に、様々な異なる領域から構成され得ることは理解されよう。更に、コア領域３０２及び周辺領域３０４は、基板１０２の概ね同一の領域に存在することができる。

【0032】

[0041] 基板３０２、及び、この記載全体を通して一般に用いるような基板は、様々な実施形態に従って、シリコンとすることができる。しかしながら基板３０２は、ゲルマニウム、ガリウムヒ素、リン化インジウム等の幅広い半導体材料のいずれかとすればよい。他の実施形態では、基板３０２は、ガラス又はサファイアウェーハのように非導電性である場合がある。

【0033】

[0042] 周辺領域３０４は、トランジスタだけでなく、抵抗器、コンデンサ、インダクタ等の集積回路コンポーネントを含むことができる。図示する実施形態において、周辺領域３０４は、複数の高電圧トランジスタ３０６及び低電圧トランジスタ３０８を含む。一例において、高電圧トランジスタ３０６は、低電圧トランジスタ３０８とは別個の基板１０２の領域内に存在する。高電圧トランジスタ３０６は、例えば２０ボルトまでの大きさの電圧に対応することができる。一方、低電圧トランジスタ３０８は、高電圧トランジスタ３０６に比べて高速で動作するが、同程度の高電圧で動作することはできない。一実施形態において、低電圧トランジスタ３０８は、高電圧トランジスタ３０６よりも短いゲート長を有するように設計されている。高電圧トランジスタ３０６は一般に、低電圧トランジスタ３０８のゲート誘電体よりも厚いゲート誘電体３１０を有するものとして特徴付けられる。図３に示すように、低電圧トランジスタ３０８は高電圧トランジスタ３０６よりも幅が狭いが、これは必須ではない。いくつかの実施形態によれば、低電圧トランジスタ３０８の方が高電圧トランジスタ３０６よりも幅が広い場合があり、あるいは、低電圧トランジスタ３０８及び高電圧トランジスタ３０６が同一の幅を有する場合もある。

【0034】

[0043] 本明細書における説明中、電界効果デバイスが製造される基板の様々な領域について言及する。例えば図３を参照して、コア領域３０２及び周辺領域３０４について記載した。これらの領域は基板上のどこにでも存在することができ、更に、これらの領域は相互に排他的でない場合があることは理解されよう。すなわち、いくつかの実施形態において、１つ以上の領域の部分どうしが重複することがある。本明細書では３つまでの異なる領域について記載するが、いかなる数の領域も基板上に存在することができ、特定のタイプのデバイス又は材料を有するエリアを指定することができることは理解されよう。一般に、これらの領域は、同様のデバイスを含む基板のエリアを便利に記載するために用いられるが、記載する実施形態の範囲又は精神を限定するものではない。

【0035】

[0044] 図４は、本発明の実施形態による半導体デバイス４０２の機能ブロック図である。図示のように、半導体デバイス４０２は、不揮発性メモリアレイ４０４、高電圧制御論理４０６、及び低電圧制御論理４０８を含む。様々な実施形態によれば、メモリアレイ４０４は多数のメモリセル１００を備えることができ、半導体デバイス４０２のコア領域３０２に物理的に位置付けることができる。高電圧制御論理４０６は、多数の高電圧トランジスタ３０６を備えることができ、これらを用いてメモリアレイ４０４の部分の制御及び／又は駆動を行うことができる。更に、高電圧制御論理４０６は、半導体デバイス４０２の周辺領域３０４に物理的に位置付けることができる。高電圧制御論理４０６と同様に、低電圧制御論理４０８は、多数の低電圧トランジスタ３０８を備えることができ、これらを用いてメモリアレイ４０４の部分の制御及び／又は駆動を行うことができる。低電圧制御論理４０８も、半導体デバイスの周辺領域３０４に位置付けることができる。様々な実施形態によれば、高電圧制御論理４０６及び低電圧制御論理４０８は、周辺領域３０４の異なる部分に位置付けられている。更に、低電圧制御論理４０８は、半導体デバイス４０２の動作を制御するためにマイクロコントローラ及びアナログ回路を含むことができる。

【0036】

[0045] 図５Ａから図５Ｊは、本発明の実施形態による、半導体デバイス５００の製造中の様々な時点における断面を示す。図５Ａは、いくつかの初期フィーチャを形成した後の半導体デバイス５００を示す。図５Ａに示すように、デバイス５００は、いくつかの領域に分割された基板層５０２を備えている。

【0037】

[0046] 基板の第１の領域又はメモリ領域５０４は、メモリコンポーネントのために使用可能である。様々な実施形態によれば、第１の領域５０４は、複数のメモリセル１００を形成することができるメモリコア領域を備えている。例えば、いくつかの実施形態によれば、第１の領域を用いて、多数の選択ゲート１０８／メモリゲート１１０の対を形成することができる。

【0038】

[0047] 様々な実施形態に従って、第２及び第３の領域５０６及び５０８を含む周辺領域に、論理及び／又は制御回路を形成することができる。第２の領域５０６は高電圧制御論理領域４０６を備えることができ、第３の領域５０８は低電圧制御論理領域４０８を備えることができる。

【0039】

[0048] 図５Ａに示すように、第１の領域５０４にゲート誘電体５１０ａが形成され（例えば堆積され）、第２の領域５０６及び第３の領域５０８にゲート誘電体５１０ｂが配置されている。様々な実施形態によれば、ゲート誘電体５１０ａ及び５１０ｂは異なる厚さとすることができるが、これは必須ではない。ゲート誘電体５１０ａ及び５１０ｂは、いずれかの周知の方法によって形成可能である。例えば、誘電体５１０ａ及び５１０ｂは、基板５０２上に成長させることができる。第１の領域５０４の誘電体５１０ａは、第２及び第３の領域５０６及び５０８に配置された誘電体５１０ｂとは独立して形成することができる。しかしながら、ゲート誘電体５１０ａ及び５１０ｂは、基板上に配置して、基板５０２とは異なる材料の酸化物、又は基板５０２と同一の材料の酸化物を含むことも可能である。更に、様々な実施形態に従って、誘電体５１０ａ及び５１０ｂは、同一の材料又は異なる材料を含むことができ、同時に又は異なる時点で形成することができる。

【0040】

[0049] 図５Ｂは、ゲート導体５１２の層を配置した後のデバイス５００の断面を示す。ゲート導体５１２は、例えばポリ（多結晶）等のいずれかの適切な導体を含むことができる。図５Ｂに示すように、ゲート導体５１２は、第１の領域５０４のゲート誘電体５１０ａの上に、並びに第２の領域５０６及び第３の領域５０８のゲート誘電体５１０ｂの上に配置されている。

【0041】

[0050] 図５Ｃでは、第１の領域５０４に配置されたゲート導体層５１２の一部の上で、マスク５１４ａが基板に適用されている。同様に、第２の領域５０６に配置されたゲート導体層５１２の一部の上に、マスク５１４ｂが配置されている。第３の領域にはマスクが配置されていない。様々な実施形態によれば、マスク５１４ａ及び５１４ｂを用いて、第１の領域５０４に選択ゲートを形成し、第２の領域５０６にトランジスタゲートを形成する。マスク５１４ａ及び５１４ｂは、ゲート導体層５１２のマスクで覆われていない部分の選択的な除去（例えばエッチング）を可能とするいずれかの適切な材料を含むことができる。いくつかの実施形態によれば、マスキング構造は、ポリ（メチルメタクリレート）（ＰＭＭＡ）、ポリ（メチルグルタルイミド）（ＰＭＧＩ）、フェノールホルムアルデヒド樹脂、適切なエポキシ等のフォトレジストを含み得る。

【0042】

[0051] 図５Ｄは、ゲート導体層５１２のマスクで覆われていない部分をマスク５１４ａ及び５１４ｂと共に除去した後のデバイス５００の断面を示す。図５Ｄに見られるように、ゲート誘電体５１０ａの上の第１の領域５０４に選択ゲート５１６が形成されている。更に、ゲート誘電体５０６の上の第２の領域５０６に第２のゲート５１８が形成されている。様々な実施形態によれば、ゲート導体層５１２は、エッチング等のいずれかの適切な方法によって除去することができる。様々な実施形態によれば、ゲート導体層５１２の除去部分は、周知のエッチング方法を用いて除去される。例えばゲート導体層５１２は、Ｃｌ２、ＫＯＨ、ＴＭＡＨ（テトラ−メチル−アミノ−ヒドロキシル）を用いて、又は、例えばＨ２、ＨＣｌ、Ｏ２、Ｈ２Ｏ（蒸気又は気体）、Ｏ３、ＨＦ、Ｆ２、並びにＣｌ２及びＸｅＦ２を用いた炭素−フッ化物化合物による気相エッチングを用いて、エッチングすることができる。更に、いくつかの実施形態によれば、エッチング製品の組み合わせを用いることも可能である。

【0043】

[0052] 図５Ｅは、様々な実施形態に従った、いくつかの追加の構造を形成した後のデバイス５００の断面を示す。図５Ｅに示すように、まず、第１の領域においてＳＧ５１６によって覆われていない誘電体５１０ａの部分を除去し、デバイス５００全体の上に電荷トラップ誘電体５２２を堆積した。様々な実施形態によれば、電荷トラップ誘電体は、上述のようなＯＮＯ等の誘電体の１つ以上の層を含む。例えば電荷トラップ誘電体５２２は、第１の誘電層５２２ａ、窒化物層５２２ｂ、及び第２の誘電層５２２ｃを含むことができる。様々な実施形態によれば、第１の誘電層５２２ａ及び第２の誘電層５２２ｃは、酸化物等のいずれかの適切な誘電体を含むことができる。電荷トラップ誘電体５２２は、その特定の組成とは無関係に、窒化物層５２２ｂ等の少なくとも１つの電荷トラップ層を含むことが好ましい。電荷トラップ層は、窒化物、シリコンリッチ窒化物で形成することができ、いくつかの実施形態によれば、異なる窒化物から成る多数の層を含むことができる。また、第１の領域５０４及び第２の領域５０６を覆うようにマスキング層５２０が形成されている。第３の領域５０８における電荷トラップ誘電体５２２及び誘電体５１０ｂは、エッチ方法によって除去した。最後に、マスキング層５２０を除去した後、第３の領域５０８において基板５０２の部分の上にゲート誘電体５１０ｃが形成される。

【0044】

[0053] 図５Ｆは、製造プロセスの後半の段階におけるデバイス５００の断面を示す。図５Ｆに示すように、デバイス５００の３つの領域５０５、５０６、及び５０８の全てに第２のゲート導体層５２４が配置されている。いくつかの実施形態によれば、第２のゲート導体層５２４は、これより前に配置したゲート導体層５１２より薄い。更に、第２のゲート導体層５２４は、デバイス５００と実質的にコンフォーマルとなる（conformal）ように配置することができる。

【0045】

[0054] 図５Ｇは、様々な実施形態に従った製造プロセスの後半の段階におけるデバイス５００の断面を示す。図５Ｇに示すように、第３の領域５０８に配置された第２のゲート導体層５２４の一部の上に、マスク５３６が配置されている。第１の領域５０４及び第２の領域５０６に配置された第２のゲート導体５２４の部分は、マスクで覆われないままである。

【0046】

[0055] 図５Ｈは、第２のゲート導体層の一部が例えばエッチングによって除去された後のデバイス５００の断面を示す。図示のように、第２のゲート導体層５２４の除去によって、第３の領域５０８における誘電体５１０ｃの上にゲート５２６が形成されている。更に、選択ゲート５１６及びゲート５１８の側壁には、第２のゲート導体層５２４の一部５２８が配置されたままである。様々な実施形態によれば、部分５２８の一部は、第１の領域５０４においてメモリセル１００のメモリゲートとして用いられる。

【0047】

[0056] 図５Ｉは、生成プロセスの後半の段階におけるデバイス５００の断面を示す。図５Ｉに示すように、選択ゲート５１６の右側の側壁に配置された部分５２８は、第１の領域５０４に配置されたメモリセル１００のメモリゲートとして用いられる。このため、メモリゲート５２８は、第２のゲート導体から形成されたゲート５２６を含む第３の領域５０８の一部と共に、マスク５３０によって覆われている。このマスキングによって、（参照番号５３４によって示されるような）選択ゲート５１６の左側から、及びゲート５１８の側壁から、第２のゲート導体５２４を更に除去することができる。

【0048】

[0057] 図５Ｊは、様々な実施形態によるデバイス５００の断面を示す。図５Ｊに示すように、選択ゲート５１６の左側の側壁から、及びゲート５１８の双方の側壁から、第２のゲート導体５２４の残り部分５２８が除去（例えばエッチング）されている。更に、電荷トラップ誘電体５２２は、基板５０２及び選択ゲート５１６からメモリゲート５２８を分離するデバイスの部分を除いて、デバイスの全ての部分から除去されている。

【0049】

[0058] 図５Ｊに見られるように、デバイス５００は、選択ゲート５１６、メモリゲート５２８、及び電荷トラップ誘電体を含むスプリットゲート不揮発性メモリセル５３２を含んでいる。先に説明したように、電荷トラップ誘電体はいくつかの誘電層を含むことができる。例えば電荷トラップ誘電体は、様々な実施形態によれば、２つの誘電層の間に挟まれた窒化物層を含むことができる。そのような状況においては、窒化物層が電荷トラップ層として機能することができる。すなわち、窒化物層は、メモリセルの値を記憶するために誘電体内に電荷をトラップするように機能することができる。

【0050】

[0059] ゲート５２６及びメモリゲート５２８は、同一のゲート導体層、すなわちこの場合は第２のゲート導体層５２４から形成されているので、様々な実施形態によれば、ゲート５２６の高さｈ１は、メモリゲート５２８の基部における幅ｗ１と実質的に同一である。更に、選択ゲート５１６及びゲート５１８は同一のゲート導体層５１０から形成されているので、様々な実施形態によれば、それらは実質的に同じ高さｈ２を有し得る。ゲート導体層５１２及びゲート導体層５２４は異なる時点で堆積されたので、ｈ１及びｈ２の厚さは同じであるか又は異なる場合がある。更に、各ゲート導体層５１２及び５２４は、単一のゲート導体堆積によって別々に形成される。

【0051】

[0060] いくつかの実施形態によれば、図５Ｆに示したプロセスステップに続いて、図５Ｇに示したプロセスステップに対する代替的なステップを実行することができる。この代替的な「ハードマスク」について、図６Ａから図６Ｄを参照して説明する。図６Ａは、図５Ｆを参照して説明したステップを実行した後のデバイス５００を示す。更に、ゲート導体層５２４の上に第１のハードマスク層５４２が形成されている。第１のハードマスク層５４２の上に第２のハードマスク層５４４を形成することができる。ハード第１の及び第２のハードマスク層５４２及び５４４を、まとめて「ハードマスクスタック」と呼ぶことができる。第３の領域５０８を覆うようにマスク５４６が形成されている。図６Ａに示すように、マスク５４６は第３の領域全体を覆っているが、これは必須ではない。

【0052】

[0061] 図６Ｂに、マスク５４６によって覆われなかった第２のハードマスク５４４の部分が例えばエッチングによって除去された後の、デバイス５００の断面を示す。

【0053】

[0062] 図６Ｃは、マスク層５４６を除去した後のデバイス５００の断面を示す。更に、第１及び第２の領域５０４及び５０６にあったハードマスクスタック５４２及び５４４の部分は除去されている。すなわち、ハードマスクスタック５４２及び５４４は第３の領域５０８にのみ残っている。

【0054】

[0063] 図６Ｄは、第３の領域５０８において残りのハードマスクスタック５４２及び５４４の上にマスク５３６を形成した後のデバイス５００の断面を示す。第１の領域５０４及び第２の領域５０６に配置されている第２のゲート導体５２４の部分は、マスクで覆われていないままであり、図５Ｈに示す後のステップで除去することができる。

【0055】

[0064] 図７は、本発明の様々な実施形態に従って半導体デバイス５００を製造する方法７００を示すフローチャートである。理解を容易にするため、方法７００について、図５Ａから図５Ｊを同時に参照して説明する。しかしながら、方法６００が図５Ａから図５Ｊに示した実施形態に限定されないことは理解されよう。

【0056】

[0065] 図７に示すように、ステップ７０２においてゲート誘電体を形成する。様々な実施形態によれば、半導体デバイス５００の全表面の上にゲート誘電体５１０ｂを形成する。マスキング及びエッチステップを実行して、第１の領域５０４からゲート誘電体５１０ｂを除去し、続いて第１の領域５０４にゲート誘電体成長５１０ａを行う。このステップにおいて、第２の領域５０６及び第３の領域５０８は双方ともゲート誘電体５１０ｂを有するが、第１の領域５０４はゲート誘電体５１０ａを有する。更に、各領域に形成されたゲート誘電体は、同一又は異なるものとすることができる。例えば、いくつかの実施形態によれば、第１の領域５０４に形成されたゲート誘電体５１０ａは、ゲート誘電体５１０ｂより薄くすることができる。しかしながら、３つの領域５０４、５０６、及び５０８の全てを通して均一なゲート誘電体を形成することも可能である。

【0057】

[0066] ステップ７０４において、半導体デバイス５００上にゲート導体５１２の第１の層を配置する。上記のように、ゲート導体５１２の第１の層は、堆積等のいずれかの適切な方法を用いて配置すればよい。いくつかの実施形態によれば、ゲート導体層５１２は、すでに形成されている構造を覆うようにコンフォーマルに配置することができる。例えばゲート導体層５１２は、第１の領域５０４のゲート誘電体５１０ａの上に、並びに第２の領域５０６及び第３の領域５０８の５１０ｂの上に、コンフォーマルに配置することができる。

【0058】

[0067] ステップ７０６において、第１のゲート導体層５１２から選択ゲート５１６及び論理ゲート５１８を画定する。様々な実施形態によれば、これは、第１の領域５０４において第１のゲート導体層５１２の上にマスク５１４ａを形成し、第１のゲート導体層５１２の上にマスク５１４ｂを形成することによって達成可能である。マスク５１４ａ及び５１４ｂを用いて、第１のゲート導体層５１２をマスクで覆った通りに、選択ゲート及び論理ゲートをそれぞれ画定することができる。

【0059】

[0068] ステップ７０８において、デバイス５００の上に電荷トラップ誘電体５２２を形成する。様々な実施形態によれば、電荷トラップ誘電体は、デバイス５００の３つの領域５０４、５０６、及び５０８の全ての上に形成することができる。更に、電荷トラップ誘電体は１つ以上の誘電層で形成することができる。例えば電荷トラップ誘電体５２２は、第１の誘電層５２２ａ、窒化物層５２２ｂ、及び第２の誘電層５２２ｃを含むことができる。電荷トラップ誘電体５２２は、その特定の組成には無関係に、窒化物層５２２ｂ等の少なくとも１つの電荷トラップ層を含むことが好ましい。電荷トラップ層は、窒化物、シリコンリッチ窒化物から形成することができ、いくつかの実施形態によれば、異なる窒化物から成る多数の層を含むことができる。電荷トラップ誘電体５２２を形成する前に、第１の領域から、選択ゲート５１６で覆われていないままである誘電体５１０ａの部分を除去することができる。

【0060】

[0069] ステップ７１０において、３つの領域５０４、５０６、及び５０８の全てに、例えば堆積によって第２のゲート導体層５２４を配置することができる。第２のゲート導体層５２４は、第１のゲート導体層５１２より薄くすることができる。次いでステップ７１２において、第２のゲート導体層５２４を除去（例えばエッチング）して、第３の領域５０８に第２の論理ゲート５２６を画定することができる。更に、第２のゲート導体層５２４からメモリゲート５２８を画定することができる。好ましくは、メモリゲート５２６は選択ゲート５１６の側壁に形成され、電荷トラップ誘電体５２２によって選択ゲート５１６から分離されている。更に、メモリゲート５２６は、電荷トラップ誘電体５２２によって基板５０２から分離されている。選択ゲート５１６、電荷トラップ誘電体、及びメモリゲート５２６が、共にスプリットゲート不揮発性メモリセル５３２を形成する。更に、メモリゲート５２８及び論理ゲート５２６は同一のゲート導体５２４の層から形成されたので、ゲート５２６の高さは、メモリゲート５２８の基部における幅と実質的に同一である。同様に、選択ゲート５１６及びゲート５１８は同一のゲート導体５１２の層から形成されたので、様々な実施形態によれば、それらは実質的に同じ高さを有する。また、ステップ６１０は、第１及び第２の領域を覆い、第３の領域から電荷トラップ誘電層５２２及びゲート誘電体５１０ｂを除去するために、マスキング及びエッチステップを含むことができる。

【0061】

[0070] 図８は、本発明の様々な実施形態による半導体デバイス５００を製造する方法８００を示すフローチャートである。方法７００の説明と同様に、理解を容易にするため、方法８００について、図５Ａから図５Ｊを同時に参照して説明する。しかしながら、方法８００が図５Ａから図５Ｊに示した実施形態に限定されないことは理解されよう。

【0062】

[0071] 図８に示すように、ステップ８０２において、半導体デバイス５００の全表面の上にゲート誘電体５１０ｂを形成する。マスキング及びエッチステップを実行して、第１の領域５０４からゲート誘電体５１０ｂを除去し、続いて第１の領域５０４にゲート誘電体成長５１０ａを行う。このステップにおいて、第２の領域５０６及び第３の領域５０８は双方ともゲート誘電体５１０ｂを有するが、第１の領域５０４はゲート誘電体５１０ａを有する。更に、各領域において形成されたゲート誘電体は、同一又は異なるものとすることができる。例えば、いくつかの実施形態によれば、第１の領域５０４に形成されたゲート誘電体５１０ａは、ゲート誘電体５１０ｂより薄くすることができる。しかしながら、３つの領域５０４、５０６、及び５０８の全てを通して均一なゲート誘電体を形成することも可能である。

【0063】

[0072] ステップ８０４において、半導体デバイス５００上にゲート導体５１２の第１の層を配置する。上記のように、ゲート導体５１２の第１の層は、堆積等のいずれかの適切な方法を用いて配置すればよい。いくつかの実施形態によれば、ゲート導体層５１２は、すでに形成されている構造を覆うようにコンフォーマルに配置することができる。例えばゲート導体層５１２は、第１の領域５０４のゲート誘電体５１０ａの上に、並びに第２の領域５０６及び第３の領域５０８の５１０ｂの上に、コンフォーマルに配置することができる。

【0064】

[0073] ステップ８０６において、第１のゲート導体層５１２から選択ゲート５１６及び論理ゲート５１８を画定する。様々な実施形態によれば、これは、第１の領域５０４において第１のゲート導体層５１２の上にマスク５１４ａを形成し、第１のゲート導体層５１２の上にマスク５１４ｂを形成することによって達成可能である。マスク５１４ａ及び５１４ｂを用いて、第１のゲート導体層５１２をマスクで覆った通りに、選択ゲート及び論理ゲートをそれぞれ画定することができる。

【0065】

[0074] ステップ８０８において、デバイス５００の上に電荷トラップ誘電体５２２を形成する。様々な実施形態によれば、電荷トラップ誘電体は、デバイス５００の３つの領域５０４、５０６、及び５０８の全ての上に形成することができる。更に、電荷トラップ誘電体は１つ以上の誘電層で形成することができる。例えば電荷トラップ誘電体５２２は、第１の誘電層５２２ａ、窒化物層５２２ｂ、及び第２の誘電層５２２ｃを含むことができる。電荷トラップ誘電体５２２は、その特定の組成には無関係に、窒化物層５２２ｂ等の少なくとも１つの電荷トラップ層を含むことが好ましい。電荷トラップ層は、窒化物、シリコンリッチ窒化物から形成することができ、いくつかの実施形態によれば、異なる窒化物から成る多数の層を含むことができる。電荷トラップ誘電体５２２を形成する前に、第１の領域から、選択ゲート５１６で覆われていないままである誘電体５１０ａの部分を除去することができる。

【0066】

[0075] ステップ８１０において、第３の領域５０８から電荷トラップ誘電体５２２を除去することができる。様々な実施形態によれば、除去される電荷トラップ誘電体５２２の部分は、マスキング及びエッチングによって第１及び第２の領域５０４及び５０８を覆うと共に第３の領域５０８から電荷トラップ誘電体５２２及びゲート誘電体５１０ｃを除去することによって、除去することができる。

【0067】

[0076] ステップ８１２において、３つの領域５０４、５０６、及び５０８の全てに、例えば堆積によって第２のゲート導体層５２４を配置することができる。第２のゲート導体層５２４は、第１のゲート導体層５１２より薄くすることができる。

【0068】

[0077] ステップ８１４において、ハードマスクを用いて第３の領域５０８を保護することができる。ハードマスクは、アモルファス炭素、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２、又はそれらの何らかの組み合わせ等、いずれかの適切な材料又は材料の組み合わせを含み得る。一例として、図６Ａから図６Ｄに示すように、ゲート導体層５４２全体に第１のハードマスク層５２４としてのアモルファス炭素を堆積し、続いて第２のハードマスク層５４４としてＳｉＯＮを堆積する。マスキングステップ５４６を用いて第３の領域を覆い、第１及び第２の領域５０４及び５０６におけるＳｉＯＮ５４４を除去する。第３の領域におけるＳＩＯＮ５４４をマスクとして用いて、第３の領域におけるアモルファス炭素５４２を保護すると共に、第１及び第２の領域におけるアモルファス炭素５４２をエッチングする。また、第１及び第２の領域におけるマスク５４２の除去中に、マスキング層５４６も除去する。このステップでは、第３の領域におけるアモルファス炭素５４２及びＳｉＯＮ５４４のみが残される。

【0069】

[0078] ステップ８１６において、第２のゲート導体層５２４を除去（例えばエッチング）し、マスキング層５３６を用いることによって第３の領域５０８に第２の論理ゲート５２６を画定することができる。更に、第２のゲート導体層５２４からメモリゲート５２８を画定することができる。好ましくは、メモリゲート５２８は選択ゲート５１６の側壁に形成され、電荷トラップ誘電体５２２によって選択ゲート５１６から分離されている。更に、メモリゲート５２８は、電荷トラップ誘電体５２２によって基板５０２から分離されている。選択ゲート５１６、電荷トラップ誘電体、及びメモリゲート５２８が、共にスプリットゲート不揮発性メモリセル５３２を形成する。更に、メモリゲート５２８及び論理ゲート５２６は同一のゲート導体５２４の層から形成されたので、ゲート５２６の高さは、メモリゲート５２８の基部における幅と実質的に同一である。同様に、選択ゲート５１６及びゲート５１８は同一のゲート導体５１２の層から形成されたので、様々な実施形態によれば、それらは実質的に同じ高さを有する。

【0070】

[0079] 図９は、様々な実施形態による半導体デバイス５００を製造する方法９００を示すフローチャートである。方法９００について図６Ａから図６Ｄを参照して説明する。図９に示すように、ステップ９０２において、ゲート導体層５２４の上に第１のハードマスク層５４２を形成することができる。ステップ９０４において、第２のハードマスク層５４４を形成することができる。ステップ９０６において、第３の領域５０８をマスク５４６で覆う。図６Ａに示すように、マスク５４６は第３の領域の全体を覆っているが、これは必須ではない。

【0071】

[0080] ステップ９０８において、例えばエッチングによって、マスク５４６により覆われていない第２のハードマスク５４４の部分を除去する。続いてエッチングステップを適用して、第３の領域に残っているハードマスク５４４を用いることにより、第１及び第２の領域から第１のハードマスク５４２の部分を除去することができる。第１及び第２の領域における５４２の除去と同じステップにおいて又はそれより前に、マスク層５４６も除去する。このステップでは、第３の領域のみにマスク５４２及び５４４が残っている。

【0072】

[0081] ステップ９１０において、第３の領域５０８に残っているハードマスク層５４２及び５４４の上に、論理ゲートマスク５３６を形成する。第１の領域５０４及び第２の領域５０６に配置された第２のゲート導体５２４の部分は、マスクで覆われないままであり、例えば図５Ｈに示す後のステップで除去することができる。

【0073】

[0082] 図１０は、本発明の様々な実施形態による半導体デバイス５００を製造する方法１０００を示すフローチャートである。方法７００及び８００の説明と同様に、理解を容易にするため、方法１０００について、図５Ａから図５Ｊを同時に参照して説明する。しかしながら、方法１０００が図５Ａから図５Ｊに示した実施形態に限定されないことは理解されよう。

【0074】

[0083] 図１０に示すように、ステップ１００２においてゲート誘電体を形成する。様々な実施形態に従って、半導体デバイス５００の全表面の上にゲート誘電体５１０ｂを形成する。マスキング及びエッチステップを実行して、第１の領域５０４からゲート誘電体５１０ｂを除去し、続いて第１の領域５０４にゲート誘電体成長５１０ａを行う。このステップにおいて、第２の領域５０６及び第３の領域５０８は双方ともゲート誘電体５１０ｂを有するが、第１の領域５０４はゲート誘電体５１０ａを有する。例えば、ゲート誘電体５１０ａを半導体デバイス５００の第１の領域５０４に形成し、ゲート誘電体５１０ｂを半導体デバイス５００の第２の領域５０６に形成し、半導体デバイスの第３の領域５０８にはゲート誘電体を形成しないようにすることができる。しかしながら、いくつかの実施形態によれば、第１の領域５０４、第２の領域５０６、及び第３の領域５０８の全てにゲート誘電体を形成してもよい。

【0075】

[0084] ステップ１００４において、半導体デバイス５００上にゲート導体５１２の第１の層を配置する。上記のように、ゲート導体５１２の第１の層は、堆積等のいずれかの適切な方法を用いて配置すればよい。いくつかの実施形態によれば、ゲート導体層５１２は、すでに形成されている構造を覆うようにコンフォーマルに配置することができる。例えばゲート導体層５１２は、第１の領域５０４のゲート誘電体５１０ａの上に、及び第２の領域５０６の５１０ｂの上に、コンフォーマルに配置することができる。第３の領域５０８にゲート誘電体を形成していない場合、第３の領域５０８では基板５０２の上に直接ゲート導体層５１２を配置することができる。しかしながら、第３の領域５０８にゲート誘電体５１０ｃが形成されている場合は、ゲート誘電体５１０ｃの上にゲート導体層５１２を配置する。

【0076】

[0085] ステップ１００６において、第１のゲート導体層５１２から選択ゲート５１６及び論理ゲート５１８を画定する。様々な実施形態によれば、これは、第１の領域５０４において第１のゲート導体層５１２の上にマスク５１４ａを形成し、第１のゲート導体層５１２の上にマスク５１４ｂを形成することによって達成可能である。マスク５１４ａ及び５１４ｂを用いて、第１のゲート導体層５１２をマスクで覆った通りに、選択ゲート及び論理ゲートをそれぞれ画定することができる。

【0077】

[0086] ステップ１００８において、デバイス５００の上に電荷トラップ誘電体５２２を形成する。様々な実施形態によれば、電荷トラップ誘電体は、デバイス５００の３つの領域５０４、５０６、及び５０８の全ての上に形成することができる。更に、電荷トラップ誘電体は１つ以上の誘電層で形成することができる。例えば電荷トラップ誘電体５２２は、第１の誘電層５２２ａ、窒化物層５２２ｂ、及び第２の誘電層５２２ｃを含むことができる。電荷トラップ誘電体５２２は、その特定の組成には無関係に、窒化物層５２２ｂ等の少なくとも１つの電荷トラップ層を含むことが好ましい。電荷トラップ層は、窒化物、シリコンリッチ窒化物から形成することができ、いくつかの実施形態によれば、異なる窒化物から成る多数の層を含むことができる。電荷トラップ誘電体５２２を形成する前に、第１の領域から、選択ゲート５１６で覆われていないままである誘電体５１０ａの部分を除去することができる。

【0078】

[0087] ステップ１０１０において、第３の領域５０８から電荷トラップ誘電体５２２を除去することができる。様々な実施形態によれば、除去される電荷トラップ誘電体５２２の部分は、マスキング及びエッチングによって第１及び第２の領域５０４及び５０８を覆うと共に第３の領域５０８から電荷トラップ誘電体５２２及びゲート誘電体５１０ｃを除去することによって、除去することができる。

【0079】

[0088] ステップ１０１２において、３つの領域５０４、５０６、及び５０８の全てに、例えば堆積によって第２のゲート導体層５２４を配置することができる。第２のゲート導体層５２４は、第１のゲート導体層５１２より薄くすることができる。

【0080】

[0089] ステップ１０１４において、ハードマスクスタックを用いて第３の領域５０８を保護することができる。ハードマスクは、アモルファス炭素、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２、又はそれらの何らかの組み合わせ等、いずれかの適切な材料又は材料の組み合わせを含み得る。一例として、図６Ａから図６Ｄに示すように、第２のゲート導体層５２４の全体に第１のハードマスク層５４２としてのＳｉＮを堆積し、続いて第２のハードマスク層５４４としてＳｉＯ２を堆積する。マスキングステップ５４６を用いて第３の領域を覆い、第１及び第２の領域におけるＳｉＯ２ ５４４を除去する。マスク層５４６を除去した後、第３の領域に残っているハードマスク５４４を用いて覆うことによって、第１及び第２の領域５０４及び５０６のハードマスク５４２を除去することができる。このステップでは、ハードマスク５４２及び５４４のみが第３の領域にのみ残っている。

【0081】

[0090] ステップ１０１６において、第２のゲート導体層５２４を除去（例えばエッチング）して、第３の領域５０８に第２の論理ゲート５２６を画定することができる。実施形態によれば、第２の論理ゲート５２６は、第３の領域５０８に残っているハードマスク層５４２及び５４４の上に論理ゲートマスク５３６を形成することによって画定される。更に、第２のゲート導体層５２４からメモリゲート５２８を画定することができる。好ましくは、メモリゲート５２６は選択ゲート５１６の側壁に形成され、電荷トラップ誘電体５２２によって選択ゲート５１６から分離されている。更に、メモリゲート５２６は、電荷トラップ誘電体５２２によって基板５０３から分離されている。選択ゲート５１６、電荷トラップ誘電体、及びメモリゲート５２６が、共にスプリットゲート不揮発性メモリセル５３２を形成する。更に、メモリゲート５２８及び論理ゲート５２６は同一のゲート導体５２４の層から形成されたので、ゲート５２６の高さは、メモリゲート５２８の基部における幅と実質的に同一である。同様に、選択ゲート５１６及びゲート５１８は同一のゲート導体５１２の層から形成されたので、様々な実施形態によれば、それらは実質的に同じ高さを有する。

【0082】

[0091] 特許請求の範囲を解釈するために、「発明の概要」のセクション及び要約書でなく「発明を実施するための形態」のセクションの使用が意図されることは認められよう。「発明の概要」のセクション及び要約書では、本発明者らによって想定されるような本発明の例示的な実施形態の全てではないが１つ以上を記載することができ、従って、本発明及び添付の特許請求の範囲をいかなる点でも限定することは意図されない。

【0083】

[0092] 本発明の実施形態について、指定された機能及びそれらの関係の実施を示す機能的構成要素を利用して上述した。これらの機能的構成要素の境界は、説明の都合上、本明細書において任意に規定している。指定された機能及びそれらの関係が適切に実行される限り、代替的な境界を規定することも可能である。

【0084】

[0093] 前述の特定の実施形態についての記載は、本発明の全体的な実体を充分に明らかにし、他の者は、当業者の知識を適用することで、過度な実験を行うことなく、本発明の全体的な概念から逸脱することなく、そのような特定の実施形態を様々な用途のために容易に変更及び／又は適合させることができる。従って、そのような適合及び変形は、本明細書に提示する教示及び指導に基づき、開示する実施形態の均等物の意味及び範囲内にあることが意図される。本明細書における用語又は術語は、限定でなく記述の目的のためのものであるので、本明細書の用語又は術語が、教示及び指導に照らし合わせて当業者によって解釈されることは理解されよう。

【0085】

[0094] 本発明の範囲は、上述の例示的な実施形態のいずれによっても限定されず、以下の特許請求の範囲及びそれらの均等物によってのみ規定されるものとする。

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図5F】

【図5G】

【図5H】

【図5I】

【図5J】

【図6A】

【図6B】

【図6C】

【図6D】

【図7】

【図8】

【図9】

【図10】