特許 6462926 ストレージ装置、及び電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6462926

(24)【登録日】2019年1月11日

(45)【発行日】2019年1月30日

(54)【発明の名称】ストレージ装置、及び電子機器

(51)【国際特許分類】

   H01L 23/12 20060101AFI20190121BHJP

   H01L 25/04 20140101ALI20190121BHJP

   H01L 25/18 20060101ALI20190121BHJP

【ＦＩ】

   H01L23/12 J

   H01L23/12 501W

   H01L23/12 E

   H01L25/04 Z

【請求項の数】10

【全頁数】23

(21)【出願番号】特願2018-38815(P2018-38815)

(22)【出願日】2018年3月5日

(62)【分割の表示】特願2013-240238(P2013-240238)の分割

【原出願日】2013年11月20日

(65)【公開番号】特開2018-93230(P2018-93230A)

(43)【公開日】2018年6月14日

【審査請求日】2018年3月5日

(73)【特許権者】

【識別番号】318010018

【氏名又は名称】東芝メモリ株式会社

(74)【代理人】

【識別番号】110001737

【氏名又は名称】特許業務法人スズエ国際特許事務所

(72)【発明者】

【氏名】小澤 勲

(72)【発明者】

【氏名】前田 功

(72)【発明者】

【氏名】工藤 靖雄

(72)【発明者】

【氏名】永井 宏一

(72)【発明者】

【氏名】村上 克也

(72)【発明者】

【氏名】谷本 亮

【審査官】 豊島 洋介

(56)【参考文献】

【文献】 特開２０１３−０６２３２８（ＪＰ，Ａ）

【文献】 特表２００８−５４３０５９（ＪＰ，Ａ）

【文献】 特開２０１３−１３１５５７（ＪＰ，Ａ）

【文献】 特開２０１０−１０３１７９（ＪＰ，Ａ）

【文献】 特開２０１３−２００５９５（ＪＰ，Ａ）

【文献】 特開２０１０−０１０４０７（ＪＰ，Ａ）

【文献】 特開２００９−２０６４２９（ＪＰ，Ａ）

【文献】 特開２０１２−１５６２９１（ＪＰ，Ａ）

【文献】 特開２００８−１８２０６２（ＪＰ，Ａ）

【文献】 特開２００６−１２８６３３（ＪＰ，Ａ）

【文献】 特開２００９−００４６２８（ＪＰ，Ａ）

【文献】 特開２００９−２８３７７９（ＪＰ，Ａ）

【文献】 特開２００４−３２００５８（ＪＰ，Ａ）

【文献】 国際公開第２００６／１３２１５１（ＷＯ，Ａ１）

【文献】 特開２００４−３４２９４７（ＪＰ，Ａ）

【文献】 特開２０１０−２１２２９６（ＪＰ，Ａ）

【文献】 特開平１１−１２１６４３（ＪＰ，Ａ）

【文献】 特開２０１１−２４９３９８（ＪＰ，Ａ）

【文献】 特開２０１０−２４５５０９（ＪＰ，Ａ）

【文献】 特開２００７−２８１２０１（ＪＰ，Ａ）

【文献】 実開平０３−０６３９４４（ＪＰ，Ｕ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ２３／１２ −２３／１５

２３／２９

２３／３４ −２３／３６

２３／３７３−２３／４２７

２３／４４

２３／４６７−２３／４７３

２５／００ −２５／０７

２５／１０ −２５／１１

２５／１６ −２５／１８

(57)【特許請求の範囲】

【請求項1】

基板と、
前記基板の第１面側に配置された半導体メモリと、
前記基板の前記第１面側に配置されており前記半導体メモリを制御するコントローラと、
前記基板の前記第１面側で前記半導体メモリと前記コントローラとを一体に覆う封止部と、
前記基板の前記第１面と対向する第２面に配置されている複数の放熱ボールと、
を具備し、
前記基板は、前記第１面における前記コントローラに対向する前記第２面上の領域である第１の領域と、前記第１の領域の外側に位置した第２の領域とを含み、
前記第２の領域における前記放熱ボールの配置密度は、前記第１の領域における前記放熱ボールの配置密度よりも高い、
ストレージ装置。

【請求項2】

前記第２の領域に配置される前記放熱ボールの数は、前記第１の領域に配置される放熱ボールの数より多い、請求項１記載のストレージ装置。

【請求項3】

複数の差動信号ボールをさらに具備し、
前記複数の差動信号ボールは、前記第２面に配置され、
前記複数の差動信号ボールのうちの少なくとも一部は、前記基板の一辺と略平行に並べられている、
請求項１記載のストレージ装置。

【請求項4】

前記複数の差動信号ボールは、前記基板の前記一辺と略平行な第１ラインと、該第１ラインの両端部から前記基板の前記一辺から離れる方向に延びた一対の第２ラインとに沿って並べられた請求項３記載のストレージ装置。

【請求項5】

前記複数の差動信号ボールは、前記第１ラインに沿って配置された複数の第１差動ペアと、前記第２ラインに沿って配置された第２差動ペアとを含む請求項４記載のストレージ装置。

【請求項6】

前記第２差動ペアは、第１ボールと、前記基板の前記一辺から前記第１ボールよりも遠くに位置した第２ボールとを含み、前記第１ボールは、前記第２ボールに対して前記基板の内側にずれて配置された請求項５記載のストレージ装置。

【請求項7】

前記複数の差動信号ボールは、前記第１ラインに沿って配置された複数の第１差動ペアと、一つの前記第２ラインに沿って配置された複数の第２差動ペアとを含み、
前記複数の第２差動ペアは、其々、第１ボールと、前記基板の前記一辺から前記第１ボールよりも遠くに位置した第２ボールとを含み、前記複数の第２差動ペアの其々において、前記第１ボールは、前記第２ボールに対して前記基板の内側にずれて配置された請求項４記載のストレージ装置。

【請求項8】

前記基板の第２面に設けられたグランドボールをさらに具備し、
前記複数の差動信号ボールは、複数の差動ペアを含み、
前記グランドボールは、前記複数の差動ペアの間に位置した請求項３記載のストレージ装置。

【請求項9】

前記複数の放熱ボールと、前記複数の差動信号ボールと外部のホストコントローラとを電気的に接続する複数の信号ラインとは、互いに重なる領域を避けて配置される請求項３記載のストレージ装置。

【請求項10】

ストレージ装置と、
複数の信号ラインによって前記ストレージ装置と接続されたホストコントローラと、
を具備し、
前記ストレージ装置は、
基板と、
前記基板の第１面側に配置された半導体メモリと、
前記基板の前記第１面側に配置されており前記半導体メモリを制御するコントローラと、
前記基板の前記第１面側で前記半導体メモリと前記コントローラとを一体に覆う封止部と、
前記基板の前記第１面と対向する第２面に配置されている複数の放熱ボールと、
を具備し、
前記基板は、前記第１面における前記コントローラに対向する前記第２面上の領域である第１の領域と、前記第１の領域の外側に位置した第２の領域とを含み、
前記第２の領域における前記放熱ボールの配置密度は、前記第１の領域における前記放熱ボールの配置密度よりも高い、
電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、ストレージ装置及び電子機器に関する。

【背景技術】

【0002】

半導体メモリチップを有した半導体装置が提供されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１３−２００５９５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体装置は、良好な放熱性を有することが好ましい。

【0005】

本発明の目的は、良好な放熱性を有するストレージ装置及び電子機器を提供することである。

【課題を解決するための手段】

【0006】

実施形態によれば、ストレージ装置は、基板と、半導体メモリと、コントローラと、封止部と、複数の放熱ボールとを備える。前記半導体メモリは、前記基板の第１面に配置されている。前記コントローラは、前記基板の前記第１面に配置されており前記半導体メモリを制御する。前記封止部は、前記基板の前記第１面で前記半導体メモリと前記コントローラとを一体に覆う。前記複数の放熱ボールは、前記基板の前記第１面と対向する第２面に配置されている。前記基板は、前記第１面における前記コントローラに対向する前記第２面上の領域である第１の領域と、前記第１の領域の外側に位置した第２の領域とを含む。前記第２の領域における前記放熱ボールの配置密度は、前記第１の領域における前記放熱ボールの配置密度よりも高い。

【図面の簡単な説明】

【0007】

【図1】第１実施形態に係る電子機器を例示した斜視図。

【図2】図１中に示された回路基板の一部の構成を例示したブロック図。

【図3】図１中に示された半導体パッケージの構成を例示したブロック図。

【図4】図１中に示された半導体パッケージを例示した断面図。

【図5】図１中に示された半導体パッケージの第１変形例を例示した断面図。

【図6】図１中に示された半導体パッケージの第２変形例を例示した断面図。

【図7】図１中に示された半導体パッケージの下面を例示した下面図。

【図8】図７中に示された半田ボールのアサインを例示した図。

【図9】図８中に示されたアサインの内容を例示した図。

【図10】第１実施形態に係る回路基板のパッドを例示した平面図。

【図11】第２実施形態に係る半導体パッケージの半田ボールのアサインを例示した図。

【図12】図１１中に示された半導体パッケージのＦ１２線で囲まれた領域を拡大して例示した図。

【図13】第２実施形態に係る回路基板のパッドを例示した平面図。

【図14】図１３中に示された一部の信号ラインを模式的に例示した図。

【図15】図１３中に示された信号ラインの第１変形例を模式的に例示した図。

【図16】図１３中に示された信号ラインの第２変形例を模式的に例示した図。

【図17】第３実施形態に係る半導体パッケージの半田ボールのアサインを例示した図。

【図18】図１７中に示された半導体パッケージのＦ１８線で囲まれた領域を拡大して例示した図。

【図19】第３実施形態に係る一部の信号ラインを模式的に例示した図。

【図20】第４実施形態に係る半導体パッケージの半田ボールのアサインを例示した図。

【図21】図２０中に示された半導体パッケージのＦ２１線で囲まれた領域を拡大して例示した図。

【図22】第４実施形態に係る一部の信号ラインを模式的に例示した図。

【発明を実施するための形態】

【0008】

以下、実施の形態について、図面を参照して説明する。

【0009】

本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例はあくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。また、複数の表現が付されていない要素についても、別の表現で表現されてもよい。

【0010】

また、図面は模式的なものであり、厚みと平面寸法との間係や各層の厚みの比率などは現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異なる部分が含まれることもある。

【0011】

（第１実施形態）
図１乃至図１０は、第１実施形態に係る半導体パッケージ１を示す。半導体パッケージ１は、「半導体装置」、「半導体メモリ装置」の其々一例である。本実施形態に係る半導体パッケージ１は、いわゆるＢＧＡ−ＳＳＤ（Ball Grid Array - Solid State Drive）であり、複数の半導体メモリチップとコントローラとが一つのＢＧＡタイプのパッケージとして一体に構成されている。

【0012】

図１は、半導体パッケージ１が搭載される電子機器２の一例を示す。電子機器２は、「システム」、「デバイス」、「ユニット」の其々一例である。電子機器２は、筐体３と、この筐体３に収容された回路基板４（例えばメインボード）とを有する。半導体パッケージ１は、回路基板４に取り付けられ、電子機器２のストレージ装置として機能する。回路基板４は、ホストコントローラ５（例えばＣＰＵ）を有する。ホストコントローラ５は、例えばサウスブリッジを含み、半導体パッケージ１を含む電子機器２の全体の動作を制御する。

【0013】

図２は、回路基板４の構成の一部を模式的に示す。本実施形態に係るホストコントローラ５及び半導体パッケージ１は、PCI Express（以下、PCIe）の規格に則したインタフェースを有する。ホストコントローラ５と半導体パッケージ１との間には、複数本の信号ライン６が設けられている。半導体パッケージ１は、信号ライン６を介して、ホストコントローラ５との間でPCIeの規格に則した高速信号をやり取りする。

【0014】

回路基板４には、電源回路７が設けられている。電源回路７は、電源ライン８ａ，８ｂを介して、ホストコントローラ５及び半導体パッケージ１に接続されている。電源回路７は、電子機器２が動作するための各種の電源をホストコントローラ５及び半導体パッケージ１に供給する。

【0015】

次に、半導体パッケージ１の構成について説明する。
図３は、半導体パッケージ１の構成の一例を示すブロック図である。半導体パッケージ１は、コントローラチップ１１、半導体メモリチップ１２、ＤＲＡＭチップ１３、オシレータ(ＯＳＣ)１４、electrically erasable and programmable ROM (ＥＥＰＲＯＭ)１５、及び温度センサ１６を備える。

【0016】

コントローラチップ１１（すなわちコントローラ）は、半導体メモリチップ１２の動作を制御する半導体チップである。半導体メモリチップ１２は、例えばＮＡＮＤチップ（ＮＡＮＤフラッシュメモリ）である。ＮＡＮＤチップは、不揮発性メモリであり、電源供給を行わない状態でもデータを保持する。ＤＲＡＭチップ１３は、半導体メモリチップ１２の管理情報の保管やデータのキャッシュなどに用いられる。

【0017】

オシレータ(ＯＳＣ)１４は、所定周波数の動作信号をコントローラチップ１１に供給する。ＥＥＰＲＯＭ１５は、制御プログラム等を固定情報として格納している。ＥＥＰＲＯＭ１５は、不揮発性メモリの一例である。温度センサ１６は、半導体パッケージ１内の温度を検出し、コントローラチップ１１に通知する。

【0018】

コントローラチップ１１は、温度センサ１６から受信した温度情報を用いて半導体パッケージ１の各部の動作を制御する。例えば、温度センサ１６で検出された温度が所定以上であった場合、コントローラチップ１１は、半導体パッケージ１の動作速度を下げたり、半導体パッケージ１の動作を所定時間または所定間隔で停止し、半導体パッケージ１の温度を許容値以下に抑える。

【0019】

次に、半導体パッケージ１の構造について説明する。
図４は、半導体パッケージ１の断面図である。半導体パッケージ１は、基板２１（パッケージ基板）、コントローラチップ１１、半導体メモリチップ１２、ボンディングワイヤ２２，２３、モールド材２４，２５、マウントフィルム２６、及び複数の半田ボール２７を備える。

【0020】

基板２１は、多層の配線基板であり、電源層２８及びグランド層２９を有する。基板２１は、第１面２１ａと、該第１面２１ａとは反対側に位置した第２面２１ｂとを有する。コントローラチップ１１は、基板２１の第１面２１ａに載せられている。コントローラチップ１１は、例えばマウントフィルム２６によって基板２１に固定されている。また、コントローラチップ１１は、ボンディングワイヤ２２によって基板２１に電気的に接続されている。

【0021】

基板２１の第１面２１ａには、コントローラチップ１１及びボンディングワイヤ２２を封止する第１モールド材２４が設けられている。なお、第１モールド材２４に代えて厚膜マウントフィルムを用いてもよい。以上により、コントローラチップ１１を封止するモールドタイプの半導体パッケージ（第１モールドパッケージ）が形成される。

【0022】

図４に示すように、第１モールド材２４の上には、複数の半導体メモリチップ１２が積層されている。複数の半導体メモリチップ１２は、マウントフィルム２６によって第１モールド材２４の上に固定される。複数の半導体メモリチップ１２は、ボンディングワイヤ２３を介して基板２１に電気的に接続されている。半導体メモリチップ１２は、基板２１を介して、コントローラチップ１１に電気的に接続されている。

【0023】

基板２１の第１面２１ａ上には、第１モールド材２４、複数の半導体メモリチップ１２、及びボンディングワイヤ２３を封止する第２モールド材２５が設けられている。以上のように、本実施形態では、第１モールド材２４及び第２モールド材２５によって、基板２１の第１面２１ａに設けられた封止部３０が形成されている。封止部３０は、コントローラチップ１１、複数の半導体メモリチップ１２、オシレータ１４、ＥＥＰＲＯＭ１５、及び温度センサ１６を一体に覆う。

【0024】

図５は、本実施形態に係る半導体パッケージ１の第１変形例を示す。この第１変形例では、ＤＲＡＭチップ１３が基板２１の第１面２１ａに載せられている。ＤＲＡＭチップ１３は、第１モールド材２４で覆われている。なお、ＤＲＡＭチップ１３は、第１モールド材２４の外部に位置し、第２モールド材２５によって覆われてもよい。

【0025】

図６は、本実施形態に係る半導体パッケージ１の第２変形例を示す。この第２変形例では、複数の半導体メモリチップ１２が基板２１の第１面２１ａに積層されている。すなわち、複数の半導体メモリチップ１２は、コントローラチップ１１及びＤＲＡＭチップ１３の側方に置かれている。

【0026】

本変形例では、一つのモールド材２５が、コントローラチップ１１、ＤＲＡＭチップ１３、及び複数の半導体メモリチップ１２を一体に覆う。この場合、一つのモールド材２５によって、基板２１の第１面２１ａに設けられた封止部３０が形成されている。なお、半導体パッケージ１の封止部３０は、モールド材にて形成されたものに限らず、セラミック材やその他の材料で形成されたものでもよい。

【0027】

次に、基板２１に設けられた複数の半田ボール２７について説明する。
図４に示すように、基板２１の第２面２１ｂには、外部接続用の複数の半田ボール２７が設けられている。本実施形態では、半田ボール２７は、例えば0.5ｍｍピッチで並べられている。

【0028】

図７は、基板２１の第２面２１ｂにおける半田ボール２７の配列を示す。図７に示すように、複数の半田ボール２７は、基板２１の第２面２１ｂの全体にフルで配置されているわけではなく、部分的に配置されている。

【0029】

図８は、半田ボール２７のアサインを模式的に示す。なお図８は、説明の便宜上、回路基板４に載せられた姿勢を基準（すなわち半導体パッケージ１を上方から見た姿勢を基準）にしたボール配置を示す。図９は、図８中に示されたアサインの内容を示す。図１０は、半田ボール２７が接続される回路基板４のパッド３２を示す。

【0030】

本実施形態に係る複数の半田ボール２７は、PCIe信号ボールＰＳ１〜ＰＳ１６、その他の信号ボールＳ、電源ボールＰ、グランドボールＧ、及びサーマルボールＴ（放熱ボール）を含む。PCIe信号ボールＰＳ１〜ＰＳ１６は、「差動信号ボール」の一例である。

【0031】

なお、図８中では、信号ボールＳをハッチング、電源ボールＰを”Power”、グランドボールＧを”GND”、サーマルボールＴを”T_pad”と表記して示す。以下、これら半田ボール２７の配置を詳しく説明する。

【0032】

図８に示すように、複数の半田ボール２７は、第１郡Ｇ１、第２郡Ｇ２、及び第３郡Ｇ３に分かれて配置されている。第１郡Ｇ１は、基板２１の中央部に位置する。第１郡Ｇ１は、基板２１の中央部に設けられた複数のサーマルボールＴと、この複数のサーマルボールＴを囲むように配置された複数の電源ボールＰ、グランドボールＧ、及び信号ボールＳを有する。

【0033】

サーマルボールＴ（放熱ボール）は、基板２１のグランド層２９または電源層２８（すなわち銅層）に電気的に接続されている。このため、コントローラチップ１１などの熱は、グランド層２９または電源層２８を介してサーマルボールＴに移動しやすい。

【0034】

サーマルボールＴは、半導体パッケージ１の熱の一部を回路基板４に逃がす。例えば本実施形態では、コントローラチップ１１は、基板２１の中央部に位置し、第１郡Ｇ１のサーマルボールＴに重なる。コントローラチップ１１は、他の部品（例えば半導体メモリチップ１２またはＤＲＡＭチップ１３）に比べて動作時の発熱量が大きい。第１郡Ｇ１のサーマルボールＴは、コントローラチップ１１から基板２１に伝わる熱の一部を回路基板４に逃がす。

【0035】

電源ボールＰは、基板２１の電源層２８に電気的に接続され、半導体パッケージ１に各
種の電源を供給する。グランドボールＧは、基板２１のグランド層２９に電気的に接続さ
れ、接地電位となる。

【0036】

図８に示すように、第２郡Ｇ２は、第１郡Ｇ１を囲う枠状に並べられている。第２郡Ｇ２と第１郡Ｇ１との間には隙間が存在する。第２郡Ｇ２は、PCIe信号ボールＰＳ１〜ＰＳ１６、信号ボールＳ、電源ボールＰ、及びグランドボールＧを有する。

【0037】

ここで、PCIe信号ボールＰＳ１〜ＰＳ１６について詳しく説明する。図８及び図９に示すように、第１PCIe信号ボールＰＳ１は、PCIe高速差動信号（入力、ポジティブ）１セット目に対応する。第２PCIe信号ボールＰＳ２は、PCIe高速差動信号（入力、ネガティブ）１セット目に対応する。第１及び第２PCIe信号ボールＰＳ１，ＰＳ２は、第１差動信号が流れる差動ペアとなる。

【0038】

第３PCIe信号ボールＰＳ３は、PCIe高速差動信号（出力、ネガティブ）１セット目に対応する。第４PCIe信号ボールＰＳ４は、PCIe高速差動信号（出力、ポジティブ）１セット目に対応する。第３及び第４PCIe信号ボールＰＳ３，ＰＳ４は、第２差動信号が流れる差動ペアとなる。

【0039】

そして、これら４つのPCIe信号ボールＰＳ１，ＰＳ２，ＰＳ３，ＰＳ４は、一対の高速差動入力信号と高速差動出力信号からなる第１信号セットに対応した第１半田ボールセットＢＳ１（すなわち第１レーン）を構成する。

【0040】

同様に、第５PCIe信号ボールＰＳ５は、PCIe高速差動信号（出力、ネガティブ）２セット目に対応する。第６PCIe信号ボールＰＳ６は、PCIe高速差動信号（出力、ポジティブ）２セット目に対応する。第５及び第６PCIe信号ボールＰＳ５，ＰＳ６は、第３差動信号が流れる差動ペアとなる。

【0041】

第７PCIe信号ボールＰＳ７は、PCIe高速差動信号（入力、ポジティブ）２セット目に対
応する。第８PCIe信号ボールＰＳ８は、PCIe高速差動信号（入力、ネガティブ）２セット目に対応する。第７及び第８PCIe信号ボールＰＳ７，ＰＳ８は、第４差動信号が流れる差動ペアとなる。

【0042】

そして、これら４つのPCIe信号ボールＰＳ５，ＰＳ６，ＰＳ７，ＰＳ８は、一対の高速差動入力信号と高速差動出力信号からなる第２信号セットに対応した第２半田ボールセットＢＳ２（すなわち第２レーン）を構成する。

【0043】

第９PCIe信号ボールＰＳ９は、PCIe高速差動信号（入力、ポジティブ）３セット目に対応する。第１０PCIe信号ボールＰＳ１０は、PCIe高速差動信号（入力、ネガティブ）３セット目に対応する。第９及び第１０PCIe信号ボールＰＳ９，ＰＳ１０は、第５差動信号が流れる差動ペアとなる。

【0044】

第１１PCIe信号ボールＰＳ１１は、PCIe高速差動信号（出力、ポジティブ）３セット目に対応する。第１２PCIe信号ボールＰＳ１２は、PCIe高速差動信号（出力、ネガティブ）３セット目に対応する。第１１及び第１２PCIe信号ボールＰＳ１１，ＰＳ１２は、第６差動信号が流れる差動ペアとなる。

【0045】

そして、これら４つのPCIe信号ボールＰＳ９，ＰＳ１０，ＰＳ１１，ＰＳ１２は、一対の高速差動入力信号と高速差動出力信号からなる第３信号セットに対応した第３半田ボールセットＢＳ３（すなわち第３レーン）を構成する。

【0046】

第１３PCIe信号ボールＰＳ１３は、PCIe高速差動信号（入力、ポジティブ）４セット目に対応する。第１４PCIe信号ボールＰＳ１４は、PCIe高速差動信号（入力、ネガティブ）４セット目に対応する。第１３及び第１４PCIe信号ボールＰＳ１３，ＰＳ１４は、第７差動信号が流れる差動ペアとなる。

【0047】

第１５PCIe信号ボールＰＳ１５は、PCIe高速差動信号（出力、ポジティブ）４セット目
に対応する。第１６PCIe信号ボールＰＳ１６は、PCIe高速差動信号（出力、ネガティブ）４セット目に対応する。第１５及び第１６PCIe信号ボールＰＳ１５，ＰＳ１６は、第８差動信号が流れる差動ペアとなる。

【0048】

そして、これら４つのPCIe信号ボールＰＳ１３，ＰＳ１４，ＰＳ１５，ＰＳ１６は、一対の高速差動入力信号と高速差動出力信号からなる第４信号セットに対応した第４半田ボールセットＢＳ４（すなわち第４レーン）を構成する。以上を換言すると、本実施形態に係る半導体パッケージ１は、PCIeのレーンを構成する半田ボールセットを４セット有する。

【0049】

ここで、半導体パッケージ１の基板２１は、４つの辺を有する。この４つの辺は、第１辺４１ａ、第２辺４１ｂ、第３辺４１ｃ、及び第４辺４１ｄを含む。半導体パッケージ１が基板２１に取り付けられた状態で、第１辺４１ａは、基板２１のなかで最もホストコントローラ５に近い。第１辺４１ａは、ホストコントローラ５に相対する端部（すなわち縁部）である。第１辺４１ａは、ホストコントローラ５と略平行に延びている。第２辺４１ｂは、第１辺４１ａとは反対側に位置する。第３辺４１ｃ及び第４辺４１ｄは、第１辺４１ａと第２辺４１ｂとの間に延びている。

【0050】

本実施形態では、第１乃至第４半田ボールセットＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４は、基板２１の第１辺４１ａの近くに纏めて配置されている。第１乃至第４半田ボールセットＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４は、基板２１の第１辺４１ａと基板２１の中央部との間に位置する。第１乃至第４半田ボールセットＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４は、基板２１の第１辺４１ａと略平行に並べられている。

【0051】

これにより、第１乃至第４半田ボールセットＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４は、基板２１の中央部よりも、ホストコントローラ５の近くに位置する。すなわち、第１乃至第４半田ボールセットＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４は、基板２１の中心を第１辺４１ａと略平行に通る中心線Ｃと第１辺４１ａとの間の領域に位置する。

【0052】

さらに言えば、本実施形態では、全てのPCIe信号ボールＰＳ１〜ＰＳ１６は、第１ラインＬ１に沿って１列に並べられている。第１ラインＬ１は、基板２１の第１辺４１ａと基板２１の中央部との間に位置して、基板２１の第１辺４１ａと略平行に延びている。

【0053】

図１０に示すように、回路基板４の複数のパッド３２は、複数の半田ボール２７の配置に対応して設けられている。回路基板４の複数のパッド３２は、PCIe信号ボールＰＳ１〜ＰＳ１６が接続され、ホストコントローラ５との間でPCIe信号が流れる１６つのPCIeパッドＰＳＰを含む。

【0054】

回路基板４は、PCIeパッドＰＳＰとホストコントローラ５とを電気的に接続する１６つの信号ライン６（配線パターン）を有する。信号ライン６は、例えば回路基板４の表層に設けられている。信号ライン６は、PCIeパッドＰＳＰからホストコントローラ５に向いて直線状に延びている。信号ライン６は、半導体パッケージ１の基板２１の第１辺４１ａと略直交した方向に延びている。この１６つの信号ライン６は、例えば同じ配線長を有する。すなわち、ホストコントローラ５と１６つのPCIe信号ボールＰＳ１〜ＰＳ１６との間には信号ライン６の等長性が確保されている。

【0055】

次に、グランドボールＧの配置について説明する。なお、ここでは説明の便宜上、「PCIe信号ボール」を単に「半田ボール」と読み替える。

【0056】

各半田ボールセットＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４は、其々、差動入力信号に対応した２つの第１半田ボールと，差動出力信号に対応した２つの第２半田ボールとを有する。すなわち、PCIe信号ボールＰＳ１、ＰＳ２、ＰＳ７、ＰＳ８、ＰＳ９、ＰＳ１０、ＰＳ１３、ＰＳ１４は、上記第１半田ボールに該当する。一方で、PCIe信号ボールＰＳ３、ＰＳ４、ＰＳ５、ＰＳ６、ＰＳ１１、ＰＳ１２、ＰＳ１５、ＰＳ１６は、上記第２半田ボールに該当する。

【0057】

グランドボールＧは、PCIe信号ボールＰＳ１〜ＰＳ１６の周囲に設けられ、いくつかのPCIe信号ボールＰＳ１〜ＰＳ１６の間を電気的にシールドする。本実施形態では、グランドボールＧは、半田ボールセットＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４の間、及び、各半田ボールセットＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４において、上記第１半田ボールと上記第２半田ボールとの間に設けられている。

【0058】

すなわち、グランドボールＧは、差動ペアと差動ペアとの間に設けられている。これにより、其々複数の差動入力信号と差動出力信号とが互いに独立するように電気的にシールドされ、信号の相互干渉や外来ノイズの影響が抑制されている。

【0059】

また、いくつかのグランドボールＧは、信号ライン６とは反対側からPCIe信号ボールＰＳ１〜ＰＳ１６に面する。これにより、上述の８つの差動信号が他の信号から独立するように電気的にシールドされ、信号の相互干渉や外来ノイズの影響が抑制されている。

【0060】

図８に示すように、半田ボール２７の第３郡Ｇ３は、複数のサーマルボールＴを含む。第３郡Ｇ３は、第２郡Ｇ２のさらに外側に位置する。第３郡Ｇ３は、第２郡Ｇ２と基板２１の外周縁（４つの辺４１ａ，４１ｂ，４１ｃ，４１ｄ）との間に位置する。すなわち、複数のサーマルボールＴは、第１乃至第４半田ボールセットＢＳ１〜ＢＳ４よりも、基板２１の外周縁の近くに位置する。

【0061】

サーマルボールＴは、基板２１の第１辺４１ａと第１乃至第４半田ボールセットＢＳ１〜ＢＳ４との間の領域において、基板２１の第１辺４１ａと略直交した方向で、第１乃至第４半田ボールセットＢＳ１〜ＢＳ４と並ぶ領域を避けて配置されている。すなわち、サーマルボールＴは、信号ライン６が通る領域を避けて配置されている。これにより、信号ライン６は、サーマルボールＴに邪魔されずに、回路基板４の表層に直線状に延びることができる。

【0062】

別の観点で見れば、サーマルボールＴは、PCIe信号ボールＰＳ１〜ＰＳ１６の間に位置したグランドボールＧに対して、基板２１の第１辺４１ａと略直交した方向で並ぶ領域に配置されている。サーマルボールＴは、複数の信号ライン６の間及び信号ライン６の両側に位置する。サーマルボールＴは、例えば基板２１のグランド層２９に電気的に接続され、電気的なシールドとして信号ライン６に流れる信号の相互干渉や外来ノイズの影響を抑制することに寄与する。

【0063】

図７及び図８に示すように、基板２１は、第１領域４３ａと、第２領域４３ｂとを有する。第１領域４３ａは、平面視においてコントローラチップ１１に重なる領域（すなわちコントローラチップ１１の投射領域）である。一方で、第２領域４３ｂは、第１領域４３ａの外側に位置した領域である。

【0064】

ここで、第２領域４３ｂにおけるサーマルボールＴの配置密度は、第１領域４３ａにおけるサーマルボールＴの配置密度よりも高い。なお「配置密度」とは、各領域に配置されたサーマルボールＴの数を各領域の面積で割ったものである。

【0065】

図１０に示すように、回路基板４のパッド３２は、サーマルボールＴが接続されるサーマルパッドＴＰを含む。サーマルパッドＴＰは、例えば回路基板４のグランド層または電源層（すなわち銅層）に接続されている。なお、サーマルボールＴ及びサーマルパッドＴＰは、基板２１や回路基板４のグランド層や電源層に接続されたものに限らない。銅層に接続されていないサーマルボールＴやサーマルパッドＴＰによっても一定の放熱効果が得られる。

【0066】

次に、電源ボールＰ及びグランドボールＧの配置について説明する。
図８に示すように、複数の電源ボールＰ及び複数のグランドボールＧは、基板２１の中心に対して略点対称に配置されている。なお、「略点対象」とは、完全に点対称な場合に加えて、例えば少数（例えば１つ）のグランドボールＧが点対称に配置されていない場合も含む。

【0067】

別の観点では、複数の電源ボールＰ及び複数のグランドボールＧは、そのどちらか一方が基板２１の中心に対して点対称に配置されていればよい。本実施形態では、複数の電源ボールＰは、基板２１の中心に対して点対称に配置されている。

【0068】

図１０に示すように、回路基板４のパッド３２は、電源ボールＰが接続される電源パッドＰＰと、グランドボールＧが接続されるグランドパッドＧＰとを含む。

【0069】

複数の電源ボールＰ及び複数のグランドボールＧが略点対称に配置されることで、半導体パッケージ１を正規の向きに対して誤って１８０度回転させて回路基板４に取り付けた場合でも、電源ボールＰと電源パッドＰＰ、及びグランドボールＧとグランドパッドＧＰとの対応関係が維持される。

【0070】

このような構成によれば、高速動作性を向上させた半導体パッケージ１を提供することができる。すなわち、例えば高速信号に対応した半田ボールセットが１セットしかない場合、高速動作に限界がある。

【0071】

そこで、本実施形態に係る半導体パッケージ１は、基板２１と、封止部３０と、コントローラチップ１１と、半導体チップ（例えば半導体メモリチップ１２）と、複数の差動信号ボール（例えばPCIe信号ボールＰＳ１〜ＰＳ１６）とを備える。前記複数の差動信号ボールの少なくとも一部は、基板２１の第１辺４１ａと略平行に並べられている。

【0072】

このような構成によれば、高速信号に対応した半田ボールセットの数を増やすことで、送受信できるデータ量を倍増させることができ、これにより高速動作性を向上させることができる。

【0073】

さらに、前記複数の差動信号ボールが基板２１の第１辺４１ａと略平行に並べられていると、基板２１の第１辺４１ａをホストコントローラ５に向けて半導体パッケージ１を配置することで、前記複数の差動信号ボールとホストコントローラ５との間の信号ライン６の等長性を確保しやすい。このため、半導体パッケージ１が送受信する信号品質を高めることができる。

【0074】

別の観点では、複数の差動信号ボールは、差動ペアを基板２１の第１辺４１ａと略直交した方向に並べ、該複数の差動信号ボールを基板２１の第１辺４１ａと略平行な２列に配置することも考えられる。しかしこの場合、本実施形態のように0.5ｍｍピッチで半田ボール２７を並べると、差動信号ボールと信号ライン６の配置が密になり、いくつかの信号ライン６に急峻な折曲部を設ける必要が生じる。これは、信号品質や信頼性に影響を与える場合がある。

【0075】

一方で、本実施形態では、複数の差動信号ボールが基板２１の第１辺４１ａと略平行に一列に並べられている。このような構成によれば、複数の差動信号ボールと信号ライン６とが密になりにくく、信号ライン６に急峻な折曲部を設けることを避けることができる。このため、信号品質や信頼性をさらに高めることができる。

【0076】

本実施形態では、複数のグランドボールＧは、複数の差動信号ボールの周囲に設けられていくつかの差動信号ボールの間を電機的にシールドする。これにより、複数の差動信号ボールの信号の相互干渉や外来ノイズの影響を抑制することができ、信号品質を高めることができる。

【0077】

本実施形態では、複数の半田ボール２７は、基板２１のグランド層２９または電源層２８に電気的に接続された複数のサーマルボールＴを含む。このような構成によれば、半導体パッケージ１の熱を効率的に回路基板４に逃がすことができる。これより、半導体パッケージ１の温度上昇を抑制し、半導体パッケージ１の高速動作を促進することができる。

【0078】

本実施形態では、複数のサーマルボールＴは、複数の半田ボールセットＢＳ１〜ＢＳ４よりも、基板２１の外周縁の近くに位置する。このような構成によれば、配線レイアウトが疎な基板２１の周辺部を有効活用してサーマルボールＴを配置することができる。これにより、半導体パッケージ１のレイアウト設計の自由度を向上させることができる。

【0079】

本実施形態では、複数のサーマルボールＴは、基板２１の第１辺４１ａと半田ボールセットＢＳ１〜ＢＳ４との間の領域において、基板２１の第１辺４１ａと略直交した方向で各半田ボールセットＢＳ〜ＢＳ４と並ぶ領域を避けて配置されている。これにより、回路基板４のパッドＰＳＰから信号ライン６を直線状に引くことができる。すなわち、サーマルボールＴを避けるために信号ライン６を迂回させる必要がなくなる。このため、信号品質をさらに向上させることができる。

【0080】

なお、サーマルボールＴは、半導体パッケージ１の低コスト化の観点では、基板２１の全面にフルで設けられるのではなく、必要十分な少ない個数であることが望ましい。このようにサーマルボールＴの個数に上限を設定する場合、相対的に多くのサーマルボールＴを基板２１の第２領域４３ｂに配置することは、放熱性の観点からも好ましい。

【0081】

ここで、複数のサーマルボールＴを第１領域４３ａに集中して配置することも考えられる。一見すると、発熱部品であるコントローラチップ１１の直下に位置した第１領域４３ａに相対的に多くのサーマルボールＴを配置した方が良好な放熱性が得られるようにも思われる。

【0082】

しかしながら、本発明者による試験結果によれば、第２領域４３ｂに相対的に多くのサーマルボールＴを配置した方が半導体パッケージ１の温度上昇を低く抑えられることが分かった。これは、第１領域４３ａに加えて第２領域４３ｂにもサーマルボールＴを分けて配置すると、半導体パッケージ１の全体の放熱性を高まるためだと推察される。そこで、本実施形態では、第２領域４３ｂに相対的に多くのサーマルボールＴを配置し、半導体パッケージ１の放熱性をさらに高めている。

【0083】

本実施形態では、複数の半田ボール２７は、基板２１の電源層２８に電気的に接続された複数の電源ボールＰと、基板２１のグランド層２９に電気的に接続された複数のグランドボールＧとを含む。複数の電源ボールＰ及び複数のグランドボールＧは、基板２１の中心に対して略点対称に配置されている。

【0084】

ここで、複数の電源ボールＰ及び複数のグランドボールＧが略点対称に配置されていない場合、正規の向きに対して誤って１８０度回転させた状態で半導体パッケージ１を基板２１に取り付けると、回路基板４の電源パッドＰＰと半導体パッケージ１のグランドボールＧとが接続され、ショートする可能性がある。

【0085】

一方で、本実施形態のように複数の電源ボールＰ及び複数のグランドボールＧは、基板２１の中心に対して略点対称に配置されていると、正規の向きに対して誤って１８０度回転させた状態で半導体パッケージ１を基板２１に取り付けた場合でも、複数の電源ボールＰと複数の電源パッドＰＰ、及び複数のグランドボールＧと複数のグランドパッドＧＰとの対応関係は維持される。このため、ショートが生じる可能性がなく、システム全体および半導体パッケージ１の損傷を防止することができる。

【0086】

（第２実施形態）
次に、図１１乃至図１６を参照して、第２実施形態に係る半導体パッケージ１について説明する。なお、第１実施形態の構成と同一または類似の機能を有する構成は、同一の符号を付してその説明を省略する。また、下記に説明する以外の構成は、第１実施形態と同じである。

【0087】

図１１は、本実施形態に係る半田ボール２７のアサインを示す。図１２は、図１１中のＦ１２で囲まれた部分を拡大して示す。図１１及び図１２に示すように、本実施形態では、複数のPCIe信号ボールＰＳ１〜ＰＳ１６は、第１ラインＬ１と、一対の第２ラインＬ２ａ，Ｌ２ｂとに沿って並べられている。第１ラインＬ１は、基板２１の第１辺４１ａと基板２１の中央部との間に位置して、基板２１の第１辺４１ａと略平行である。一対の第２ラインＬ２ａ，Ｌ２ｂは、第１ラインＬ１の両端部から基板２１の第１辺４１ａから離れる方向に延びている。

【0088】

つまり、複数のPCIe信号ボールＰＳ１〜ＰＳ１６のなかで最も外側に位置したいくつかのPCIe信号ボールＰＳ１，ＰＳ２、ＰＳ１５，ＰＳ１６は、第１ラインＬ１とは交差した（例えば略直交した）第２ラインＬ２ａ，Ｌ２ｂに沿うように向きを変えて並べられている。なお、一対の第２ラインＬ２ａ，Ｌ２ｂは、この名称に限定されるものではなく、例えば第２ラインＬ２ａ及び第３ラインＬ２ｂと称してもよい。

【0089】

本実施形態では、第２及び第３ボールセットＢＳ２，ＢＳ３のPCIe信号ボールＰＳ５〜ＰＳ１２は、第１ラインＬ１に沿って一列に配置されている。一方で、第１及び第４ボールセットＢＳ１，ＢＳ４のPCIe信号ボールＰＳ１〜ＰＳ４、ＰＳ１２〜ＰＳ１６は、第２及び第３ボールセットＢＳ２，ＢＳ３の両側に位置するとともに、其々少なくとも一部が一対の第２ラインＬ２ａ，Ｌ２ｂに沿って配置されている。

【0090】

本実施形態においても、第１乃至第４半田ボールセットＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４の全てのPCIe信号ボールＰＳ１〜ＰＳ１６は、基板２１の中心を第１辺４１ａと略平行
に通る中心線Ｃと第１辺４１ａとの間の領域に位置する。

【0091】

詳しく述べると、枠状に配置された第２郡Ｇ２は、第１部分６１（第１辺）、第２部分６２（第２辺）、第３部分６３（第３辺）、及び第４部分６４（第４辺）を有する。第１部分６１は、第１ラインＬ１に沿って並べられている。第２部分６２は、第１部分６１の第１端部から第１部分６１とは略直交した方向に並べられている。

【0092】

第３部分６３は、前記第１端部とは反対側に位置した第１部分６１の第２端部から第１部分６１とは略直交した方向に並べられている。第２部分６２と第３部分６３とは、第１郡Ｇ１の両側に分かれて位置する。第４部分６４は、第１部分６１と略平行に並べられている。第４部分６４は、第２部分６２と第３部分６３との間に亘る。第１部分６１と第４部分６４とは、第１郡Ｇ１の両側に分かれて位置する。

【0093】

本実施形態では、第２及び第３ボールセットＢＳ２，ＢＳ３のPCIe信号ボールＰＳ５〜ＰＳ１２は、第１部分６１に位置して一列に並べられている。また、第１ボールセットＢＳ１の２つのPCIe信号ボールＰＳ３，ＰＳ４は、第１部分６１に並べられている。第３ボールセットＢＳ４の２つのPCIe信号ボールＰＳ１２，ＰＳ１３は、第１部分６１に並べられている。

【0094】

一方で、第１ボールセットＢＳ１の２つのPCIe信号ボールＰＳ１，ＰＳ２は、第１部分６１に繋がる第２部分６２の端部に並べられている。同様に、第４ボールセットＢＳ４の２つのPCIe信号ボールＰＳ１５，ＰＳ１６は、第１部分６１に繋がる第３部分６３の端部に並べられている。

【0095】

これにより、複数のPCIe信号ボールＰＳ１〜ＰＳ１６は、第１ラインＬ１に沿って配置された複数の第１差動ペアと、一対の第２ラインＬ２ａ，Ｌ２ｂに沿って配置された第２差動ペアとを含む。つまり、PCIe信号ボール（ＰＳ３，ＰＳ４）、（ＰＳ５，ＰＳ６）、（ＰＳ７，ＰＳ８）、（ＰＳ９，ＰＳ１０）、（ＰＳ１１，ＰＳ１２）、（ＰＳ１３，ＰＳ１４）は、其々、第１差動ペアの一例である。一方で、PCIe信号ボール（ＰＳ１，ＰＳ２）、（ＰＳ１５，ＰＳ１６）は、其々、第２差動ペアの一例である。

【0096】

ここで、各第２差動ペアは、第１ボールＡと、第２ボールＢとを含む。第２ボールＢは、第１ボールＡに比べて、基板２１の第１辺４１ａから遠くに位置する。本実施形態では、PCIe信号ボールＰＳ２、ＰＳ１５は、第１ボールＡの一例である。PCIe信号ボールＰＳ１、ＰＳ１６は、第２ボールＢの一例である。

【0097】

図１３は、本実施形態に係る回路基板４のパッド３２の配置を示す。図１３に示すように、信号ライン６は、第２差動ペアを構成するPCIe信号ボール（ＰＳ１，ＰＳ２）、（ＰＳ１５，ＰＳ１６）とホストコントローラ５との間に延びた４本の信号ライン６ａ，６ｂを含む。これら４本の信号ライン６ａ，６ｂは、PCIeパッドＰＳＰから基板２１の第１辺４１ａと略平行に延びるとともに、曲線状に曲がる部分を有し、ホストコントローラ５に向いて基板の第１辺４１ａと略直交した方向に延びている。

【0098】

具体的には、信号ライン６は、第１ボールＡとホストコントローラ５との間の延びた第１信号ライン６ａと、第２ボールＢとホストコントローラ５との間の延びた第２信号ライン６ｂとを含む。第１信号ライン６ａは、第１曲線部７１を有する。第２信号ライン６ｂは、例えば第１曲線部７１よりも大きな曲率半径で、第１曲線部７１の外側に位置した第２曲線部７２を有する。第１及び第２の曲線部７１，７２は、例えば１／４円の円弧状に形成されている。

【0099】

本実施形態では、複数のグランドボールＧ及び複数のサーマルボールＴを含む全ての半田ボール２７は、曲線部７１，７２を有した第１及び第２信号ライン６ａ，６ｂを避けた領域に配置されている。

【0100】

図１４は、第２差動ペアを構成する第１及び第２ボールＡ，Ｂとホストコントローラ５との間の信号ライン６の配線長を模式的に示す。なお、説明の便宜上、第１ボールＡと第２ボールＢとで配線長への影響が同じ部分については距離を詰めて示す。

【0101】

図１４に示すように、本実施形態では、第１ボールＡと第２ボールＢとの間の距離を２とした場合、第１信号ライン６ａと第２信号ライン６ｂとの配線長の違いは、π／２（約１．５７０５）である。

【0102】

次に、図１５を参照して、信号ライン６の第１変形例を説明する。なお、上記実施形態と同一または類似の機能を有する構成は、同じ符号を付してその説明を省略する。

【0103】

信号ライン６は、第２差動ペアを構成するPCIe信号ボール（ＰＳ１，ＰＳ２）、（ＰＳ１５，ＰＳ１６）とホストコントローラ５との間に延びた４本の信号ライン６ａ，６ｂを含む。これら４本の信号ライン６ａ，６ｂは、PCIeパッドＰＳＰから基板２１の第１辺４１ａと略平行に延びるとともに、基板２１の第１辺４１ａに対して斜めに延びた部分を有し、ホストコントローラ５に向いて基板の第１辺４１ａと略直交した方向に延びている。

【0104】

具体的には、第１信号ライン６ａは、基板２１の第１辺４１ａに対して斜めに延びた第１斜線部７３を有する。第２信号ライン６ｂは、例えば第１斜線部７３と略平行で、第１斜線部７３の外側に位置した第２斜線部７４を有する。第１及び第２斜線部７３，７４は、例えば基板２１の第１辺４１ａに対して４５°の角度で傾いている。

【0105】

本実施形態では、複数のグランドボールＧ及び複数のサーマルボールＴを含む全ての半田ボール２７は、斜線部７３，７４を有した第１及び第２信号ライン６ａ，６ｂを避けた領域に配置されている。

【0106】

図１５は、本変形例において、第２差動ペアを構成する第１及び第２ボールＡ，Ｂとホストコントローラ５との間の信号ライン６の配線長を模式的に示す。なお、説明の便宜上、第１ボールＡと第２ボールＢとで配線長への影響が同じ部分については距離を詰めて示す。

【0107】

図１５に示すように、本実施形態では、第１ボールＡと第２ボールＢとの間の距離を２とした場合、第１信号ライン６ａと第２信号ライン６ｂとの配線長の違いは、２√２（約２．８２８）である。

【0108】

次に、図１６を参照して、信号ライン６の第２変形例を説明する。なお、上記実施形態と同一または類似の機能を有する構成は、同じ符号を付してその説明を省略する。

【0109】

信号ライン６は、第２差動ペアを構成するPCIe信号ボール（ＰＳ１，ＰＳ２）、（ＰＳ１５，ＰＳ１６）とホストコントローラ５との間に延びた４本の信号ライン６ａ，６ｂを含む。これら４本の信号ライン６ａ，６ｂは、PCIeパッドＰＳＰから基板２１の第１辺４１ａと略平行に延びるとともに、略直角に曲げられ、ホストコントローラ５に向いて基板２１の第１辺４１ａとは略直交した方向に延びている。複数のグランドボールＧ及び複数のサーマルボールＴを含む全ての半田ボール２７は、第１及び第２信号ライン６ａ，６ｂを避けた領域に配置されている。

【0110】

図１６は、本変形例において、第２差動ペアを構成する第１及び第２ボールＡ，Ｂとホストコントローラ５との間の信号ライン６の配線長を模式的に示す。なお、説明の便宜上、第１ボールＡと第２ボールＢとで配線長への影響が同じ部分については距離を詰めて示す。

【0111】

図１６に示すように、本実施形態では、第１ボールＡと第２ボールＢとの間の距離を２とした場合、第１信号ライン６ａと第２信号ライン６ｂとの配線長の違いは、４である。

【0112】

以上説明した第２実施形態及びその変形例のような構成によれば、第１実施形態と同様に、高速動作性を向上させることができるとともに、さらに差動信号ボールの接続信頼性を向上させることができる半導体パッケージ１を提供することができる。

【0113】

一般的に、基板２１の周端部は、例えば半導体パッケージ１の実装時の熱応力で、半田ボール２７の接続信頼性が低くなる可能性がある領域である。そのため、基板２１の周端部の近くに差動信号ボールを配置すると、その差動信号ボールの接続信頼性が低くなる可能性がある。

【0114】

そこで本実施形態では、複数の差動信号ボール（例えばPCIe信号ボールＰＳ１〜ＰＳ１６）は、基板２１の第１辺４１ａと略平行な第１ラインＬ１と、該第１ラインＬ１の両端部から基板２１の第１辺４１ａから離れる方向に延びた一対の第２ラインＬ２ａ，Ｌ２ｂとに沿って並べられている。

【0115】

このような構成によれば、例えば第１実施形態の構造に比べて、全ての差動信号ボールを基板２１の周端部から離して配置することができる。このため、差動信号ボールの接続信頼性を高めることができる。

【0116】

本実施形態では、複数の差動信号ボールは、第１ラインＬ１に沿って配置された複数の第１差動ペアと、一対の第２ラインＬ２ａ，Ｌ２ｂに沿って配置された第２差動ペアとを含む。このような構成によれば、上記第２差動ペアの信号ライン６ａ，６ｂの等長性を確保しやすい。このため、第２ラインＬ２ａ，Ｌ３ｂに沿って配置された差動信号ボールが送受信する信号の信号品質を高めることができる。

【0117】

本実施形態では、第１及び第２信号ライン６ａ，６ｂは、PCIeパッドＰＳＰから基板２１の第１辺４１ａと略平行に延びるとともに、曲線部７１，７２を有してホストコントローラ５に向いて延びている。このような構成によれば、例えば本実施形態の上記第２変形例の構造に比べて、第１及び第２信号ライン６ａ，６ｂの配線長の違いを小さくすることができる。そのため、第２ラインＬ２ａ，Ｌ２ｂに沿って配置された差動ペアが送受信する信号の信号品質を高めることができる。

【0118】

同様に、本実施形態の上記第１変形例に係る第１及び第２信号ライン６ａ，６ｂは、PCIeパッドＰＳＰから基板２１の第１辺４１ａと略平行に延びるとともに、斜線部７３，７４を有してホストコントローラ５に向いて延びている。このような構成によれば、例えば上記第２変形例の構造に比べて、第１及び第２信号ライン６ａ，６ｂの配線長の違いを小さくすることができる。そのため、第２ラインＬ２ａ，Ｌ２ｂに沿って配置された差動ペアが送受信する信号の信号品質を高めることができる。

【0119】

（第３実施形態）
次に、図１７乃至図１９を参照して、第３実施形態に係る半導体パッケージ１について説明する。なお、第１及び第２実施形態の構成と同一または類似の機能を有する構成は、同一の符号を付してその説明を省略する。また、下記に説明する以外の構成は、第２実施形態と同じである。

【0120】

図１７は、本実施形態に係る半田ボール２７のアサインを示す。図１８は、図１７中のＦ１８で囲まれた部分を拡大して示す。図１９は、本実施形態に係るパッド３２の配置を示す。

【0121】

本実施形態では、第２差動ペアを構成するPCIe信号ボール（ＰＳ１，ＰＳ２）、（ＰＳ１５，ＰＳ１６）は、上記第２実施形態と同様に、第１ボールＡと、該第１ボールＡよりも基板２１の第１辺４１ａから遠くに位置した第２ボールＢとを有する。

【0122】

本実施形態では、第１ボールＡは、例えば基板２１の第１辺４１ａと略平行な方向で、第２ボールＢに対して基板２１の内側（中央側）にずれて配置されている。なお、「第２ボールに対して基板の内側（中央側）にずれて配置されている」とは、第１ボールＡが、第２ボールＢに対して、第２郡Ｇ２の第１部分６１の中央部に向いてずれて配置されていることを意味する。換言すれば、第１ボールＡが、第２ボールＢに対して、基板２１の第１辺４１ａの中央部に向いてずれて配置されていることを意味する。

【0123】

さらに別の表現で言えば、第２郡Ｇ２において半田ボール２７が２列の枠状（２重の枠状）に並べられている場合、第２ボールＢは、外側の枠に位置し、第１ボールＡは、内側の枠に位置する。

【0124】

図１９に示すように、第１信号ライン６ａは、第１ボールＡと第１曲線部７１との間に第１直線部８１を有する。第１直線部８１は、基板２１の第１辺４１ａと略平行に延びている。第２信号ライン６ｂは、第２ボールＢと第２曲線部７２との間に第２直線部８２を有する。第２直線部８２は、基板２１の第１辺４１ａと略平行に延びている。第１直線部８１は、第２直線部８２よりも長い。

【0125】

図１９に示すように、第１ボールＡと第２ボールＢとの間の距離を２とし、第２ボールＢに対して第１ボールＡが基板２１の内側に距離２だけずれて配置された場合、第１信号ライン６ａと第２信号ライン６ｂとの配線長の違いは、−２＋π／２（約−０．４２９５）である。

【0126】

このような構成によれば、第１実施形態と同様に、高速動作性を向上させることができる半導体パッケージ１を提供することができる。また、上記構成によれば、上記第２実施形態と同様に、全ての差動信号ボールを基板２１の周端部から離して配置することができるため、差動信号ボールの接続信頼性を高めることができる。

【0127】

本実施形態では、第１ボールＡは、第２ボールＢに対して基板２１の内側（中央側）にずれて配置されている。このような構成によれば、例えば第２実施形態の構造に比べて、第１及び第２信号ライン６ａ，６ｂの等長性を確保しやすい。これにより、第２ラインＬ２ａ，Ｌ２ｂに沿って配置された差動ペアが送受信する信号の信号品質を高めることができる。

【0128】

（第４実施形態）
次に、図２０乃至図２２を参照して、第４実施形態に係る半導体パッケージ１について説明する。なお、第１乃至第３実施形態の構成と同一または類似の機能を有する構成は、同一の符号を付してその説明を省略する。また、下記に説明する以外の構成は、第３実施形態と同じである。

【0129】

図２０は、本実施形態に係る半田ボール２７のアサインを示す。図２１は、図２０中のＦ２１で囲まれた部分を拡大して示す。図２１は、本実施形態に係るパッド３２の配置を示す。

【0130】

本実施形態では、複数のPCIe信号ボールＰＳ１〜ＰＳ１６は、第１ラインＬ１に沿って並べられた複数の第１差動ペアと、一対の第２ラインＬ２ａ，Ｌ２ｂの其々に沿って配置された複数の第２差動ペアとを含む。すなわち、本実施形態では、一つの第２ラインＬ２ａに沿って複数の第２差動ペアが配置されている。また、他方の第２ラインＬ２ｂに沿って複数の第２差動ペアが配置されている。

【0131】

具体的には、一方の第２ラインＬ２ａに沿って、第１半田ボールセットＢＳ１の２つの差動ペア（ＰＳ１，ＰＳ２）、（ＰＳ３、ＰＳ４）が配置されている。他方の第２ラインＬ２ｂに沿って、第４半田ボールセットＢＳ４の２つの差動ペア（ＰＳ１３，ＰＳ１４）、（ＰＳ１５、ＰＳ１６）が配置されている。

【0132】

ここでは、一方の第２ラインＬ２ａに沿って配置された差動ペアの信号ライン６について説明する。なお、他方の第２ラインＬ２ｂに沿って配置された差動ペアも略同じ構成を有する。

【0133】

信号ライン６は、一つの差動ペア（ＰＳ３、ＰＳ４）に対応した第１信号ライン６ａ及び第２信号ライン６ｂと、他方の差動ペア（ＰＳ１、ＰＳ２）に対応した第３信号ライン６ｃと第４信号ライン６ｄとを有する。

【0134】

第１信号ライン６ａは、一つの差動ペア（ＰＳ３、ＰＳ４）の第１ボールＡとホストコントローラ５との間に延びている。第２信号ライン６ｂは、同じ差動ペア（ＰＳ３、ＰＳ４）の第２ボールＢとホストコントローラ５との間に延びている。

【0135】

第３信号ライン６ｃは、他方の差動ペア（ＰＳ１、ＰＳ２）の第１ボールＡとホストコントローラ５との間に延びている。第４信号ライン６ｄは、同じ差動ペア（ＰＳ１、ＰＳ２）の第２ボールＢとホストコントローラ５との間に延びている。

【0136】

第１信号ライン６ａは、第１曲線部７１を含む。第２信号ライン６ｂは、例えば第１曲線部７１よりも大きな曲率半径で、第１曲線部７１の外側に位置した第２曲線部７２を有する。第３信号ライン６ｃは、第２曲線部７２の外側に位置した第３曲線部９１を有する。なお、第３曲線部９１は、第２曲線部７２よりも大きな曲率半径を有してもよいが、そうでなくてもよい。第４信号ライン６ｄは、例えば第３曲線部９１よりも大きな曲率半径で、第３曲線部９１の外側に位置した第４曲線部９２を有する。

【0137】

このような構成によれば、第１実施形態と同様に、高速動作性を向上させることができる半導体パッケージ１を提供することができる。

【0138】

本実施形態では、複数の差動信号ボールは、第１ラインＬ１に沿って並べられた複数の第１差動ペアと、第２ラインＬ２ａ，Ｌ２ｂに沿って配置された複数の第２差動ペアとを含む。このような構成によれば、例えば第２実施形態の構造に比べて、全ての差動信号ボールを基板２１の周端部からさらに離して配置することができる。このため、差動信号ボールの接続信頼性をさらに高めることができる。

【0139】

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具現化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合わせてもよい。

【0140】

例えば、上記第３実施形態に係る半導体パッケージ１の第３及び第４信号ライン６ｃ，６ｄとして、上記第２実施形態の第１及び第２変形例のような信号ラインの形状を採用してもよい。

【符号の説明】

【0141】

１…半導体パッケージ、４…回路基板、５…ホストコントローラ、６…信号ライン、１１…コントローラチップ、１２…半導体メモリチップ、２１…基板（パッケージ基板）、２１ａ…第１面、２１ｂ…第２面、２７…半田ボール、２８…電源層、２９…グランド層、３０…封止部、ＢＳ〜ＢＳ４…半田ボールセット、ＰＳＰ１〜１６…PCIe信号ボール、Ｐ…電源ボール、Ｇ…グランドボール、Ｔ…サーマルボール（放熱ボール）、Ａ…第１ボール、Ｂ…第２ボール、Ｌ１…第１ライン、Ｌ２ａ，Ｌ２ｂ…第２ライン、７１，７２…曲線部、７３，７４…斜線部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】