特許 6463619 受信機およびこれを備えるディスプレイ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6463619

(24)【登録日】2019年1月11日

(45)【発行日】2019年2月6日

(54)【発明の名称】受信機およびこれを備えるディスプレイ

(51)【国際特許分類】

   H04B 1/10 20060101AFI20190128BHJP

   H04B 3/06 20060101ALI20190128BHJP

   H04L 25/03 20060101ALI20190128BHJP

   H03M 1/74 20060101ALI20190128BHJP

【ＦＩ】

   H04B1/10 L

   H04B3/06 C

   H04L25/03 C

   H03M1/74

【請求項の数】21

【全頁数】13

(21)【出願番号】特願2014-217922(P2014-217922)

(22)【出願日】2014年10月27日

(65)【公開番号】特開2015-89126(P2015-89126A)

(43)【公開日】2015年5月7日

【審査請求日】2017年10月25日

(31)【優先権主張番号】61/898,421

(32)【優先日】2013年10月31日

(33)【優先権主張国】US

(31)【優先権主張番号】14/340,463

(32)【優先日】2014年7月24日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】512187343

【氏名又は名称】三星ディスプレイ株式會社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ．

(74)【代理人】

【識別番号】100121382

【弁理士】

【氏名又は名称】山下 託嗣

(72)【発明者】

【氏名】モハマド ヘクマット

(72)【発明者】

【氏名】アミール アミルカニー

【審査官】 浦口 幸宏

(56)【参考文献】

【文献】 特開２０１２−０７５１９２（ＪＰ，Ａ）

【文献】 特開２００９−２２５０１８（ＪＰ，Ａ）

【文献】 Xuelin ZHANG et al.，A 6.25-Gbps 4-tap Low-Power Decision Feedback Equalizer in 0.13μm CMOS Technology，2013 IEEE International Conference of Electron Devices and Solid-State Circuits，IEEE，２０１１年 ６月，ＵＲＬ，https://ieeexplore.ieee.org/document/6628236

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｍ １／００− １／８８

Ｈ０４Ｂ １／１０− １／１４

Ｈ０４Ｂ １／７６− ３／４４

Ｈ０４Ｂ ３／５０− ３／６０

Ｈ０４Ｂ ７／００− ７／０１５

Ｈ０４Ｂ １５／００−１５／０６

Ｈ０４Ｌ ２５／００−２５／６６

(57)【特許請求の範囲】

【請求項1】

第１のＦＥＴ（電界効果トランジスタ）および第２のＦＥＴが差動対の構成で接続される、第１のＦＥＴおよび第２のＦＥＴを備える第１の差動増幅器と、
第１のＤＡＣ出力が前記第１のＦＥＴのバルク端子に接続される、第１のＤＡＣ出力を備える電圧モードデジタルアナログコンバータ（ＤＡＣ）と、
前記ＤＡＣに接続されるＤＡＣ電圧制限回路と、
を備え、
前記ＤＡＣ電圧制限回路は、
前記ＤＡＣの最大ＤＡＣ出力電圧に等しい複製電圧を生成する複製回路と、
前記最大ＤＡＣ出力電圧を制御する制御電圧を生成するフィードバック増幅器とを備え、この制御電圧は、前記複製電圧と、前記差動対の構成のテール部の電圧との差に比例する予測的決定フィードバックイコライゼーションを有する受信機。

【請求項2】

第１のＦＥＴ（電界効果トランジスタ）および第２のＦＥＴが差動対の構成で接続される、第１のＦＥＴおよび第２のＦＥＴを備える第１の差動増幅器と、
第１のＤＡＣ出力が前記第１のＦＥＴのバルク端子に接続される、第１のＤＡＣ出力を備える電圧モードデジタルアナログコンバータ（ＤＡＣ）と、
前記ＤＡＣに接続されるＤＡＣ電圧制限回路と、
を備え、
前記ＤＡＣは、
ＤＡＣ抵抗器と、
複数の分岐と、
バイアス制御入力と、
を備え、
前記ＤＡＣ電圧制限回路は、
前記第１のＦＥＴの一の入出力端子、及び、前記第２のＦＥＴの対応する一の入出力端子に共に接続されるノードである、前記第１の差動増幅器の共通ノードに接続される基準電圧入力と、
前記ＤＡＣの複数の分岐のうちの一つの分岐のサイズが調節された複製を備え、且つ、複製電圧出力を有する複製回路と、
を備える予測的決定フィードバックイコライゼーションを有する受信機。

【請求項3】

前記ＤＡＣの複数の分岐のそれぞれは、分岐電流ソースを備えることを特徴とする請求項２に記載の受信機。

【請求項4】

前記ＤＡＣの第１の分岐の分岐電流ソースは、第１のゲート幅を有するＦＥＴとして前記ＦＥＴのゲートがＤＡＣのバイアス制御入力に接続されるＦＥＴを備え、前記ＤＡＣの複数の分岐のうちの残りの分岐の分岐電流ソースは、前記第１のゲート幅の２の累乗に増加するゲート幅を有するＦＥＴを備えることを特徴とする請求項３に記載の受信機。

【請求項5】

前記複製回路は、直列に接続された、電流ソース複製ＦＥＴ、スイッチングトランジスタ複製ＦＥＴおよび複製抵抗器を備えることを特徴とする請求項３に記載の受信機。

【請求項6】

前記ＤＡＣの複数の分岐のそれぞれの分岐電流ソースはそれぞれのゲート幅を有するＦＥＴを備え、
前記複製抵抗器の抵抗は、ｋが複製サイズ調節要素であるとき、前記ＤＡＣ抵抗器の抵抗のｋ倍であり、
前記電流ソース複製ＦＥＴのゲート幅は、前記ＤＡＣの複数の分岐の分岐電流ソースのゲート幅の和であることを特徴とする請求項５に記載の受信機。

【請求項7】

前記ＤＡＣ電圧制限回路は、第１の入力および第２の入力を有し、前記第１の入力は複製電圧出力に接続され、前記第２の入力は基準電圧入力に接続されるフィードバック増幅器を備えることを特徴とする請求項５に記載の受信機。

【請求項8】

前記フィードバック増幅器は、前記第１の入力における電圧が前記第２の入力における電圧と実質的に等しく維持されるように構成されることを特徴とする請求項７に記載の受信機。

【請求項9】

前記フィードバック増幅器は出力を備え、前記出力は第１のバイアス制御ＦＥＴのゲートに接続され、前記第１のバイアス制御ＦＥＴは第２のバイアス制御ＦＥＴと直列に接続され、前記第２のバイアス制御ＦＥＴはダイオード接続されることを特徴とする請求項８に記載の受信機。

【請求項10】

前記第２のバイアス制御ＦＥＴは電流ミラーにおいて基準装置として作動するように構成され、前記電流ソース複製ＦＥＴおよび前記ＤＡＣの分岐電流ソースのＦＥＴは電流ミラーにおけるミラー装置であることを特徴とする請求項９に記載の受信機。

【請求項11】

前記第１の差動増幅器の前記第１のＦＥＴおよび前記第２のＦＥＴはｎ−チャンネルＦＥＴであり、
前記第１のＦＥＴのソースは前記第１の差動増幅器の共通ノードに接続され、
前記第２のＦＥＴのソースは前記第１の差動増幅器の共通ノードに接続されることを特徴とする請求項１０に記載の受信機。

【請求項12】

前記ＤＡＣは第１のＤＡＣ出力および第２のＤＡＣ出力を備える差動ＤＡＣであり、前記第２のＤＡＣ出力は前記第２のＦＥＴのバルク端子に接続されることを特徴とする請求項２に記載の受信機。

【請求項13】

前記ＤＡＣの複数の分岐のそれぞれは、分岐電流ソースを備えることを特徴とする請求項１２に記載の受信機。

【請求項14】

前記ＤＡＣの第１の分岐の前記分岐電流ソースは、第１のゲート幅を有するＦＥＴとして前記ＦＥＴのゲートが前記ＤＡＣのバイアス制御入力に接続されるＦＥＴを備え、前記ＤＡＣの複数の分岐のうちの残りの分岐の分岐電流ソースは、前記第１のゲート幅の２の累乗で増加するゲート幅を有するＦＥＴを備えることを特徴とする請求項１３に記載の受信機。

【請求項15】

前記複製回路は、直列に接続された、電流ソース複製ＦＥＴと、スイッチングトランジスタ複製ＦＥＴおよび複製抵抗器を備えることを特徴とする請求項１３に記載の受信機。

【請求項16】

前記ＤＡＣの複数の分岐のそれぞれの分岐電流ソースは、それぞれのゲート幅を有するＦＥＴを備え、
前記複製抵抗器の抵抗は、ｋが複製サイズ調節要素であるとき、前記ＤＡＣ抵抗器の抵抗のｋ倍であり、
前記電流ソース複製ＦＥＴのゲート幅は、前記ＤＡＣの複数の分岐の分岐電流ソースのゲート幅の和であることを特徴とする請求項１５に記載の受信機。

【請求項17】

前記ＤＡＣ電圧制限回路は第１の入力および第２の入力を有し、前記第１の入力は複製電圧出力に接続され、前記第２の入力は基準電圧入力に接続されるフィードバック増幅器を備えることを特徴とする請求項１５に記載の受信機。

【請求項18】

前記フィードバック増幅器は増幅器出力を備え、前記増幅器出力は第１のバイアス制御ＦＥＴのゲートに接続され、前記第１のバイアス制御ＦＥＴは第２のバイアス制御ＦＥＴと直列に接続され、前記第２のバイアス制御ＦＥＴはダイオード接続されることを特徴とする請求項１７に記載の受信機。

【請求項19】

第１のＦＥＴおよび第２のＦＥＴを備える第２の差動増幅器をさらに備え、前記第２の差動増幅器における前記第１のＦＥＴおよび第２のＦＥＴは差動対の構成で接続されることを特徴とする請求項１２に記載の受信機。

【請求項20】

前記第１のＤＡＣ出力は、前記第２の差動増幅器の第２のＦＥＴのバルク端子に接続され、前記第２のＤＡＣ出力は、前記第２の差動増幅器の第１のＦＥＴのバルク端子に接続されることを特徴とする請求項１９に記載の受信機。

【請求項21】

デジタル出力を備えるタイミングコントローラと、
ＩＣ入力、及び、請求項１に記載の受信機を備えるドライバ集積回路ＩＣと、
を備え、
前記受信機の受信機入力が、前記ＩＣ入力に接続され、
前記タイミングコントローラの前記デジタル出力は、前記ドライバＩＣの前記ＩＣ入力に接続されることを特徴とするディスプレイ。

【発明の詳細な説明】

【技術分野】

【0001】

以下の説明は、理想的ではない（例えば、損失性）チャンネルを通じたデジタルデータの伝送に係り、さらに詳しくは、理想的ではないチャンネルを通じた伝送の結果として現れるシンボル間干渉を緩和するための予測的決定フィードバックイコライザに関する。

【背景技術】

【0002】

高速デジタルデータリンクは、特に、伝送チャンネル内に損失、反射またはその他の不完全性がある状況下でシンボル間干渉による困難をきたすことがある。シンボル間干渉の影響により与えられたクロックサイクル中に受信された信号が、当該クロックサイクル中に送信機において送信されたビットとそれ以前の数回のクロックサイクル中に送信されたビットの線形組み合わせになることがある。シンボル間干渉の影響は、決定フィードバックイコライゼーション（ｄｅｃｉｓｉｏｎ ｆｅｅｄｂａｃｋ ｅｑｕａｌｉｚａｔｉｏｎ：ＤＦＥ）と呼ばれる技術を用いて緩和することができ、この技術は、受信された信号を数回の以前のクロックサイクル中に受信されたビットの線形組み合わせに対して、それぞれのクロックサイクル中のサンプリング時点で訂正することを含む。

【0003】

直前に受信されたビットからの寄与は第１のタップ（ｔａｐ）と呼ばれ、予測的決定フィードバックイコライゼーション（予測的ＤＦＥ、推論的なＤＦＥまたはループ展開ＤＦＥとも呼ばれる）と呼ばれる技術を用いて生成することができるが、この技術においては、一つの項は直前に受信されたビットにおける受信された１に対応し、他の一つの項は受信された０に対応する二つの訂正項が計算されて、直前のクロックサイクル上において受信されたビットの二進値が使用可能になると、これらの二つの訂正項のうちの適切な項をマルチプレクサ（ＭＵＸ）を用いて選択する。
特に、電流デジタルアナログコンバータ（ＤＡＣ）は比較器の出力電流に電流を加えるために用いられることがあり、これは、受信された信号をサンプリングするために用いられるクロック動作比較器内において、差動対として実現される（組み入れられる）。出力に加えられた電流は、正しいサイズ調節要素をもって以前のビットを効果的に実現する。この接近方式（アプローチ）はいくつかの欠点を有している。ＤＡＣは電力を消耗し、静電容量負荷を示すため、回路の速度を制限する。

【発明の開示】

【発明が解決しようとする課題】

【0004】

このため、適切な電力を消耗しながら改善された速度を達成する予測的フィードバックイコライゼーションのためのシステムが求められている。

【課題を解決するための手段】

【0005】

予測的決定フィードバックイコライザにおいて、一つまたはそれ以上の電界効果トランジスタ（ＦＥＴ）のボディバイアス（body bias、基板バイアス）が予測的タップのためのオフセットを提供するために用いられる。一実施形態において、予測的決定フィードバックイコライザの予測タップは差動増幅器構成内において二つのＦＥＴで構成された差動増幅器を備え、一つまたは二つのＦＥＴのボディバイアスは差動増幅器内においてオフセットを提供するように制御される。一実施形態において、ボディバイアス電圧を提供するためにＤＡＣ抵抗器を駆動する電流ＤＡＣが用いられ、電流ＤＡＣの電流ソースのバイアスを制御するために最大可能ＤＡＣ出力電圧を形成する複製（replica、レプリカ）回路を備えるフィードバック回路が用いられる。

【0006】

本発明の一実施形態によれば、第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴが差動対の構成で接続される第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴを備える第１の差動増幅器と、第１のＤＡＣ出力が前記第１のＦＥＴのバルク端子に接続される第１のＤＡＣ出力を備える電圧モードデジタルアナログコンバータ（ＤＡＣ）と、前記ＤＡＣに接続されるＤＡＣ電圧制限回路と、を備える予測的決定フィードバックイコライゼーションを有する受信機が提供される。

【0007】

一実施形態において、前記ＤＡＣは、ＤＡＣ抵抗器と、複数の分岐と、バイアス制御入力と、を備え、前記ＤＡＣ電圧制限回路は、前記第１の差動増幅器の共通ノードに接続される基準電圧入力と、前記ＤＡＣの複数の分岐のうちの一つの分岐のサイズが調節された複製（replica）を備え、且つ、複製電圧出力を有する複製回路と、を備える。

【0008】

一実施形態において、前記ＤＡＣの複数の分岐のそれぞれは、分岐電流ソースを備える。

【0009】

一実施形態において、前記ＤＡＣの第１の分岐の分岐電流ソースは、第１のゲート幅を有するＦＥＴとして前記ＦＥＴのゲートがＤＡＣのバイアス制御入力に接続されるＦＥＴを備え、前記ＤＡＣの複数の分岐のうちの残りの分岐の分岐電流ソースは、前記第１のゲート幅の２の累乗に増加するゲート幅を有するＦＥＴを備える。

【0010】

一実施形態において、前記複製回路は直列に接続された電流ソース複製ＦＥＴ、スイッチングトランジスタ複製ＦＥＴおよび複製抵抗器を備える。

【0011】

一実施形態において、前記ＤＡＣの複数の分岐のそれぞれの分岐電流ソースはそれぞれのゲート幅を有するＦＥＴを備え、前記複製抵抗器の抵抗は、ｋが複製サイズ調節要素（replica scaling factor）であるとき、前記ＤＡＣ抵抗器の抵抗のｋ倍であり、前記電流ソース複製ＦＥＴのゲート幅は、前記ＤＡＣの複数の分岐の分岐電流ソースのゲート幅のゲート幅の和である。

【0012】

一実施形態において、前記バイアス回路は、第１の入力および第２の入力を有し、前記第１の入力は複製電圧出力に接続され、前記第２の入力は基準電圧入力に接続されるフィードバック増幅器を備える。

【0013】

一実施形態において、前記フィードバック増幅器は、前記第１の入力における電圧が前記第２の入力における電圧と実質的に等しく維持されるように構成される。

【0014】

一実施形態において、前記フィードバック増幅器は出力を備え、前記出力は第１のバイアス制御ＦＥＴのゲートに接続され、前記第１のバイアス制御ＦＥＴは第２のバイアス制御ＦＥＴと直列に接続され、前記第２のバイアス制御ＦＥＴはダイオード接続される。

【0015】

一実施形態において、前記第２のバイアス制御ＦＥＴは電流ミラーにおいて基準装置として作動するように構成され、前記電流ソース複製ＦＥＴおよび前記ＤＡＣの分岐電流ソースのＦＥＴは電流ミラーにおけるミラー装置である。

【0016】

一実施形態において、前記第１の差動増幅器の前記第１のＦＥＴおよび前記第２のＦＥＴはｎ−チャンネルＦＥＴであり、前記第１のＦＥＴのソースは前記第１の差動増幅器の共通ノードに接続され、前記第２のＦＥＴのソースは前記第１の差動増幅器の共通ノードに接続される。

【0017】

一実施形態において、前記ＤＡＣの複数の分岐のそれぞれは、分岐電流ソースを備える。

【0018】

一実施形態において、前記受信機は第１のＤＡＣ出力および第２のＤＡＣ出力を備え、前記第２のＤＡＣ出力は前記第２のＦＥＴのバルク端子に接続される。

【0019】

一実施形態において、前記ＤＡＣの第１の分岐の前記電流ソースは、第１のゲート幅を有するＦＥＴとして前記ＦＥＴのゲートが前記ＤＡＣのバイアス制御入力に接続されるＦＥＴを備え、前記ＤＡＣの複数の分岐のうちの残りの分岐の分岐電流ソースは、前記第１のゲート幅の２の累乗に増加するゲート幅を有するＦＥＴを備える。

【0020】

一実施形態において、前記複製回路は、直列に接続された電流ソース複製ＦＥＴと、スイッチングトランジスタ複製ＦＥＴおよび複製抵抗器を備える。

【0021】

一実施形態において、前記ＤＡＣの複数の分岐のそれぞれの分岐電流ソースは、それぞれのゲート幅を有するＦＥＴを備え、前記複製抵抗器の抵抗は、ｋが複製サイズ調節要素（replica scaling factor）であるとき、前記ＤＡＣ抵抗器の抵抗のｋ倍であり、前記電流ソース複製ＦＥＴのゲート幅は、前記ＤＡＣの複数の分岐の分岐電流ソースのゲート幅のゲート幅の和である。

【0022】

一実施形態において、前記バイアス回路は第１の入力および第２の入力を有し、前記第１の入力は複製電圧出力に接続され、前記第２の入力は基準電圧入力に接続されるフィードバック増幅器を備える。

【0023】

一実施形態において、前記フィードバック増幅器は増幅器出力を備え、前記増幅器出力は第１のバイアス制御ＦＥＴのゲートに接続され、前記第１のバイアス制御ＦＥＴは第２のバイアス制御ＦＥＴと直列に接続され、前記第２のバイアス制御ＦＥＴはダイオード接続される。

【0024】

一実施形態において、前記受信機は、第１のＦＥＴおよび第２のＦＥＴを備える第２の差動増幅器をさらに備え、前記第１のおよび第２のＦＥＴは異なる対の構成で接続される。

【0025】

一実施形態において、前記第１のＤＡＣ出力は、前記第２の差動増幅器の第２のＦＥＴのバルク端子に接続され、前記第２のＤＡＣ出力は、前記第２の差動増幅器の第１のＦＥＴのバルク端子に接続される。

【0026】

一実施形態において、前記受信機は、デジタル出力を備えるタイミングコントローラと、ＩＣ入力と、前記ＩＣ入力に接続される受信機の受信機入力と、を備えるドライバ集積回路ＩＣと、を備え、前記タイミングコントローラの前記デジタル出力は、前記ドライバＩＣの前記ＩＣ入力に接続される。

【図面の簡単な説明】

【0027】

本発明のこのような特徴と利点およびその他の特徴とメリットは、明細書、請求項および添付図面を参照して認識されて理解される筈である：

【図1A】理想的ではない（例えば、損失性）チャンネルへの入力信号と前記理想的ではないチャンネルからの出力を示し、シンボル間干渉の効果を示す概略的構成図である。

【図1B】シンボル間干渉の効果を示す信号、およびシンボル間干渉の効果が本発明の一実施形態に係るフィードバックイコライゼーションによって緩和された信号を示すグラフである。

【図2】直接的な決定フィードバックイコライゼーションのためのシステムの概略的構成図である。

【図3】本発明の一実施形態に係る予測的決定フィードバックイコライゼーションのためのシステムの概略的構成図である。

【図4】スライサの出力に電流デジタルアナログコンバータ（ＤＡＣ）を用いた予測的決定フィードバックイコライゼーションのためのシステムの概略的構成図である。

【図5】本発明の一実施形態に係るボディバイアスを有するスライサの概略的構成図である。

【図6】本発明の一実施形態に係るボディバイアスを提供するための電圧モードＤＡＣの概略的構成図である。

【図7】本発明の一実施形態に係るＤＡＣバイアスを調節するための回路の概略的構成図である。

【図8】本発明の一実施形態に係るボディバイアスを用いる予測的決定フィードバックイコライゼーションを採用したディスプレイのブロック図である。

【発明を実施するための態様】

【0028】

以下、添付図面に結び付けて記述した詳細な説明は、本発明により提供される予測的決定フィードバックイコライザ（predictive decision feedback equalizers）のためのボディバイアススライサデザイン（body-biased slicer design）の実施形態を記述するためのものであり、本発明を構成したり使用したりする形態のみを開示するためのものではない。この説明は、例示された実施形態と結びつけて本発明の特徴を記述する。しかしながら、本発明の思想と範囲内において実現されるように意図された他の実施形態によっても同一若しくは均等の機能および構造が達成される。本発明の他の個所に表示されたように、同じ要素の番号は、同じ要素または特徴を示すためのものである。

【0029】

本特許出願は２０１３年１０月３１日付けで出願され、タイトルが「予測的決定フィードバックイコライザのためのボディバイアススライスデザイン（ＢＯＤＹ−ＢＩＡＳＥＤ ＳＬＩＣＥＲ ＤＥＳＩＧＮ ＦＯＲ ＰＲＥＤＩＣＴＩＶＥ ＤＥＣＩＳＩＯＮ ＦＥＥＤＢＡＣＫ ＥＱＵＡＬＩＺＥＲＳ）」である米国予備出願第６１／８９８，４２１号に対する優先権を主張し、これに伴う利益を受けることを希望し、前記出願の全体的な内容は本明細書に参照として取り込まれている。

【0030】

図１Ａを参照すると、一実施形態において、送信機によって送信された信号が単一の正方形パルス１１０である場合、この信号は、理想的ではない（例えば、損失性）チャンネル１１５を介して伝送された後に、送信された信号とは異なる形態を有する受信信号１２０となる。受信された信号１２０は、主サンプリング時間、すなわち、データが受信機においてサンプリングされる時間に対応するサンプリング時間にＣ_０の値を有し、理想的ではないチャンネルの不完全な特性のために、送信されたパルス１１０の効果が複数のサンプリング間隔に亘って持続されて残余値Ｃ_１、Ｃ_２などと呼ばれる残余信号値を取る。このような残余信号は、後続して送信されるデータパルスに対応する信号と同じ時間に受信され、その上に重なるためシンボル間干渉を引き起こす。

【0031】

図１Ｂを参照すると、送信されたパルスが０であるか、あるいは、１であるかに対する決定が受信機において下された後に、決定フィードバックイコライゼーションが使用される。一応このような決定が下されると、送信されたパルスの形態が推定され、複数のサンプリング時間遅延における残余値が計算され、このようにして計算された残余値を、後続して受信される信号１２０から差し引いて、補正された信号１２５においてシンボル間干渉の影響を低減する。

【0032】

図２を参照すると、関連技術の実施形態において、受信された信号をクロック動作比較器２１０で、次いで、シフトレジスタ２２０で処理することにより、直接的ＤＦＥが達成される。クロック動作比較器の出力とシフトレジスタのタップを含むそれぞれの連続したタップ２３０は、以前のサンプリング時間に受信したビットを含む。それぞれのタップ２３０には残余値に対応する定数が乗算され、受信信号にフィードバックされて加算され、これをもって以前に受信されたビットからの残余値を打ち消す。最初のタップからの経路は臨界経路（critical path）と呼ばれ、これは経路に沿うタイミングが直接的ＤＦＥ回路の動作において最大の難題（challenge）を提示するためである：この経路において、以前のビットが解決されてそのタップの値Ｃ_１が乗算され、次いで、一つの単位間隔（ｕｎｉｔ ｉｎｔｅｒｖａｌ：ＵＩ）における電流入力から差し引かれる。

【0033】

図３を参照すると、関連する技術の一実施形態に係る予測的ＤＦＥにおいて、回路の二つの分岐における入力信号に異なるオフセットを加算し、各結果をそれぞれのクロック動作比較器３０５、３１０におけるデジタル値に変換することにより、受信されたビットの０または１にそれぞれ対応する二つの可能な結果が予め計算される。以前に受信されたビットが０であるか、あるいは、１であるかに対する決定が受信機において下されるとすぐに、マルチプレクサ３１５において正しい結果が選択される。予測的ＤＦＥは、一つまたはそれ以上の予測タップを有する。図４を参照すると、前記事前計算（pre-calculation）は、それぞれ電界効果トランジスタ（ＦＥＴ）から構成された差動増幅器４１０、ラッチ４１５および電流ＤＡＣ４２０を備える回路を用いて達成することができる。前記差動増幅器とラッチはクロックの補完位相によってクロック動作されて、クロック動作比較器または「スライサ（slicer）」を形成し、前記電流ＤＡＣはオフセット電流を前記差動増幅器の出力に加算する。この方法において用いられた前記電流ＤＡＣは追加的な電力を消耗し、最初のタップがシステムにおいて最大のタップである場合があるため、電流ＤＡＣを前記スライサに接続することにより課せられる寄生静電容量とこれに伴う回路速度における性能減少がかなり多い。

【0034】

図５を参照すると、一実施形態において、予測的ＤＦＥ回路において予測タップ、例えば、最初のタップが能動的にスイッチングを行わず、このため、補正を高速ノードに加算する必要がないという洞察的予測が予測的ＤＦＥ回路において用いられる。この実施形態のスライサは、差動増幅器５１０およびラッチ５１５を備える。前記差動増幅器５１０およびラッチ５１５は、第１のクロック入力５１６および第２のクロック入力５１７に供給されるクロックの補完位相によってクロッキングされる（クロック動作される）。スライサの差動増幅器５１０内のトランジスタのうちの一つまたは二つ（両方）の４番目の端子または「バルク」端子は最初のタップオフセットを実現するために用いられ、このとき、前記最初のタップはデータ経路の上に直接に位置しない。前記差動増幅器５１０は差動的対の構成内において、共通ノードまたは「テール（tail）部」５２０の各ＦＥＴの一つの端子に接続された二つのＦＥＴ５３５、５４５を備える。前記差動増幅器オフセットは、オフセット電圧を一つまたはそれ以上のＦＥＴの４番目の端子に加えられるバイアスとして提供することにより実現される。４番目の端子に対するこのようなバイアスまたは「ボディバイアス（body bias、基板バイアス）」は、差動増幅器５１０のＦＥＴのうちの一つに加えられる単一端子方式により加えられるか、あるいは、回路内の対称性を確保するために第１のバイアスは差動増幅器５１０の第１のＦＥＴ５３５の４番目の端子５３０に、且つ、第２の補完的バイアスは差動増幅器５１０の第２のＦＥＴ５４５の４番目の端子５４０に差動方式により加えられる。

【0035】

一実施形態において、差動バイアスは図６の差動ＤＡＣによって生成される。このＤＡＣにおいて、ｎ個の電流ソース６１０の各集合が電流を供給し、このとき、ｎは、ＤＡＣのビット数である。各電流ソース６１０はＦＥＴを備えるか、あるいは、これにより構成され、これらの電流ソースＦＥＴのゲートは、ＤＡＣのバイアス制御入力において外部から供給されるＤＡＣ電流ソースバイアス電圧に接続される。各電流ソースＦＥＴのゲート幅はセット内の以前の電流ソースＦＥＴのゲート幅の二倍に等しいため、各電流ソース６１０によって供給される電流を、セット内の以前の電流ソース６１０の電流の二倍にする。最小の電流ソースＦＥＴは、単位電流ソースゲート幅と呼ばれるゲート幅を有し、単位分岐電流と呼ばれる分岐電流を供給する。各電流ソースは、第１のＤＡＣスイッチングトランジスタ、例えば、スイッチングＦＥＴ６１５および第２のＤＡＣスイッチングトランジスタ、例えば、スイッチングＦＥＴ６２０を備え、第１のＤＡＣ出力６２５および第２のＤＡＣ出力６３０にそれぞれ接続されるＤＡＣの二つの分岐に電流を供給する。各分岐のスイッチングＦＥＴはそれぞれの制御信号によってオンまたはオフに切り替わり、これらの制御信号はＤＡＣの出力を制御する。他の実施形態において、直列に接続された連続した電流ソース内の電流の割合は２とは異なる値を有し、または、電流ソースによって供給される電流が等比数列を形成しないこともある。第１のＤＡＣ分岐は全て第１の抵抗器６３５に接続され、第２のＤＡＣ分岐は全て第２の抵抗器６４０に接続されて、第１の抵抗器６３５と第２の抵抗器６４０のそれぞれに流れる合計の電流が二つの補完ＤＡＣ出力６２５、６３０においてそれぞれの出力電圧を生成するようにする。単一端子ＤＡＣを使用する実施形態において、各ＤＡＣ電流ソース６１０はＤＡＣの一つの分岐にのみ電流を供給し、各分岐は一つのスイッチングＦＥＴを備え、前記分岐はＤＡＣ抵抗器に接続されて、ＤＡＣの分岐において流れる合計の電流がＤＡＣ出力における電圧を生成するようにする。一実施形態において、差動ＤＡＣが予測的ＤＦＥ回路の一つの分岐にオフセット電圧を供給するために用いられる。そして、同じ差動ＤＡＣが、第２の分岐において二つのＤＡＣ出力の接続を差動増幅器内のＦＥＴの４番目の端子に置き換えられることにより予測的ＤＦＥ回路の他の分岐において反対のオフセットを提供するために用いられる。一実施形態において、ボディバイアスとして供給されるオフセット電圧はＤＡＣによって供給される代わりに、固定電圧ソースであるオフセット電圧ソースの他のソースまたは「オフセット電圧ソース」によって供給される。

【0036】

一実施形態において、ＦＥＴデバイスにおいてバルクが順バイアス（forward biasing）されることを避ける必要がある。これは、最大のＤＡＣ出力電圧を制限するための回路または「ＤＡＣ電圧制限回路」を用いて最大のＤＡＣ出力電圧をスライサテール部の電圧よりも低くするか、あるいは、少なくとも前記最大のＤＡＣ出力電圧がスライサテール部の電圧をダイオード降下よりも少量だけ超えるようにすることにより、バルクにおいて発生する順バイアスによるわずかな漏れ電流を小さくして達成することができる。最大のＤＡＣ出力電圧は、全ての第１のスイッチングＦＥＴ６１５がターンオンされたこと、または、全ての第２のスイッチングＦＥＴがターンオンされたことに対応し、結果的に最大のＤＡＣ電流（電流ソース６１０によって提供される合計の電流）がＤＡＣ抵抗器６３５、６４０のうちの一つを介して駆動される。図７は、一実施形態に係るＤＡＣ電圧制限回路を示す。この回路において、電流は、直列に接続された電流ソース複製（replica）ＦＥＴ７１０、スイッチングトランジスタ複製ＦＥＴ７１５および複製抵抗器７２０を備えるか、あるいは、これらから構成される複製回路７０５を介して接地に流れる。電流ソース複製ＦＥＴ７１０のゲートは、ＤＡＣ内の電流ソースＦＥＴのゲートに（すなわち、ＤＡＣのバイアス制御入力に）接続される。電流ソース複製ＦＥＴのゲート幅は、単位電流ソースゲート幅の（２ｎ−１）／ｋ倍であり、スイッチングトランジスタ複製ＦＥＴ７１５は、例えば、図示のごとく、ゲートの接地によってターンオンされる。このような構成の結果、電流ソース複製ＦＥＴ７１０と、スイッチングトランジスタ複製ＦＥＴ７１５および複製抵抗器７２０を介して最大のＤＡＣ電流の１／ｋ倍に等しい量の電流が流れ、ここで、ｋは、複製サイズ調節要素である。前記複製抵抗器７２０は、複製電圧出力７２２における電圧、すなわち、複製抵抗器７２０を通しての電圧降下がＤＡＣの最大の出力電圧に等しくなるように、ＤＡＣ抵抗器６３５、６４０のうちのいずれか一つの抵抗のｋ倍に等しい抵抗を有する。前記抵抗器は、ＤＡＣ電流ソース制御電圧を制御するための負のフィードバックループのフィードバック増幅器から構成された作動増幅器（ｏｐ−ａｍｐ）７２５の反転された入力に接続される。前記フィードバック増幅器７２５の非反転入力７２７は基準電圧入力として働き、スライサテール部５２０に接続される（図５）。前記フィードバック増幅器７２５は、基準ＦＥＴ７３０に接続されたダイオードを通して電流を制御する電流調節ＦＥＴ７２８のゲートを駆動する。前記基準ＦＥＴ７３０は、電流ソース複製ＦＥＴ７１０および電流ソースＦＥＴをＤＡＣ内にミラーリング装置として備える電流ミラーの基準装置である。

【0037】

複製回路内のフィードバック増幅器７２５の反転入力における電圧として存在する最大のＤＡＣ出力電圧がスライサテール部の電圧を超え始めるとき、フィードバック増幅器の出力は減少され、電流制御ＦＥＴ７２８を通して流れる電流を低減する。その結果、基準ＦＥＴ７３０を通して流れる電流が減少され、これにより、ＤＡＣ電流ソースＦＥＴおよび電流ソース複製ＦＥＴ７１０を通して流れる電流も減少される。このような方式によりフィードバック増幅器７２５を通してのフィードバックによって、最大のＤＡＣ出力電圧がスライサテール部電圧を超えて増加することが是正される。

【0038】

作動に際して、システムコントローラは、ＤＡＣ出力を理想的ではない（例えば、損失的）チャンネルの行動様式を測定またはシミュレーションした結果に基づいて作動する前に予め決定された値に設定するか、あるいは、システムコントローラは、過去の動作に基づいてＤＡＣチャンネルを設定し、このような設定（およびＤＦＥ内の他のＤＡＣの設定）は、ＤＦＥの性能が満足できるものであるか、あるいは、最適化するまで調整される。エラー探知コードが送信されたデータに用いられた場合、ＤＦＥの性能は、例えば、ビットエラー率に基づいて測定される。傾斜による下降過程は、最小または許容可能なビットエラー率を見出すために用いられる。

【0039】

スライサテール部５２０における電圧は、前記スライサがクロックまたは差動入力対の切り替わりによって制御されるトランジスタによって接地に接続される結果として変動される。このような変動は、前記変動がほとんど影響を及ぼさないようにするためにフィードバック増幅器７２５によって実現される制御ループの帯域幅よりも十分に上にあり、あるいは、この変動は、スライサテール部の電圧に存在する高周波数変動をなくすように選択された蓄電器を有するスライサのテール部に補完的クロック信号を接続することにより抑えられる。

【0040】

フィードバック増幅器７２５によって実現された制御ループの利得および帯域幅は、フィードバック増幅器７２５の利得と帯域幅および複製抵抗器の値をはじめとして様々な要素の影響を受ける。一実施形態において、このループの単一利得周波数は１００ｋＨｚと１０ＭＨｚとの間において、速い起動を提供するのに十分に高い値であり、しかしながら、ループ安定性を阻害する程度に高くないように選択される。

【0041】

図８を参照すると、一実施形態において、ディスプレイ８０５は、理想的ではない（例えば、損失的）チャンネル８２０を介して、ドライバ集積回路（ドライバＩＣ）８１５に高速デジタルデータを送られるように構成されたタイミングコントローラ８１０を備える。前記ドライバＩＣは、シンボル間干渉による影響を受けた信号を受信し、本発明の一実施形態に係るシンボル間干渉の影響を緩和するように構成された受信機を備える。

【0042】

この明細書において、予測的決定フィードバックイコライザのためのボディバイアススライサデザインの特定の実施形態を記述したが、当該分野における通常の技術を有する者であれば、様々な修正と変更を容易に実現することができる筈である。例えば、この明細書において説明されて例示された回路において、スライサにｎ−チャンネルＦＥＴが用いられ、且つ、電圧モードＤＡＣにｐ−チャンネルＦＥＴが用いられたが、ｐ−チャンネルＦＥＴをスライサに用いるか、あるいは、ｎ−チャンネルＦＥＴを電圧モードＤＡＣに用いる補完的回路を採択してもよい。よって、本発明の原理によって構成された予測的決定フィードバックイコライザのためのボディバイアススライサデザインはこの明細書において特定的に記述されたものとは異なるように実現されてもよいものと理解されるべきである。なお、本発明は以下の請求項およびこれと均等な事項によって定義される。

【図1A】

【図1B】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】