特許 6469409 レベルシフト回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6469409

(24)【登録日】2019年1月25日

(45)【発行日】2019年2月13日

(54)【発明の名称】レベルシフト回路

(51)【国際特許分類】

   H03K 19/00 20060101AFI20190204BHJP

   H02M 3/155 20060101ALI20190204BHJP

【ＦＩ】

   H03K19/00 210

   H02M3/155 C

【請求項の数】10

【全頁数】12

(21)【出願番号】特願2014-208881(P2014-208881)

(22)【出願日】2014年10月10日

(65)【公開番号】特開2016-82292(P2016-82292A)

(43)【公開日】2016年5月16日

【審査請求日】2017年9月12日

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】特許業務法人 佐野特許事務所

(72)【発明者】

【氏名】永里 政嗣

【審査官】 工藤 一光

(56)【参考文献】

【文献】 特開昭６１−１２８６２７（ＪＰ，Ａ）

【文献】 特開２０１３−１０６３７１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ１９／００

Ｈ０３Ｋ１９／０１８５

Ｈ０３Ｋ１９／２０

Ｈ０２Ｍ３／１５５

(57)【特許請求の範囲】

【請求項1】

入力信号が入力される入力端と、
制御端子に前記入力端からの前記入力信号の電圧が入力されるトランジスタと、
前記トランジスタの一方の端子に一端が接続された抵抗素子と、
一端が前記制御端子に接続され、他端が前記抵抗素子の他端に接続されたコンデンサと、
前記抵抗素子に電流を流す電流源と、
前記コンデンサの前記他端に接続され、出力電圧が取り出される出力端と、を備えることを特徴とするレベルシフト回路。

【請求項2】

前記入力信号は、負の電圧値をとり、
前記トランジスタは、ｐチャネルＦＥＴであり、
前記制御端子はゲートであり、前記一方の端子はソースであることを特徴とする請求項１に記載のレベルシフト回路。

【請求項3】

前記ｐチャネルＦＥＴのドレインは、接地端に接続されることを特徴とする請求項２に記載のレベルシフト回路。

【請求項4】

制御端子に所定電圧が印加される第２のトランジスタと、
前記第２のトランジスタの一方の端子に一端が接続された第２の抵抗素子と、
前記第２の抵抗素子に電流を流す第２の電流源と、を更に備えることを特徴とする請求項１〜請求項３のいずれか１項に記載のレベルシフト回路。

【請求項5】

前記第２のトランジスタの前記制御端子と前記第２の抵抗素子の他端との間に接続された第２のコンデンサを更に備えることを特徴とする請求項４に記載のレベルシフト回路。

【請求項6】

前記所定電圧はグランドレベルであり、
前記第２のトランジスタは、ｐチャネルＦＥＴであり、
前記第２のトランジスタの前記制御端子はゲートであり、前記一方の端子はソースであることを特徴とする請求項４又は請求項５に記載のレベルシフト回路。

【請求項7】

請求項４〜請求項６のいずれか１項に記載のレベルシフト回路と、
前記出力端に一方の入力端が接続され、前記第２の抵抗素子の他端に他方の入力端が接続されたコンパレータと、を備え、
前記入力信号は電流検出信号であることを特徴とする過電流保護回路。

【請求項8】

前記入力信号は、相補的にスイッチング制御される直列接続された第１のスイッチング素子と第２のスイッチング素子の接続点であってコイルの一端が接続された接続点に発生する電圧信号であることを特徴とする請求項７に記載の過電流保護回路。

【請求項9】

前記第１のスイッチング素子と前記第２のスイッチング素子との前記接続点と、前記入力端との間に、前記第１のスイッチング素子と前記第２のスイッチング素子のスイッチングに応じてオンオフされるスイッチが設けられることを特徴とする請求項８に記載の過電流保護回路。

【請求項10】

相補的にスイッチング制御される直列接続された第１のスイッチング素子及び第２のスイッチング素子と、
前記第１のスイッチング素子と前記第２のスイッチング素子との接続点に一端が接続されたコイルと、
前記入力信号は、前記第１のスイッチング素子と前記第２のスイッチング素子との前記接続点に発生する電圧信号である請求項７〜請求項９のいずれか１項に記載の過電流保護回路と、
を備えることを特徴とするスイッチング電源装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、レベルシフト回路に関する。

【背景技術】

【0002】

従来、入力信号の電圧を適切な電圧レベルにすべく、レベルシフトして出力するレベルシフト回路が知られている（例えば特許文献１）。

【0003】

例えば、過電流保護回路においては、電流検出信号をレベルシフト回路へ入力させてレベルシフトさせてコンパレータへ入力させることが行われる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００８−２２５３９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、上記過電流保護回路の例であれば、電流検出信号は例えば台形波となり急峻な時間変化を有するが、コンパレータの入力容量等の回路上の種々の寄生容量の存在によって、レベルシフト回路へ入力される電流検出信号の波形がなまった波形の出力信号がレベルシフト回路から出力されることがあった。この場合、コンパレータによる過電流の検出が遅延するという問題点があった。

【0006】

本発明は、本願の発明者により見出された上記の問題点に鑑み、急峻な時間変化を有する信号が入力された場合でも、入力信号の波形をなるべく維持したままレベルシフトさせて出力することができるレベルシフト回路を提供することを目的とする。

【課題を解決するための手段】

【0007】

上記目的を達成するために本発明の一態様に係るレベルシフト回路は、
制御端子に入力信号の電圧が入力されるトランジスタと、
前記トランジスタの一方の端子に一端が接続された抵抗素子と、
前記制御端子と前記抵抗素子の他端との間に接続されたコンデンサと、
前記抵抗素子に電流を流す電流源と、を備える構成としている（第１の構成）。

【0008】

また、上記第１の構成において、
前記入力信号は、負の電圧値をとり、
前記トランジスタは、ｐチャネルＦＥＴであり、
前記制御端子はゲートであり、前記一方の端子はソースであることとしてもよい（第２の構成）。

【0009】

また、上記第２の構成において、前記ｐチャネルＦＥＴのドレインは、接地端に接続されることとしてもよい（第３の構成）。

【0010】

また、上記第１〜第３のいずれかの構成において、
制御端子に所定電圧が印加される第２のトランジスタと、
前記第２のトランジスタの一方の端子に一端が接続された第２の抵抗素子と、
前記第２の抵抗素子に電流を流す第２の電流源と、を更に備えることとしてもよい（第４の構成）。

【0011】

また、上記第４の構成において、前記第２のトランジスタの前記制御端子と前記第２の抵抗素子の他端との間に接続された第２のコンデンサを更に備えることとしてもよい（第５の構成）。

【0012】

また、上記第４又は第５の構成において、
前記所定電圧はグランドレベルであり、
前記第２のトランジスタは、ｐチャネルＦＥＴであり、
前記第２のトランジスタの前記制御端子はゲートであり、前記一方の端子はソースであることとしてもよい（第６の構成）。

【0013】

また、本発明の他の態様に係る過電流保護回路は、
上記第４〜第６のいずれかの構成のレベルシフト回路と、
前記抵抗素子と前記コンデンサとの接続点に一方の入力端が接続され、前記第２の抵抗素子の他端に他方の入力端が接続されたコンパレータと、を備え、
前記入力信号は電流検出信号であることとしている（第７の構成）。

【0014】

また、上記第７の構成において、前記入力信号は、相補的にスイッチング制御される直列接続された第１のスイッチング素子と第２のスイッチング素子の接続点であってコイルの一端が接続された接続点に発生する電圧信号であることとしてもよい（第８の構成）。

【0015】

また、上記第８の構成において、前記第１のスイッチング素子と前記第２のスイッチング素子との前記接続点と、前記トランジスタの前記制御端子との間に、前記第１のスイッチング素子と前記第２のスイッチング素子のスイッチングに応じてオンオフされるスイッチが設けられることとしてもよい（第９の構成）。

【0016】

また、本発明の他の態様に係るスイッチング電源装置は、
相補的にスイッチング制御される直列接続された第１のスイッチング素子及び第２のスイッチング素子と、
前記第１のスイッチング素子と前記第２のスイッチング素子との接続点に一端が接続されたコイルと、
前記入力信号は、前記第１のスイッチング素子と前記第の２スイッチング素子との前記接続点に発生する電圧信号である上記第７〜第９のいずれかの構成の過電流保護回路と、
を備えることとしている（第１０の構成）。

【発明の効果】

【0017】

本発明によると、急峻な時間変化を有する信号が入力された場合でも、入力信号の波形をなるべく維持したままレベルシフトさせて出力することができる。

【図面の簡単な説明】

【0018】

【図1】本発明の一実施形態に係るスイッチング電源装置の構成を示す図である。

【図2】本発明の一実施形態に係るスイッチング電源装置の各部信号の波形例を示すタイミングチャートである。

【図3】本発明の一実施形態に係るレベルシフト回路の回路構成を示す図である。

【図4】比較例に係るレベルシフト回路における入出力波形例を示すタイミングチャートである。

【図5】本発明の一実施形態に係るレベルシフト回路における入出力波形例を示すタイミングチャートである。

【図6】本発明の変形例に係るスイッチング電源装置の構成を示す図である。

【図7】本発明の変形例に係るレベルシフト回路の回路構成を示す図である。

【図8】本発明の変形例に係るレベルシフト回路における入出力波形例を示すタイミングチャートである。

【発明を実施するための形態】

【0019】

以下に本発明の一実施形態について図面を参照して説明する。

【0020】

本発明の一実施形態に係るスイッチング電源装置の構成を図１に示す。図１に示すスイッチング電源装置１は、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成する降圧型ＤＣ／ＤＣコンバータである。

【0021】

図１に示すように、スイッチング電源装置１は、ｎチャネルＭＯＳＦＥＴであるスイッチング素子Ｑ１、Ｑ２と、コイルＬ１と、コンデンサＣ１と、スイッチＳＷ１と、レベルシフト回路１１と、コンパレータ１２を備えている。

【0022】

ハイサイドのスイッチング素子Ｑ１と、ローサイドのスイッチング素子Ｑ２は、入力電圧Ｖｉｎの印加端と接地端との間に直列接続され、ブリッジ構造を構成する。より具体的に接続関係を述べると、ハイサイドのスイッチング素子Ｑ１のドレインには入力電圧Ｖｉｎの印加端が接続される。スイッチング素子Ｑ１のソースは、ローサイドのスイッチング素子Ｑ２のドレインに接続される。そして、スイッチング素子Ｑ２のソースは接地端に接続される。

【0023】

スイッチング素子Ｑ１のソースとスイッチング素子Ｑ２のドレインとの接続点Ｐには、コイルＬ１の一端が接続される。コイルＬ１の他端は、出力電圧Ｖｏｕｔの出力端が接続されると共に、コンデンサＣ１の一端が接続される。コンデンサＣ１の他端は接地端に接続される。

【0024】

また、レベルシフト回路１１と、コンパレータ１２と、スイッチＳＷ１から過電流保護回路１Ａが構成される。接続点Ｐは、スイッチＳＷ１を介してレベルシフト回路１１の第１入力端（後述する図３のＴ１）に接続される。スイッチング素子Ｑ２のソースと接地端との接続点は、レベルシフト回路１１の第２入力端（後述する図３のＴ２）に接続される。レベルシフト回路１１の各出力は、コンパレータ１２の各入力端に接続される。レベルシフト回路１１の詳細については後述する。

【0025】

スイッチング電源装置１が備える不図示のドライバは、スイッチング素子Ｑ１及びＱ２にそれぞれ出力する各ゲート信号を生成し、スイッチング素子Ｑ１及びＱ２を相補的に（排他的に）スイッチング制御する。なお、「相補的（排他的）」という文言は、スイッチング素子Ｑ１及びＱ２のオン／オフが完全に逆転している場合のほか、貫通電流防止の観点からスイッチング素子Ｑ１及びＱ２のオン／オフ遷移タイミングに所定の遅延が与えられている場合（同時オフ期間が設けられている場合）も含む。

【0026】

ここで、コンパレータ１２による過電流検出を示すスイッチング電源装置１における各部信号のタイミングチャートを図２に示す。図２において上段から順に、コイルＬ１に流れるコイル電流ＩＬ、ローサイドのスイッチング素子Ｑ２を介してコイルＬ１に流れるローサイドコイル電流ＩＬＬ、及びコンパレータ１２の出力電圧ＣＬ＿ＯＵＴを示す。

【0027】

ハイサイドのスイッチング素子Ｑ１がオンで、ローサイドのスイッチング素子Ｑ２がオフの場合、スイッチング素子Ｑ１を介してコイルＬ１に流れるハイサイドコイル電流ＩＬＨの電流値は時間とともに増加する。このとき、ローサイドコイル電流ＩＬＬは流れない。

【0028】

一方、ハイサイドのスイッチング素子Ｑ１がオフで、ローサイドのスイッチング素子Ｑ２がオンの場合、スイッチング素子Ｑ２を介してコイルＬ１に流れるローサイドコイル電流ＩＬＬの電流値は時間とともに減少する。このとき、ハイサイドコイル電流ＩＬＨは流れない。

【0029】

従って、ハイサイドコイル電流ＩＬＨとローサイドコイル電流ＩＬＬの和となるコイル電流ＩＬの電流値は、図２に示したように、時間とともに増加と減少を繰り返す波形となる。なお、図２では、一点鎖線に示すコイル電流ＩＬの平均値が時間とともに増加している。

【0030】

また、上述から、図２に示すように、ローサイドコイル電流ＩＬＬの電流値は、時間とともに減少とゼロとを繰り返す波形となる。そして、図２のように、ローサイドコイル電流ＩＬＬの平均値（一点鎖線）が時間とともに増加し、ローサイドコイル電流ＩＬＬが閾値電流Ｉｏｃｐを上回ったタイミングで、コンパレータ１２の出力ＣＬ＿ＯＵＴはローレベルからハイレベルへ立ち上がり、過電流が検出される。

【0031】

コンパレータ１２の出力ＣＬ＿ＯＵＴがハイレベルとなったとき、ドライバ（不図示）は、例えば、スイッチング素子Ｑ１及びＱ２に出力する各ゲート信号をいずれもローレベルとして、出力電圧Ｖｏｕｔの生成動作をシャットダウンする。

【0032】

次に、レベルシフト回路１１の詳細な構成を図３に示す。図３に示すように、レベルシフト回路１１は、第１レベルシフト部１１１と、第２レベルシフト部１１２と、定電流回路１１３を備えている。

【0033】

第１レベルシフト部１１１は、抵抗Ｒ１１と、コンデンサＣ１１と、ｐチャネルＭＯＳＦＥＴ（ｐチャネルＭＯＳトランジスタ）Ｍ１１と、第１入力端Ｔ１と、抵抗Ｒ２４を含んでいる。また、第２レベルシフト部１１２は、抵抗Ｒ１２と、コンデンサＣ１２と、ｐチャネルＭＯＳトランジスタＭ１２と、第２入力端Ｔ２を含んでいる。

【0034】

第１レベルシフト部１１１における接続関係を具体的に述べると、スイッチＳＷ１（図１）に接続される第１入力端Ｔ１は、抵抗Ｒ２４の一端に接続されると共に、ｐチャネルＭＯＳトランジスタＭ１１のゲートに接続される。抵抗Ｒ２４の他端は接地端に接続される。ｐチャネルＭＯＳトランジスタＭ１１のドレインは接地端に接続され、ソースは抵抗Ｒ１１の一端に接続される。抵抗Ｒ１１の他端とコンデンサＣ１１の一端との接続点Ｐ１１は、コンパレータ１２の反転入力端子に接続される。また、コンデンサＣ１１の他端は、ｐチャネルＭＯＳトランジスタＭ１１のゲートに接続される。

【0035】

第２レベルシフト部１１２における接続関係を具体的に述べると、接地端に接続される第２入力端Ｔ２は、ｐチャネルＭＯＳトランジスタＭ１２のゲートに接続される。ｐチャネルＭＯＳトランジスタＭ１２のドレインは接地端に接続され、ソースは抵抗Ｒ１２の一端に接続される。抵抗Ｒ１２の他端とコンデンサＣ１２の一端との接続点Ｐ１２は、コンパレータ１２の非反転入力端子に接続される。また、コンデンサＣ１２の他端は、ｐチャネルＭＯＳトランジスタＭ１２のゲートに接続される。

【0036】

定電流回路１１３は、分圧抵抗Ｒ２１及びＲ２２と、ｐｎｐトランジスタ（バイポーラトランジスタ）Ｑ１１と、定電流源Ｉｓと、ｎｐｎトランジスタ（バイポーラトランジスタ）Ｑ１２と、抵抗Ｒ２３と、カレントミラー回路ＣＭ１１を含んでいる。

【0037】

定電流回路１１３における接続関係を具体的に述べると、分圧抵抗Ｒ２１とＲ２２は、電源電圧Ｖｃｃと接地端との間で直列接続される。分圧抵抗Ｒ２１とＲ２２との接続点は、ｐｎｐトランジスタＱ１１のベースに接続される。

【0038】

ｐｎｐトランジスタＱ１１のコレクタは接地端に接続され、エミッタは定電流源Ｉｓに接続されると共に、ｎｐｎトランジスタＱ１２のベースに接続される。ｎｐｎトランジスタＱ１２のエミッタは、抵抗Ｒ２３を介して接地端に接続される。また、ｎｐｎトランジスタＱ１２のコレクタは、カレントミラー回路ＣＭ１１の入力端Ｔｉに接続される。カレントミラー回路ＣＭ１１の第１出力端Ｔｏ１は、第１レベルシフト部１１１の接続点Ｐ１１に接続され、カレントミラー回路ＣＭ１１の第２出力端Ｔｏ２は、第２レベルシフト部１１２の接続点Ｐ１２に接続される。

【0039】

ｐｎｐトランジスタＱ１１のエミッタには、電源電圧Ｖｃｃを分圧抵抗Ｒ２１とＲ２２により分圧して得られる電圧からｐｎｐトランジスタＱ１１のベース−エミッタ間電圧だけ高い電圧が印加される。そして、当該エミッタの電圧からｎｐｎトランジスタＱ１２のベース−エミッタ間電圧だけ低下した電圧が抵抗Ｒ２３の一端に印加され、カレントミラー回路ＣＭ１１の入力端ＴｉからｎｐｎトランジスタＱ１２を介して入力電流Ｉ２１が流れる。

【0040】

そして、カレントミラー回路ＣＭ１１によって、第１出力端Ｔｏ１及び第２出力端Ｔｏ２からそれぞれ入力電流Ｉ２１と同じ電流値の出力電流Ｉ１１及びＩ１２が流れる。なお、定電流回路としては、定電流回路１１３の回路構成に限定する必要は特にない。

【0041】

ここで、図１において、ハイサイドのスイッチング素子Ｑ１がオンで、ローサイドのスイッチング素子Ｑ２がオフのとき、スイッチＳＷ１はオフに制御され、第１入力端Ｔ１に印加される入力電圧Ｖｉ１１（図３）はグランドレベルとなる。

【0042】

一方、スイッチング素子Ｑ１がオフで、スイッチング素子Ｑ２がオンのとき、スイッチＳＷ１はオンに制御され、ローサイドコイル電流ＩＬＬにより接続点Ｐに発生する電圧信号（電流検出信号）がスイッチＳＷ１を介して第１入力端Ｔ１に印加される。このとき、入力電圧Ｖｉ１１（図３）は、グランドレベルから負の電圧に立ち下がった後、プラス方向へ増加してゆく略台形波の波形となる。

【0043】

グランド基準のコンパレータ１２に対して負の電圧を入力することはできないので、第１レベルシフト部１１１によって入力電圧Ｖｉ１１をプラス側へレベルシフトさせて出力電圧Ｖｏ１１を出力することとしている。

【0044】

また、第２入力端Ｔ２に印加されるグランドレベルを第２レベルシフト部１１２によってプラス側へレベルシフトさせて出力電圧Ｖｏ１２を出力させることで、出力電圧Ｖｏ１１と比較するための基準電圧としている。

【0045】

入力電圧Ｖｉ１１は、ｐチャネルＭＯＳトランジスタＭ１１のゲート−ソース間電圧Ｖｇｓ１１と、定電流である出力電流Ｉ１１と抵抗Ｒ１１による電圧降下分だけ高い電圧にレベルシフトされる。また、第２入力端Ｔ２に印加されるグランドレベルは、ｐチャネルＭＯＳトランジスタＭ１２のゲート−ソース間電圧Ｖｇｓ１２と、定電流である出力電流Ｉ１２と抵抗Ｒ１２による電圧降下分だけ高い電圧にレベルシフトされる。

【0046】

ここで、例えばゲートソース間電圧Ｖｇｓ１１とＶｇｓ１２、及び出力電流Ｉ１１とＩ１２は同じ値になるようにし、抵抗Ｒ１１とＲ１２の抵抗値を異なる値に調整することで、出力電圧Ｖｏ１１とＶｏ１２の間でオフセットを設けている。なお、オフセットを設けるには、抵抗Ｒ１１とＲ１２の抵抗値は同じとして、出力電流Ｉ１１とＩ１２を異ならせるようにしてもよい。

【0047】

また、抵抗Ｒ１１とコンデンサＣ１１、及び抵抗Ｒ１２とコンデンサＣ１２によってそれぞれハイパスフィルタが構成される。仮に、コンデンサＣ１１及びＣ１２を設けない場合の出力電圧Ｖｏ１１、Ｖｏ１２、及び入力電圧Ｖｉ１１の波形例を図４に示す。

【0048】

図４に示すように、入力電圧Ｖｉ１１については、ローサイドのスイッチング素子Ｑ２がオフ（スイッチング素子Ｑ１はオン）の場合、スイッチＳＷ１はオフに制御されるので、グランドレベル（０Ｖ）となり、スイッチング素子Ｑ２がオン（スイッチング素子Ｑ１はオフ）の場合、スイッチＳＷ１はオンに制御されるので、負の電圧に急峻に立ち下がってからプラス側へ増加する略台形波となる。

【0049】

出力電圧Ｖｏ１１は、入力電圧Ｖｉ１１がレベルシフトされたレベルであり、出力電圧Ｖｏ１２は、グランドレベルがレベルシフトされたレベルとなり、両者間にオフセットが設けられる。しかしながら、コンパレータ１２の入力容量等の回路上の種々の寄生容量の存在によって、急峻な時間変化を有する入力電圧Ｖｉ１１の略台形波は、出力電圧Ｖｏ１１ではなまった波形となっている。従って、出力電圧Ｖｏ１１が基準電圧である出力電圧Ｖｏ１２を下回ってコンパレータ１２の出力ＣＬ＿ＯＵＴがハイレベルに立ち上がるタイミング（図４のｔ１）が遅延してしまい、過電流検出に支障が生じる。

【0050】

これに対して、本実施形態では、コンデンサＣ１１及びＣ１２を設けることでハイパスフィルタを構成しており、本実施形態での図４に対応する波形を図５に示す。図５に示すように、急峻な時間変化を有する略台形波の入力電圧Ｖｉ１１に対して、レベルシフト後の出力電圧Ｖｏ１１は、入力電圧Ｖｉ１１の波形を維持している。従って、出力電圧Ｖｏ１１が基準電圧である出力電圧Ｖｏ１２を下回るタイミング（図５のｔ１’）が適切なものとなり、過電流検出を正確に行うことができる。

【0051】

なお、グランドレベルをレベルシフトさせる第２レベルシフト部１１２におけるコンデンサＣ１２については必須ではない。

【0052】

＜変形例について＞
次に、上記実施形態の変形例について述べる。当該変形例に係るスイッチング電源装置の構成を図６に示す。図６に示すスイッチング電源装置１’は、先述した実施形態に係る図１の構成に比べて、過電流保護回路１Ａ’が相違している。

【0053】

過電流保護回路１Ａ’は、スイッチＳＷ１’、抵抗Ｒ１’、レベルシフト回路１１’、及びコンパレータ１２’を含んでいる。スイッチング素子Ｑ１とＱ２が接続される接続点Ｐは、スイッチＳＷ１’を介してレベルシフト回路１１’の第１入力端（後述する図７のＴ１’）に接続される。スイッチＳＷ１’の上記第１入力端側には、電源電圧Ｖ１’が一端に印加された抵抗Ｒ１’の他端が接続される。また、レベルシフト回路１１’の第２入力端（図７のＴ２’）には、電源電圧Ｖ２’が印加される。なお、電源電圧Ｖ１’及びＶ２’は、入力電圧Ｖｉｎと同じ電圧値である。

【0054】

レベルシフト回路１１’の詳細な構成を図７に示す。図７に示すようにレベルシフト回路１１’は、第１入力端Ｔ１’に印加される入力電圧Ｖｉ１１’をレベルシフトさせる第１レベルシフト部１１１’と、第２入力端Ｔ２’に印加される電源電圧Ｖ２’をレベルシフトさせる第２レベルシフト部１１２’を備えている。

【0055】

第１レベルシフト部１１１’における接続関係を述べると、ｎチャネルＭＯＳトランジスタＭ１１’のゲートには第１入力端Ｔ１’が接続され、ドレインには定電流源Ｉｓ１’が接続され、ソースには抵抗Ｒ１１’の一端が接続される。第１入力端Ｔ１’と抵抗Ｒ１１’の他端の間には、コンデンサＣ１１’が接続される。そして、コンデンサＣ１１’と抵抗Ｒ１１’との接続点Ｐ１１’は、コンパレータ１２’の反転入力端子に接続される。

【0056】

また、第２レベルシフト部１１２’における接続関係を述べると、ｎチャネルＭＯＳトランジスタＭ１２’のゲートには第２入力端Ｔ２’が接続され、ドレインには定電流源Ｉｓ２’が接続され、ソースには抵抗Ｒ１２’の一端が接続される。第２入力端Ｔ２’と抵抗Ｒ１２’の他端の間にはコンデンサＣ１２’が接続される。そして、コンデンサＣ１２’と抵抗Ｒ１２’との接続点Ｐ１２’は、コンパレータ１２’の非反転入力端子に接続される。

【0057】

このような構成である過電流保護回路１Ａ’の動作について述べる。ハイサイドのスイッチング素子Ｑ１がオフで、ローサイドのスイッチング素子Ｑ２がオンの場合、スイッチＳＷ１’はオフに制御されるので、第１入力端Ｔ１’に印加される入力電圧Ｖｉ１１’はＶ１’（＝Ｖｉｎ）となる。一方、スイッチング素子Ｑ１がオンで、スイッチング素子Ｑ２がオフの場合、スイッチＳＷ１’はオンに制御されるので、ハイサイドコイル電流ＩＬＨによって接続点Ｐに生じる電圧が入力電圧Ｖｉ１１’となる。従って、図８に示した波形例のように、入力電圧Ｖｉ１１’は、Ｖｉｎの電圧値から急峻に立ち下がった後、時間とともに減少する略台形波となる。

【0058】

入力電圧Ｖｉ１１’は第１レベルシフト部１１１’によってマイナス側へレベルシフトされ、図８に示すような出力電圧Ｖｏ１１’が出力される（出力電圧Ｖｏ１１’は正の電圧値である）。また、第２入力端Ｔ２’に印加されるＶ２’（＝Ｖｉｎ）の電圧は、第２レベルシフト部１１２’によってマイナス側へレベルシフトされ、図８に示すような出力電圧Ｖｏ１２’が出力される。出力電圧Ｖｏ１１’とＶｏ１２’の間には、例えば抵抗Ｒ１１’とＲ１２’の抵抗値を異ならせる調整によってオフセットが設けられる。

【0059】

ここで、コンデンサＣ１１’及び抵抗Ｒ１１’によってハイパスフィルタを構成しているため、急峻な時間変化を有する略台形波である入力電圧Ｖｉ１１’に対して、レベルシフト後の出力電圧Ｖｏ１１’は、入力電圧Ｖｉ１１’の波形を維持している。従って、出力電圧Ｖｏ１１’が基準電圧である出力電圧Ｖｏ１２’を下回ってコンパレータ１２’の出力ＣＬ＿ＯＵＴがハイレベルに立ち上がるタイミング（図８のｔ２）が適切なものとなり、過電流検出を正確に行うことができる。

【0060】

＜その他の変形例＞
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【0061】

例えば、レベルシフト回路に入力される急峻な時間変化を有する入力電圧の波形としては、台形波に限ることはなく、矩形波や正弦波等としてもよい。

【0062】

また、本発明に係るレベルシフト回路は、過電流保護に使用するものに限らず、例えば過電圧保護に使用するものとしてもよい。

【産業上の利用可能性】

【0063】

本発明に係るレベルシフト回路を備えた過電流保護回路は、例えば種々のＤＣ／ＤＣコンバータに利用することが可能である。

【符号の説明】

【0064】

１ スイッチング電源装置
Ｑ１、Ｑ２ スイッチング素子
Ｌ１ コイル
Ｃ１ コンデンサ
１Ａ 過電流保護回路
１１ レベルシフト回路
１２ コンパレータ
ＳＷ１ スイッチ
Ｒ２１、Ｒ２２ 分圧抵抗
Ｑ１１ ｐｎｐトランジスタ
Ｑ１２ ｎｐｎトランジスタ
Ｉｓ 定電流源
ＣＭ１１ カレントミラー回路
１１１ 第１レベルシフト部
１１２ 第２レベルシフト部
１１３ 定電流回路
Ｃ１１、Ｃ１２ コンデンサ
Ｒ１１、Ｒ１２ 抵抗
Ｍ１１、Ｍ１２ ｐチャネルＭＯＳＦＥＴ
Ｔ１ 第１入力端
Ｔ２ 第２入力端

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】