特許 6473733 半導体記憶装置およびその動作設定方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6473733

(24)【登録日】2019年2月1日

(45)【発行日】2019年2月20日

(54)【発明の名称】半導体記憶装置およびその動作設定方法

(51)【国際特許分類】

   G11C 16/10 20060101AFI20190207BHJP

   G11C 16/14 20060101ALI20190207BHJP

   G11C 29/50 20060101ALI20190207BHJP

【ＦＩ】

   G11C16/10 140

   G11C16/14 100

   G11C29/50 150

【請求項の数】16

【全頁数】14

(21)【出願番号】特願2016-241216(P2016-241216)

(22)【出願日】2016年12月13日

(65)【公開番号】特開2018-97904(P2018-97904A)

(43)【公開日】2018年6月21日

【審査請求日】2016年12月13日

(73)【特許権者】

【識別番号】511062254

【氏名又は名称】ウィンボンド エレクトロニクス コーポレーション

(74)【代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】村上 洋樹

(72)【発明者】

【氏名】妹尾 真言

【審査官】 酒井 恭信

(56)【参考文献】

【文献】 特開２００１−１７６２９０（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００１／０００３５０９（ＵＳ，Ａ１）

【文献】 特開２００２−３１８２６５（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００２／０１５３９１７（ＵＳ，Ａ１）

【文献】 特開平１０−３３４０７３（ＪＰ，Ａ）

【文献】 特開２００２−１１７６９２（ＪＰ，Ａ）

【文献】 特開２００４−１５２４１３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １６／０２ − １６／３４

Ｇ１１Ｃ ２９／５０

(57)【特許請求の範囲】

【請求項1】

半導体記憶装置であって、
前記半導体記憶装置の第１の動作条件に関するデータを記憶するメモリセルアレイと、
前記半導体記憶装置の第２の動作条件に関するデータおよび前記メモリセルアレイから前記第１の動作条件に関するデータを読み出すための読出しコマンドを記憶するＲＯＭと、
前記半導体記憶装置の動作を制御する中央処理装置と、
ＲＡＭとを有し、
前記中央処理装置は、要求される動作に応じて、前記ＲＯＭから前記第２の動作条件に関するデータおよび前記読出しコマンドを読み出すとともに、前記ＲＯＭから読み出された前記読出しコマンドに基づき前記メモリセルアレイから前記第１の動作条件に関するデータをＲＡＭに読み出し、読み出された前記第１の動作条件に関するデータおよび前記第２の動作条件に関するデータを用いて半導体記憶装置の動作を制御する、半導体記憶装置。

【請求項2】

前記第１の動作条件に関するデータは、プログラムの動作条件に関するデータおよび消去の動作条件に関するデータの少なくとも一方を含む、請求項１に記載の半導体記憶装置。

【請求項3】

前記プログラムの動作条件に関するデータは、プログラムするときおよびプログラムベリファイするときにメモリセルアレイに印加される電圧を含む、請求項２に記載の半導体記憶装置。

【請求項4】

前記消去の動作条件に関するデータは、消去するときおよび消去ベリファイするときにメモリセルアレイに印加される電圧を含む、請求項２に記載の半導体記憶装置。

【請求項5】

前記中央処理装置は、前記第１の動作条件に関するデータに基づきメモリセルアレイに印加する電圧を制御する、請求項１または２に記載の半導体記憶装置。

【請求項6】

前記メモリセルアレイは、ＮＡＮＤストリングから構成されるアレイである、請求項１ないし５いずれか１つに記載の半導体記憶装置。

【請求項7】

前記ＲＯＭはさらに、前記メモリセルアレイから前記第１の動作条件に関するデータを読み出すためのアドレスを記憶し、
前記中央処理装置は、要求される動作に応じた前記アドレスに従い前記第１の動作条件に関するデータを読み出す、請求項１に記載の半導体記憶装置。

【請求項8】

半導体装置はさらに、外部との間でデータの送受を可能にする外部端子を含み、
前記中央処理装置は、テスト動作時に、前記外部端子から供給された動作条件に関するデータを前記ＲＡＭに書込むことを可能にする、請求項１に記載の半導体記憶装置。

【請求項9】

前記第１の動作条件に関するデータは、半導体記憶装置の最適な動作条件を決定するオプションデータである、請求項１ないし８いずれか１つに記載の半導体記憶装置。

【請求項10】

前記ＲＯＭは、マスクＲＯＭである、請求項１ないし９いずれか１つに記載の半導体記憶装置。

【請求項11】

半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである、請求項１ないし１０いずれか１つに記載の半導体記憶装置。

【請求項12】

メモリセルアレイと、ＲＯＭと、中央処理装置と、ＲＡＭとを含む半導体記憶装置の動作設定方法であって、
前記半導体記憶装置の第１の動作条件に関するデータを前記メモリセルアレイに記憶するステップと、
前記ＲＯＭには、前記半導体記憶装置の第２の動作条件に関するデータおよび前記メモリセルアレイから前記第１の動作条件に関するデータを読み出すための読出しコマンドが記憶されており、要求される動作に応じて、前記中央処理装置が、前記ＲＯＭから前記第２の動作条件に関するデータおよび前記読出しコマンドを読み出すとともに、前記ＲＯＭから読み出された読出しコマンドに基づき前記メモリセルアレイから前記第１の動作条件に関するデータを前記ＲＡＭに読み出すステップと、
前記中央処理装置が、読み出された前記第１の動作条件に関するデータおよび前記第２の動作条件に関するデータを用いて前記半導体記憶装置の動作を制御するステップと、
を有する動作設定方法。

【請求項13】

動作設定方法はさらに、出荷前に半導体記憶装置のテストを行うステップを含み、
前記記憶するステップは、前記テストの結果に基づき決定された前記第１の動作条件に関するデータを前記メモリセルアレイに記憶する、請求項１２に記載の動作設定方法。

【請求項14】

動作設定方法はさらに、外部端子に供給される動作条件に関するデータを前記ＲＡＭに書込むステップとを含み、
前記テストするステップは、前記ＲＡＭに書込まれた動作条件に関するデータに基づきテストを行う、請求項１３に記載の動作設定方法。

【請求項15】

前記記憶するステップは、前記メモリセルアレイの選択ページに前記第１の動作条件に関するデータをプログラムする、請求項１２に記載の動作設定方法。

【請求項16】

前記読み出すステップは、前記メモリセルアレイの選択ページから前記第１の動作条件に関するデータを読み出す、請求項１２に記載の動作設定方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体記憶装置に関し、特に半導体記憶装置の動作条件をリアルタイムで設定可能な半導体記憶装置に関する。

【背景技術】

【0002】

ＮＡＮＤ型フラッシュメモリなどの半導体記憶装置では、動作制御の高度化に伴い、読出し、プログラムおよび消去時のオペレーションが複雑化しつつある。出荷前に、これらの最適なオペレーションを決定することは難しいため、半導体チップに、複数のオペレーションの中から最適なオペレーションを選択できるようなオプションが搭載されている。

【0003】

例えば、特許文献１のメモリ装置は、ヒューズ装置とヒューズ制御回路とを含み、ヒューズ装置が、ヒューズ制御回路の動作に関連する第１のデータを格納する第１のヒューズサブアレイと、メモリ装置の動作に関連する第２のデータを格納する第２のヒューズサブアレイとを含み、ヒューズ制御回路が、第１および第２のヒューズサブアレイから第１および第２のデータをそれぞれ読み出すように構成される。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】米国特許公開２０１３／０３２２１４９ Ａ１

【発明の概要】

【発明が解決しようとする課題】

【0005】

従来の半導体記憶装置では、メモリ動作に関する全てのオペレーションを実行可能にするため、全てのオペレーションに対応するデータをヒューズアレイ等に格納し、製品出荷前の評価テストにより全てのオペレーションの中から最適なオペレーションを選択している。図１に、ＮＡＮＤ型フラッシュメモリにおける選択可能な複数のオペレーションのデータ（以下、オプションデータという）を例示する。図の例は、消去やプログラムの動作条件を決定するオプションデータが３つある場合（ａ、ｂ、ｃは、それぞれオプションデータ）を示している。消去バイアスは、選択ブロックのＰウエルに印加する消去パルスの波高値の初期値やステップ幅などを決定するためのデータを含むことができる。消去ベリファイは、ワード線に印加するベリファイ電圧やパス／フェイルの条件などを決定するためのデータを含むことができる。プログラムバイアスは、選択ワード線に印加するプログラムパルスの波高値の初期値やステップ幅などを決定するデータを含むことができる。プログラムベリファイは、ワード線に印加するベリファイ電圧やパス／フェイルの条件などを決定するためのデータを含むことができる。これらのオプションデータの中から最適なオプションデータの選択は、製品出荷前の評価テストのときに、例えば、ヒューズＲＯＭ等をプログラムすることにより行われる。製品出荷後、半導体記憶装置は、選択された最適なオプションデータに従い動作条件を決定しその動作を制御する。

【0006】

しかしながら、このような従来の半導体記憶装置には、次のような課題がある。特許文献１に示すヒューズアレイは、メモリセルアレイと同様に構成されるリード／ライトが可能な記憶領域であり、ここに格納されたデータは、パワーアップシーケンスで最初に読み出される。ヒューズアレイから読み出されたオプションデータに基づき動作条件が決定されるため、ヒューズアレイのデータには、信頼性が求められる。１つの方法では、ヒューズアレイに格納されたデータは、マジョリティ方式により保証され、１ビットの読出しデータが「０」または「１」であるかを決定するために、ｎビットの読出しデータの「０」または「１」の多数決（マジョリティ）を用いる。例えば、ｎ＝１６であるとき、１６ビットの読出しデータのうち過半数を超える値がその読出しデータの値に決定される。こうしたマジョリティ方式は、データを保証できる反面、実際に占有するデータサイズが大きくなってしまうという問題がある。

【0007】

ヒューズアレイの代わりに、他の記憶媒体にオプションデータを格納する方法もある。半導体記憶装置がステートマシンにより動作を制御するのではなく、オンチップのマイクロコントローラ（ＣＰＵ、ＲＯＭ、ＲＡＭを含む）により動作を制御する場合、ＲＯＭには、動作を制御するためのプログラムデータまたはコードデータに加えて、全てのオペレーションを実行可能にするためのオプションデータが記憶される。半導体記憶装置の動作の複雑化、高度化によりオプションデータのサイズが大きくなると、ＲＯＭの容量が大きくなってしまうという問題がある。他方、オプションデータのサイズを制限することは、半導体記憶装置のフレキシビリティを低下させ、最適な動作条件で動作させることができなくなる可能性がある。さらには、テスト結果に見合う動作条件で半導体記憶装置を動作させることができなければ、半導体記憶装置を不良としなければならず、歩留まりが低下してしまう。

【0008】

本発明は、このような従来の課題を解決するものであり、動作条件に関するデータを記憶するためのＲＯＭのリソースをできるだけ少なくしつつ、動作のフレキシビリティを保つことができる半導体記憶装置を提供することを目的とする。

【課題を解決するための手段】

【0009】

本発明に係る半導体記憶装置は、半導体記憶装置の動作条件に関するデータを記憶するメモリセルアレイと、半導体記憶装置の動作を制御するためのデータを記憶するＲＯＭと、前記ＲＯＭから読み出されたデータに基づき半導体記憶装置の動作を制御する中央処理装置と、ＲＡＭとを有し、前記中央処理装置は、要求される動作に応じて前記メモリセルアレイから前記動作条件に関するデータをＲＡＭに読出し、読み出された動作条件に関するデータを用いて半導体記憶装置の動作を制御する。

【0010】

好ましくは前記動作条件に関するデータは、プログラムの動作条件に関するデータおよび消去の動作条件に関するデータの少なくとも一方を含む。好ましくは前記プログラムの動作条件に関するデータは、プログラムするときおよびプログラムベリファイするときにメモリセルアレイに印加される電圧を含む。好ましくは前記消去の動作条件に関するデータは、消去するときおよび消去ベリファイするときにメモリセルアレイに印加される電圧を含む。好ましくは前記中央処理装置は、前記動作条件に関するデータに基づきメモリセルアレイに印加する電圧を制御する。好ましくは前記メモリセルアレイは、ＮＡＮＤストリングから構成されるアレイである。好ましくは前記ＲＯＭは、前記メモリセルアレイから前記動作条件に関するデータを読み出すための読出し用データを記憶し、前記中央処理装置は、要求される動作に応じた前記読出し用データを前記ＲＯＭから読み出す。好ましくは半導体装置はさらに、外部との間でデータの送受を可能にする外部端子を含み、前記中央処理装置は、テスト動作時に、前記外部端子から供給された動作条件に関するデータを前記ＲＡＭに書込むことを可能にする。好ましくは前記動作条件に関するデータは、半導体記憶装置の最適な動作条件を決定するオプションデータである。好ましくは前記ＲＯＭは、マスクＲＯＭである。好ましくは半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである。

【0011】

本発明に係る動作設定方法は、半導体記憶装置の動作を制御するためのデータを記憶するＲＯＭと、前記ＲＯＭから読み出されたデータに基づき半導体記憶装置の動作を制御する中央処理装置を含む半導体記憶装置のものであって、動作条件に関するデータをメモリセルアレイに記憶するステップと、前記メモリセルアレイから前記動作条件に関するデータをＲＡＭに読み出すステップと、前記ＲＡＭに読み出された前記動作条件に関するデータに基づき前記中央処理装置を動作させるステップとを有する。

【0012】

好ましくは動作設定方法はさらに、出荷前に半導体記憶装置のテストを行うステップを含み、前記記憶するステップは、前記テストの結果に基づき決定された動作条件に関するデータを前記メモリセルアレイに記憶する。好ましくは動作設定方法はさらに、外部端子に供給される動作条件に関するデータを前記ＲＡＭに書込むステップとを含み、前記テストするステップは、前記ＲＡＭに書込まれた動作条件に関するデータに基づきテストを行う。好ましくは前記記憶するステップは、前記メモリセルアレイの選択ページに動作条件に関するデータをプログラムする。好ましくは前記読み出すステップは、前記メモリセルアレイの選択ページから動作条件に関するデータを読み出す。

【発明の効果】

【0013】

本発明によれば、メモリセルアレイに半導体記憶装置の動作条件に関するデータを記憶し、要求される動作に応じてメモリセルアレイから動作条件に関するデータを読み出すようにしたので、ＲＯＭに記憶する動作条件に関するデータのリソースを少なくすることができる。さらにメモリセルアレイに最適な動作条件に関するデータを記憶することで、あるいはメモリセルアレイの動作条件に関するデータを変更可能にすることで、半導体記憶装置の動作条件のフレキシビリティを保つことができる。

【図面の簡単な説明】

【0014】

【図1】従来のＮＡＮＤ型フラッシュメモリに格納されるオプションデータの一例を示す図である。

【図2】本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。

【図3】ＲＯＭに全オプションデータを記憶したときの動作を説明する図である。

【図4】出荷前に記憶されるオプションデータと、出荷後のオプションデータにより制御される動作を説明する図である。

【図5】本発明の実施例に係るオプションデータの記憶方法を説明する図であり、図５（Ａ）は、ＲＯＭに記憶されるオプションデータの例を示し、図５（Ｂ）は、オプションデータ記憶部に記憶されるオプションデータの例を示す。

【図6】本発明の実施例によるオプションデータのＲＡＭへのロードを説明する図である。

【図7】本発明の実施例によるＣＰＵによるオプションデータの読出し動作を説明するフローである。

【図8】本実施例による出荷前のオプションデータの記憶と、出荷後のオプションデータにより制御される動作を説明する図である。

【図9】本発明の実施例によるテスト動作時のオプションデータのＲＡＭへの書込み方法を説明する図である。

【発明を実施するための形態】

【0015】

以下、本発明の実施の形態について図面を参照して詳細に説明する。本発明の半導体記憶装置は、特に限定されるものではないが、好ましくは、ＮＡＮＤ型フラッシュメモリまたはＮＡＮＤ型フラッシュメモリを埋め込む半導体装置である。

【実施例】

【0016】

図２は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示す図である。フラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、外部端子に接続され入出力データを保持する入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、ＣＰＵ（中央処理装置）１４０と、ＲＡＭ１５０と、ＲＯＭ１６０と、アドレスレジスタ１３０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘのデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１７０と、ワード線選択回路１７０によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ／センス回路１８０と、アドレスレジスタ１３０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙのデコード結果に基づきページバッファ／センス回路１８０内のデータの選択等を行う列選択回路１９０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路２００とを含んで構成される。

【0017】

メモリアレイ１１０は、列方向に配置されたｍ個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。１つのメモリブロックには、複数のメモリセルを直列に接続したＮＡＮＤストリングが複数形成される。さらにメモリアレイ１１０は、メモリの動作条件に関するオプションデータを記憶するオプションデータ記憶部２１０を備えている。オプションデータ記憶部２１０は、他のブロックと同様にＮＡＮＤストリングから構成され、従って、ワード線選択回路１７０、ページバッファセンス回路１８０、列選択回路１９０等を介して、オプションデータ記憶部２１０の選択ページからデータの読出し、あるいは選択ページへのプログラム、さらには選択ブロックの消去が可能である。

【0018】

ＲＯＭ１６０は、フラッシュメモリ１００の動作（読出し、プログラム、消去、テスト等）を制御するためのプログラムやデータが恒久的に記憶される。ＲＯＭ１６０は、特に限定されるものではないが、例えば、マスクＲＯＭ、ヒューズＲＯＭ、ワンタイムＰＲＯＭなどから構成される。ＲＡＭ１５０は、ＲＯＭ１６０からロードされたデータを一時的に記憶したり、あるいは後述するようにオプションデータ記憶部２１０から読み出されたデータを一時的に記憶したり、さらには外部端子または入出力バッファ１２０に供給されたデータを一時的に記憶する。ＲＡＭ１５０は、特に限定されるものではないが、例えば、読出し／書込みの速度が速いＳＲＡＭまたはＤＲＡＭ等から構成される。

【0019】

ＣＰＵ１５０は、ＲＡＭ１５０やＲＯＭ１６０から読み出されたプログラムやデータに従いフラッシュメモリ１００の動作を制御する。さらにＣＰＵ１５０は、入出力バッファ１２０から入力されたコマンドや外部制御信号に応答してフラッシュメモリ１００の動作を制御する。

【0020】

フラッシュメモリ１００の読出し動作では、ビット線に或る正の電圧を印加し、選択ページに或る電圧（例えば０Ｖ）を印加し、非選択ページにパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ページのデータがページバッファ／センス回路１８０に読み出される。プログラム動作では、選択ページに高電圧のプログラム電圧Vpgm（１５〜２５Ｖ）を印加し、非選択ページに中間電位（例えば１０Ｖ）を印加し、ページバッファ／センス回路１８０にプログラムデータに保持し、選択ページのプログラムが行われる。プログラムベリファイでは、プログラムベリファイ電圧を選択ページに印加し、選択ページを読出すことでベリファイが行われ、好ましくは、ＩＳＰＰによりプログラムパルスが印加される。消去動作では、ブロック内の選択ワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、ブロック単位でデータを消去する。プログラムベリファイでは、プログラムベリファイ電圧を選択ページに印加し、選択ページを読出すことでベリファイが行われ、好ましくは、ＩＳＰＥにより消去パルスが印加される。

【0021】

一般的な手法によれば、フラッシュメモリの動作条件に関する全てのオプションデータがＲＯＭ１６０に格納される。この場合の詳細を図３を用いて説明する。ＲＯＭ１６０には、消去の動作条件に関するデータとして、ＨＶセットアップ、消去バイアスＡ、Ｂ、Ｃ、消去ベリファイＡ、Ｂ、Ｃ、ＨＶリセットが記憶され、プログラムの動作条件に関するデータとして、ＨＶセットアップ、プログラムバイアスＡ、Ｂ、Ｃ、プログラムベリファイＡ、Ｂ、Ｃ、ＨＶリセットが記憶される。ここで、ＨＶセットアップは、内部電圧発生回路２００のチャージポンプ回路等の動作条件に関するデータであり、例えば、チャージポンプ回路の動作順序などを決定するデータが含まれる。ＨＶリセットは、チャージポンプ回路による高電圧を降下させるときの動作条件に関するデータである。

【0022】

消去バイアスＡ、Ｂ、Ｃは、選択ブロックのＰウエルに印加する消去パルスの波高値やステップ幅、印加時間、その他の消去動作に関するあらゆるデータや消去の動作手順（オペレーションの順番等）に関するデータを含むことができる。例えば、消去バイアスＡは、消去パルスの初期値が１９Ｖであり、ステップ幅が１Ｖであり、消去バイアスＢは、消去パルスの初期値が２０Ｖであり、ステップ幅が０．８Ｖである。消去ベリファイＡ、Ｂ、Ｃは、消去された選択ブロックをベリファイするときにワード線に印加する電圧、印加時間、その他の消去ベリファイに関するあらゆるデータや消去ベリファイの動作手順（オペレーションの順番等）に関するデータを含むことができる。例えば、消去ベリファイＡは、ワード線に印加する電圧が０Ｖであり、消去ベリファイＢは、ワード線に印加する電圧が０．１Ｖである。

【0023】

プログラムバイアスＡ、Ｂ、Ｃは、選択ページのワード線に印加するプログラムパルスの波高値やステップ幅、印加時間、その他のプログラム動作に関するあらゆるデータやプログラムの動作手順（オペレーションの順番等）に関するデータを含むことができる。例えば、プログラムバイアスＡは、プログラムパルスの初期値が１５Ｖであり、ステップ幅が１Ｖであり、プログラムバイアスＢは、プログラムパルスの初期値が１６Ｖであり、ステップ幅が０．８Ｖである。プログラムベリファイＡ、Ｂ、Ｃは、選択ページのワード線に印加する電圧、印加時間、その他のプログラムベリファイに関するあらゆるデータやプログラムベリファイの動作手順（オペレーションの順番等）に関するデータを含む。これら全てのオプションデータの中から最適なオプションデータを選択するための選択コードは、例えば、評価テストに基づき出荷前にヒューズＲＯＭなどをトリミングすることでプログラムされる。

【0024】

図４は、製品出荷前に記憶されるオプションデータと、製品出荷後にオプションデータを用いた動作を説明する図である。製品出荷前、ＲＯＭ１６０には、ＨＶセットアップ／リセット、読出しに関するデータ、プログラムバイアスＡ、Ｂ、Ｃ、プログラムベリファイＡ、Ｂ、Ｃ、消去バイアスＡ、Ｂ、Ｃ、消去ベリファイＡ、Ｂ、Ｃ等が記憶された状態にある（ステップＳ１００）。ＲＯＭ１６０がマスクＲＯＭであるとき、チップの製造工程において、マスクによりウエハーにデータの焼き付けが行われる。

【0025】

メモリセルや周辺回路等を構成するトランジスタや配線等には、製造工程においてバラツキや変動があるため、フラッシュメモリの最適な動作条件は、それぞれチップ毎に異なることがある。それ故、チップにとっての最適な動作条件を製造前に決定することは難しく、ＲＯＭ１６０には、多数の選択可能なオプションデータが予め記憶される。製造後の評価テストにより、フラッシュメモリ１００を動作させることで、プログラムバイアス、プログラムベリファイ、消去バイアス、消去ベリファイ等の動作条件の最適なオプションを決定することができ、その最適なオプションデータを選択するための選択コードがヒューズＲＯＭ等のトリミングによりプログラムされる。

【0026】

製品出荷後、ＣＰＵ１４０は、外部から入力されたコマンドに応じて読出し、消去、プログラム等の動作を実行する。ＣＰＵ１４０は、要求された動作に対応するＲＯＭ１４０のプログラムを実行する。また、ＲＯＭ１４０には、図３に示したように、複数のオプションデータが含まれるが、これらの中から選択コードにより選択された最適なオプションデータがＣＰＵ１４０により読み出され、ＣＰＵ１４０は、最適なオプションデータに基づき内部電圧発生回路２００、ワード線選択回路１７０、ページバッファ／センス回路１８０および列選択回路１９０を制御し、メモリセルアレイ１１０のＰウエルに印加される消去パルスや消去ベリファイ電圧を制御する。例えば、同図に示すよう、消去動作が行われるとき、ＣＰＵ１４０は、ＲＯＭ１６０から読み出したＨＶセットアップに関するデータにより内部電圧発生回路２００の動作条件を決定し、高電圧の発生を制御する（Ｓ１１０）。また、選択コードによって、ＲＯＭ１６０の全オプションデータの中から最適なオプションデータが選択され、つまり、消去バイアスＡ、Ｂ、Ｃの中から１つの消去バイアスが選択され、消去ベリファイＡ、Ｂ、Ｃの中から１つの消去ベリファイが選択され（Ｓ１２０）、その最適な組合せに従い、消去が実行される。消去が終了すると、ＣＰＵ１４０は、ＨＶリセットに関するデータによりチャージポンプ回路をリセットする（Ｓ１３０）。

【0027】

このような方法では、ＲＯＭ１６０が全オプションデータを記憶するため、ＲＯＭ１６０内のオプションデータに割り当てるリソースが大きくなってしまう。また、マスクＲＯＭＯにより全オプションデータを記憶した場合に、オプションデータを変更することは非常に煩雑である。そこで、本実施例では、メモリセルアレイ１１０内にオプションデータを記憶するオプションデータ記憶部２１０を設け、動作時に、オプションデータ記憶部２１０からオプションデータをリアルタイムでＲＡＭ１５０にロードし、ＲＡＭ１５０にロードされたオプションデータを用いてＣＰＵ１４０が動作条件を制御できるようにする。

【0028】

図５は、本実施例によるオプションデータの記憶例を説明する図であり、ここに例示のオプションデータは、図３のオプションデータに対応する。ＲＯＭ１６０には、図５（Ａ）に示すように、必要最小限のオプションデータが記憶される。具体的には、消去シーケンスのオプションデータとして、高電圧（ＨＶ）のセットアップおよびリセットに関するデータが記憶される。さらに、消去シーケンスは、このオプションデータとともに、オプションデータ記憶部２１０から消去シーケンスの他の最適なオプションデータを読み出すための読出し用データＲｅａｄ１が記憶される。読出し用データＲｅａｄ１は、ＣＰＵ１４０が消去動作を実行するとき、オプションデータ記憶部２１０から最適なオプションデータを読み出すための読出しコマンドおよびアドレスを含む。

【0029】

プログラムシーケンスのオプションデータとして、高電圧（ＨＶ）のセットアップおよびリセットに関する情報が記憶される。さらに、このオプションデータとともに、オプションデータ記憶部２１０からプログラムシーケンスの他の最適なオプションデータを読み出すための読出し用データＲｅａｄ２が記憶される。読出し用データＲｅａｄ２は、ＣＰＵ１４０がプログラム動作を実行するとき、オプションデータ記憶部２１０から最適なオプションデータを読み出すための読出しコマンドおよびアドレス情報を含む。また、読出しシーケンスに関しては、図３の場合と同様に、他のオプションを持たない例を示している。

【0030】

一方、メモリセルアレイ１１０のオプションデータ記憶部２１０には、最適なオプションデータがプログラムされる。具体的には、図５（Ｂ）に示すように、オプションデータ記憶部２１０の第１の記憶領域には、消去シーケンスに関して、消去バイアスＡ、Ｂ、Ｃのいずれかの最適なオプションデータが記憶され、消去ベリファイＡ、Ｂ、Ｃのいずれかの最適なオプションデータが記憶される。第１の記憶領域に記憶されたオプションデータは、読出し用データＲｅａｄ１に基づきＣＰＵ１４０によりＲＡＭ１５０に読み出される。また、オプションデータ記憶部２１０の第２の記憶領域には、プログラムシーケンスに関して、プログラムバイアスＡ、Ｂ、Ｃのいずれかの最適なオプションデータが記憶され、プログラムベリファイＡ、Ｂ、Ｃのいずれかの最適なオプションデータが記憶される。第２の記憶領域に記憶されたデータは、読出し用データＲｅａｄ２に基づきＣＰＵ１４０により読み出される。オプションデータ記憶部２１０に記憶される最適なオプションデータは、出荷前の評価テストにより決定される。

【0031】

図６は、オプションデータ記憶部２１０から読み出されたオプションデータがＲＡＭにロードされるときのデータの流れを示す図、図７は、そのときの動作フローである。ＣＰＵ１４０は、外部からコマンドが入力されると（Ｓ２００）、そのコマンドに基づき要求される動作を判別する（Ｓ２１０）。次に、ＣＰＵ１４０は、要求される動作に応じたシーケンスをＲＯＭ１６０から読み出す（Ｓ２２０）。例えば、消去コマンドが入力されたとき、ＣＰＵ１４０は、ＲＯＭ１６０から消去シーケンスに関するデータを読出す。図５の例で言えば、ＣＰＵ１４０は、ＨＶセットアップ、読出し用データＲｅａｄ１、ＨＶリセットのデータをＲＯＭ１４０から読み出す。ＣＰＵ１４０は、読出し用データＲｅａｄ１に基づき、通常のメモリセルアレイの読出し動作と同様に、行選択回路１７０、ページバッファ／センス回路１８０、列選択回路１９０等を介してオプションデータ記憶部２３０をアクセスし（Ｓ２３０）、オプションデータ記憶部２１０から消去シーケンスに関する最適なオプションデータを読出し、読み出したデータをＲＡＭ１５０にロードする（Ｓ２４０）。ＣＰＵ１４０は、最適なオプションデータの読出しと並行して、ＲＯＭ１６０から読み出したＨＶセットアップに従い内部電圧発生回路２００による高電圧の生成を制御することができる。次に、ＣＰＵ１４０は、ＲＡＭ１５０に保持された最適なオプションデータに従いＰウエルに消去パルスを印加し、その後、選択ブロックの消去ベリファイを実行する（Ｓ２５０）。消去動作が終了したとき、ＣＰＵ１４０は、ＨＶリセットに従い内部電圧発生回路２００による高電圧の放電を制御する。

【0032】

プログラム動作のときも同様であり、外部からプログラム動作に該当するコマンドが入力されると、ＣＰＵ１４０は、ＲＯＭ１６０からプログラムシーケンスに関するデータを読出し、ＨＶセットアップに従い内部電圧発生回路２００による高電圧の生成を制御し、読出し用データＲｅａｄ２に基づき行／列選択回路１７０、１８０等を介してオプションデータ記憶部２１０からプログラムシーケンスの最適なオプションデータを読出し、これをＲＡＭ１５０にロードする。次に、ＣＰＵ１４０は、ＲＡＭ１５０に保持された最適なプログラムバイアスに従いプログラムパルスを選択ワード線に印加し、その後、選択ページのプログラムベリファイを実行する。プログラム動作が終了したとき、ＣＰＵ１４０は、ＨＶリセットに従い内部電圧発生回路２００による高電圧の放電を制御する。

【0033】

読出しコマンドが入力された場合には、本例では特に最適なオプションデータがオプションデータ記憶部２１０に記憶されていないので、ＣＰＵ１４０は、ＲＯＭ１６０に格納された読出しバイアスに従い、選択ページの読出しを行う。

【0034】

図８は、本実施例を用いたときの製品出荷前に記憶されるオプションデータと、製品出荷後にオプションデータを用いた動作制御を説明する図である。ＲＯＭ１６０がマスクＲＯＭから構成されるとき、フラッシュメモリの製造工程中に、図５に示すような必要最小限のオプションデータおよび読出し用データＲｅａｄ１、Ｒｅａｄ２がシリコンウエハーに焼き付けられる（Ｓ３００）。

【0035】

製造後、ウエハーレベルまたはチップレベルで、フラッシュメモリ１００の評価テストが実行され（Ｓ３１０）、そのテスト結果に基づき、最適なオプションデータが決定され、オプションデータ記憶部２１０には最適なオプションデータがプログラムされる（Ｓ３２０）。このプログラムは、他のメモリセルアレイ１１０へのプログラムと同様の方法により行われる。最適なオプションデータのプログラムが終了した後、フラッシュメモリ１００が出荷される。

【0036】

出荷後、フラッシュメモリ１００は、要求される動作に応じて、リアルタイムでオプションデータ記憶部２１０から最適なオプションデータをＲＡＭ１５０にロードし、ＣＰＵ１４０は、ＲＡＭ１５０にロードされた最適なオプションデータに用いて動作を制御する。図の例は、消去動作の例を示している。ＣＰＵ１４０は、外部から消去コマンドが入力されると、ＲＯＭ１６０から消去シーケンスのデータを読出し、そこに含まれるＨＶセットにより高電圧の生成を制御し（Ｓ３３０）、さらに読出し用データＲｅａｄ１に従いオプションデータ記憶部２１０から最適なオプションデータを読出し、これをＲＡＭ１５０に一時的に保持させる。ＣＰＵ１４０は、最適な消去バイアスに従い生成された消去パルスをＰウエルに印加させる（Ｓ３４０）。最適な消去バイアスは、Ａ、Ｂ、またはＣのいずれかである。次に、ＣＰＵ１４０は、最適な消去ベリファイの条件に従い選択ブロックの全ページの消去ベリファイを行う（Ｓ３５０）。最適な消去ベリファイは、Ａ、Ｂ、またはＣのいずれかである。消去動作が終了すると、ＣＰＵ１４０は、ＨＶリセットに従い内部電圧発生回路２００をリセットする（Ｓ３６０）。

【0037】

このように本実施例によれば、オプションデータ記憶部２１０に最適なオプションデータを記憶し、フラッシュメモリの動作時に、オプションデータ記憶部２１０から最適なオプションデータをリアルタイムでＲＡＭ１５０に読み出すようにしたので、ＲＯＭ１６０に割り当てるオプションデータのリソースを削減することができる。

【0038】

上記実施例では、製品出荷前に最適なオプションデータをオプションデータ記憶部２１０にプログラムするようにしたが、これに限らず、製品出荷後に最適なオプションデータをオプションデータ記憶部２１０にプログラムするようにしてもよい。この場合、ホスト装置からフラッシュメモリ１００に最適なオプションデータが提供され、それがオプションデータ記憶部２１０にプログラムされる。これにより、製品出荷後であっても、フラッシュメモリの最適なオプションデータを変更することができ、フラッシュメモリの動作条件が経年変化や使用サイクル等により変化しても、これにフレキシブルに対応することができる。特に、ＲＯＭ１６０がマスクＲＯＭの場合、マスクの改変を行うことは時間的およびコスト的に負荷が大きいが、本実施例のように通常のＮＡＮＤストリングのメモリセルアレイへのデータの書き換えであれば、その作業は容易である。

【0039】

上記実施例では、消去バイアス、消去ベリファイ、プログラムバイアスおよびプログラムベリファイをオプションデータの一例としてオプションデータ記憶部２１０に格納する例を示したが、オプションデータは、上記以外のフラッシュメモリ１００の動作条件を決定し得るあらゆるデータであることができる。また、どのようなオプションデータをＲＯＭ１６０に格納し、どのようなオプションデータをオプションデータ記憶部２１０に格納するかは、上記の例に限定されることなく、任意に設定することが可能である。

【0040】

次に、本実施例のフラッシュメモリにおいて、製品出荷前にオプションデータのプログラムする方法について説明する。チップが製造された段階では、オプションデータ記憶部２１０およびＲＡＭ１５０にはデータが格納されていない（データが空である）。従って、この状態では、ＲＡＭ１５０のデータに従いフラッシュメモリ１００の動作条件を決定することができないので、評価テストにおいて、最適なオプションデータを決定することができない。

【0041】

そこで、本実施例のフラッシュメモリは、製品出荷前の評価テストを行うとき、ＲＡＭ１５０に必要なデータを外部から直接書込みすることができるようにする。評価テストを行うとき、フラッシュメモリ１００は、図９に示すように、テストポートＴＰを介してテスト装置３００に電気的に接続される。評価テストは、ウエハーレベル、またはチップレベルのいずれであってもよく、テストポートＴＰは、例えば、データを入出力するための外部端子またはそのパッド、あるいはテスト専用の端子またはそのパッドであることができる。

【0042】

１つの好ましい例では、テスト装置３００は、テストを開始するためのテスト開始信号をテストポートＴＰに出力する。テストポートＴＰに印加されたテスト開始信号はテスト検出部３１０により検出され、この検出信号がＣＰＵ１４０に供給される。ＣＰＵ１４０は、検出信号を受け取ると、ＲＯＭ１６０に格納されたテスト用プログラムを実行し、テストシーケンスを開始する。あるいは、他の好ましい例では、フラッシュメモリは、ＣＰＵ１４０以外に、組み込み自己テスト回路（ＢＩＳＴ回路（Built-In Self Test））を含み、ＢＩＳＴ回路がテスト検出部３１０の検出信号に応答してテストを実行するものであってもよい。

【0043】

ＣＰＵ１４０は、テストシーケンスを開始すると、テストポートＴＰ（または入出力バッファ１２０）とＲＡＭ１５０との間にデータパスを形成し、テスト装置３００からテストポートＴＰに供給されるデータをＲＡＭ１５０の所定の記憶領域に書込むことを可能にする。ＲＡＭ１５０に書込まれるデータは、フラッシュメモリの動作条件に関するデータであり、言い換えれば、オプションデータ記憶部２１０に記憶されるオプションデータと等価なものである。ＣＰＵ１４０は、テストシーケンスに従い、あるいはテスト装置３００からのコマンドに基づき、消去やプログラムを行うが、このとき、ＲＡＭ１５０に格納されたテスト装置３００からのデータを用いて消去やプログラム等の動作条件を決定し、テストを行う。

【0044】

テスト装置３００により最適なオプションデータが決定されると、テスト装置３００は、フラッシュメモリ１００のオプションデータ記憶部２１０に最適なオプションデータをプログラムする。すなわち、テスト装置３００は、フラッシュメモリ１００に対して、プログラムコマンド、およびオプションデータ記憶部２１０にプログラムするためのアドレス（このアドレスは、読出し用データＲｅａｄ１、Ｒｅａｄ２が最適なオプションデータを読み出すときのアドレスに一致する）を出力する。これにより、オプションデータ記憶部２１０に最適なオプションデータがプログラムされる。

【0045】

以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。例えば、上記実施例は、ＮＡＮＤ型フラッシュメモリを例示したが、本発明は、それ以外の半導体記憶装置に適用するものであってもよい。

【符号の説明】

【0046】

１００：フラッシュメモリ １１０：メモリセルアレイ
１２０：入出力バッファ １３０：アドレスバッファ
１４０：ＣＰＵ １５０：ＲＡＭ
１６０：ＲＯＭ １７０：ワード線選択回路
１８０：ページバッファ／センス回路 １９０：列選択回路
２００：内部電圧発生回路 ２１０：オプションデータ記憶部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】