特許 6476138 電荷変調素子及び固体撮像装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6476138

(24)【登録日】2019年2月8日

(45)【発行日】2019年2月27日

(54)【発明の名称】電荷変調素子及び固体撮像装置

(51)【国際特許分類】

   G01S 7/486 20060101AFI20190218BHJP

   G01S 17/89 20060101ALI20190218BHJP

【ＦＩ】

   G01S7/486

   G01S17/89

【請求項の数】12

【全頁数】47

(21)【出願番号】特願2015-561233(P2015-561233)

(86)(22)【出願日】2015年2月6日

(86)【国際出願番号】JP2015000559

(87)【国際公開番号】WO2015118884

(87)【国際公開日】20150813

【審査請求日】2018年1月30日

(31)【優先権主張番号】特願2014-22516(P2014-22516)

(32)【優先日】2014年2月7日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】304023318

【氏名又は名称】国立大学法人静岡大学

(74)【代理人】

【識別番号】100108914

【弁理士】

【氏名又は名称】鈴木 壯兵衞

(72)【発明者】

【氏名】川人 祥二

(72)【発明者】

【氏名】安富 啓太

(72)【発明者】

【氏名】韓 相萬

【審査官】 ▲高▼場 正光

(56)【参考文献】

【文献】 特開２０１０−０３２４２５（ＪＰ，Ａ）

【文献】 特開２００９−０４７６６１（ＪＰ，Ａ）

【文献】 国際公開第２００８／０６９１４１（ＷＯ，Ａ１）

【文献】 特開２０１１−０１３１３８（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１１／００３７９６９（ＵＳ，Ａ１）

【文献】 国際公開第２０１４／０２１４１７（ＷＯ，Ａ１）

【文献】 特開２００９−００８５３７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０１Ｓ ７／４８ − Ｇ０１Ｓ ７／５１

Ｇ０１Ｓ １７／００ − Ｇ０１Ｓ １７／９５

Ｈ０１Ｌ ２７／１４６

Ｈ０１Ｌ ２９／７６

(57)【特許請求の範囲】

【請求項1】

第１導電型の半導体からなる活性領域形成層、前記活性領域形成層の上部の一部に設けられた、第２導電型の表面埋込領域、及び前記表面埋込領域の表面に接して設けられた、第１導電型のピニング層を含む画素形成領域と、
前記画素形成領域上に設けられた絶縁膜と、
前記画素形成領域の中央部を受光領域とし、前記受光領域を囲むように前記受光領域の中心位置に関して対称となる４つ位置のそれぞれに互いに離間して設けられた、前記活性領域形成層よりも高不純物密度で第２導電型の第１、第２、第３及び第４の電荷蓄積領域と、
前記受光領域を囲む位置において、前記絶縁膜上に前記受光領域の中心位置から前記第１、第２、第３及び第４の電荷蓄積領域のそれぞれに至る電荷移動経路のそれぞれの両側に対をなして配置された第１、第２、第３及び第４の電界制御電極対と、
を備え、前記第１、第２、第３及び第４の電界制御電極対に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、前記表面埋込領域の空乏化電位を順次変化させることにより、前記電荷移動経路のいずれかに電荷が輸送される電位勾配を順次形成して、前記表面埋込領域中で発生した多数キャリアの移動先を前記第１、第２、第３及び第４の電荷蓄積領域のいずれかに順次設定するように制御することを特徴とする電荷変調素子。

【請求項2】

前記第１、第２、第３及び第４の電荷蓄積領域の配置トポロジーは、前記前記受光領域の中心位置に関して２回回転対称又は４回回転対称であることを特徴とする請求項１に記載の電荷変調素子。

【請求項3】

前記第１、第２及び第３の電荷蓄積領域のそれぞれは、前記表面埋込領域中で発生した多数キャリアを信号電荷として蓄積して読み出す電荷読み出し領域として機能し、
前記第４の電荷蓄積領域は、背景光により前記表面埋込領域中で発生した暗電流成分としての電荷を排出する電荷排出領域として機能することを特徴とする請求項１又は２に記載の電荷変調素子。

【請求項4】

前記第１、第２、第３及び第４の電荷蓄積領域のそれぞれから離間し、前記受光領域を囲む位置に配置された、前記活性領域形成層よりも高不純物密度で第２導電型の電荷排出領域を更に備え、
前記第１、第２、第３及び第４の電荷蓄積領域のそれぞれは、前記表面埋込領域中で発生した多数キャリアを信号電荷として蓄積して読み出す電荷読み出し領域として機能することを特徴とする請求項１又は２に記載の電荷変調素子。

【請求項5】

前記活性領域形成層が、第１導電型又は第２導電型の半導体基板上に設けられていることを特徴とする請求項１〜４のいずれか１項に記載の電荷変調素子。

【請求項6】

前記ピニング層において、前記信号電荷と反対導電型のキャリアの密度が、前記電荷移動経路の空乏化電位の変化と共に、前記第１〜第４の電界制御電極対に印加される電圧によって変化することを特徴とする請求項３又は４に記載の電荷変調素子。

【請求項7】

前記絶縁膜の上方に、遮蔽板を更に備え、
該遮蔽板の開口部を介して、前記画素形成領域の中央部に選択的に光を照射することにより前記受光領域の平面パターンが定義されることを特徴とする請求項１〜６のいずれか１項に記載の電荷変調素子。

【請求項8】

第１導電型の半導体からなる活性領域形成層、前記活性領域形成層の上部の一部に設けられた、第２導電型の表面埋込領域、及び前記表面埋込領域の表面に接して設けられた、第１導電型のピニング層を含む画素形成領域と、
前記画素形成領域上に設けられた絶縁膜と、
前記画素形成領域の中央部を受光領域とし、前記受光領域を囲むように前記受光領域の中心位置に関して対称となる４つ位置のそれぞれに互いに離間して設けられた、前記活性領域形成層よりも高不純物密度で第２導電型の第１、第２、第３及び第４の電荷蓄積領域と、
前記受光領域を囲む位置において、前記絶縁膜上に前記受光領域の中心位置から前記第１、第２、第３及び第４の電荷蓄積領域のそれぞれに至る電荷移動経路のそれぞれの両側に対をなして配置された第１、第２、第３及び第４の電界制御電極対と、
を備える電荷変調素子を複数個マトリクス状に配置した集積化構造を能動画素とし、該能動画素の複数個が同一半導体チップ上に配列され、
前記電荷変調素子のそれぞれにおいて、前記第１、第２、第３及び第４の電界制御電極対に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、前記表面埋込領域の空乏化電位を順次変化させることにより、前記電荷変調素子のそれぞれの前記電荷移動経路のいずれかに電荷が輸送される電位勾配を順次形成して、前記表面埋込領域中で発生した多数キャリアの移動先を前記第１、第２、第３及び第４の電荷蓄積領域のいずれかに順次設定するように制御することを特徴とする固体撮像素子。

【請求項9】

前記能動画素を構成する前記複数個の電荷変調素子のそれぞれにおいて、
前記第１、第２及び第３の電荷蓄積領域のそれぞれは、前記表面埋込領域中で発生した多数キャリアを信号電荷として蓄積して読み出す電荷読み出し領域として機能し、
前記第４の電荷蓄積領域は、背景光により前記表面埋込領域中で発生した暗電流成分としての電荷を排出する電荷排出領域として機能することを特徴とする請求項８に記載の固体撮像素子。

【請求項10】

前記能動画素のそれぞれの内部に、前記複数個の電荷変調素子のそれぞれの前記第１、第２及び第３の電荷蓄積領域から前記信号電荷を読み出す周辺回路が、前記マトリクス状に配置された集合の周囲に配置されていることを特徴とする請求項９に記載の固体撮像素子。

【請求項11】

前記能動画素を構成する前記複数個の電荷変調素子のそれぞれにおいて、
前記第１、第２、第３及び第４の電荷蓄積領域のそれぞれから離間し、前記受光領域を囲む位置に配置された、前記活性領域形成層よりも高不純物密度で第２導電型の電荷排出領域を更に備え、
前記第１、第２、第３及び第４の電荷蓄積領域のそれぞれは、前記表面埋込領域中で発生した多数キャリアを信号電荷として蓄積して読み出す電荷読み出し領域として機能することを特徴とする請求項８に記載の固体撮像素子。

【請求項12】

前記能動画素のそれぞれの内部に、前記複数個の電荷変調素子のそれぞれの前記第１、第２、第３及び第４の電荷蓄積領域から前記信号電荷を読み出す周辺回路が、前記マトリクス状に配置された集合の周囲に配置されていることを特徴とする請求項９に記載の固体撮像素子。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電子又は正孔（ホール）からなる信号電荷を、３つ以上の電荷蓄積領域に順次輸送する経路選択機能を持った電荷変調素子、及びこの電荷変調素子又はこの電荷変調素子と等価な構造を周期的に配列して構成した単位カラムを、１次元又は２次元に周期的に配列した固体撮像装置に関する。

【背景技術】

【0002】

光の飛行時間を用いて距離画像を取得する光飛行時間型（ＴＯＦ型）距離センサでは、ＭＯＳ構造を用いてゲート電極直下のポテンシャルを縦方向（垂直方向）に制御している。例えば、ｐ型半導体層上に埋め込まれたｎ型の電荷生成埋込領域、電荷輸送埋込領域、電荷読み出し埋込領域と、これらの上を被覆する絶縁膜と、絶縁膜上に配置され、信号電荷を電荷輸送埋込領域へ転送する転送ゲート電極と、絶縁膜上に配置され、信号電荷を電荷読み出し埋込領域へ転送する読み出しゲート電極とを備える構造において、電荷生成埋込領域で、パルス光を受光し、電荷生成埋込領域直下の半導体層で光信号を信号電荷に変換し、電荷転送埋込領域に蓄積された電荷の配分比から対象物までの距離を測定するＣＭＯＳ測距素子やこれを用いたＴＯＦ型イメージセンサが提案されている（特許文献１参照。）。

【0003】

これらのＣＭＯＳ測距素子やこれを用いたＴＯＦ型イメージセンサにおいては、転送ゲート電極直下の界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題が懸念される。更に、特許文献１に記載されたような転送ゲート電極を用いる場合は、長い距離にわたるポテンシャル勾配の制御が困難で、電荷移動経路の長い距離にわたって、電界をほぼ一定にするのは、現実的には無理であった。このため、長い電荷移動経路を有する測距素子等の電荷変調素子においては、電荷移動経路の途中でキャリアが止まり、期待した性能が得にくくなるような不都合が発生していた。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】国際公開第２００７／１１９６２６号パンフレット

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明は、半導体表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や輸送速度の低下の問題が回避でき、更に、ＴＯＦ型距離センサ等に必要な、電荷移動経路の長い距離にわたって、電界をほぼ一定にするための電位分布の制御が容易で、長い電荷移動経路中を信号電荷が、複数の領域に対称性よく高速に輸送される電荷変調素子、及びこの電荷変調素子の複数個を配列した低雑音、高分解能で、応答速度の速い固体撮像装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

上記目的を達成するために、本発明の第１の態様は、(a)第１導電型の半導体からなる活性領域形成層、活性領域形成層の上部の一部に設けられた、第２導電型の表面埋込領域、及び表面埋込領域の表面に接して設けられた、第１導電型のピニング層を含む画素形成領域と、(b)画素形成領域上に設けられた絶縁膜と、(c)画素形成領域の中央部を受光領域とし、受光領域を囲むように受光領域の中心位置に関して対称となる４つ位置のそれぞれに互いに離間して設けられた、活性領域形成層よりも高不純物密度で第２導電型の第１、第２、第３及び第４の電荷蓄積領域と、(d)受光領域を囲む位置において、絶縁膜上に受光領域の中心位置から第１、第２、第３及び第４の電荷蓄積領域のそれぞれに至る電荷移動経路のそれぞれの両側に対をなして配置された第１、第２、第３及び第４の電界制御電極対とを備える電荷変調素子であることを要旨とする。この第１の態様に係る電荷変調素子においては、第１、第２、第３及び第４の電界制御電極対に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域の空乏化電位を順次変化させることにより、電荷移動経路のいずれかに電荷が輸送される電位勾配を順次形成して、表面埋込領域中で発生した多数キャリアの移動先を第１、第２、第３及び第４の電荷蓄積領域のいずれかに順次設定するように制御する。

【0007】

本発明の第２の態様は、第１の態様に係る電荷変調素子を複数個、マトリクス状に配置した集積化構造を能動画素とし、この能動画素の複数個が、同一半導体チップ上に配列された固体撮像装置であることを要旨とする。第２の態様に係る固体撮像装置においては、電荷変調素子のそれぞれにおいて、第１、第２、第３及び第４の電界制御電極対に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域の空乏化電位を順次変化させることにより、電荷変調素子のそれぞれの電荷移動経路のいずれかに電荷が輸送される電位勾配を順次形成して、表面埋込領域中で発生した多数キャリアの移動先を第１、第２、第３及び第４の電荷蓄積領域のいずれかに順次設定するように制御して距離画像が撮像される。

【発明の効果】

【0008】

本発明によれば、電荷移動経路の長い距離にわたって、電界をほぼ一定にするための電位分布の制御が容易で、長い電荷移動経路中を信号電荷が、複数の領域に対称性よく高速に輸送され、しかも、半導体表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や輸送速度の低下の問題が回避できる電荷変調素子、及びこの電荷変調素子の複数個を配列した低雑音、高分解能で、応答速度の速い固体撮像装置を提供することができる。

【図面の簡単な説明】

【0009】

【図1】本発明の第１の実施形態に係る３出力電荷変調素子の概略を説明する模式的平面図（上面図）である。

【図2】図２（ａ）は、図１のIIＡ−IIＡ方向から見た第１の実施形態に係る３出力電荷変調素子の概略構造を説明する模式的な断面図で、図２（ｂ）は、図２（ａ）の断面図のIIＢ−IIＢ方向のレベルで見た伝導帯の下端部（底部）のポテンシャル分布を第１の電界制御電極に印加される電圧をパラメータとして示す図で、図２（ｃ）は、図２（ａ）の断面図の水平方向のIIＣ−IIＣ方向のレベルで見た荷電子帯の上端部（頂上）のポテンシャル分布の変化を、第１の電界制御電極に印加される電圧をパラメータとして示す図である。

【図3】図３（ａ）は、図１のIIIＡ−IIIＡ方向から見た第１の実施形態に係る３出力電荷変調素子の概略構造を説明する模式的な断面図で、図３（ｂ）は、対応する伝導帯の下端部（底部）のポテンシャル分布を第１〜第４の電界制御電極に印加される電圧をパラメータとして示す図である。

【図4】図４（ａ）は、図１のIVＡ−IVＡ方向から見た第１の実施形態に係る３出力電荷変調素子の概略構造を説明する模式的な断面図で、図４（ｂ）は、対応する伝導帯の下端部（底部）のポテンシャル分布を第１〜第４の電界制御電極に印加される電圧をパラメータとして示す図である。

【図5】本発明の第１の実施形態に係る３出力電荷変調素子の動作を説明するタイミング図である。

【図6】本発明の第１の実施形態に係る３出力電荷変調素子の別の動作を説明する他のタイミング図である。

【図7】背景光がない場合の、第１の実施形態に係る３出力電荷変調素子の精度（線形性）と分解能の測定結果を示す図である。

【図8】３０００ルックスの背景光もとで、背景光キャンセル処理を行ったときの第１の実施形態に係る３出力電荷変調素子の精度（線形性）と分解能の測定結果を示す図である。

【図9】本発明の第１の実施形態に係る固体撮像素子の半導体チップ上のレイアウトの概略を説明する模式的平面図である。

【図10】図９に示した固体撮像素子に用いられている能動画素の内部構造の概略を説明する模式的平面図である。

【図11】第１の実施形態に係る固体撮像装置による距離画像の撮像例を示す図である。

【図12】本発明の第１の実施形態の変形例に係る３出力電荷変調素子の概略を説明する模式的平面図（上面図）である。

【図13】図１２のXIII−XIII方向から見た第１の実施形態の変形例に係る３出力電荷変調素子の伝導帯の下端部（底部）のポテンシャル分布を第１〜第４の電界制御電極に印加される電圧をパラメータとして示す図である。

【図14】図１２のXIV−XIV方向から見た第１の実施形態の変形例に係る３出力電荷変調素子の伝導帯の下端部（底部）のポテンシャル分布を第１〜第４の電界制御電極に印加される電圧をパラメータとして示す図である。

【図15】図１４に実線で示した電位勾配に対応する、第１の実施形態の変形例に係る３出力電荷変調素子の画素形成領域の上方から見たＸ−Ｙ面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を示す図である。

【図16】図１４に破線で示した電位勾配に対応する、第１の実施形態の変形例に係る３出力電荷変調素子の画素形成領域の上方から見たＸ−Ｙ面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を示す図である。

【図17】本発明の第２の実施形態に係る３出力電荷変調素子の概略を説明する模式的平面図（上面図）である。

【図18】図１７のXVIII−XVIII方向から見た第２の実施形態に係る３出力電荷変調素子の伝導帯の下端部（底部）のポテンシャル分布を第１〜第４の電界制御電極に印加される電圧をパラメータとして示す図である。

【図19】図１７のXVII−XVII方向から見た第２の実施形態に係る３出力電荷変調素子の伝導帯の下端部（底部）のポテンシャル分布を第１〜第４の電界制御電極に印加される電圧をパラメータとして示す図である。

【図20】図１９に破線で示した電位勾配に対応する、第２の実施形態に係る３出力電荷変調素子の画素形成領域の上方から見たＸ−Ｙ面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を示す図である。

【図21】図１９に実線で示した電位勾配に対応する、第２の実施形態に係る３出力電荷変調素子の画素形成領域の上方から見たＸ−Ｙ面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を示す図である。

【図22】本発明の第３の実施形態に係る４出力電荷変調素子の概略を説明する模式的平面図（上面図）である。

【図23】図２３（ａ）は、図２２のXXIIIＡ−XXIIIＡ方向から見た第３の実施形態に係る４出力電荷変調素子の概略構造を説明する模式的な断面図で、図２３（ｂ）は、図２３（ａ）の断面図のXXIIIＢ−XXIIIＢ方向のレベルで見た伝導帯の下端部（底部）のポテンシャル分布を第１電荷転送ゲート電極及び第３電荷転送ゲート電極に印加される電圧をパラメータとして示す図である。

【図24】図２３（ｂ）に示したポテンシャル分布を、より具体的な第１〜第４の電界制御電極対に印加される電圧をパラメータとして用いてシミュレーションした結果を示す図である。

【図25】図２５（ａ）は、図２２のXXV−XXV方向から見た第３の実施形態に係る４出力電荷変調素子の概略構造を説明する模式的な断面図で、図２５（ｂ）は、図２５（ａ）の断面図のXXVＢ−XXVＢ方向のレベルで見た伝導帯の下端部（底部）のポテンシャル分布を第１〜第４電荷転送ゲート電極に印加される電圧をパラメータとして示す図である。

【図26】図２２のXXV−XXV方向に沿ったレベルで見た伝導帯の下端部（底部）のポテンシャル分布を第１〜第４電荷転送ゲート電極に印加される電圧をパラメータとして示す図である。

【図27】図２２のXXVII−XXVII方向に沿ったレベルで見た伝導帯の下端部（底部）のポテンシャル分布を第１〜第４電荷転送ゲート電極に印加される電圧をパラメータとして示す図である。

【図28】図２７に破線で示した電位勾配に対応する、第３の実施形態に係る４出力電荷変調素子の画素形成領域の上方から見たＸ−Ｙ面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を示す図である。

【図29】図２７に実線で示した電位勾配に対応する、第３の実施形態に係る４出力電荷変調素子の画素形成領域の上方から見たＸ−Ｙ面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を示す図である。

【図30】図２４の２点鎖線で示した電位勾配に対応する、第３の実施形態に係る４出力電荷変調素子の画素形成領域の上方から見たＸ−Ｙ面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を、第１の電荷排出補助領域に至る電荷移動経路のみに着目して示す図である。

【図31】本発明の第３の実施形態に係る４出力電荷変調素子の動作を説明するタイミング図である。

【図32】本発明の第３の実施形態に係る４出力電荷変調素子の別の動作を説明する他のタイミング図である。

【図33】本発明の第４の実施形態に係る４出力電荷変調素子の概略を説明する模式的平面図（上面図）である。

【図34】図３４（ａ）は、図３３のXXXIV−XXXIV方向から見た第４の実施形態に係る４出力電荷変調素子の概略構造を説明する模式的な断面図で、図３４（ｂ）は、図３４（ａ）の断面図のXXXIVＢ−XXXIVＢ方向のレベルで見た伝導帯の下端部（底部）のポテンシャル分布を第１〜第４電荷転送ゲート電極に印加される電圧をパラメータとして示す図である。

【図35】本発明の第４の実施形態に係る４出力電荷変調素子の動作を説明するタイミング図である。

【発明を実施するための形態】

【0010】

以下に本発明の第１〜第４の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。 以下の第１〜第４の実施形態の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型がｎ型、第２導電型がｐ型としても構わない。 第１導電型がｐ型、第２導電型がｎ型の場合は、信号電荷としてのキャリアは電子となるが、第１導電型がｎ型、第２導電型がｐ型の場合は、信号電荷としてのキャリアは正孔（ホール）となることは、勿論である。又、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」は交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。

【0011】

（第１の実施形態）
図１の平面図及び図２（ａ）の断面図等に示すように、本発明の第１の実施形態に係る３出力電荷変調素子は、第１導電型（ｐ型）の半導体からなる活性領域形成層３２、活性領域形成層３２の上部の一部に設けられた、第２導電型（ｎ型）の表面埋込領域３５、及び表面埋込領域３５の表面に接して設けられた、ｐ型のピニング層３４を含む画素形成領域（３２，３４，３５）と、画素形成領域（３２，３４，３５）上に設けられた絶縁膜１１と、画素形成領域（３２，３４，３５）の中央部を受光領域とし、受光領域を囲むように受光領域の中心位置に関して対称となる４つ位置のそれぞれに互いに離間して設けられた、活性領域形成層３２よりも高不純物密度でｎ型の第１の電荷蓄積領域６１、第２の電荷蓄積領域６２、第３の電荷蓄積領域６３及び第４の電荷蓄積領域６４と、受光領域を囲む位置において、絶縁膜１１上に受光領域の中心位置から第１の電荷蓄積領域６１、第２の電荷蓄積領域６２、第３の電荷蓄積領域６３及び第４の電荷蓄積領域６４のそれぞれに至る電荷移動経路のそれぞれの両側に対をなして配置された第１の電界制御電極対（４１ａ，４１ｂ）、第２の電界制御電極対（４２ａ，４２ｂ）、第３の電界制御電極対（４３ａ，４３ｂ）及び第４の電界制御電極対（４４ａ，４４ｂ）とを備える。

【0012】

第１の実施形態に係る３出力電荷変調素子は、第１の電界制御電極対（４１ａ，４１ｂ）、第２の電界制御電極対（４２ａ，４２ｂ）、第３の電界制御電極対（４３ａ，４３ｂ）及び第４の電界制御電極対（４４ａ，４４ｂ）に対し、図５に示すような、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域３５の空乏化電位を順次変化させることにより、電荷移動経路のいずれかに、図３（ｂ）及び図４（ｂ）に示したような、電荷が輸送される電位勾配を順次形成して、表面埋込領域３５中で発生した多数キャリアの移動先を第１の電荷蓄積領域６１、第２の電荷蓄積領域６２、第３の電荷蓄積領域６３及び第４の電荷蓄積領域６４のいずれかに順次設定するように制御する。則ち、第１の実施形態に係る３出力電荷変調素子は、電荷移動経路を横断する方向に静電誘導効果で電界制御を行う４つのゲートである第１の電界制御電極対（４１ａ，４１ｂ），第２の電界制御電極対（４２ａ，４２ｂ），第３の電界制御電極対（４３ａ，４３ｂ），第４の電界制御電極対（４４ａ，４４ｂ）によって、受光領域で発生した光電子を、Ｈ型を構成する電荷移動経路に沿って、Ｈ字の左右の方向、上下の方向に電界制御により高速に移動させて、電荷変調を行う。

【0013】

図１の平面図から分かるように、第１の電荷蓄積領域６１、第２の電荷蓄積領域６２、第３の電荷蓄積領域６３及び第４の電荷蓄積領域６４の配置トポロジーは、受光領域の中心位置に関して２回回転対称である。別の見方をすれば、第１の電荷蓄積領域６１及び第４の電荷蓄積領域６４の配置トポロジーは、第２の電荷蓄積領域６２及び第３の電荷蓄積領域６３の配置トポロジーと、受光領域の中心位置を通る水平線に関して鏡像対称である。
図１に示した第１の電荷蓄積領域６１、第２の電荷蓄積領域６２及び第３の電荷蓄積領域６３のそれぞれは、図２（ａ）、図３（ａ）及び図４（ａ）等に示した表面埋込領域３５中で発生した多数キャリアを信号電荷として蓄積して読み出す電荷読み出し領域として機能し、第４の電荷蓄積領域６４は、背景光により表面埋込領域３５中で発生した暗電流成分としての電荷を排出する電荷排出領域として機能する。なお、図３（ａ）では、第１の電荷蓄積領域６１及び第２の電荷蓄積領域６２の下方には、上方から見た平面パターンがキャパシタ形成領域２５と一致するように、第１ブロック層３６及び第２ブロック３７が示されている。第１ブロック層３６及び第２ブロック３７は、第１の実施の形態に係る３出力電荷変調素子への到来光の波長が長い場合において、活性領域形成層３２の深い位置発生した電子が表面に拡散によって戻ってくる状況において、その一部が、第１の電荷蓄積領域６１及び第２の電荷蓄積領域６２に取り込まれるのをブロックすることを目的とする半導体領域である。このため、例えば近赤外光など、使用する光の波長が長い場合であっても、信号電荷の第１の電荷蓄積領域６１及び第２の電荷蓄積領域６２への輸送時の変調特性に対する、活性領域形成層３２の深い位置発生した電子が表面に拡散によって戻ってくる影響を抑制することが可能である。しかしながら、使用する光の波長が可視光や紫外光の場合、或いは活性領域形成層３２の深い位置発生した電子が表面に拡散が問題とならない場合等、使用目的によっては、第１ブロック層３６及び第２ブロック３７は省略してもよい。又、製造工程の簡略化のためには、第１ブロック層３６及び第２ブロック３７はない方が好ましいので、第１ブロック層３６及び第２ブロック３７は必須の領域ではない。

【0014】

図２（ａ）、図３（ａ）及び図４（ａ）等に示すように、絶縁膜１１の上方に遮蔽板５１が更に備えられている。この遮蔽板５１の開口部を介して、画素形成領域（３２，３４，３５）の中央部に受光領域の平面パターンが定義され、この受光領域に対し選択的に光が照射される。

【0015】

図１の平面図においては、画素形成領域（３２，３４，３５）の中央部に、遮蔽板５１の開口部としての受光領域が定義されているが、この受光領域中に水平方向（ｘ−方向）に電荷移動経路が設定される。この水平方向の電荷移動経路をＨ字の中棒とし、この中棒の両端のそれぞれにおいて、水平方向の電荷移動経路に直交する垂直方向（ｙ−方向）に沿った電荷移動経路が設定されるので、図１の平面図では、Ｈ型の電荷移動経路が定義される。そして、Ｈ型の４つの端部にそれぞれ、第１の電荷蓄積領域６１、第２の電荷蓄積領域６２、第３の電荷蓄積領域６３及び第４の電荷蓄積領域６４が接続される。

【0016】

図１に示すように、平面パターン上、左側の垂直方向の電荷移動経路を挟むように、画素形成領域（３２，３４，３５）上に絶縁膜１１（図３参照。）を介して、左側の垂直方向の電荷移動経路の上部側に、一対の第２の電界制御電極４２ａ，４２ｂが配置されている。更に、第１の電荷蓄積領域６１と第２の電荷蓄積領域６２の間に定義された左側の電荷移動経路の下部側に、第２の電界制御電極４２ａ，４２ｂのそれぞれと離間して、それぞれに隣接して配置され、且つ、左側の電荷移動経路と直交する方向に沿って、平面パターン上、垂直方向の電荷移動経路を挟むように、画素形成領域（３２，３４，３５）上に絶縁膜１１を介して、一対の第１の電界制御電極４１ａ，４１ｂとを備える。

【0017】

図１に示した平面パターン上、右側の垂直方向の電荷移動経路を挟むように、画素形成領域（３２，３４，３５）上に絶縁膜１１を介して、右側の垂直方向の電荷移動経路の上部側に、一対の第３の電界制御電極４３ａ，４３ｂが配置されている。更に、第３の電荷蓄積領域６３と第４の電荷蓄積領域６４の間に定義された右側の電荷移動経路に沿って、右側の電荷移動経路の下部側に、第３の電界制御電極４３ａ，４３ｂのそれぞれと離間して、それぞれに隣接して配置され、且つ、右側の電荷移動経路と直交する方向に沿って、平面パターン上、垂直方向の電荷移動経路を挟むように、画素形成領域（３２，３４，３５）上に絶縁膜１１を介して、一対の第４の電界制御電極４４ａ，４４ｂとを備える。第３の電界制御電極対（４３ａ，４３ｂ）及び第４の電界制御電極対（４４ａ，４４ｂ）に対し、互いに異なる電界制御電圧をそれぞれ印加し、電荷移動経路の空乏化電位を変化させることにより、画素形成領域（３２，３４，３５）中を輸送される信号電荷の移動方向が順次制御される。

【0018】

更に、水平方向の電荷移動経路に着目すると、この水平方向の電荷移動経路を挟むように、水平方向の電荷移動経路の右側に第３の電界制御電極４３ａと第４の電界制御電極４４ｂとが対をなして配置されている。更に水平方向の電荷移動経路に沿って、水平方向の電荷移動経路の左側に、対をなす第３の電界制御電極４３ａと第４の電界制御電極４４ｂのそれぞれと離間して、それぞれに隣接して配置され、且つ、水平方向の電荷移動経路と直交する方向に沿って、平面パターン上、水平方向の電荷移動経路を挟むように、第１の電界制御電極４１ａと第２の電界制御電極４２ｂとが対をなして配置されている。

【0019】

先ず、図１の中央に符号５１を付した二点鎖線で示した受光領域で発生した電子を、Ｈ字の中棒に沿って、図１の左方向に移動させ、更に第１の電界制御電極対（４１ａ，４１ｂ）の間を通過する電荷移動経路に移動させる場合は、第２の電界制御電極対（４２ａ，４２ｂ）、第３の電界制御電極対（４３ａ，４３ｂ）及び第４の電界制御電極対（４４ａ，４４ｂ）に低い電圧である第２電界制御パルスＧ₂，第３電界制御パルスＧ₃及び第４電界制御パルスＧ_Dをそれぞれ与え、第３の電界制御電極対（４３ａ，４３ｂ）に高い電圧である第３電界制御パルスＧ₃を与える。

【0020】

第１の電界制御電極対（４１ａ，４１ｂ）及び第２の電界制御電極対（４２ａ，４２ｂ）に対し、互いに異なる電界制御電圧を第１電界制御パルスＧ₁及び第２電界制御パルスＧ₂によって、それぞれ印加し、電荷移動経路の空乏化電位を変化させることにより、図３（ｂ）に破線と実線で示したような方向の異なる電位勾配が形成されて、画素形成領域（３２，３４，３５）中を輸送される信号電荷の移動方向が順次、制御される。第１の電界制御電極対（４１ａ，４１ｂ）の間を通過する電荷移動経路を経由して、第１の電荷蓄積領域６１に電荷を移動させるためには、図３（ｂ）に破線で示したような電位勾配を形成すればよい。一方、 第２の電界制御電極対（４２ａ，４２ｂ）の間を通過する電荷移動経路を経由して、第２の電荷蓄積領域６２に電荷を移動させるためには、図３（ｂ）に実線で示したような電位勾配を形成すればよい。

【0021】

空乏化電位を効率良く変化させるため、図２（ａ）の断面図に示すように、対をなす第１の電界制御電極４１ａ，４１ｂの直下の部分の絶縁膜１１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。図示を省略しているが、対をなす第２の電界制御電極４２ａ，４２ｂ、対をなす第３の電界制御電極４３ａ，４３ｂ及び対をなす第４の電界制御電極４４ａ，４４ｂのそれぞれの直下の部分の絶縁膜１１の厚さも他の部分より薄く設定され、同様にゲート絶縁膜として機能している。
同様に、図１の中央に符号５１を付した二点鎖線で示した受光領域で発生した電子を、Ｈ字の中棒に沿って、図１の右方向に移動させ、更に第３の電界制御電極対（４３ａ，４３ｂ）の間を通過する電荷移動経路に移動させる場合は、第１の電界制御電極対（４１ａ，４１ｂ）、第２の電界制御電極対（４２ａ，４２ｂ）及び第４の電界制御電極対（４４ａ，４４ｂ）にそれぞれ低い電圧である第１電界制御パルスＧ₁，第２電界制御パルスＧ₂及び第４電界制御パルスＧ_Dをそれぞれ与え、第３の電界制御電極対（４３ａ，４３ｂ）に高い電圧である第３電界制御パルスＧ₃を与えて、図４（ｂ）の破線で示したような電位勾配を形成する。

【0022】

図２（ａ）、図３（ａ）及び図４（ａ）の断面図に示すとおり、図１に示した画素形成領域（３２，３４，３５）は、ｐ型の半導体からなる活性領域形成層３２と、活性領域形成層３２の上部の一部に設けられた、ｎ型の表面埋込領域３５とを備え、表面埋込領域３５中の多数キャリアである電子が、信号電荷として表面埋込領域３５中を輸送される。電荷移動経路として機能する表面埋込領域３５の表面に接して、ｐ型のピニング層３４が設けられている。図２（ａ）、図３（ａ）及び図４（ａ）の断面図に示すとおり、第１の実施形態に係る３出力電荷変調素子の断面構造は、３層構造の画素形成領域（３２，３４，３５）が、更にｐ型の半導体基板３１上に形成されているので、実際は４層構造である。

【0023】

図２（ａ）、図３（ａ）及び図４（ａ）の断面図では、活性領域形成層３２が、ｐ型の半導体基板３１上にエピタキシャル成長等により堆積された構造を例示しているが、活性領域形成層３２はｎ型の半導体基板３１上に設けられていても構わない。更に、活性領域形成層３２と半導体基板３１との間等に他の層を含んで、５層以上の構造としても構わない。ピニング層３４において、信号電荷と反対導電型のキャリアである正孔（ホール）の密度が、電荷移動経路の空乏化電位の変化と共に、第１の電界制御電極対（４１ａ，４１ｂ）、第２の電界制御電極対（４２ａ，４２ｂ）、第３の電界制御電極対（４３ａ，４３ｂ）及び第４の電界制御電極対（４４ａ，４４ｂ）に印加される電圧によって変化する。

【0024】

図１の平面図では絶縁膜１１が図示されていないが、 図２（ａ）の断面図に示すとおり、一対の第１の電界制御電極４１ａ，４１ｂは、絶縁膜１１を介して、電荷移動経路として機能する表面埋込領域３５を挟むように、信号電荷の輸送方向と直交する方向に沿って、半導体領域（３２，３４，３５）上に配列されていることが理解できる。又、第２の電界制御電極４２ａ，４２ｂ側の断面構造の図示を省略しているが、 図２（ａ）の断面図と同様に、一対の第２の電界制御電極４２ａ，４２ｂも、電荷移動経路として機能する表面埋込領域３５を挟むようにして、絶縁膜１１を介して半導体領域（３２，３４，３５）上に配列されている。

【0025】

図１の平面図には矩形の二点鎖線で遮蔽板５１の開口部であるアパーチャを示したが、図２（ａ）及び図３（ｂ）に示す断面図は、受光領域から外れた位置での断面に対応するので、電荷移動経路の上の全面を遮蔽板５１が覆っている構造を示している。図１の平面図において、矩形の二点鎖線によってが示すアパーチャの内部の直下に位置するｐ型の活性領域形成層３２の一部と、ｎ型の表面埋込領域３５の一部とが、埋込フォトダイオード領域を構成している。図１では、このアパーチャ直下の受光領域として機能する埋込フォトダイオード領域を取り巻くように、第１の電界制御電極対（４１ａ，４１ｂ）、第２の電界制御電極対（４２ａ，４２ｂ）、第３の電界制御電極対（４３ａ，４３ｂ）及び第４の電界制御電極対（４４ａ，４４ｂ）が配置され、第１の電界制御電極対（４１ａ，４１ｂ）、第２の電界制御電極対（４２ａ，４２ｂ）、第３の電界制御電極対（４３ａ，４３ｂ）及び第４の電界制御電極対（４４ａ，４４ｂ）に加える電位を変化させたとき、表面埋込領域３５の空乏化電位を電荷移動経路を形成するように、変化させることができる。

【0026】

図３（ａ）に示すように、第１の電荷読み出し領域６１には、第１の信号読み出しトランジスタ（増幅トランジスタ）Ｔ₁Ａ_ijbのゲート電極が、絶縁膜１１中に設けられたコンタクト窓を介して接続される。第１の信号読み出しトランジスタ（増幅トランジスタ）Ｔ₁Ａ_ijbのドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用の第１のスイッチングトランジスタＴ₁Ｓ_ijbのドレイン電極に接続されている。画素選択用の第１のスイッチングトランジスタＴ₁Ｓ_ijbのソース電極は、垂直信号線Ｂ_ｊｂに接続され、ゲート電極には水平ラインの選択用制御信号ＳＬ（ｉ）が、図９に示した垂直シフトレジスタ２３から与えられる。選択用制御信号ＳＬ（ｉ）をハイ（Ｈ）レベルにすることにより、第１のスイッチングトランジスタＴ₁Ｓ_ijbが導通し、第１の信号読み出しトランジスタＴ₁Ａ_ijbで増幅された第１の電荷読み出し領域６１の電位に対応する電流が垂直信号線Ｂ_ｊｂに流れる。更に、第１の電荷読み出し領域６１には、第１のリセットトランジスタＴ₁Ｒ_ijbのソース電極が接続されている。第１のリセットトランジスタＴ₁Ｒ_ijbのドレイン電極は電源ＶＤＤに接続され、第１のリセットトランジスタＴ₁Ｒ_ijbのゲート電極にはリセット信号ＲＴ₁（ｉ）が図９に示した垂直シフトレジスタ２３から与えられる。リセット信号ＲＴ₁（ｉ）をハイ（Ｈ）レベルにして、第１のリセットトランジスタＴ₁Ｒ_ijbが第１の電荷読み出し領域６１に蓄積された電荷を吐き出し、第１の電荷読み出し領域６１をリセットする。

【0027】

一方、第２の電荷読み出し領域６２には、第２の信号読み出しトランジスタ（増幅トランジスタ）Ｔ₂Ａ_ijaのゲート電極が、絶縁膜１１中に設けられたコンタクト窓を介して接続されている。第２の信号読み出しトランジスタ（増幅トランジスタ）Ｔ₂Ａ_ijaのドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用の第２のスイッチングトランジスタＴ₂Ｓ_ijaのドレイン電極に接続されている。画素選択用の第２のスイッチングトランジスタＴ₂Ｓ_ijaのソース電極は、垂直信号線Ｂ_jaに接続され、ゲート電極には水平ラインの選択用制御信号ＳＬ（ｉ）が、図９に示した垂直シフトレジスタ２３から与えられる。選択用制御信号ＳＬ（ｉ）をハイ（Ｈ）レベルにすることにより、第２のスイッチングトランジスタＴ₂Ｓ_ijaが導通し、第２の信号読み出しトランジスタＴ₂Ａ_ijaで増幅された第２の電荷読み出し領域６２の電位に対応する電流が垂直信号線Ｂ_jaに流れる。更に、第２の電荷読み出し領域６２には、第２のリセットトランジスタＴ₂Ｒ_ijaのソース電極が接続されている。第２のリセットトランジスタＴ₂Ｒ_ijaのドレイン電極は電源ＶＤＤに接続され、第２のリセットトランジスタＴ₂Ｒ_ijaのゲート電極にはリセット信号ＲＴ₂（ｉ）が与えられる。リセット信号ＲＴ₂（ｉ）をハイ（Ｈ）レベルにして、第２のリセットトランジスタＴ₂Ｒ_ijaが第２の電荷読み出し領域６２に蓄積された電荷を吐き出し、第２の電荷読み出し領域６２をリセットする。
以下、図２に示した一対の第１の電界制御電極４１ａ，４１ｂに着目して、便宜上説明するが、第１の電界制御電極対（４１ａ，４１ｂ）、第２の電界制御電極対（４２ａ，４２ｂ）、第３の電界制御電極対（４３ａ，４３ｂ）及び第４の電界制御電極対（４４ａ，４４ｂ）に与える電圧によって、受光領域で発生した電子の移動の制御を自在に行うためには、図２（ｂ）に示したように、第１の電界制御電極対（４１ａ，４１ｂ）、で挟まれた半導体領域の空乏化電位（埋め込みダイオード内の空乏化電位）が、第１の電界制御電極対（４１ａ，４１ｂ）、に加える電圧によって大きく変動するように構成すればよい。これは、基板の濃度を低く設定し、表面のホールピニングのためのｐ＋ピニング層３４を比較的低不純物密度に選ぶことによって行える。

【0028】

図２（ｂ）は、図２（ａ）の断面図の水平方向のIIＢ−IIＢ方向に沿って図った伝導帯の下端部（底部）のポテンシャル分布の、一対の第１の電界制御電極４１ａ，４１ｂに印加される電圧による変化を示し、図２（ｃ）は、図２（ａ）の断面図の水平方向のIIＣ−IIＣ方向に沿って図った荷電子帯の上端部（頂上）のポテンシャル分布の、一対の第１の電界制御電極４１ａ，４１ｂに印加される電圧による変化を示す。埋込フォトダイオード領域の面積、表面埋込領域３５、表面のｐ＋ピニング層３４の不純物密度によっても変わるが、一対の第１の電界制御電極４１ａ，４１ｂに、低い、或いは負電圧（第１電位レベルＬの電圧）を加えたときは、図２（ｂ）の波線で示すように電子に対する電位井戸が浅く、一対の第１の電界制御電極４１ａ，４１ｂに高い電圧（第２電位レベルＨの電圧）を与えたとき、図２（ｂ）の実線で示すように電子に対する電位井戸が深くなる。一方、図２（ｃ）に示すように、一対の第１の電界制御電極４１ａ，４１ｂに、低い、或いは負電圧（第１電位レベルＬの電圧）を加えたときは、図２（ｃ）の波線で示すように正孔（ホール）に対する電位井戸が深くなりピニング層に正孔（ホール）がたまるが、一対の第１の電界制御電極４１ａ，４１ｂに高い電圧（第２電位レベルＨの電圧）を与えたとき、図２（ｃ）の実線で示すように正孔（ホール）に対する電位井戸が浅くなり、正孔（ホール）が空乏化する。このため、表面埋込領域３５の空乏化電位を一対の第１の電界制御電極４１ａ，４１ｂの電圧で大きく変化させるには、表面のｐ＋ピニング層３４のアクセプタの不純物密度の設定が重要である。

【0029】

つまり、この領域では、もし一対の第１の電界制御電極４１ａ，４１ｂの電圧が低い、或いは小さい負電圧を加えた状況では、表面のｐ＋ピニング層３４の正孔（ホール）密度は、ほぼｐ＋ピニング層３４を形成するアクセプタの不純物密度と同程度となっているが、一対の第１の電界制御電極４１ａ，４１ｂに非常に高い電圧を加えると、ｐ＋ピニング層３４内の正孔（ホール）密度が低下して空乏化した状態になることによって、電位が上昇する。よって、図２（ｂ）に示す伝導帯の下端部の電位井戸の深さΔＶ_wellを大きくするためには、図２（ｃ）に示す荷電子帯の上端部のポテンシャル分布の、特に中央部の電位が大きく変化することが必要になる。もし表面のｐ＋ピニング層３４の不純物密度が非常に高い場合（例えば、不純物密度で１０¹⁹ｃｍ^-3以上）、この領域が空乏化することはなく中央部のｐ＋ピニング層３４の電位は、一対の第１の電界制御電極４１ａ，４１ｂに加える電界制御電圧を変化させても基板電位にほぼ固定され、変化しなくなる。そのような場合には、ΔＶ_wellは小さい変化に留まる。

【0030】

一方、表面のｐ＋ピニング層３４は、図４（ａ）に示すようにアパーチャ直下の受光領域を含む広い範囲にまで延在しており、ｐ＋ピニング層３４の不純物密度は、埋込フォトダイオード領域としての暗電流の低減のためにはできる限り高くすることが望ましい。暗電流の発生要因として、シリコンとシリコン酸化膜の界面トラップの準位による発生・再結合電流Ｊ_dがあるが、これは、表面のｐ＋ピニング層３４の正孔（ホール）密度をｐとして、次式で与えられる。

【0031】

Ｊ_d ＝ Ｓ₀ｎ_i²/ｐ ……（１）

ここで、Ｓ₀は、発生速度を表す定数、ｎ_iは、真性半導体キャリア不純物密度である。則ち、式（１）に示すように、界面トラップの準位による発生・再結合電流Ｊ_dは、表面のｐ＋ピニング層３４の正孔（ホール）密度に反比例する。

【0032】

したがって、低暗電流化と、一対の第１の電界制御電極４１ａ，４１ｂによる空乏化電位の大きな変化を共に得るためには、表面のｐ＋ピニング層３４の正孔（ホール）密度を最適に選択する必要があり、これはおよそ１０¹⁷ｃｍ^-3オーダの後半から１０¹⁸ｃｍ^-3オーダの前半あたりにあると考えられる。又、空乏化電位の変化は、表面のｐ＋ピニング層３４の厚みも関係し、およそ０．１μｍ程度とすることが望ましい。これは、一対の第１の電界制御電極４１ａ，４１ｂに加えた電圧の変化によって、ｐ＋ピニング層３４内のキャリア密度が大きく変化できるかどうかが目安になる。

【0033】

既に述べたとおり、絶縁膜１１は、第１の電界制御電極対（４１ａ，４１ｂ）、第２の電界制御電極対（４２ａ，４２ｂ）、第３の電界制御電極対（４３ａ，４３ｂ）及び第４の電界制御電極対（４４ａ，４４ｂ）の直下の部分の厚さが他の部分より薄く設定され、いわゆる「ゲート絶縁膜」として機能する誘電体膜であるが、ゲート絶縁膜として機能する部分の絶縁膜の材料としては、シリコン酸化膜（ＳｉＯ₂膜）が好適であるが、シリコン酸化膜（ＳｉＯ₂膜）以外の種々の絶縁膜を用いた絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）の絶縁ゲート構造をなしてもよい。例えば、シリコン酸化膜（ＳｉＯ₂膜）／シリコン窒化膜（Ｓｉ₃Ｎ₄膜）／シリコン酸化膜（ＳｉＯ₂膜）の３層積層膜からなるＯＮＯ膜でもよい。更に、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか一つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等がゲート絶縁膜として使用可能である。

【0034】

現実の構造としては、ゲート絶縁膜として機能する薄い絶縁膜の上に、第１の電界制御電極対（４１ａ，４１ｂ）、第２の電界制御電極対（４２ａ，４２ｂ）、第３の電界制御電極対（４３ａ，４３ｂ）及び第４の電界制御電極対（４４ａ，４４ｂ）を囲むように、層間絶縁膜を選択的に構成して、絶縁膜１１を段差形状を有する２層構造としてもよい。或いは、ゲート絶縁膜として機能する部分以外の領域に、第１の電界制御電極対（４１ａ，４１ｂ）、第２の電界制御電極対（４２ａ，４２ｂ）、第３の電界制御電極対（４３ａ，４３ｂ）及び第４の電界制御電極対（４４ａ，４４ｂ）を囲むように、ゲート絶縁膜と厚さの異なる他の層間絶縁膜やフィールド絶縁膜を選択的に構成して、絶縁膜１１を段差形状に構成してもよい。この場合の層間絶縁膜やフィールド絶縁膜の材料は、ゲート絶縁膜の材料と同じでも異なる誘電体でもよく、例えば、層間絶縁膜の部分は、ゲート絶縁膜の部分より比誘電率の小さい誘電体で構成してもよい。

【0035】

絶縁膜１１のゲート絶縁膜の部分をシリコン酸化膜を採用した場合、シリコン酸化膜をキャパシタ絶縁膜（誘電体膜）とする平行平板型キャパシタのキャパシタ絶縁膜の両端に誘起される単位面積当たりの電荷密度Ｑ_oxを検討してみる。則ち、平行平板型キャパシタの両端の電極間電圧Ｖと単位面積当たりのキャパシタンスＣ_oxを用いて、キャパシタ絶縁膜の両端に誘起される単位面積当たりの電荷密度Ｑ_oxは、次式で求めることができる：

Ｑ_ox ＝ Ｃ_oxＶ ……（２）

例えば、絶縁膜１１となるシリコン酸化膜の厚さが７ｎｍ、電圧差Ｖが３Ｖであるとすれば、シリコン酸化膜の両端に誘起される単位面積当たりの電荷密度Ｑ_oxは、およそ１．５×１０^-6ｃｍ^-2である。

【0036】

一方、ｐ＋ピニング層３４のホールキャリア密度が１×１０¹⁸ｃｍ^-3、ｐ＋ピニング層３４の厚みが０．１μｍであり、その範囲でホール密度が均一であるとすれば、その電荷密度Ｑ_pinは、

Ｑ_pin＝１．６×１０^-19×１０¹⁸ｃｍ^-3×０．１×１０^-4ｃｍ
＝１．６×１０^-6ｃｍ^-2

となって、シリコン酸化膜の両端に誘起される単位面積当たりの電荷密度Ｑ_oxと同程度の値になる。これらはあくまで目安であり、ｐ＋ピニング層３４は、絶縁膜１１の直下のシリコン領域ではなく、平面パターン上、絶縁膜１１の直下のシリコン領域に隣接する領域にあるので、一対の第１の電界制御電極４１ａ，４１ｂによって直接ｐ＋ピニング層３４の正孔（ホール）密度がコントロールできるわけではない。しかし、平面パターン上、絶縁膜１１の直下のシリコン領域の脇に位置する表面埋込領域３５の電荷密度を変化させる能力が、一対の第１の電界制御電極４１ａ，４１ｂに備わっていると、表面埋込領域３５の上のｐ＋ピニング層３４の正孔（ホール）密度を変化させることができ、条件によってはｐ＋ピニング層３４を空乏化することができる。

【0037】

以上のとおり、一対の第１の電界制御電極４１ａ，４１ｂに着目して、便宜上説明したが、一対の第２の電界制御電極４２ａ，４２ｂに印加される電圧によって、一対の第２の電界制御電極４２ａ，４２ｂ側についても、図２（ｂ）と同様に伝導帯の下端部（底部）のポテンシャル分布が変化し、図２（ｃ）と同様に荷電子帯の上端部（頂上）のポテンシャル分布が変化する。則ち、図示を省略しているが、一対の第２の電界制御電極４２ａ，４２ｂについても、図２（ｂ）及び図２（ｃ）に示したと同様なポテンシャル分布が実現でき、一対の第１の電界制御電極４１ａ，４１ｂの場合と全く同様の説明が成り立つ。

【0038】

同様に、一対の第３の電界制御電極４３ａ，４３ｂ側についても、図２（ｂ）と同様に伝導帯の下端部（底部）のポテンシャル分布が変化し、図２（ｃ）と同様に荷電子帯の上端部（頂上）のポテンシャル分布が変化する。又、一対の第４の電界制御電極４４ａ，４４ｂ側についても、図２（ｂ）と同様に伝導帯の下端部（底部）のポテンシャル分布が変化し、図２（ｃ）と同様に荷電子帯の上端部（頂上）のポテンシャル分布が変化する。則ち、図示を省略しているが、一対の第３の電界制御電極４３ａ，４３ｂ及び一対の第４の電界制御電極４４ａ，４４ｂについても、それぞれ、図２（ｂ）及び図２（ｃ）に示したと同様なポテンシャル分布が実現でき、一対の第１の電界制御電極４１ａ，４１ｂの場合と全く同様の説明が成り立つ。

【0039】

通常の固体撮像装置においては、ピニング層は、ダーク時の表面でのキャリアの生成や信号キャリアの捕獲を抑制する層であり、ダーク電流や信号キャリアの捕獲の削減のために好ましい層として、従来用いられているが、第１の実施形態に係る３出力電荷変調素子のｐ＋ピニング層３４は、これらの従来周知の機能に留まらず、表面埋込領域３５の空乏化電位を第１の電界制御電極対（４１ａ，４１ｂ）、第２の電界制御電極対（４２ａ，４２ｂ）、第３の電界制御電極対（４３ａ，４３ｂ）及び第４の電界制御電極対（４４ａ，４４ｂ）の電圧で大きく変化させる作用をなす重要な層として機能している。

【0040】

図１に示す一対の第１の電界制御電極４１ａ，４１ｂと一対の第２の電界制御電極４２ａ，４２ｂに、それぞれ異なった電圧レベルのゲート電圧を加えることで、遮蔽板５１の開口部（アパーチャ）に入射した光で、埋込フォトダイオード領域で発生したキャリア（電子）を、一対の第１の電界制御電極４１ａ，４１ｂ及び一対の第２の電界制御電極４２ａ，４２ｂに加える電界制御電圧によって、Ｈ字の左側の縦棒となる垂直方向に沿って、上下に振り分けるように高速に移動させる電荷変調素子等を実現することができる。同様に、図１に示す一対の第３の電界制御電極４３ａ，４３ｂと一対の第４の電界制御電極４４ａ，４４ｂに、それぞれ異なった電圧レベルのゲート電圧を加えることで、遮蔽板５１の開口部（アパーチャ）に入射した光で、埋込フォトダイオード領域で発生したキャリア（電子）を、一対の第３の電界制御電極４３ａ，４３ｂ及び一対の第４の電界制御電極４４ａ，４４ｂに加える電界制御電圧によって、Ｈ字の右側の縦棒となる垂直方向に沿って、上下に振り分けるように高速に移動させることができる。

【0041】

則ち、 第１の実施形態に係る３出力電荷変調素子においては、 図１に示すように、Ｈ字の左側の縦棒となる垂直方向に沿った電荷移動経路の両端には、第１の電荷読み出し領域６１と第２の電荷読み出し領域６２が設けられているので、一対の第１の電界制御電極４１ａ，４１ｂと一対の第２の電界制御電極４２ａ，４２ｂに、それぞれ異なった第１及び第２電位レベルＨのゲート電圧を加えることができるようにすることで、Ｈ字の中央に位置する埋込フォトダイオード領域で発生したキャリア（電子）を、左側に移動させた後、一対の第１の電界制御電極４１ａ，４１ｂ及び一対の第２の電界制御電極４２ａ，４２ｂに加える電界制御電圧によって、Ｈ字の左側の縦棒となる垂直方向の上下に向かって、信号電荷を高速に振り分けて移動させるＴＯＦ距離センサの動作を実現することができる。又、Ｈ字の右側の縦棒となる垂直方向に沿った電荷移動経路の両端には、図１に示すように、第３の電荷読み出し領域６３と電荷排出領域６４が設けられているので、一対の第３の電界制御電極４３ａ，４３ｂと一対の第４の電界制御電極４４ａ，４４ｂに、それぞれ異なった第１及び第２電位レベルＨのゲート電圧を加えることができるようにすることで、Ｈ字の中央に位置する埋込フォトダイオード領域で発生したキャリア（電子）を、右側に移動させた後、一対の第３の電界制御電極４３ａ，４３ｂ及び一対の第４の電界制御電極４４ａ，４４ｂに加える電界制御電圧によって、Ｈ字の右側の縦棒となる垂直方向の上方向に向かって、信号電荷を高速に移動させ、Ｈ字の右側の縦棒となる垂直方向の下方向に向かって、背景光による暗電流成分となる電荷を排出することができる。

【0042】

則ち、一対の第１の電界制御電極４１ａ，４１ｂと一対の第２の電界制御電極４２ａ，４２ｂに、第１及び第２電位レベルＨの電位のゲート電圧を与えることで、図３（ｂ）に示したように第２の電荷読み出し領域６２側へ下る電位傾斜を形成することができる。例えば、一対の第１の電界制御電極４１ａ，４１ｂ＝−２Ｖ（第１電位レベルＬの電圧）、一対の第２の電界制御電極４２ａ，４２ｂ＝１Ｖ（第２電位レベルＨの電圧）のときは、図３（ｂ）の左側の第２の電荷読み出し領域６２に輸送され、逆に、一対の第１の電界制御電極４１ａ，４１ｂ＝１Ｖ（第２電位レベルＨの電圧）、一対の第２の電界制御電極４２ａ，４２ｂ＝−２Ｖ（第１電位レベルＬの電圧）のときは、図３（ｂ）に破線で示したように第１の電荷読み出し領域６１側へ下る電位傾斜を形成することができ、発生した光電子は、図３（ｂ）の右側の第１の電荷読み出し領域６１に輸送される。

【0043】

図３（ａ）に示すように、第１の電荷読み出し領域６１には、第１の信号読み出しトランジスタ（増幅トランジスタ）Ｔ₁Ａ_ijbのゲート電極が、接続されているので、第１の電荷読み出し領域６１に輸送された電荷量に相当する電圧によって、第１の信号読み出しトランジスタ（増幅トランジスタ）Ｔ₁Ａ_ijbで増幅された出力が、第１のスイッチングトランジスタＴ₁Ｓ_ijbを介して外部に出力される。同様に、第２の電荷読み出し領域６２には、第２の信号読み出しトランジスタ（増幅トランジスタ）Ｔ₂Ａ_ijaのゲート電極が接続されているので、第２の電荷読み出し領域６２に輸送された電荷量に相当する電圧によって、第２の信号読み出しトランジスタ（増幅トランジスタ）Ｔ₂Ａ_ijaで増幅された出力が、第２のスイッチングトランジスタＴ₂Ｓ_ijaを介して外部に出力される。

【0044】

例えば、光飛行時間（ＴＯＦ）距離センサへの応用においては、ＴＯＦ距離センサに設けられた光源から繰り返しパルス信号として光を対象物に照射し、対象物によって反射された光の往復に要する遅延時間Ｔ_dを測定すればよい。則ち、ＴＯＦ距離センサへの応用では、上記のように、第１の電界制御電極対（４１ａ，４１ｂ）、第２の電界制御電極対（４２ａ，４２ｂ）、第３の電界制御電極対（４３ａ，４３ｂ）及び第４の電界制御電極対（４４ａ，４４ｂ）に、図５に示すようなそれぞれ互いに位相の異なる第１電界制御パルスＧ₁，第２電界制御パルスＧ₂，第３電界制御パルスＧ₃，第４電界制御パルスＧ_Dを印加する動作を、図５に示すように、出力光の光パルスの繰り返し周期と同期して、周期的に繰り返して遅延時間Ｔ_dを測定する。則ち、第１の電界制御電極対（４１ａ，４１ｂ）、第２の電界制御電極対（４２ａ，４２ｂ）及び第３の電界制御電極対（４３ａ，４３ｂ）に印加する第１電界制御パルスＧ₁，第２電界制御パルスＧ₂，第３電界制御パルスＧ₃のそれぞれのパルス幅を２倍した時間より短いパルス幅T_０の光パルスを用いる。このパルス幅T_０の光パルスを、第３電界制御パルスＧ₃の第１電位レベルＬから第２電位レベルＨの電圧への遷移時、及び第２電界制御パルスＧ₂の第２電位レベルＨから第１電位レベルＬの電圧への遷移時を含むように、図５に示すようなタイミングで受信すれば、光パルスが対象物で反射して戻ってくる往復時間による遅延時間Ｔ_dを求めることができる。光パルスの光源から対象物までの距離Ｌは、光パルスの往復時間により決まる遅延時間Ｔ_dが求められれば、遅延時間Ｔ_dの半分に光速をかけることで求めることができる。

【0045】

図５に示すように、第１の実施形態に係る３出力電荷変調素子は、比較的デューティの狭いパルス光を用いて動作させる。図５に示すように、到来光の光パルスを受けて、電荷変調素子で変調された電荷を蓄積する期間では、第１電界制御パルスＧ₁，第２電界制御パルスＧ₂，第３電界制御パルスＧ₃，第４電界制御パルスＧ_Dからなる４つのゲート信号を図に示すように周期的に与えて動作させる。

【0046】

(a)第１電界制御パルスＧ₁が第２電位レベルＨ、第２電界制御パルスＧ₂が第１電位レベルＬ、第３電界制御パルスＧ₃が第１電位レベルＬ、第４電界制御パルスＧ_Dが第１電位レベルＬの期間では、受光領域で生成された信号電荷は、第１の電荷蓄積領域６１に転送される。
(b)第２電界制御パルスＧ₂が第２電位レベルＨ、第１電界制御パルスＧ₁が第１電位レベルＬ、第３電界制御パルスＧ₃が第１電位レベルＬ、第４電界制御パルスＧ_Dが第１電位レベルＬの期間では、受光領域で生成された信号電荷は、第２の電荷蓄積領域６２に転送される。

【0047】

(c)第３電界制御パルスＧ₃が第２電位レベルＨ、第１電界制御パルスＧ₁が第１電位レベルＬ、第３電界制御パルスＧ₃が第１電位レベルＬ、第４電界制御パルスＧ_Dが第１電位レベルＬの期間では、受光領域で生成された信号電荷は、第３の電荷蓄積領域６３に転送される。
(d)第４電界制御パルスＧ_Dが第２電位レベルＨ、第１電界制御パルスＧ₁が第１電位レベルＬ、第２電界制御パルスＧ₂が第１電位レベルＬ、第３電界制御パルスＧ₃が第１電位レベルＬの期間では、受光領域で生成された信号電荷は、第４の電荷蓄積領域（電荷排出領域）６４に排出される。
このとき、到来光の光パルスが図５に示したタイミングで到来すると、光電荷は、第２の電荷蓄積領域６２と、第３の電荷蓄積領域６３に転送される。第２の電荷蓄積領域６２と第３の電荷蓄積領域６３にたまる電荷をＱ２，Ｑ３とすると、

Ｑ２＝Ｉ_ｐｈ（Ｔ_０−Ｔ_ｄ）＋Ｉ_ａＴ_０ …………（３）
Ｑ３＝Ｉ_ｐｈＴ_ｄ＋Ｉ_ａＴ_０ …………（４）

で表される。

【0048】

ここで、Ｉ_ｐｈは、信号光パルスによる光電流、Ｉ_ａは、背景光による光電流、Ｔ_０は、光のパルス幅、Ｔ_ｄは、光の飛行時間による光パルスの遅延時間である。第１電界制御パルスＧ₁が第２電位レベルＨ、第２電界制御パルスＧ₂が第１電位レベルＬ、第３電界制御パルスＧ₃が第１電位レベルＬ、第４電界制御パルスＧ_Dが第１電位レベルＬの期間では、光パルスが到来しないので、背景光のみによる信号が蓄積される。このとき、第１の電荷蓄積領域６１にたまる電荷をＱ１とすると、

Ｑ１＝Ｉ_ａＴ_０ …………（５）

このＱ１を使って、Ｑ２及びＱ３に含まれる背景光の影響をキャンセルしながら、光の飛行時間を推定することができる。則ち、式（３），（４），（５）より光の飛行時間は次式で表される：

Ｔ_ｄ＝Ｔ_０(Ｑ３−Ｑ１)/(Ｑ２＋Ｑ３−２Ｑ１)…………（６）

なお、第４電界制御パルスＧ_Dが第２電位レベルＨ、第１電界制御パルスＧ₁が第１電位レベルＬ、第２電界制御パルスＧ₂が第１電位レベルＬ、第３電界制御パルスＧ₃が第１電位レベルＬの期間では、背景光により光電荷が発生するが、その光電荷は、第４の電荷蓄積領域（電荷排出領域）６４に排出されるので、このような短いデューティに光パルスを用いて、光のエネルギーを第２電界制御パルスＧ₂が第２電位レベルＨ、第３電界制御パルスＧ₃が第２電位レベルＨの期間に集中させることで、背景光に対する影響を軽減する。更に、キャンセル処理で、背景光の成分をキャンセルする。これにより、背景光に対する耐性の高い光飛行時間計測を行う。

【0049】

図６は、第１の実施形態に係る３出力電荷変調素子を用いて、出力光のパルス幅Ｔ_０の２倍の遅延時間に対応する距離を図る場合の動作タイミングを示す。この場合、出力光のパルス幅Ｔ_０とゲート信号第１電界制御パルスＧ₁、第２電界制御パルスＧ₂、第３電界制御パルスＧ₃の幅は同じとする。出力光パルスに対して、受信した到来光パルスの遅延時間（光飛行時間）が、図６の第１の到来光に対応する遅延時間Ｔ_ｄの場合には、Ｑ１，Ｑ２，Ｑ３は、以下のようになる：

Ｑ１＝Ｉ_ｐｈ（Ｔ_０−Ｔ_ｄ）＋Ｉ_ａＴ_０ …………（７）
Ｑ２＝Ｉ_ｐｈＴ_ｄ＋Ｉ_ａＴ_０ …………（８）
Ｑ３＝Ｉ_ａＴ_０ …………（９）

これらより、第１の到来光に対応する遅延時間Ｔ_ｄは次式で求めることができる：

Ｔ_ｄ＝Ｔ_０(Ｑ２−Ｑ３)/(Ｑ１＋Ｑ２−２Ｑ３)………（１０）

出力光パルスに対して、受信した到来光パルスの遅延時間（光飛行時間）が、図６の第２の到来光に対応する遅延時間Ｔ_d2の場合には、第１の電荷蓄積領域６１、第２の電荷蓄積領域６２、第３の電荷蓄積領域６３の電荷、Ｑ１，Ｑ２，Ｑ３は以下のようになる：

Ｑ１＝Ｉ_ａＴ_０ …………（１１）
Ｑ２＝Ｉ_ｐｈ（２Ｔ_０−Ｔ_d2）＋Ｉ_ａＴ_０ …………（１２）
Ｑ３＝Ｉ_ｐｈ（Ｔ_d2−Ｔ₀）＋Ｉ_ａＴ_０ …………（１３）

これらより、第２の到来光に対応する遅延時間Ｔ_d2は次式で求めることができる：

Ｔ_ｄ2＝Ｔ_０＋Ｔ_０(Ｑ３−Ｑ１)/(Ｑ２＋Ｑ３−２Ｑ１)…（１４）

光パルスの飛行時間が出力光のパルス幅Ｔ_０より大きいかは、Ｑ１とＱ３を比較することで分かる。則ち、光パルスの飛行時間は、Ｑ１＞Ｑ３ならば、式（１０）を、Ｑ１≦Ｑ３ならば、式（１４）を使って計算する。

【0050】

図７及び図８は、第１の実施形態に係る３出力電荷変調素子の精度（線形性）と分解能の測定結果である。図７が、背景光がない場合の結果、図８が３０００ルックスの背景光もとで、背景光キャンセル処理を行ったときの距離分解能である。図８に示すように、背景光がある場合には、距離分解能は、光ショットノイズのために、やや悪くなるが、約１．８ｍに対して３ｃｍ未満の分解能を得ている。

【0051】

以上のように、第１の実施形態に係る３出力電荷変調素子によれば、従来のＭＯＳ構造を用いてゲート電極直下のポテンシャルを縦方向（垂直方向）に制御する場合に比し、横方向（電荷移動経路に直交する）の静電誘導効果による電界制御を用いているので、電荷移動経路の長い距離にわたって電界がほぼ一定になるようにして、信号電荷が対称性を維持しながら高速に輸送される。則ち、第１の実施形態に係る３出力電荷変調素子をＴＯＦ距離センサに応用すると、従来の埋め込みフォトダイオードを用いたＣＭＯＳ型ＴＯＦ距離画像センサに比べて、電荷移動経路のトポロジーをＨ型にして、電荷移動経路の長さを長くとることができるので、図１に二点鎖線で示したアパーチャの実質的な開口率が向上して、高感度化が図れる。

【0052】

更に、従来のＭＯＳ構造を用いてゲート電極直下のポテンシャルを縦方向に制御する構造においては、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流があったが、第１の実施形態に係る３出力電荷変調素子によれば、横方向の静電誘導効果による電界制御を用いているので、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や輸送速度の低下の問題が回避できる。

【0053】

又、第１の実施形態に係る３出力電荷変調素子によれば、Ｈ型の電荷移動経路の３つの端部に位置する第１の電荷読み出し領域６１、第２の電荷読み出し領域６２及び第３の電荷読み出し領域６３に対し、信号電荷を順次、高速に振り分けて輸送し、Ｈ型の電荷移動経路の４番目の端部に位置する電荷排出領域６４に、背景光に依拠した暗電流の成分となる電荷を排出することができるので、ＴＯＦ距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用することができる。例えば、第１の実施形態に係る３出力電荷変調素子は、蛍光体の寿命を測定する素子として応用すれば、電荷移動経路の長い距離にわたって電界がほぼ一定になるようにして、信号電荷を高速に輸送していることから、より精度の高い測定が実現できる。

【0054】

−固体撮像装置−
第１の実施形態に係る３出力電荷変調素子は、固体撮像素子（光飛行時間距離画像センサ）の能動画素Ｘ_ijに適用可能であり、固体撮像素子の能動画素Ｘ_ijに適用することにより、各能動画素Ｘ_ijの内部において、高速の信号電荷の転送が可能になる。
図９は、第１の実施形態に係る３出力電荷変調素子を、図１０に示したように、複数個マトリクス状に配置した集積化構造を能動画素Ｘ_ijとし、この能動画素Ｘ_ijを更にマトリクス状複数個配列した固体撮像素子の構成例である。能動画素Ｘ_ijの１画素内には、図１に例示的に構造を示した３出力電荷変調素子を必要な個数マトリクス状に並べて並列に接続し、必要な感度を確保している。図１０では、図１の構造をした３出力電荷変調素子を３×４＝１２個含んでいる。

【0055】

１２個の３出力電荷変調素子のそれぞれの内部において、埋込フォトダイオード構造を用いて、電荷移動経路の方向と直交する方向に、横方向電界制御型（ＬＥＦ）電荷変調ドライバ２４から出力される第１電界制御パルスＧ₁，第２電界制御パルスＧ₂，第３電界制御パルスＧ₃，第４電界制御パルスＧ_Dを、それぞれ互いに異なる位相関係で、第１の電界制御電極対（４１ａ，４１ｂ）、第２の電界制御電極対（４２ａ，４２ｂ）、第３の電界制御電極対（４３ａ，４３ｂ）及び第４の電界制御電極対（４４ａ，４４ｂ）に順次印加することにより、横方向の電界による静電誘導効果によって、電荷移動経路の空乏化電位を順次変化させ、信号電荷を選択された電荷移動経路中を高速に輸送して、順次、第１の電荷蓄積領域６１、第２の電荷蓄積領域６２及び第３の電荷蓄積領域６３に蓄積し、暗電流成分を第４の電荷蓄積領域６４に排出することができる。

【0056】

図１０に示すように、１２個の３出力電荷変調素子のそれぞれの出力端子となる第１の電荷蓄積領域６１、第２の電荷蓄積領域６２及び第３の電荷蓄積領域６３は、能動画素Ｘ_ijの画素内で、電荷をためるためのキャパシタＣと、ソースフォロワアンプのゲートに接続され、アクティブピクセル型の回路により、信号が周辺の読み出し回路に読み出される。
なお、図１０に示すように、１２個の３出力電荷変調素子のそれぞれの第１の電荷蓄積領域６１、第２の電荷蓄積領域６２及び第３の電荷蓄積領域６３のノードには、リセット用のトランジスタも接続され、読み出した後、１２個の３出力電荷変調素子のそれぞれの第１の電荷蓄積領域６１、第２の電荷蓄積領域６２及び第３の電荷蓄積領域６３の電荷をリセットする。この動作は、ノイズキャンセルにも利用する。図９では、第１の電荷蓄積領域６１、第２の電荷蓄積領域６２及び第３の電荷蓄積領域６３のノードにトランジスタを介して別のキャパシタ２Ｃも接続できるようになっており、蓄積できる電荷の量を調整することができる。

【0057】

本発明の第１の実施形態に係る固体撮像装置（光飛行時間距離画像センサ）は、図９に示すように、画素アレイ部と周辺回路部（２１，２２，２３，２４）とを同一半導体チップ上に配置し、集積化している。画素アレイ部には、２次元マトリクス状に図１０に示した能動画素Ｘ_ij（ｉ＝１〜ｎ；ｊ＝１〜ｍ：ｎ，ｍはそれぞれ整数である。）が多数配列されており、例えば、方形状の撮像領域を構成している。画素アレイ部の下辺部には、図９において水平方向に示した画素行Ｘ_11，Ｘ_12，Ｘ₁₃，……Ｘ_1m；Ｘ_21，Ｘ_22，Ｘ₂₃，……Ｘ_2m；Ｘ_31，Ｘ_32，Ｘ₃₃，……Ｘ_3m；……Ｘ_n1，Ｘ_n2，Ｘ_n3，……Ｘ_nm方向に沿ってカラム並列折り返し積分／巡回型Ａ／Ｄ変換器２２と、このカラム並列折り返し積分／巡回型Ａ／Ｄ変換器２２に接続される水平シフトレジスタ２１が設けられている。画素アレイ部の左辺部には、図９において垂直方向に示した画素列Ｘ₁₁，Ｘ_21，Ｘ_31，……，Ｘ_n1；Ｘ₁₂，Ｘ_22，Ｘ_32，……，Ｘ_n2；Ｘ₁₃，Ｘ_23，Ｘ_33，……，Ｘ_n3；……；Ｘ_1m，Ｘ_2m，Ｘ_3m，……，Ｘ_nm方向に沿って垂直シフトレジスタ２３が設けられている。垂直シフトレジスタ２３及び水平シフトレジスタ２１には、図示を省略したタイミング発生回路が接続されている。第１の実施形態に係る固体撮像素子では、画素アレイ部の下辺部に設けられたカラム並列折り返し積分／巡回型Ａ／Ｄ変換器２２に信号を読み出してＡ／Ｄ変換を行い、更にノイズキャンセルする。これにより、光電荷による信号レベルが抽出され、固定パターンノイズや、時間的ランダムノイズの一部（リセットノイズ）がキャンセルされた信号を求める。

【0058】

図１１は、第１の実施形態に係る固体撮像装置による距離画像の撮像例を示している。図１１（ａ）が、式（６）により、能動画素Ｘ_ij内での背景成分のキャンセル処理（３つの信号を利用）を用いた場合、図１１（ｂ）は能動画素Ｘ_ij内の背景成分のキャンセル処理は行わず、２つの連続したフレームを用いて、一方のフレームでは信号光を消灯し、背景成分だけを読み出し、フレーム間の信号の差分で背景成分をキャンセルした結果である。
図１１は、壁の手前約５０ｃｍのところで、手を上下にゆっくりとふったときの距離画像であるが、図１１（ａ）に示すように、能動画素Ｘ_ij内でのキャンセルを用いた場合には、正しく手の形が計測されているが、図１１（ｂ）に示すように、フレーム間差分を用いた場合は、壁の部分に大きな偽の距離画像が現れていることが分かる。このように、第１の実施形態に係る固体撮像装置の能動画素Ｘ_ij内での背景成分のキャンセル処理は、動きのある対象物に対して、精度よく距離画像が計測できることが分かる。

【0059】

既に説明したとおり、第１の実施形態に係る固体撮像装置においては、第１の実施形態に係る３出力電荷変調素子の複数個を集積化して能動画素Ｘ_ijとして用いているので、従来のＭＯＳ構造を用いてゲート電極直下のポテンシャルを縦方向（半導体基板の表面に垂直方向）に制御する方式の単位画素で構成した場合に比し、各能動画素Ｘ_ijが横方向（半導体基板の表面に平行で電荷転送方向に直交する方向）の静電誘導効果による電界制御を用いているので、各能動画素Ｘ_ijを構成する１２個の３出力電荷変調素子のそれぞれ内部において、電荷移動経路に沿った長い距離にわたって電界がほぼ一定になるようにして、信号電荷を高速に転送できる。

【0060】

更に、従来のＭＯＳ構造を用いてゲート電極直下のポテンシャルを縦方向に制御する方式の単位画素を用いた構造においては、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流があったが、第１の実施形態に係る固体撮像装置によれば、各能動画素Ｘ_ijを構成する１２個の３出力電荷変調素子のそれぞれが、横方向の静電誘導効果による電界制御を用いているので、各能動画素Ｘ_ijを構成する１２個の３出力電荷変調素子のそれぞれの内部において、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や転送速度の低下の問題が回避でき、低雑音、高分解能で、応答速度の速い固体撮像装置を実現できる。

【0061】

又、第１の実施形態に係る固体撮像装置によれば、各能動画素Ｘ_ijを構成する１２個の３出力電荷変調素子のそれぞれのＨ型の電荷移動経路の３つの端部に位置する第１の電荷読み出し領域６１、第２の電荷読み出し領域６２及び第３の電荷読み出し領域６３に対し、信号電荷を順次に、高速に転送することができるので、２次元ＴＯＦ距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用して２次元画像を撮像することができる。例えば、第１の実施形態に係る固体撮像装置は、蛍光体の寿命を測定する素子として応用すれば、電荷転送方向の長い距離にわたって電界がほぼ一定になるようにして、信号電荷を高速に転送していることから、より精度の高い２次元画像を撮像できる。

【0062】

（第１の実施形態の変形例）
図１２に示すように、本発明の第１の実施形態の変形例に係る３出力電荷変調素子は、図１〜図４に示した構造と同様に、ｐ型の半導体からなる活性領域形成層、活性領域形成層の上部の一部に設けられたｎ型の表面埋込領域３５、及び表面埋込領域３５の表面に接して設けられた、ｐ型のピニング層３４を含む画素形成領域（３４，３５）と、画素形成領域（３４，３５）上に設けられた絶縁膜と、画素形成領域（３４，３５）の中央部を受光領域とし、受光領域を囲むように受光領域の中心位置に関して対称となる４つ位置のそれぞれに互いに離間して設けられた、活性領域形成層よりも高不純物密度でｎ型の第１の電荷蓄積領域６１、第２の電荷蓄積領域６２、第３の電荷蓄積領域６３及び第４の電荷蓄積領域６４と、受光領域を囲む位置において、絶縁膜上に受光領域の中心位置から第１の電荷蓄積領域６１、第２の電荷蓄積領域６２、第３の電荷蓄積領域６３及び第４の電荷蓄積領域６４のそれぞれに至る電荷移動経路のそれぞれの両側に対をなして配置された第１の電界制御電極対（４１ａ，４１ｂ）、第２の電界制御電極対（４２ａ，４２ｂ）、第３の電界制御電極対（４３ａ，４３ｂ）及び第４の電界制御電極対（４４ａ，４４ｂ）とを備える。

【0063】

図１２の平面図から分かるように、第１の電荷蓄積領域６１、第２の電荷蓄積領域６２、第３の電荷蓄積領域６３及び第４の電荷蓄積領域６４の配置トポロジーは、受光領域の中心位置に関して２回回転対称である。
図１２に対応する断面図の図示を省略しているが、第１の実施形態の変形例に係る３出力電荷変調素子の断面構造は、図２（ａ）、図３（ａ）及び図４（ａ）の断面図に示した構造と同様に、ｐ型の半導体からなる活性領域形成層と、活性領域形成層の上部の一部に設けられたｎ型の表面埋込領域３５と、表面埋込領域３５の表面に接して設けられたｐ型のピニング層３４とを備えているので、実際には、第１の実施形態の変形例に係る３出力電荷変調素子の画素形成領域（３４，３５）の断面構造は、活性領域形成層を含む３層構造であり、活性領域形成層の下のｐ基板を含めると４層構造であり、ピニング層３４の上には絶縁膜が形成されている。
図１２に示すように、本発明の第１の実施形態の変形例に係る３出力電荷変調素子は、受光領域を囲む周辺部に、活性領域形成層よりも高不純物密度でｎ型の電荷排出補助領域６５ａ，６５ｂ，６５ｃ，６５ｄが、互いに離間して設けられている点が、図１に示した構造と異なる特徴である。

【0064】

第１の実施形態の変形例に係る３出力電荷変調素子は、第１の電界制御電極対（４１ａ，４１ｂ）、第２の電界制御電極対（４２ａ，４２ｂ）、第３の電界制御電極対（４３ａ，４３ｂ）及び第４の電界制御電極対（４４ａ，４４ｂ）に対し、図５に示したタイミング図と同様な、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域３５の空乏化電位を順次変化させることにより、電荷移動経路のいずれかに、電荷を輸送する方向に向かう電位勾配を順次形成して、表面埋込領域３５中で発生した多数キャリアの移動先を第１の電荷蓄積領域６１、第２の電荷蓄積領域６２、第３の電荷蓄積領域６３及び第４の電荷蓄積領域６４のいずれかに順次設定するように制御する動作は、図１〜図４等に示した第１の実施形態に係る３出力電荷変調素子と同様である。

【0065】

但し、図１２に示すように受光領域を囲む周辺部に電荷排出補助領域６５ａ，６５ｂ，６５ｃ，６５ｄを設けてあるので、電荷移動経路を設定する際に用いる電圧よりも更に高い電位レベルの電荷排出パルスを第１の電界制御電極対（４１ａ，４１ｂ）に印加することにより、第１の電荷排出補助領域６５ａ及び第４の電荷排出補助領域６５ｄに、背景光等に起因した暗電流成分となる電荷を排出することができる。

【0066】

図２（ｃ）に示したのと同様に、一対の第１の電界制御電極４１ａ，４１ｂに、第１電位レベルＬの電圧を加えたときは、波線で示すように荷電子帯の上端部（頂上）のポテンシャル分布の正孔（ホール）に対する電位井戸が深くなりピニング層に正孔（ホール）がたまるが、一対の第１の電界制御電極４１ａ，４１ｂに第２電位レベルＨの電圧を与えたとき、実線で示すように正孔（ホール）に対する電位井戸が浅くなり、正孔（ホール）が空乏化する。図示を省略しているが、更に大きな第３電位レベルＶの電圧を与えたときは、正孔（ホール）に対する電位井戸が更に浅くなる。一方、図２（ｂ）に示したのと同様に、一対の第１の電界制御電極４１ａ，４１ｂが第１電位レベルＬの電圧又は第２電位レベルＨの電圧のときには、伝導帯の下端部（底部）のポテンシャル分布の横方向のバリアは形成されたままで中央の空乏化電位が変化し、第３電位レベルＶの電圧を加えたときには、そのバリアがなくなって、第１の電荷排出補助領域６５ａ及び第４の電荷排出補助領域６５ｄに電荷が排出される。

【0067】

同様に、第３電位レベルＶの電荷排出パルスを第２の電界制御電極対（４２ａ，４２ｂ）に印加することにより、第１の電荷排出補助領域６５ａ及び第２の電荷排出補助領域６５ｂに暗電流成分となる電荷を排出することができ、第３電位レベルＶの電荷排出パルスを第３の電界制御電極対（４３ａ，４３ｂ）に印加することにより、第２の電荷排出補助領域６５ｂ及び第３の電荷排出補助領域６５ｃに暗電流成分となる電荷を排出することができ、第３電位レベルＶの電荷排出パルスを第４の電界制御電極対（４４ａ，４４ｂ）に印加することにより、第３の電荷排出補助領域６５ｃ及び第４の電荷排出補助領域６５ｄに暗電流成分となる電荷を排出することができる。例えば、電荷移動経路を設定する際に用いる第１電位レベルＬの電圧を−１Ｖ，第２電位レベルＨの電圧を１．８Ｖとした場合に、電荷排出パルスとしての第３電位レベルＶの電圧を３．５Ｖ程度に設定すればよい。

【0068】

他の動作、則ち、電荷移動経路を横断する方向に静電誘導効果で電界制御を行う４つのゲートである第１の電界制御電極対（４１ａ，４１ｂ），第２の電界制御電極対（４２ａ，４２ｂ），第３の電界制御電極対（４３ａ，４３ｂ），第４の電界制御電極対（４４ａ，４４ｂ）によって、受光領域で発生した光電子を、Ｈ型を構成する電荷移動経路に沿って、Ｈ字の中棒に沿った左右の方向、Ｈ字の両側の棒に沿った上下の方向に電界制御により高速に移動させて、電荷変調を行う特徴については、図１〜図４等に示した第１の実施形態に係る３出力電荷変調素子と同様である。

【0069】

先ず、図１２の中央に符号５１を付した二点鎖線で示した受光領域で発生した電子を、Ｈ字の中棒に沿って、図１２の左方向に移動させ、更に第２の電界制御電極対（４２ａ，４２ｂ）の間を通過する電荷移動経路に移動させる場合は、第１の電界制御電極対（４１ａ，４１ｂ）、第３の電界制御電極対（４３ａ，４３ｂ）及び第４の電界制御電極対（４４ａ，４４ｂ）に第１電位レベルＬ＝−１Ｖの第１電界制御パルスＧ₁，第３電界制御パルスＧ₃及び第４電界制御パルスＧ_Dをそれぞれ与え、第２の電界制御電極対（４２ａ，４２ｂ）に第２電位レベルＨ＝１．８Ｖの第２電界制御パルスＧ₂を与えれば、図１２の断面XIV−XIV方向（Ｘ座標方向）に沿って、図１４に破線で示したような左下がりの電位勾配が形成される。図１４に破線で示した電位勾配に対応する、画素形成領域（３４，３５）の上方から見たＸ−Ｙ面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を図１５に示す。

【0070】

一方、受光領域で発生した電子を、Ｈ字の中棒に沿って、図１２の右方向に移動させ、更に第４の電界制御電極対（４４ａ，４４ｂ）の間を通過する電荷移動経路に移動させる場合は、第１の電界制御電極対（４１ａ，４１ｂ）、第２の電界制御電極対（４２ａ，４２ｂ）及び第３の電界制御電極対（４３ａ，４３ｂ）に第１電位レベルＬ＝−１Ｖの第１電界制御パルスＧ₁，第２電界制御パルスＧ₂及び第３電界制御パルスＧ₃をそれぞれ与え、第４の電界制御電極対（４４ａ，４４ｂ）に第２電位レベルＨ＝１．８Ｖの第４電界制御パルスＧ_Dを与えれば、図１２の断面XIV−XIV方向に沿って、図１４に実線で示したような右下がりの電位勾配が形成される。図１４に実線で示した電位勾配に対応する、画素形成領域（３４，３５）の上方から見たＸ−Ｙ面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を図１５に示す。

【0071】

なお、図１２の第１の電界制御電極対（４１ａ，４１ｂ）及び第４の電界制御電極対（４４ａ，４４ｂ）に第１電位レベルＬ＝−１Ｖの第１電界制御パルスＧ₁及び第４電界制御パルスＧ_Dをそれぞれ与え、第２の電界制御電極対（４２ａ，４２ｂ）又は第３の電界制御電極対（４３ａ，４３ｂ）に第２電位レベルＨ＝１．８Ｖの第２電界制御パルスＧ₂又は第３電界制御パルスＧ₃を与えた場合において、図１２の断面XIII−XIII方向（Ｙ座標方向）に沿った電位勾配は、図１３に破線で示したような右下がりのプロファイルになる。一方、図１２の第２の電界制御電極対（４２ａ，４２ｂ）及び第３の電界制御電極対（４３ａ，４３ｂ）に第１電位レベルＬ＝−１Ｖの第２電界制御パルスＧ₂及び第３電界制御パルスＧ₃をそれぞれ与え、第１の電界制御電極対（４１ａ，４１ｂ）又は第４の電界制御電極対（４４ａ，４４ｂ）に第２電位レベルＨ＝１．８Ｖの第１電界制御パルスＧ₁又は第４電界制御パルスＧ_Dを与えた場合において、図１２の断面XIII−XIII方向に沿った電位勾配は、図１３に実線で示したような左下がりのプロファイルになる。

【0072】

（第２の実施形態）
図１７に示すように、本発明の第２の実施形態に係る３出力電荷変調素子は、図１〜図４に示した構造と同様に、ｐ型の半導体からなる活性領域形成層、活性領域形成層の上部の一部に設けられたｎ型の表面埋込領域３５、及び表面埋込領域３５の表面に接して設けられた、ｐ型のピニング層３４を含む画素形成領域（３４，３５）と、画素形成領域（３４，３５）上に設けられた絶縁膜と、画素形成領域（３４，３５）の中央部を受光領域とし、受光領域を囲むように受光領域の中心位置に関して対称となる４つ位置のそれぞれに互いに離間して設けられた、活性領域形成層よりも高不純物密度でｎ型の第１の電荷蓄積領域８１、第２の電荷蓄積領域８２、第３の電荷蓄積領域８３及び第４の電荷蓄積領域８４と、受光領域を囲む位置において、絶縁膜上に受光領域の中心位置から第１の電荷蓄積領域８１、第２の電荷蓄積領域８２、第３の電荷蓄積領域８３及び第４の電荷蓄積領域８４のそれぞれに至る電荷移動経路のそれぞれの両側に対をなして配置された第１の電界制御電極対（９１ａ，９１ｂ）、第２の電界制御電極対（９２ａ，９２ｂ）、第３の電界制御電極対（９３ａ，９３ｂ）及び第４の電界制御電極対（９４ａ，９４ｂ）とを備える。

【0073】

図１７の平面図から分かるように、第１の電荷蓄積領域８１、第２の電荷蓄積領域８２、第３の電荷蓄積領域８３及び第４の電荷蓄積領域８４の配置トポロジーは、受光領域の中心位置に関して４回回転対称である。図１７に示すように、本発明の第２の実施形態に係る３出力電荷変調素子は、更に、受光領域を囲む周辺部に、活性領域形成層よりも高不純物密度でｎ型の電荷排出補助領域８５ａ，８５ｂ，８５ｃ，８５ｄが、互いに離間して設けられている。
図１７に対応する断面図の図示を省略しているが、第２の実施形態に係る３出力電荷変調素子の断面構造は、図２（ａ）、図３（ａ）及び図４（ａ）の断面図に示した構造と同様に、ｐ型の半導体からなる活性領域形成層と、活性領域形成層の上部の一部に設けられたｎ型の表面埋込領域３５と、表面埋込領域３５の表面に接して設けられたｐ型のピニング層３４とを備えているので、実際には、第２の実施形態に係る３出力電荷変調素子の画素形成領域（３４，３５）の断面構造は、活性領域形成層を含む３層構造であり、活性領域形成層の下のｐ基板を含めると４層構造である。そして、ピニング層３４の上に絶縁膜が形成されている。

【0074】

第２の実施形態に係る３出力電荷変調素子は、第１の電界制御電極対（９１ａ，９１ｂ）、第２の電界制御電極対（９２ａ，９２ｂ）、第３の電界制御電極対（９３ａ，９３ｂ）及び第４の電界制御電極対（９４ａ，９４ｂ）に対し、図５に示したタイミング図と同様な、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域３５の空乏化電位を順次変化させることにより、電荷移動経路のいずれかに、電荷を輸送する方向に向かう電位勾配を順次形成して、表面埋込領域３５中で発生した多数キャリアの移動先を第１の電荷蓄積領域８１、第２の電荷蓄積領域８２、第３の電荷蓄積領域８３及び第４の電荷蓄積領域８４のいずれかに順次設定するように制御する。又、図１７に示すように周辺部に電荷排出補助領域８５ａ，８５ｂ，８５ｃ，８５ｄを設けてあるので、電荷移動経路を設定する際に用いる電圧よりも更に高い電位レベルの電荷排出パルスを第１の電界制御電極対（９１ａ，９１ｂ）に印加することにより、第１の電荷排出補助領域８５ａ及び第４の電荷排出補助領域８５ｄに、背景光等に起因した暗電流成分となる電荷を排出することができる。

【0075】

一対の第１の電界制御電極９１ａ，９１ｂに、第１電位レベルＬの電圧を加えたときは、図２（ｃ）の破線で示したのと同様に、荷電子帯の上端部（頂上）のポテンシャル分布の正孔（ホール）に対する電位井戸が深くなりピニング層に正孔（ホール）がたまる。一対の第１の電界制御電極９１ａ，９１ｂに第２電位レベルＨの電圧を与えたときは、図２（ｃ）の実線で示したのと同様に、正孔（ホール）に対する電位井戸が浅くなり、正孔（ホール）が空乏化する。図示を省略しているが、更に大きな第３電位レベルＶの電圧を与えたときは、正孔（ホール）に対する電位井戸が更に浅くなる。一方、図２（ｂ）に示したのと同様に、一対の第１の電界制御電極９１ａ，９１ｂが第１電位レベルＬの電圧又は第２電位レベルＨの電圧のときには、伝導帯の下端部（底部）のポテンシャル分布の横方向のバリアは形成されたままで中央の空乏化電位が変化し、第３電位レベルＶの電圧を加えたときには、そのバリアがなくなって、第１の電荷排出補助領域８５ａ及び第４の電荷排出補助領域８５ｄに電荷が排出される。

【0076】

同様に、第３電位レベルＶの電荷排出パルスを第２の電界制御電極対（９２ａ，９２ｂ）に印加することにより、第１の電荷排出補助領域８５ａ及び第２の電荷排出補助領域８５ｂに暗電流成分となる電荷を排出することができ、第３電位レベルＶの電荷排出パルスを第３の電界制御電極対（９３ａ，９３ｂ）に印加することにより、第４の電荷排出補助領域８５ｄ及び第３の電荷排出補助領域８５ｃに暗電流成分となる電荷を排出することができ、第３電位レベルＶの電荷排出パルスを第４の電界制御電極対（９４ａ，９４ｂ）に印加することにより、第３の電荷排出補助領域８５ｃ及び第２の電荷排出補助領域８５ｂに暗電流成分となる電荷を排出することができる。例えば、電荷移動経路を設定する際に用いる第１電位レベルＬの電圧を−１Ｖ，第２電位レベルＨの電圧を１．３Ｖとした場合に、電荷排出パルスとしての第３電位レベルＶの電圧を３Ｖ程度に設定すればよい。

【0077】

第２の実施形態に係る３出力電荷変調素子では、受光領域の中心で互いにクロスするＸ型を構成するように電荷移動経路が設定される。それぞれの電荷移動経路を横断する方向に、静電誘導効果で電界制御を行う４つのゲートである第１の電界制御電極対（９１ａ，９１ｂ），第２の電界制御電極対（９２ａ，９２ｂ），第３の電界制御電極対（９３ａ，９３ｂ），第４の電界制御電極対（９４ａ，９４ｂ）によって、受光領域で発生した光電子を、Ｘ型を構成する電荷移動経路に沿って、Ｘ字の４つの方向に電界制御により高速に移動させて、電荷変調を行うことができる。

【0078】

第２の実施形態に係る３出力電荷変調素子において、図１７の中央に符号５１を付した二点鎖線で示した受光領域で発生した電子を、Ｘ字をなす電荷移動経路に沿って、図１７の左上方向に移動させ、第１の電界制御電極対（９１ａ，９１ｂ）の間を通過させる場合は、第２の電界制御電極対（９２ａ，９２ｂ）、第３の電界制御電極対（９３ａ，９３ｂ）及び第４の電界制御電極対（９４ａ，９４ｂ）に第１電位レベルＬ＝−１Ｖの第２電界制御パルスＧ₁，第３電界制御パルスＧ₃及び第４電界制御パルスＧ_Dをそれぞれ与え、第１の電界制御電極対（９１ａ，９１ｂ）に第２電位レベルＨ＝１．３Ｖの第１電界制御パルスＧ₁を与えれば、図１７の断面XVII−XVII方向(左上がりの対角方向）に沿って、図１９に破線で示したような左下がりの電位勾配が形成される。図１９に破線で示した電位勾配に対応する、画素形成領域（３４，３５）の上方から見たＸ−Ｙ面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を図２０に示す。

【0079】

一方、受光領域で発生した電子を、Ｘ字をなす電荷移動経路沿って、図１７の右下方向に移動させ、第４の電界制御電極対（９４ａ，９４ｂ）の間を通過させる場合は、第１の電界制御電極対（９１ａ，９１ｂ）、第２の電界制御電極対（９２ａ，９２ｂ）及び第３の電界制御電極対（９３ａ，９３ｂ）に第１電位レベルＬ＝−１Ｖの第１電界制御パルスＧ₁，第２電界制御パルスＧ₂及び第３電界制御パルスＧ₃をそれぞれ与え、第４の電界制御電極対（９４ａ，９４ｂ）に第２電位レベルＨ＝１．３Ｖの第４電界制御パルスＧ_Dを与えれば、図１７の断面XVII−XVII方向に沿って、図１９に実線で示したような右下がりの電位勾配が形成される。図１９に実線で示した電位勾配に対応する、画素形成領域（３４，３５）の上方から見たＸ−Ｙ面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を図２１に示す。

【0080】

なお、図１７の第１の電界制御電極対（９１ａ，９１ｂ）又は第４の電界制御電極対（９４ａ，９４ｂ）に第２電位レベルＨ＝１．３Ｖの第１電界制御パルスＧ₁又は第４電界制御パルスＧ_Dをそれぞれ与え、第２の電界制御電極対（９２ａ，９２ｂ）及び第３の電界制御電極対（９３ａ，９３ｂ）に第１電位レベルＬ＝−１Ｖの第２電界制御パルスＧ₂及び第３電界制御パルスＧ₃をそれぞれ与えた場合において、図１７の断面XIII−XIII方向（右上がり対角方向）に沿った電位勾配は、図１８に示したような中央に浅い凹部を有する二瘤のプロファイルになる。

【0081】

以上のように、第２の実施形態に係る３出力電荷変調素子によれば、従来のＭＯＳ構造を用いてゲート電極直下のポテンシャルを縦方向（垂直方向）に制御する場合に比し、横方向（電荷移動経路の方向に直交する）の静電誘導効果による電界制御を用いているので、電荷移動経路の長い距離にわたって電界がほぼ一定になるようにして、信号電荷が対称性を維持しながら高速に輸送される。特に図１５及び図１６に示すＨ型の電荷移動経路の等電位線プロファイルに比して、図２０及び図２１に示すＸ型の電荷移動経路の等電位線プロファイルの場合の方が、４つの電荷蓄積領域（第１の電荷蓄積領域８１、第２の電荷蓄積領域８２、第３の電荷蓄積領域８３及び第４の電荷蓄積領域８４）に向かう電荷移動経路の対称性が優れている。則ち、第２の実施形態に係る３出力電荷変調素子をＴＯＦ距離センサに応用すると、Ｈ型の電荷移動経路の場合に比してより正確な距離測定が可能となる。更に、電荷移動経路の対称性が優れている結果製造工程におけるマスク合わせのずれの影響も受けにくくなる。又、従来の埋め込みフォトダイオードを用いたＣＭＯＳ型ＴＯＦ距離画像センサに比しても、当然ながら、電荷移動経路のトポロジーを対称性の高いＸ型にして、しかも、電荷移動経路の長さを長くとることができ、更に実質的な受光領域の面積が大きくなるので、高感度化が図れる。

【0082】

又、第１の実施形態に係る３出力電荷変調素子の特徴として述べたのと同様に、従来のＭＯＳ構造を用いてゲート電極直下のポテンシャルを縦方向に制御する構造においては、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流があったが、第２の実施形態に係る３出力電荷変調素子によれば、横方向の静電誘導効果による電界制御を用いているので、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や輸送速度の低下の問題が回避できる。

【0083】

又、第２の実施形態に係る３出力電荷変調素子によれば、Ｘ型の電荷移動経路の３つの端部に位置する第１の電荷読み出し領域６１、第２の電荷読み出し領域６２及び第３の電荷読み出し領域６３に対し、信号電荷を順次、高速に振り分けて輸送し、Ｘ型の電荷移動経路の４番目の端部に位置する電荷排出領域６４に、背景光に依拠した暗電流の成分となる電荷を排出することができるので、ＴＯＦ距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用することができる。例えば、第２の実施形態に係る３出力電荷変調素子は、蛍光体の寿命を測定する素子として応用すれば、電荷移動経路の方向の長い距離にわたって電界がほぼ一定になるようにして、信号電荷を高速に輸送していることから、より精度の高い測定が実現できる。

【0084】

（第３の実施形態）
図２２、図２３（ａ）及び図２５（ａ）に示すように、本発明の第３の実施形態に係る４出力電荷変調素子は、ｐ型の半導体からなる活性領域形成層３２、活性領域形成層３２の上部の一部に設けられたｎ型の表面埋込領域３５及び表面埋込領域３５の表面に接して設けられた、ｐ型のピニング層３４を含む画素形成領域（３２，３４，３５）と、画素形成領域（３２，３４，３５）上に設けられた絶縁膜１１と、画素形成領域（３２，３４，３５）の中央部を受光領域とし、受光領域を囲むように受光領域の中心位置に関して対称となる４つ位置のそれぞれに互いに離間して設けられた、活性領域形成層３２よりも高不純物密度でｎ型の第１の電荷蓄積領域８１、第２の電荷蓄積領域８２、第３の電荷蓄積領域８３及び第４の電荷蓄積領域８４と、受光領域を囲む位置において、絶縁膜１１上に受光領域の中心位置から第１の電荷蓄積領域８１、第２の電荷蓄積領域８２、第３の電荷蓄積領域８３及び第４の電荷蓄積領域８４のそれぞれに至る電荷移動経路のそれぞれの両側に対をなして配置された第１の電界制御電極対（９１ａ，９１ｂ）、第２の電界制御電極対（９２ａ，９２ｂ）、第３の電界制御電極対（９３ａ，９３ｂ）及び第４の電界制御電極対（９４ａ，９４ｂ）とを備える。図２２の平面図から分かるように、４出力端子として機能する第１の電荷蓄積領域８１、第２の電荷蓄積領域８２、第３の電荷蓄積領域８３及び第４の電荷蓄積領域８４の配置トポロジーは、受光領域の中心位置に関して４回回転対称である。

【0085】

第３の実施形態に係る４出力電荷変調素子の断面構造は、図２３（ａ）及び図２５（ａ）の断面図に示したように、ｐ型の半導体からなる活性領域形成層３２と、活性領域形成層３２の上部の一部に設けられたｎ型の表面埋込領域３５と、表面埋込領域３５の表面に接して設けられたｐ型のピニング層３４とを備えているので、実際には、第３の実施形態に係る４出力電荷変調素子の画素形成領域（３２，３４，３５）の断面構造は、活性領域形成層３２を含む３層構造であり、活性領域形成層３２の下のｐ型の半導体基板３１を含めると４層構造である。そして、ピニング層３４の上に絶縁膜１１が形成されている。

【0086】

図２２に示すように、本発明の第３の実施形態に係る４出力電荷変調素子は、更に、受光領域を囲む周辺部に、活性領域形成層３２よりも高不純物密度でｎ型の第１の電荷排出補助領域８５ａ，第２の電荷排出補助領域８５ｂ，第３の電荷排出補助領域８５ｃ，第４の電荷排出補助領域８５ｄが、互いに離間して設けられている。第１の電界制御電極９１ｂと第２の電界制御電極９２ａの間には、Ｔ字型に凸形状をなす第１の電荷排出補助領域８５ａの凸部が挿入され、凸部の先端は図２３（ａ）に示すように、ｐ型の活性領域形成層３２を介してｎ型の表面埋込領域３５に対向している。又、第２の電界制御電極９２ｂと第４の電界制御電極９５ａの間には、Ｔ字型に凸形状をなす第２の電荷排出補助領域８５ｂの凸部が挿入され、凸部の先端は活性領域形成層３２を介して表面埋込領域３５に対向している。更に、第４の電界制御電極９５ｂと第３の電界制御電極９３ａの間には、Ｔ字型に凸形状をなす第３の電荷排出補助領域８５ｃの凸部が挿入され、凸部の先端は図２３（ａ）に示すように、ｐ型の活性領域形成層３２を介してｎ型の表面埋込領域３５に対向している。第３の電界制御電極９３ｂと第１の電界制御電極９１ａの間には、Ｔ字型に凸形状をなす第４の電荷排出補助領域８５ｄの凸部が挿入され、凸部の先端は、活性領域形成層３２を介して表面埋込領域３５に対向している。

【0087】

更に、第１の電界制御電極９１ｂと第２の電界制御電極９２ａの間には、背景光により受光領域に発生した暗電流による電荷をｐ型の活性領域形成層３２をチャネル領域として、ＭＯＳ構造によってチャネル領域の電位を制御して、表面埋込領域３５から第１の電荷排出補助領域８５ａに転送する第１電荷転送ゲート電極９６ａが設けられている。更に、第２の電界制御電極９２ｂと第４の電界制御電極９５ａの間には、受光領域に発生した暗電流による電荷を表面埋込領域３５から第２の電荷排出補助領域８５ｂに転送する第２電荷転送ゲート電極９６ｂが設けられ、第４の電界制御電極９５ｂと第３の電界制御電極９３ａの間には、暗電流による電荷を第３の電荷排出補助領域８５ｃに転送する第３電荷転送ゲート電極９６ｃが設けられ、第３の電界制御電極９３ｂと第１の電界制御電極９１ａの間には、暗電流による電荷を第４の電荷排出補助領域８５ｄに転送する第４電荷転送ゲート電極９６ｄが設けられている。

【0088】

第１の電荷蓄積領域８１、第２の電荷蓄積領域８２、第３の電荷蓄積領域８３及び第４の電荷蓄積領域８４のいずれかにＸ型をなす４方向に向かう電荷移動経路のいずれかに沿って、電荷を輸送する際には、第１電荷転送ゲート電極９６ａ、第２電荷転送ゲート電極９６ｂ、第３電荷転送ゲート電極９６ｃ及び第４電荷転送ゲート電極９６ｄのそれぞれに第１電位レベルＬ_Dの電圧の電荷排出制御パルスＧ_Dを印加して、第１電荷転送ゲート電極９６ａ、第２電荷転送ゲート電極９６ｂ、第３電荷転送ゲート電極９６ｃ及び第４電荷転送ゲート電極９６ｄのそれぞれの直下のｐ型の活性領域形成層３２の表面に、図２３（ｂ）の実線で示すような電位障壁を形成しておく。

【0089】

具体的に、第１の電界制御電極対（９１ａ，９１ｂ）、第３の電界制御電極対（９３ａ，９３ｂ）及び第４の電界制御電極対（９４ａ，９４ｂ）に第１電位レベルＬ＝−１Ｖの第１電界制御パルスＧ₁，第３電界制御パルスＧ₃及び第４電界制御パルスＧ_Dをそれぞれ与え、第２の電界制御電極対（９２ａ，９２ｂ）に第２電位レベルＨ＝１．８Ｖの第２電界制御パルスＧ₂を与え、第１電荷転送ゲート電極９６ａ、第２電荷転送ゲート電極９６ｂ、第３電荷転送ゲート電極９６ｃ及び第４電荷転送ゲート電極９６ｄのそれぞれに、第１電位レベルＬ_D＝１Ｖの電荷排出制御パルスＧ_Dを印加した場合は、図２３（ｂ）の実線は、図２４の破線で示したような中央に浅い凹部を有する右下がりの二瘤のプロファイルになる。一方、第１の電界制御電極対（９１ａ，９１ｂ）、第２の電界制御電極対（９２ａ，９２ｂ）及び第４の電界制御電極対（９４ａ，９４ｂ）に第１電位レベルＬ＝−１Ｖの第１電界制御パルスＧ₁，第２電界制御パルスＧ₂及び第４電界制御パルスＧ₄をそれぞれ与え、第３の電界制御電極対（９３ａ，９３ｂ）に第２電位レベルＨ＝１．８Ｖの第３電界制御パルスＧ₃を与え、第１電荷転送ゲート電極９６ａ、第２電荷転送ゲート電極９６ｂ、第３電荷転送ゲート電極９６ｃ及び第４電荷転送ゲート電極９６ｄのそれぞれに、第１電位レベルＬ_D＝１Ｖの電荷排出制御パルスＧ_Dを印加した場合は、図２３（ｂ）の実線は、図２４の実線で示したような中央に浅い凹部を有する左下がりの二瘤のプロファイルになる。

【0090】

第３の実施形態に係る４出力電荷変調素子は、第１電荷転送ゲート電極９６ａ、第２電荷転送ゲート電極９６ｂ、第３電荷転送ゲート電極９６ｃ及び第４電荷転送ゲート電極９６ｄのそれぞれの直下に電位障壁を形成した状態で、第１の電界制御電極対（９１ａ，９１ｂ）、第２の電界制御電極対（９２ａ，９２ｂ）、第３の電界制御電極対（９３ａ，９３ｂ）及び第４の電界制御電極対（９４ａ，９４ｂ）に対し、図３１に示したタイミング図に示すような、それぞれ互いに位相の異なる４つの電界制御パルスを周期的に印加する。位相の異なる電界制御パルスが印加されると、表面埋込領域３５の空乏化電位がＸ型の電荷移動経路に沿って順次変化するので、Ｘ型をなす４方向に向かう電荷移動経路のいずれかに電荷を輸送可能な電位勾配を順次形成する。電位勾配が４方向に向かう電荷移動経路のいずれかに順次形成されることにより、表面埋込領域３５中で発生した多数キャリアの移動先を第１の電荷蓄積領域８１、第２の電荷蓄積領域８２、第３の電荷蓄積領域８３及び第４の電荷蓄積領域８４のいずれかに順次設定される。

【0091】

一方、第１電荷転送ゲート電極９６ａ、第２電荷転送ゲート電極９６ｂ、第３電荷転送ゲート電極９６ｃ及び第４電荷転送ゲート電極９６ｄのそれぞれに第２電位レベルＨ_Dの電圧の電荷排出制御パルスＧ_Dを印加した場合は、第１電荷転送ゲート電極９６ａ、第２電荷転送ゲート電極９６ｂ、第３電荷転送ゲート電極９６ｃ及び第４電荷転送ゲート電極９６ｄのそれぞれの直下の電位障壁の高さが、図２３（ｂ）の破線に示すように低減する。具体的には、第１の電界制御電極対（９１ａ，９１ｂ）、第２の電界制御電極対（９２ａ，９２ｂ）、第３の電界制御電極対（９３ａ，９３ｂ）及び第４の電界制御電極対（９４ａ，９４ｂ）に第１電位レベルＬ＝−１Ｖの第１電界制御パルスＧ₁、第２電界制御パルスＧ₂、第３電界制御パルスＧ₃及び第４電界制御パルスＧ₄をそれぞれ与え、第１電荷転送ゲート電極９６ａ、第２電荷転送ゲート電極９６ｂ、第３電荷転送ゲート電極９６ｃ及び第４電荷転送ゲート電極９６ｄのそれぞれに、第２電位レベルＨ_D＝３．３Ｖの電荷排出制御パルスＧ_Dを印加した場合は、図２３（ｂ）の破線は図２４の２点鎖線で示したようなプロファイルになる。 図２４の２点鎖線で示した電位勾配に対応する、画素形成領域（３２，３４，３５）の上方から見たＸ−Ｙ面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を図２８に、第１の電荷排出補助領域８５ａに至る電荷移動経路のみに着目して示す。第１電荷転送ゲート電極９６ａ、第２電荷転送ゲート電極９６ｂ、第３電荷転送ゲート電極９６ｃ及び第４電荷転送ゲート電極９６ｄのそれぞれに、第２電位レベルＨ_D＝３．３Ｖの電荷排出制御パルスＧ_Dを同時に印加すれば、第２の電荷排出補助領域８５ｂ，第３の電荷排出補助領域８５ｃ，第４の電荷排出補助領域８５ｄのそれぞれに至る電荷移動経路も同時に実現されることは勿論である。

【0092】

電位障壁の高さが図２３（ｂ）の破線に示したように低減すると、表面埋込領域３５から、第１の電荷排出補助領域８５ａ，第２の電荷排出補助領域８５ｂ，第３の電荷排出補助領域８５ｃ，第４の電荷排出補助領域８５ｄのそれぞれに、背景光等に起因した暗電流成分となる電荷を排出することができる。

【0093】

第３の実施形態に係る４出力電荷変調素子では、受光領域の中心で互いにクロスするＸ型を構成するように電荷移動経路が設定される。それぞれの電荷移動経路を横断する方向に、静電誘導効果で電界制御を行う４つのゲートである第１の電界制御電極対（９１ａ，９１ｂ），第２の電界制御電極対（９２ａ，９２ｂ）， 第３の電界制御電極対（９３ａ，９３ｂ），第４の電界制御電極対（９４ａ，９４ｂ）によって、受光領域で発生した光電子を、Ｘ型を構成する電荷移動経路に沿って、Ｘ字の４つの方向に電界制御により高速に移動させて、電荷変調を行うことができる。

【0094】

第３の実施形態に係る４出力電荷変調素子において、図２２の中央に符号５１を付した二点鎖線で示した受光領域で発生した電子を、Ｘ字をなす電荷移動経路に沿って、図２２の左上方向に移動させ、第１の電界制御電極対（９１ａ，９１ｂ）の間を通過させる場合は、第１電荷転送ゲート電極９６ａ、第２電荷転送ゲート電極９６ｂ、第３電荷転送ゲート電極９６ｃ及び第４電荷転送ゲート電極９６ｄのそれぞれに、第１電位レベルＬ_D＝１Ｖの電荷排出制御パルスＧ_Dを印加した状態で、第２の電界制御電極対（９２ａ，９２ｂ）、第３の電界制御電極対（９３ａ，９３ｂ）及び第４の電界制御電極対（９４ａ，９４ｂ）に第１電位レベルＬ＝−１Ｖの第２電界制御パルスＧ₂，第３電界制御パルスＧ₃及び第４電界制御パルスＧ₄をそれぞれ与え、第１の電界制御電極対（９１ａ，９１ｂ）に第２電位レベルＨ＝１．８Ｖの第１電界制御パルスＧ₁を与えれば、図２２の断面XXVII−XXVII方向(左上がりの対角方向）に沿って、図２７に破線で示したような左下がりの電位勾配が形成される。この条件における図２２の断面XXV−XXV方向（右上がり対角方向）に沿った電位勾配は、図２６に示したような中央に浅い凹部を有する二瘤のプロファイルになる。図２７に破線で示した電位勾配に対応する、画素形成領域（３２，３４，３５）の上方から見たＸ−Ｙ面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を図２８に示す。

【0095】

一方、受光領域で発生した電子を、Ｘ字をなす電荷移動経路沿って、図２２の右下方向に移動させ、第４の電界制御電極対（９４ａ，９４ｂ）の間を通過させる場合は、第１電荷転送ゲート電極９６ａ、第２電荷転送ゲート電極９６ｂ、第３電荷転送ゲート電極９６ｃ及び第４電荷転送ゲート電極９６ｄのそれぞれに、第１電位レベルＬ_D＝１Ｖの電荷排出制御パルスＧ_Dを印加した状態で、第１の電界制御電極対（９１ａ，９１ｂ）、第２の電界制御電極対（９２ａ，９２ｂ）及び第３の電界制御電極対（９３ａ，９３ｂ）に第１電位レベルＬ＝−１Ｖの第１電界制御パルスＧ₁，第２電界制御パルスＧ₂及び第３電界制御パルスＧ₃をそれぞれ与え、第４の電界制御電極対（９４ａ，９４ｂ）に第２電位レベルＨ＝１．８Ｖの第４電界制御パルスＧ_Dを与えれば、図２２の断面XXVII−XXVII方向に沿って、図２７に実線で示したような右下がりの電位勾配が形成される。この条件における図２２の断面XXV−XXV方向（右上がり対角方向）に沿った電位勾配は、図２６に示したような中央に浅い凹部を有する二瘤のプロファイルになる。図２７に実線で示した電位勾配に対応する、画素形成領域（３２，３４，３５）の上方から見たＸ−Ｙ面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を図２９に示す。図２７〜図２９等から、第２の電荷蓄積領域８２、第３の電荷蓄積領域８３、第４の電荷蓄積領域８４の方向にポテンシャルバリアを形成しながら、第１の電荷蓄積領域８１の方向に電子を輸送するＸ−Ｙ面内の電位分布、或いは、第１の電荷蓄積領域８１、第２の電荷蓄積領域８２、第３の電荷蓄積領域８３の方向にポテンシャルバリアを形成しながら、第４の電荷蓄積領域８４の方向に電子を輸送するＸ−Ｙ面内の電位分布が第１電界制御パルスＧ₁、第２電界制御パルスＧ₂、第３電界制御パルスＧ₃，第４電界制御パルスＧ₄の電圧を変化することによって形成できていることが分かる。

【0096】

同様に、第３の実施形態に係る４出力電荷変調素子において、図２２の中央に符号５１を付した二点鎖線で示した受光領域で発生した電子を、Ｘ字をなす電荷移動経路に沿って、図２２の右上方向に移動させ、第３の電界制御電極対（９３ａ，９３ｂ）の間を通過させる場合は、第１電荷転送ゲート電極９６ａ、第２電荷転送ゲート電極９６ｂ、第３電荷転送ゲート電極９６ｃ及び第４電荷転送ゲート電極９６ｄのそれぞれに、第１電位レベルＬ_D＝１Ｖの電荷排出制御パルスＧ_Dを印加した状態で、第１の電界制御電極対（９１ａ，９１ｂ）、第２の電界制御電極対（９２ａ，９２ｂ）及び第４の電界制御電極対（９４ａ，９４ｂ）に第１電位レベルＬ＝−１Ｖの第１電界制御パルスＧ₁，第２電界制御パルスＧ₂及び第４電界制御パルスＧ₄をそれぞれ与え、第３の電界制御電極対（９３ａ，９３ｂ）に第２電位レベルＨ＝１．８Ｖの第３電界制御パルスＧ₃を与えれば、図２２の断面XXV−XXV方向(右上がりの対角方向）に沿って、図２５に破線で示したような右下がりの電位勾配が形成される。

【0097】

更に、受光領域で発生した電子を、Ｘ字をなす電荷移動経路沿って、図２２の左下方向に移動させ、第２の電界制御電極対（９２ａ，９２ｂ）の間を通過させる場合は、第１電荷転送ゲート電極９６ａ、第２電荷転送ゲート電極９６ｂ、第３電荷転送ゲート電極９６ｃ及び第４電荷転送ゲート電極９６ｄのそれぞれに、第１電位レベルＬ_D＝１Ｖの電荷排出制御パルスＧ_Dを印加した状態で、第１の電界制御電極対（９１ａ，９１ｂ）、第３の電界制御電極対（９３ａ，９３ｂ）及び第４の電界制御電極対（９４ａ，９４ｂ）に第１電位レベルＬ＝−１Ｖの第１電界制御パルスＧ₁，第３電界制御パルスＧ₃及び第４電界制御パルスＧ₄をそれぞれ与え、第２の電界制御電極対（９２ａ，９２ｂ）に第２電位レベルＨ＝１．８Ｖの第２電界制御パルスＧ₂を与えれば、図２７に実線で示したような左下がりの電位勾配が形成される。

【0098】

図３１に、第３の実施形態に係る４出力電荷変調素子の動作タイミングを示す。光パルスを受けて、変調された電荷を蓄積する積分期間では、第１電界制御パルスＧ₁，第２電界制御パルスＧ₂，第３電界制御パルスＧ₃，第４電界制御パルスＧ₄，電荷排出制御パルスからなる５つのゲート信号を図３１に示すように周期的に与えて動作させる。第１電界制御パルスＧ₁が第２電位レベルＨ、第２電界制御パルスＧ₂が第１電位レベルＬ、第３電界制御パルスＧ₃が第１電位レベルＬ、第４電界制御パルスＧ₄が第１電位レベルＬ、電荷排出制御パルスＧ_Dが第１電位レベルＬ_Dの期間では、受光領域で生成された信号電荷は、図２２に示した第１の電荷蓄積領域８１に転送される。第２電界制御パルスＧ₂が第２電位レベルＨ、第１電界制御パルスＧ₁が第１電位レベルＬ、第３電界制御パルスＧ₃が第１電位レベルＬ、第４電界制御パルスＧ₄が第１電位レベルＬ、電荷排出制御パルスＧ_Dが第１電位レベルＬ_Dの期間では、受光領域で生成された信号電荷は、第２の電荷蓄積領域８２に転送される。第３電界制御パルスＧ₃が第２電位レベルＨ、第１電界制御パルスＧ₁が第１電位レベルＬ、第３電界制御パルスＧ₃が第１電位レベルＬ、第４電界制御パルスＧ₄が第１電位レベルＬ、電荷排出制御パルスＧ_Dが第１電位レベルＬ_Dの期間では、受光領域で生成された信号電荷は、第３の電荷蓄積領域８３に転送される。第４電界制御パルスＧ₄が第２電位レベルＨ、第１電界制御パルスＧ₁が第１電位レベルＬ、第２電界制御パルスＧ₂が第１電位レベルＬ、第３電界制御パルスＧ₃が第１電位レベルＬ、電荷排出制御パルスＧ_Dが第１電位レベルＬ_Dの期間では、受光領域で生成された信号電荷は、第４の電荷蓄積領域８４端子に転送される。

【0099】

一方、電荷排出制御パルスＧ_Dが第２電位レベルＨ_D、第１電界制御パルスＧ₁が第１電位レベルＬ、第２電界制御パルスＧ₂が第１電位レベルＬ、第３電界制御パルスＧ₃が第１電位レベルＬ、第４電界制御パルスＧ₄が第１電位レベルＬの期間では、受光領域で生成された信号電荷は、第１の電荷排出補助領域８５ａ，第２の電荷排出補助領域８５ｂ，第３の電荷排出補助領域８５ｃ及び第４の電荷排出補助領域８５ｄに排出される。
このとき、光パルスが図３１の第１の到来光のタイミングで到来すると、第１の電荷蓄積領域８１、第２の電荷蓄積領域８２、第３の電荷蓄積領域８３にそれぞれ蓄積される電荷Ｑ１，Ｑ２，Ｑ３は、式（５），（３），（４）のようになる。又、第４の電荷蓄積領域８４に蓄積される電荷Ｑ４は以下となる：

Ｑ４＝Ｉ_ａＴ_０ ………（１５）

光の飛行時間は式（６）で求められる。

【0100】

もし、光パルスが図３１の第２の到来光のタイミングで到来すると、このときの光飛行時間（遅延時間）をＴ_d2とすると、このときに第１の電荷蓄積領域８１、第２の電荷蓄積領域８２、第３の電荷蓄積領域８３、第４の電荷蓄積領域８４にそれぞれ蓄積される電荷Ｑ１，Ｑ２，Ｑ３，Ｑ４は、以下のようになる：

Ｑ１＝Ｉ_ａＴ_０ ………（１６）
Ｑ２＝Ｉ_ａＴ_０ ………（１７）
Ｑ３＝Ｉ_ｐｈ（２Ｔ_０−Ｔ_d2）＋Ｉ_ａＴ_０ ………（１８）
Ｑ４＝Ｉ_ｐｈ（２Ｔ_d2−Ｔ₀）＋Ｉ_ａＴ_０ ………（１９）

で表される。これらを用いて、Ｔ_d2は、次式のように求めることができる：

Ｔ_d2＝Ｔ_０＋Ｔ_０(Ｑ４−Ｑ１)/(Ｑ４＋Ｑ３−２Ｑ１)………（２０）

【0101】

このように、第３の実施形態に係る４出力電荷変調素子を用いると、Ｔ₀のパルス幅を用いてＴ₀の２倍の光飛行時間のレンジで距離測定を行うことができる。
光パルスの飛行時間がＴ₀より大きいかは、Ｑ２とＱ４を比較することで分かる。則ち、光パルスの飛行時間は、Ｑ２＞Ｑ４ならば、式（６）を、Ｑ２≦Ｑ４ならば、式（２０）を使って計算する。

【0102】

図３２は、第３の実施形態に係る４出力電荷変調素子を用いて、光パルス幅Ｔ_０の３倍の遅延時間に対応する距離を図る場合の動作タイミングを示す。この場合、光パルス幅Ｔ_０と第１電界制御パルスＧ₁、第２電界制御パルスＧ₂、第３電界制御パルスＧ₃，第４電界制御パルスＧ₄のパルス幅は同じとする。出力光パルスに対して、受信した到来光パルスの遅延時間（光飛行時間）が、図３２のＴ_d1の場合（第１の到来光）には、Ｑ１，Ｑ２，Ｑ３，Ｑ４は、以下のようになる：

Ｑ１＝Ｉ_ｐｈ（Ｔ_０−Ｔ_d2）＋Ｉ_ａＴ_０ …………（２１）
Ｑ２＝Ｉ_ｐｈＴ_d1＋Ｉ_ａＴ_０ …………（２２）
Ｑ３＝Ｉ_ａＴ_０ …………（２３）
Ｑ４＝Ｉ_ａＴ_０ …………（２４）

これらより、Ｔ_d1は次式で求めることができる：

Ｔ_ｄ1＝Ｔ_０(Ｑ２−Ｑ４)/(Ｑ１＋Ｑ２−２Ｑ４) ………（２５）

【0103】

出力光パルスに対して、受信した到来光パルスの遅延時間（光飛行時間）が、図３２のＴ_d2の場（第２の到来光）には、第１の電荷蓄積領域８１、第２の電荷蓄積領域８２、第３の電荷蓄積領域８３，第４の電荷蓄積領域８４に蓄積される電荷、Ｑ１，Ｑ２，Ｑ３，Ｑ４は以下のようになる：

Ｑ１＝Ｉ_ａＴ_０ …………（２６）
Ｑ２＝Ｉ_ｐｈ（２Ｔ_０−Ｔ_d2）＋Ｉ_ａＴ_０ …………（２７）
Ｑ３＝Ｉ_ｐｈ（Ｔ_d2−Ｔ_０）＋Ｉ_ａＴ_０ …………（２８）
Ｑ４＝Ｉ_ａＴ_０ …………（２９）

これらより、Ｔ_d2は次式で求めることができる：

Ｔ_d2＝Ｔ_０＋Ｔ_０(Ｑ３−Ｑ１)/(Ｑ２＋Ｑ３−２Ｑ１)…（３０）

【0104】

出力光パルスに対して、受信した到来光パルスの遅延時間（光飛行時間）が、図３２のＴ_d3の場合（第３の到来光）には、第１の電荷蓄積領域８１、第２の電荷蓄積領域８２、第３の電荷蓄積領域８３、第４の電荷蓄積領域８４に蓄積される電荷Ｑ１，Ｑ２，Ｑ３，Ｑ４は以下のようになる：

Ｑ１＝Ｉ_ａＴ_０ …………（３１）
Ｑ２＝Ｉ_ａＴ_０ …………（３２）
Ｑ３＝Ｉ_ｐｈ（３Ｔ_０−Ｔ_d3）＋Ｉ_ａＴ_０ …………（３３）
Ｑ４＝Ｉ_ｐｈ（Ｔ_d3−２Ｔ_０）＋Ｉ_ａＴ_０ …………（３４）

これらより、Ｔ_d3は次式で求めることができる：

Ｔ_d3＝２Ｔ_０＋Ｔ_０(Ｑ４−Ｑ１)/(Ｑ３＋Ｑ４−２Ｑ１)…（３５）

光パルスの飛行時間がどの時間帯にあるかは、電荷の比較により分かり、時間帯によって、式（２５），（３０），（３５）のいずれを使うかは、表１のように決めることによって、Ｔ_０の３倍の遅延時間に対応する距離を測定することができる。

【0105】

【表1】

【0106】

以上のように、第３の実施形態に係る４出力電荷変調素子によれば、従来のＭＯＳ構造を用いてゲート電極直下のポテンシャルを縦方向（垂直方向）に制御する場合に比し、横方向（電荷移動経路の方向に直交する）の静電誘導効果による電界制御を用いているので、電荷移動経路の長い距離にわたって電界がほぼ一定になるようにして、信号電荷が対称性を維持しながら高速に輸送される。特に図１５及び図１６に示すＨ型の電荷移動経路の等電位線プロファイルに比して、図２８及び図２９に示すＸ型の電荷移動経路の等電位線プロファイルの場合の方が、４つの電荷蓄積領域（第１の電荷蓄積領域８１、第２の電荷蓄積領域８２、第３の電荷蓄積領域８３及び第４の電荷蓄積領域８４）に向かう電荷移動経路の対称性が優れている。則ち、第３の実施形態に係る４出力電荷変調素子をＴＯＦ距離センサに応用すると、Ｈ型の電荷移動経路の場合に比してより正確な距離測定が可能となる。更に、電荷移動経路の対称性が優れている結果製造工程におけるマスク合わせのずれの影響も受けにくくなる。又、従来の埋め込みフォトダイオードを用いたＣＭＯＳ型ＴＯＦ距離画像センサに比しても、当然ながら、電荷移動経路のトポロジーを対称性の高いＸ型にして、しかも、電荷移動経路の長さを長くとることができ、更に実質的な受光領域の面積が大きくなるので、高感度化が図れる。

【0107】

又、第１の実施形態に係る４出力電荷変調素子の特徴として述べたのと同様に、従来のＭＯＳ構造を用いてゲート電極直下のポテンシャルを縦方向に制御する構造においては、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流があったが、第３の実施形態に係る４出力電荷変調素子によれば、横方向の静電誘導効果による電界制御を用いているので、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や輸送速度の低下の問題が回避できる。

【0108】

又、第３の実施形態に係る４出力電荷変調素子によれば、Ｘ型の電荷移動経路の４つの端部に位置する第１の電荷読み出し領域８１、第２の電荷読み出し領域８２、第３の電荷読み出し領域８３及び第４の電荷読み出し領域８４に対し、信号電荷を順次、高速に振り分けて輸送することができるので、ＴＯＦ距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用することができる。例えば、第３の実施形態に係る４出力電荷変調素子は、蛍光体の寿命を測定する素子として応用すれば、電荷移動経路の方向の長い距離にわたって電界がほぼ一定になるようにして、信号電荷を高速に輸送していることから、より精度の高い測定が実現できる。

【0109】

（第４の実施形態）
図３３及び図３４（ａ）に示すように、本発明の第４の実施形態に係る４出力電荷変調素子は、ｐ型の半導体からなる活性領域形成層３２、活性領域形成層３２の上部の一部に設けられたｎ型の表面埋込領域３５及び表面埋込領域３５の表面に接して設けられた、ｐ型のピニング層３４を含む画素形成領域（３２，３４，３５）と、画素形成領域（３２，３４，３５）上に設けられた絶縁膜１１と、画素形成領域（３２，３４，３５）の中央部を受光領域とし、受光領域を囲むように受光領域の中心位置に関して対称となる４つ位置のそれぞれに互いに離間して設けられた、活性領域形成層３２よりも高不純物密度でｎ型の第１の電荷蓄積領域８１、第２の電荷蓄積領域８２、第３の電荷蓄積領域８３及び第４の電荷蓄積領域８４と、受光領域を囲む位置において、絶縁膜１１上に受光領域の中心位置から第１の電荷蓄積領域８１、第２の電荷蓄積領域８２、第３の電荷蓄積領域８３及び第４の電荷蓄積領域８４のそれぞれに至る電荷移動経路のそれぞれの両側に対をなして配置された第１の電界制御電極対（９１ａ，９１ｂ）、第２の電界制御電極対（９２ａ，９２ｂ）、第３の電界制御電極対（９３ａ，９３ｂ）及び第４の電界制御電極対（９４ａ，９４ｂ）とを備える。図３３の平面図から分かるように、４出力端子として機能する第１の電荷蓄積領域８１、第２の電荷蓄積領域８２、第３の電荷蓄積領域８３及び第４の電荷蓄積領域８４の配置トポロジーは、受光領域の中心位置に関して４回回転対称である。

【0110】

第４の実施形態に係る４出力電荷変調素子の断面構造は、図３４（ａ）の断面図に示したように、ｐ型の半導体からなる活性領域形成層３２と、活性領域形成層３２の上部の一部に設けられたｎ型の表面埋込領域３５と、表面埋込領域３５の表面に接して設けられたｐ型のピニング層３４とを備えているので、実際には、第４の実施形態に係る４出力電荷変調素子の画素形成領域（３２，３４，３５）の断面構造は、活性領域形成層３２を含む３層構造であり、活性領域形成層３２の下のｐ型の半導体基板３１を含めると４層構造である。そして、ピニング層３４の上に絶縁膜１１が形成されている。

【0111】

図３３に示すように、本発明の第４の実施形態に係る４出力電荷変調素子は、更に、受光領域を囲む周辺部に、活性領域形成層３２よりも高不純物密度でｎ型の第１の電荷排出補助領域８５ａ，第２の電荷排出補助領域８５ｂ，第３の電荷排出補助領域８５ｃ，第４の電荷排出補助領域８５ｄが、互いに離間して設けられている。第１の電界制御電極９１ｂと第２の電界制御電極９２ａの間には、Ｔ字型に凸形状をなす第１の電荷排出補助領域８５ａの凸部が挿入され、凸部の先端は、第３の実施形態の図２３（ａ）に示したのと同様に、ｐ型の活性領域形成層３２を介してｎ型３表面埋込領域３５に対向している。又、第２の電界制御電極９２ｂと第３の電界制御電極９３ａの間には、Ｔ字型に凸形状をなす第２の電荷排出補助領域８５ｂの凸部が挿入され、凸部の先端は活性領域形成層３２を介して表面埋込領域３５に対向している。更に、第３の電界制御電極９３ｂと第４の電界制御電極９４ａの間には、Ｔ字型に凸形状をなす第３の電荷排出補助領域８５ｃの凸部が挿入され、凸部の先端は図２３（ａ）に示したのと同様に、ｐ型の活性領域形成層３２を介してｎ型の表面埋込領域３５に対向している。第４の電界制御電極９４ｂと第１の電界制御電極９１ａの間には、Ｔ字型に凸形状をなす第４の電荷排出補助領域８５ｄの凸部が挿入され、凸部の先端は、活性領域形成層３２を介して表面埋込領域３５に対向している。

【0112】

更に、第１の電界制御電極９１ｂと第２の電界制御電極９２ａの間には、背景光により受光領域に発生した暗電流による電荷をｐ型の活性領域形成層３２をチャネル領域として、ＭＯＳ構造によってチャネル領域の電位を制御して、表面埋込領域３５から第１の電荷排出補助領域８５ａに転送する第１電荷転送ゲート電極９６ａが設けられている。更に、第２の電界制御電極９２ｂと第３の電界制御電極９３ａの間には、受光領域に発生した暗電流による電荷を表面埋込領域３５から第２の電荷排出補助領域８５ｂに転送する第２電荷転送ゲート電極９６ｂが設けられ、第３の電界制御電極９３ｂと第４の電界制御電極９４ａの間には、暗電流による電荷を第３の電荷排出補助領域８５ｃに転送する第３電荷転送ゲート電極９６ｃが設けられ、第４の電界制御電極９４ｂと第１の電界制御電極９１ａの間には、暗電流による電荷を第４の電荷排出補助領域８５ｄに転送する第４電荷転送ゲート電極９６ｄが設けられている。

【0113】

第１の電荷蓄積領域８１、第２の電荷蓄積領域８２、第３の電荷蓄積領域８３及び第４の電荷蓄積領域８４のいずれかにＸ型をなす４方向に向かう電荷移動経路のいずれかに沿って、電荷を輸送する際には、第１電荷転送ゲート電極９６ａ、第２電荷転送ゲート電極９６ｂ、第３電荷転送ゲート電極９６ｃ及び第４電荷転送ゲート電極９６ｄのそれぞれに第１電位レベルＬ_Dの電圧の電荷排出制御パルスＧ_Dを印加して、第１電荷転送ゲート電極９６ａ、第２電荷転送ゲート電極９６ｂ、第３電荷転送ゲート電極９６ｃ及び第４電荷転送ゲート電極９６ｄのそれぞれの直下のｐ型の活性領域形成層３２の表面に、第３の実施形態の図２３（ｂ）の実線で示したのと同様な電位障壁を形成しておく。

【0114】

一方、第１電荷転送ゲート電極９６ａ、第２電荷転送ゲート電極９６ｂ、第３電荷転送ゲート電極９６ｃ及び第４電荷転送ゲート電極９６ｄのそれぞれに第２電位レベルＨ_Dの電圧の電荷排出制御パルスＧ_Dを印加した場合は、第１電荷転送ゲート電極９６ａ、第２電荷転送ゲート電極９６ｂ、第３電荷転送ゲート電極９６ｃ及び第４電荷転送ゲート電極９６ｄのそれぞれの直下の電位障壁の高さが、図２３（ｂ）の破線に示したのと同様に低減する。電位障壁の高さが図２３（ｂ）の破線に示したように低減すると、表面埋込領域３５から、第１の電荷排出補助領域８５ａ，第２の電荷排出補助領域８５ｂ，第３の電荷排出補助領域８５ｃ，第４の電荷排出補助領域８５ｄのそれぞれに、背景光等に起因した暗電流成分となる電荷を排出することができる。

【0115】

第４の実施形態に係る４出力電荷変調素子では、受光領域の中心で互いにクロスするＸ型を構成するように電荷移動経路が設定される。それぞれの電荷移動経路を横断する方向に、静電誘導効果で電界制御を行う４つのゲートである第１の電界制御電極対（９１ａ，９１ｂ），第２の電界制御電極対（９２ａ，９２ｂ）， 第３の電界制御電極対（９３ａ，９３ｂ），第４の電界制御電極対（９４ａ，９４ｂ）によって、受光領域で発生した光電子を、Ｘ型を構成する電荷移動経路に沿って、Ｘ字の４つの方向に電界制御により高速に移動させて、電荷変調を行うことができる。

【0116】

例えば、第４の実施形態に係る４出力電荷変調素子において、図３３の中央に符号５１を付した二点鎖線で示した受光領域で発生した電子を、Ｘ字をなす電荷移動経路に沿って、図３３の右上方向に移動させ、第３の電界制御電極対（９３ａ，９３ｂ）の間を通過させる場合は、第１電荷転送ゲート電極９６ａ、第２電荷転送ゲート電極９６ｂ、第３電荷転送ゲート電極９６ｃ及び第４電荷転送ゲート電極９６ｄのそれぞれに、第１電位レベルＬ_D＝１Ｖの電荷排出制御パルスＧ_Dを印加した状態で、第１の電界制御電極対（９１ａ，９１ｂ）、第２の電界制御電極対（９２ａ，９２ｂ）及び第３の電界制御電極対（９３ａ，９３ｂ）に第１電位レベルＬ＝−１Ｖの第１電界制御パルスＧ₁，第２電界制御パルスＧ₂及び第３電界制御パルスＧ₃をそれぞれ与え、第４の電界制御電極対（９４ａ，９４ｂ）に第２電位レベルＨ＝１．８Ｖの第４電界制御パルスＧ₄を与えれば、図３３の断面XXXIV−XXXIV方向(右上がりの対角方向）に沿って、図３４に破線で示したような右下がりの電位勾配が形成される。

【0117】

一方、第１電荷転送ゲート電極９６ａ、第２電荷転送ゲート電極９６ｂ、第３電荷転送ゲート電極９６ｃ及び第４電荷転送ゲート電極９６ｄのそれぞれに、第１電位レベルＬ_D＝１Ｖの電荷排出制御パルスＧ_Dを印加した状態で、第１の電界制御電極対（９１ａ，９１ｂ）、第３の電界制御電極対（９３ａ，９３ｂ）及び第４の電界制御電極対（９４ａ，９４ｂ）に第１電位レベルＬ＝−１Ｖの第１電界制御パルスＧ₁，第２電界制御パルスＧ₂及び第３電界制御パルスＧ₃をそれぞれ与え、第２の電界制御電極対（９２ａ，９４ｂ）に第２電位レベルＨ＝１．８Ｖの第２電界制御パルスＧ₂を与えれば、図３３の断面XXXIV−XXXIV方向(右上がりの対角方向）に沿って、図３４に実線で示したような右上がりの電位勾配が形成される。

【0118】

図３５に、第４の実施形態に係る４出力電荷変調素子の動作タイミングを示す。光パルスを受けて、変調された電荷を蓄積する積分期間では、第１電界制御パルスＧ₁，第２電界制御パルスＧ₂，第３電界制御パルスＧ₃，第４電界制御パルスＧ₄，電荷排出制御パルスからなる５つのゲート信号を図３５に示すように周期的に与えて動作させる。第１電界制御パルスＧ₁が第２電位レベルＨ、第２電界制御パルスＧ₂が第１電位レベルＬ、第３電界制御パルスＧ₃が第１電位レベルＬ、第４電界制御パルスＧ₄が第１電位レベルＬ、電荷排出制御パルスＧ_Dが第１電位レベルＬ_Dの期間では、受光領域で生成された信号電荷は、図３３に示した第１の電荷蓄積領域８１に転送される。第２電界制御パルスＧ₂が第２電位レベルＨ、第１電界制御パルスＧ₁が第１電位レベルＬ、第３電界制御パルスＧ₃が第１電位レベルＬ、第４電界制御パルスＧ₄が第１電位レベルＬ、電荷排出制御パルスＧ_Dが第１電位レベルＬ_Dの期間では、受光領域で生成された信号電荷は、第２の電荷蓄積領域８２に転送される。第３電界制御パルスＧ₃が第２電位レベルＨ、第１電界制御パルスＧ₁が第１電位レベルＬ、第３電界制御パルスＧ₃が第１電位レベルＬ、第４電界制御パルスＧ₄が第１電位レベルＬ、電荷排出制御パルスＧ_Dが第１電位レベルＬ_Dの期間では、受光領域で生成された信号電荷は、第３の電荷蓄積領域８３に転送される。第４電界制御パルスＧ₄が第２電位レベルＨ、第１電界制御パルスＧ₁が第１電位レベルＬ、第２電界制御パルスＧ₂が第１電位レベルＬ、第３電界制御パルスＧ₃が第１電位レベルＬ、電荷排出制御パルスＧ_Dが第１電位レベルＬ_Dの期間では、受光領域で生成された信号電荷は、第４の電荷蓄積領域８４端子に転送される。

【0119】

一方、電荷排出制御パルスＧ_Dが第２電位レベルＨ_D、第１電界制御パルスＧ₁が第１電位レベルＬ、第２電界制御パルスＧ₂が第１電位レベルＬ、第３電界制御パルスＧ₃が第１電位レベルＬ、第４電界制御パルスＧ₄が第１電位レベルＬの期間では、受光領域で生成された信号電荷は、第１の電荷排出補助領域８５ａ，第２の電荷排出補助領域８５ｂ，第３の電荷排出補助領域８５ｃ及び第４の電荷排出補助領域８５ｄに排出される。

【0120】

このとき、光パルスが図３５の第１の到来光のタイミングで到来すると、第１の電荷蓄積領域８１、第２の電荷蓄積領域８２、第３の電荷蓄積領域８３、第４の電荷蓄積領域８４にそれぞれ蓄積される電荷Ｑ１，Ｑ２，Ｑ３，Ｑ５は、Ｔ_d1を第１の到来光の飛行時間による光パルスの遅延時間として、式（３６），（３７），（３８），（３９）のようになる：

Ｑ１＝Ｉ_ｐｈＴ_d1＋Ｉ_ａＴ_０ ………（３６）
Ｑ２＝Ｉ_ａＴ_０ ………（３７）
Ｑ３＝Ｉ_ａＴ_０ ………（３８）
Ｑ４＝Ｉ_ｐｈ（Ｔ_０−Ｔ_d1）＋Ｉ_ａＴ_０ ………（３９）

（３６），（３７），（３８），（３９）を用いて、第１の到来光の飛行時間による光パルスの遅延時間Ｔ_d1は、次式のように求めることができる：

Ｔ_d1＝Ｔ_０(Ｑ１−Ｑ３)/(Ｑ４＋Ｑ１−２Ｑ３)………（４０）

式（４０）において、Ｑ３の代わりにＱ２を使ってもよい。あるいは、（Ｑ２＋Ｑ３）／２を用いても良い。

【0121】

もし、光パルスが図３５の第２の到来光のタイミングで到来すると、第１の電荷蓄積領域８１、第２の電荷蓄積領域８２、第３の電荷蓄積領域８３、第４の電荷蓄積領域８４にそれぞれ蓄積される電荷Ｑ１，Ｑ２，Ｑ３，Ｑ５は、Ｔ_d2を第２の到来光の飛行時間による光パルスの遅延時間として、式（４１），（４２），（４３），（４４）のようになる：

Ｑ１＝Ｉ_ｐｈ（２Ｔ_０−Ｔ_d2）＋Ｉ_ａＴ_０ ………（４１）
Ｑ２＝Ｉ_ｐｈ（Ｔ_d2−Ｔ_０）＋Ｉ_ａＴ_０ ………（４２）
Ｑ３＝Ｉ_ａＴ_０ ………（４３）
Ｑ４＝Ｉ_ａＴ_０ ………（４４）

（４１），（４２），（４３），（４４）を用いて、第２の到来光の飛行時間による光パルスの遅延時間Ｔ_d2は、次式のように求めることができる：

Ｔ_d2＝Ｔ_０＋Ｔ_０(Ｑ２−Ｑ４)/(Ｑ１＋Ｑ２−２Ｑ４)…（４５）

式（４５）において、Ｑ４の代わりにＱ３を使ってもよい。あるいは、（Ｑ３＋Ｑ４）／２を用いても良い。

【0122】

もし、光パルスが図３５の第３の到来光のタイミングで到来すると、第１の電荷蓄積領域８１、第２の電荷蓄積領域８２、第３の電荷蓄積領域８３、第４の電荷蓄積領域８４にそれぞれ蓄積される電荷Ｑ１，Ｑ２，Ｑ３，Ｑ５は、Ｔ_d3を第３の到来光の飛行時間による光パルスの遅延時間として、式（４６），（４７），（４８），（４９）のようになる：

Ｑ１＝Ｉ_ａＴ_０ ………（４６）
Ｑ２＝Ｉ_ｐｈ（３Ｔ_０−Ｔ_d3）＋Ｉ_ａＴ_０ ………（４７）
Ｑ３＝Ｉ_ｐｈ（Ｔ_d3−２Ｔ_０）＋Ｉ_ａＴ_０ ………（４８）
Ｑ４＝Ｉ_ａＴ_０ ………（４９）

（４６），（４７），（４８），（４９）を用いて、第３の到来光の飛行時間による光パルスの遅延時間Ｔ_d3は、次式のように求めることができる：

Ｔ_d3＝２Ｔ_０＋Ｔ_０(Ｑ３−Ｑ１)/(Ｑ１＋Ｑ２−２Ｑ１)…（５０）

式（５０）において、Ｑ１の代わりにＱ４を使ってもよい。あるいは、（Ｑ１＋Ｑ４）／２を用いても良い。

【0123】

もし、光パルスが図３５の第４の到来光のタイミングで到来すると、第１の電荷蓄積領域８１、第２の電荷蓄積領域８２、第３の電荷蓄積領域８３、第４の電荷蓄積領域８４にそれぞれ蓄積される電荷Ｑ１，Ｑ２，Ｑ３，Ｑ５は、Ｔ_d4を第４の到来光の飛行時間による光パルスの遅延時間として、式（５１），（５２），（５３），（５４）のようになる：

Ｑ１＝Ｉ_ａＴ_０ ………（５１）
Ｑ２＝Ｉ_ａＴ_０ ………（５２）
Ｑ３＝Ｉ_ｐｈ（４Ｔ_０−Ｔ_d4）＋Ｉ_ａＴ_０ ………（５３）
Ｑ４＝Ｉ_ｐｈ（Ｔ_d4−３Ｔ_０）＋Ｉ_ａＴ_０ ………（５４）

（５１），（５２），（５３），（５４）を用いて、第４の到来光の飛行時間による光パルスの遅延時間Ｔ_d4は、次式のように求めることができる：

Ｔ_d4＝３Ｔ_０＋Ｔ_０(Ｑ４−Ｑ２)/(Ｑ４＋Ｑ３−２Ｑ２)…（５５）

式（５５）において、Ｑ２の代わりにＱ１を使ってもよい。あるいは、（Ｑ１＋Ｑ２）／２を用いても良い。

【0124】

このように、第４の実施形態に係る４出力電荷変調素子を用いると、Ｔ₀のパルス幅を用いてＴ₀の４倍の光飛行時間のレンジで距離測定を行うことができる。光パルスの飛行時間がどの時間帯にあるかは、電荷の比較により分かり、時間帯によって、式（４０），（４５），（５０），（５５）のいずれを使うかは、表２のように決めることによって、Ｔ_０の４倍の遅延時間に対応する距離を測定することができる。

【0125】

【表2】

【0126】

以上のように、第４の実施形態に係る４出力電荷変調素子によれば、従来のＭＯＳ構造を用いてゲート電極直下のポテンシャルを縦方向（垂直方向）に制御する場合に比し、横方向（電荷移動経路の方向に直交する）の静電誘導効果による電界制御を用いているので、電荷移動経路の長い距離にわたって電界がほぼ一定になるようにして、信号電荷が対称性を維持しながら高速に輸送される。特に図１５及び図１６に示すＨ型の電荷移動経路の等電位線プロファイルに比して、図２８及び図２９に示すＸ型の電荷移動経路の等電位線プロファイルの場合の方が、４つの電荷蓄積領域（第１の電荷蓄積領域８１、第２の電荷蓄積領域８２、第３の電荷蓄積領域８３及び第４の電荷蓄積領域８４）に向かう電荷移動経路の対称性が優れている。則ち、第４の実施形態に係る４出力電荷変調素子をＴＯＦ距離センサに応用すると、Ｈ型の電荷移動経路の場合に比してより正確な距離測定が可能となる。更に、電荷移動経路の対称性が優れている結果製造工程におけるマスク合わせのずれの影響も受けにくくなる。又、従来の埋め込みフォトダイオードを用いたＣＭＯＳ型ＴＯＦ距離画像センサに比しても、当然ながら、電荷移動経路のトポロジーを対称性の高いＸ型にして、しかも、電荷移動経路の長さを長くとることができ、更に実質的な受光領域の面積が大きくなるので、高感度化が図れる。

【0127】

又、第１の実施形態に係る４出力電荷変調素子の特徴として述べたのと同様に、従来のＭＯＳ構造を用いてゲート電極直下のポテンシャルを縦方向に制御する構造においては、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流があったが、第４の実施形態に係る４出力電荷変調素子によれば、横方向の静電誘導効果による電界制御を用いているので、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や輸送速度の低下の問題が回避できる。

【0128】

又、第４の実施形態に係る４出力電荷変調素子によれば、Ｘ型の電荷移動経路の４つの端部に位置する第１の電荷読み出し領域８１、第２の電荷読み出し領域８２、第３の電荷読み出し領域８３及び第４の電荷読み出し領域８４に対し、信号電荷を順次、高速に振り分けて輸送することができるので、ＴＯＦ距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用することができる。例えば、第４の実施形態に係る４出力電荷変調素子は、蛍光体の寿命を測定する素子として応用すれば、電荷移動経路の方向の長い距離にわたって電界がほぼ一定になるようにして、信号電荷を高速に輸送していることから、より精度の高い測定が実現できる。

【0129】

（その他の実施形態）
上記のように、本発明は本発明の第１〜第４の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
既に述べた本発明の第１〜第４の実施形態の説明では、第１導電型（ｐ型）をｐ型、第２導電型（ｎ型）をｎ型として説明したが、第１導電型（ｐ型）をｎ型、第２導電型（ｎ型）をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。

【0130】

第１〜第４の実施形態の説明では、輸送、蓄積等の処理がされる信号電荷を電子とし、ポテンシャル図において、図の下方向（深さ方向）が、電位（ポテンシャル）の正方向としたが、電気的な極性を反対とする場合においては、処理をされる電荷は正孔となるため、電荷変調素子内の電位障壁、ポテンシャル谷、ポテンシャル井戸等を示すポテンシャル形状は、図の下方向（深さ方向）が、電位の負方向として表現される。

【0131】

又、本発明の電荷移動経路が定義される半導体領域を構成する半導体材料はシリコン（Ｓｉ）に限定されるものではない。特に、化合物半導体の場合は化合物半導体の表面と絶縁膜との界面における界面欠陥や界面準位が問題になるので、本発明の横方向の静電誘導効果を用いて半導体中の電位を制御する方式は、界面欠陥や界面準位の影響を回避できるので、III−Ｖ族間化合物半導体やII−VI族間化合物半導体等の種々の化合物半導体を用いた電荷変調素子や固体撮像装置においても、第１〜第４の実施形態で例示的に説明した電荷変調素子や固体撮像装置の構造やその技術的思想は、重要な技術となる。

【0132】

このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

【符号の説明】

【0133】

１１…絶縁膜
２１…水平シフトレジスタ
２２…変換器
２３…垂直シフトレジスタ
２４…電荷変調ドライバ
３１…半導体基板
３２…活性領域形成層
３４…ピニング層
３５…表面埋込領域
４１ａ，４１ｂ…第１の電界制御電極
４２ａ，４２ｂ…第２の電界制御電極
４３ａ，４３ｂ…第３の電界制御電極
４４ａ、４４ｂ…第４の電界制御電極
５１…遮蔽板
６１…第１の電荷蓄積領域
６２…第２の電荷蓄積領域
６３…第３の電荷蓄積領域
６４…第４の電荷蓄積領域（電荷排出領域）
６５ａ…第１の電荷排出補助領域
６５ｂ…第２の電荷排出補助領域
６５ｃ…第３の電荷排出補助領域
６５ｄ…第４の電荷排出補助領域
８１…第１の電荷蓄積領域
８２…第２の電荷蓄積領域
８３…第３の電荷蓄積領域
８４…第４の電荷蓄積領域
８５ａ…第１の電荷排出補助領域
８５ｂ…第２の電荷排出補助領域
８５ｃ…第３の電荷排出補助領域
８５ｄ…第４の電荷排出補助領域
９１ａ，９１ｂ…第１の電界制御電極
９２ａ，９２ｂ…第２の電界制御電極
９３ａ，９３ｂ…第３の電界制御電極
９５ａ，９５ｂ…第４の電界制御電極
９６ａ…第１電荷転送ゲート電極
９６ｂ…第２電荷転送ゲート電極
９６ｃ…第３電荷転送ゲート電極
９６ｄ…第４電荷転送ゲート電極
Ｔ₁Ａ_ija…信号読み出しトランジスタ（増幅トランジスタ）
Ｔ₁Ｒ_ija…第１のリセットトランジスタ
Ｔ₁Ｓ_ija…第１のスイッチングトランジスタ
Ｔ₂Ａ_ijb…信号読み出しトランジスタ（増幅トランジスタ）
Ｔ₂Ｒ_ijb…第２のリセットトランジスタ
Ｔ₂Ｓ_ijb…第２のスイッチングトランジスタ
Ｘ_ij…能動画素

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】