6476315 信号増幅回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6476315

(24)【登録日】2019年2月8日

(45)【発行日】2019年2月27日

(54)【発明の名称】信号増幅回路

(51)【国際特許分類】

   H03F 1/26 20060101AFI20190218BHJP

   H03F 3/34 20060101ALI20190218BHJP

   H03F 3/38 20060101ALI20190218BHJP

【ＦＩ】

   H03F1/26

   H03F3/34 210

   H03F3/38

【請求項の数】10

【全頁数】16

(21)【出願番号】特願2017-553082(P2017-553082)

(86)(22)【出願日】2016年1月29日

(65)【公表番号】特表2018-517328(P2018-517328A)

(43)【公表日】2018年6月28日

(86)【国際出願番号】CN2016072813

(87)【国際公開番号】WO2016161839

(87)【国際公開日】20161013

【審査請求日】2017年11月7日

(31)【優先権主張番号】201510171099.6

(32)【優先日】2015年4月10日

(33)【優先権主張国】CN

(73)【特許権者】

【識別番号】512154998

【氏名又は名称】無錫華潤上華科技有限公司

【氏名又は名称原語表記】ＣＳＭＣ ＴＥＣＨＮＯＬＯＧＩＥＳ ＦＡＢ２ ＣＯ．， ＬＴＤ．

(74)【代理人】

【識別番号】110000291

【氏名又は名称】特許業務法人コスモス国際特許商標事務所

(72)【発明者】

【氏名】王 雪艶

(72)【発明者】

【氏名】張 威彦

(72)【発明者】

【氏名】陳 強

【審査官】 工藤 一光

(56)【参考文献】

【文献】 特表２０１６−５２８８５４（ＪＰ，Ａ）

【文献】 特開２００８−６７０５０（ＪＰ，Ａ）

【文献】 特開２００５−１５６２５１（ＪＰ，Ａ）

【文献】 特開平８−５１３２８（ＪＰ，Ａ）

【文献】 特開平３−１８１２１２（ＪＰ，Ａ）

【文献】 実開昭５８−９６２０３（ＪＰ，Ｕ）

【文献】 米国特許第５７３９７２０（ＵＳ，Ａ）

【文献】 米国特許第４７４５５９４（ＵＳ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｆ１／２６

Ｈ０３Ｆ１／３４

Ｈ０３Ｆ３／３４

Ｈ０３Ｆ３／３８

(57)【特許請求の範囲】

【請求項1】

第１入力端、第２入力端、第１スイッチ、第２スイッチ、第１可変抵抗器、第２可変抵抗器、第１キャパシタ、第２キャパシタ、第１出力端及び第２出力端を備え、前記第１入力端が前記第１スイッチと前記第１可変抵抗器を介して前記第１出力端に接続され、前記第２入力端が前記第２スイッチと前記第２可変抵抗器を介して前記第２出力端に接続され、前記第１キャパシタと前記第２キャパシタが互いに逆の極性でそれぞれ前記第１出力端と前記第２出力端との間に接続されているローパスフィルタ回路と、
第３入力端、第４入力端、第１演算増幅器、第２演算増幅器、第３スイッチ、第４スイッチ、第５スイッチ、第６スイッチ、第７スイッチ、第８スイッチ、第９スイッチ、第１０スイッチ、第１１スイッチ、第１２スイッチ、第１３スイッチ、第１４スイッチ、第３出力端及び第４出力端を備え、前記第３入力端が、前記第３スイッチを介して前記第１演算増幅器の正入力端に接続され、前記第３入力端が、前記第４スイッチを介して前記第１演算増幅器の負入力端に接続され、前記第１演算増幅器の正出力端が前記第５スイッチを介して前記第３出力端に接続され、前記第１演算増幅器の負出力端が前記第６スイッチを介して前記第３出力端に接続され、前記第１演算増幅器の正入力端が前記第７スイッチを介して前記第１演算増幅器の負出力端に接続され、前記第１演算増幅器の負入力端が前記第８スイッチを介して前記第１演算増幅器の正出力端に接続され、前記第４入力端が、前記第９スイッチを介して前記第２演算増幅器の正入力端に接続され、また前記第１０スイッチを介して前記第２演算増幅器の負入力端に接続され、前記第２演算増幅器の正出力端が前記第１１スイッチを介して前記第４出力端に接続され、前記第２演算増幅器の負出力端が前記第１２スイッチを介して前記第４出力端に接続され、前記第２演算増幅器の正入力端が前記第１３スイッチを介して前記第２演算増幅器の負出力端に接続され、前記第２演算増幅器の負入力端が前記第１４スイッチを介して前記第２演算増幅器の正出力端に接続されているバッファ回路と、
第５入力端、第６入力端、第３演算増幅器、第１スイッチトキャパシタモジュール、第２スイッチトキャパシタモジュール、第３スイッチトキャパシタモジュール、第４スイッチトキャパシタモジュール、第１キャパシタモジュール、第２キャパシタモジュール、第１チョッパ変調器、第２チョッパ変調器、第３チョッパ変調器、第５出力端及び第６出力端を備え、各前記スイッチトキャパシタモジュールが、キャパシタと少なくとも４つのスイッチを有してスイッチトキャパシタ構造を形成し、各前記キャパシタモジュールが、並列に接続される可変キャパシタと少なくとも１つのスイッチを有し、各前記チョッパ変調器が、少なくとも４つのスイッチを有してチョッパ変調構造を形成し、前記第５入力端が、前記第１スイッチトキャパシタモジュールと前記第１チョッパ変調器を順次介して前記第３演算増幅器の正入力端に接続され、前記第６入力端が、前記第２スイッチトキャパシタモジュールと前記第１チョッパ変調器を順次介して前記第３演算増幅器の負入力端に接続され、前記第３演算増幅器の正入力端が、前記第２チョッパ変調器と前記第１キャパシタモジュールを順次介して前記第５出力端に接続され、前記第３演算増幅器の負入力端が、前記第２チョッパ変調器と前記第２キャパシタモジュールを順次介して前記第６出力端に接続され、前記第３演算増幅器の正入力端が、前記第３スイッチトキャパシタモジュールを介して前記第５出力端に接続され、前記第３演算増幅器の負入力端が、前記第４スイッチトキャパシタモジュールを介して前記第６出力端に接続され、前記第３演算増幅器の正出力端が、前記第３チョッパ変調器を介して前記第６出力端に接続され、前記第３演算増幅器の負出力端が、前記第３チョッパ変調器を介して前記第５出力端に接続されているスイッチトキャパシタ積分回路と、
前記第１入力端と前記第２入力端から増幅前の電圧信号が入力され、前記第１出力端が前記第３入力端に接続され、前記第２出力端が前記第４入力端に接続され、前記第３出力端が前記第５入力端に接続され、前記第４出力端が前記第６入力端に接続され、前記第５出力端と前記第６出力端から増幅後の電圧信号を出力するように構成され、増幅前の電圧信号のＯＮ/ＯＦＦを制御するための信号スイッチと、
を備えることを特徴とする信号増幅回路。

【請求項2】

各スイッチトキャパシタモジュールは、キャパシタと、第１制御スイッチ、第２制御スイッチ、第３制御スイッチ及び第４制御スイッチとを有し、前記キャパシタの第１極板が、前記第１制御スイッチを介して前記スイッチトキャパシタモジュールの入力端に接続され、また前記第２制御スイッチを介してグランドに接続され、前記キャパシタの第２極板が、前記第３制御スイッチを介して前記スイッチトキャパシタモジュールの出力端に接続され、また前記第４制御スイッチを介してグランドに接続されている
ことを特徴とする請求項１に記載の信号増幅回路。

【請求項3】

前記第１スイッチトキャパシタモジュール及び前記第２スイッチトキャパシタモジュールにおけるキャパシタは、可変キャパシタである
ことを特徴とする請求項１に記載の信号増幅回路。

【請求項4】

前記信号増幅回路は、さらに第１接続スイッチ、第２接続スイッチ、第３接続スイッチ及び第４接続スイッチを備え、前記第１スイッチトキャパシタモジュールにおけるキャパシタの両端が、それぞれ前記第１接続スイッチと前記第２接続スイッチを介して前記第３スイッチトキャパシタモジュールにおけるキャパシタの両端に並列に接続され、前記第２スイッチトキャパシタモジュールにおけるキャパシタの両端が、それぞれ前記第３接続スイッチと前記第４接続スイッチを介して前記第４スイッチトキャパシタモジュールにおけるキャパシタの両端に並列に接続されている
ことを特徴とする請求項１に記載の信号増幅回路。

【請求項5】

前記可変キャパシタは、複数のキャパシタと複数のスイッチを有し、各キャパシタと各スイッチが直列に接続されてキャパシタ分岐を形成し、全てのキャパシタ分岐が並列接続されている
ことを特徴とする請求項１に記載の信号増幅回路。

【請求項6】

前記キャパシタモジュールの可変キャパシタにおけるスイッチは前記キャパシタモジュールの入力端の近くに設けられ、前記第１スイッチトキャパシタモジュールの可変キャパシタにおけるスイッチは前記第１スイッチトキャパシタモジュールの出力端の近くに設けられ、前記第２スイッチトキャパシタモジュールの可変キャパシタにおけるスイッチは前記第２スイッチトキャパシタモジュールの出力端の近くに設けられている
ことを特徴とする請求項１に記載の信号増幅回路。

【請求項7】

前記チョッパ変調器は、第１チョッパスイッチ、第２チョッパスイッチ、第３チョッパスイッチ及び第４チョッパスイッチを有し、前記チョッパ変調器の第１入力端が、前記第１チョッパスイッチを介して前記チョッパ変調器の第１出力端に接続され、また前記第２チョッパスイッチを介して前記チョッパ変調器の第２出力端に接続され、前記チョッパ変調器の第２入力端が、前記第３チョッパスイッチを介して前記チョッパ変調器の第２出力端に接続され、また前記第４チョッパスイッチを介して前記チョッパ変調器の第１出力端に接続されている
ことを特徴とする請求項１に記載の信号増幅回路。

【請求項8】

信号スイッチを介してグランドに接続されるとともに、前記ローパスフィルタ回路の第１入力端と第２入力端に接続され、自身の抵抗変化を利用して増幅前の電圧信号として差動出力電圧を出力するセンサを有する
ことを特徴とする請求項１に記載の信号増幅回路。

【請求項9】

前記センサは、バリスタ素子を利用するホイートストンブリッジ回路から構成される加速度センサである
ことを特徴とする請求項８に記載の信号増幅回路。

【請求項10】

全ての前記スイッチは、いずれも半導体装置のスイッチであり、複数組みのスイッチ信号により制御されるように構成されている
ことを特徴とする請求項１に記載の信号増幅回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、信号処理分野に関し、特に信号増幅回路に関する。

【背景技術】

【0002】

ＭＥＭＳ加速度計は、ＭＥＭＳ技術を利用して製造されたものであり、コンパクト、軽量及び低消費電力等のメリットを有するため、振動検出、方位検出、一般消費者向け応用、動作認識等の分野に幅広く適用されている。

【0003】

ピエゾ抵抗型の加速度計は、ＰＺＴ（圧電セラミック）の圧電効果を利用して製造されたものである。ＰＺＴは圧力を受けると、その抵抗値が変化する。ピエゾ抵抗をブリッジ接続することによって、抵抗値の変化を電圧の変化に変換させ、そして検出、増幅及び修正を行い、最後に加速度値に対応する２値デジタル信号を出力する。加速度計から出力された誘導電圧信号は、通常、数ｍｖ又は数十ｍｖであり、非常に弱い。直接にＡＤ変換回路（ＡＤＣ）に入力されると、出力の動的範囲が狭く、出力精度が低くなる。このため、誘導電圧信号は、増幅させてからＡＤＣに入力する必要があり、最終的に誘起電圧に対応する正確なデジタル信号が得られる。

【0004】

従来の加速度計のアナログフロントエンド（読出し回路）は、通常、増幅回路とＡＤＣで構成される。クロック信号を制御する高調波周波数のノイズがシステムに混入し、また環境に数多くの低周波ノイズ（例えば、音声信号）が存在しているため、除去しないと、検出する加速度信号に影響を与える。フィルタ回路を使用すると、フィルタコンデンサが使用する抵抗及びキャパシタが存在するため、チップの面積が大きくなりすぎる。また、センサは、信号処理を行う過程において、ずっと作動状態のため、消費電力が大きくなる。

【0005】

フロントエンド増幅回路は、低周波の１/ｆノイズ及び入力オフセット電圧(ｏｆｆｓｅｔ)が除去されない、又は大型キャパシタを含むオートゼロ（Ａｕｔｏ−Ｚｅｒｏ）と相関２重サンプリング（ＣＤＳ）を利用するバッファ回路であるため、回路面積が大きくなり、容易に集積できない。

【0006】

増幅回路自身の１/ｆノイズ及び入力オフセット電圧（ｏｆｆｓｅｔ）は、同様に、信号と同じ比例に増幅されるため、信号対雑音比が下降し、動的性能が低くなる。増幅回路の固定ゲインは、センサの異なったレンジに対して、小さい信号に対する分解能が不十分である。

【発明の概要】

【発明が解決しようとする課題】

【0007】

このため、回路の面積が小さく、消費電力が低く、ノイズの抑止効果がよく、ゲインが可変な信号増幅回路を提供する必要がある。

【課題を解決するための手段】

【0008】

信号増幅回路は、
第１入力端、第２入力端、第１スイッチ、第２スイッチ、第１可変抵抗器、第２可変抵抗器、第１キャパシタ、第２キャパシタ、第１出力端及び第２出力端を備え、第１入力端が第１スイッチと第１可変抵抗器を介して第１出力端に接続され、第２入力端が第２スイッチと第２可変抵抗器を介して第２出力端に接続され、第１キャパシタと第２キャパシタが、互いに逆の極性でそれぞれ第１出力端と第２出力端との間に接続されているローパスフィルタ回路と、
第３入力端、第４入力端、第１演算増幅器、第２演算増幅器、第３スイッチ、第４スイッチ、第５スイッチ、第６スイッチ、第７スイッチ、第８スイッチ、第９スイッチ、第１０スイッチ、第１１スイッチ、第１２スイッチ、第１３スイッチ、第１４スイッチ、第３出力端と第４出力端を備え、第３入力端が第３スイッチを介して第１演算増幅器の正入力端に接続され、第３入力端が第４スイッチを介して第１演算増幅器の負入力端に接続され、第１演算増幅器の正出力端が第５スイッチを介して第３出力端に接続され、第１演算増幅器の負出力端が第６スイッチを介して第３出力端に接続され、第１演算増幅器の正入力端が第７スイッチを介して第１演算増幅器の負出力端に接続され、第１演算増幅器の負入力端が第８スイッチを介して第１演算増幅器の正出力端に接続され、第４入力端が、第９スイッチを介して第２演算増幅器の正入力端に接続され、また第１０スイッチを介して第２演算増幅器の負入力端に接続され、第２演算増幅器の正出力端が第１１スイッチを介して第４出力端に接続され、第２演算増幅器の負出力端が第１２スイッチを介して第４出力端に接続され、第２演算増幅器の正入力端が第１３スイッチを介して第２演算増幅器の負出力端に接続され、第２演算増幅器の負入力端が第１４スイッチを介して第２演算増幅器の正出力端に接続されているバッファ回路と、
第５入力端、第６入力端、第３演算増幅器、第１スイッチトキャパシタモジュール、第２スイッチトキャパシタモジュール、第３スイッチトキャパシタモジュール、第４スイッチトキャパシタモジュール、第１キャパシタモジュール、第２キャパシタモジュール、第１チョッパ変調器、第２チョッパ変調器、第３チョッパ変調器、第５出力端及び第６出力端を備え、各スイッチトキャパシタモジュールが、キャパシタと少なくとも４つのスイッチを有してスイッチトキャパシタ構造を形成し、各キャパシタモジュールが、並列に接続される可変キャパシタと少なくとも１つのスイッチを有し、各チョッパ変調器が、少なくとも４つのスイッチを有してチョッパ変調構造を形成し、第５入力端が、第１スイッチトキャパシタモジュールと第１チョッパ変調器を順次介して第３演算増幅器の正入力端に接続され、第６入力端が、第２スイッチトキャパシタモジュールと第１チョッパ変調器を順次介して第３演算増幅器の負入力端に接続され、第３演算増幅器の正入力端が、第２チョッパ変調器と第１キャパシタモジュールを順次介して第５出力端に接続され、第３演算増幅器の負入力端が、第２チョッパ変調器と第２キャパシタモジュールを順次介して第６出力端に接続され、第３演算増幅器の正入力端が、第３スイッチトキャパシタモジュールを介して第５出力端に接続され、第３演算増幅器の負入力端が、第４スイッチトキャパシタモジュールを介して第６出力端に接続され、第３演算増幅器の正出力端が、第３チョッパ変調器を介して第６出力端に接続され、第３演算増幅器の負出力端が、第３チョッパ変調器を介して第５出力端に接続されているスイッチトキャパシタ積分回路と、
第１入力端と第２入力端から増幅前の電圧信号が入力され、第１出力端が第３入力端に接続され、第２出力端が第４入力端に接続され、第３出力端が第５入力端に接続され、第４出力端が第６入力端に接続され、第５出力端と第６出力端から増幅後の電圧信号を出力するように構成され、増幅前の電圧信号のＯＮ/ＯＦＦを制御するための信号スイッチと、を備える。

【発明の効果】

【0009】

上記信号増幅回路は、スイッチ信号、第１スイッチ、第２スイッチのＯＮ/ＯＦＦを制御することによって回路の作動状態を分割することができるため、消費電力を節約するとともに、従来と同じ大きさの抵抗とキャパシタで非常に低い低周波数帯域を得ることを実現できる。また、周波数帯域を柔軟に制御できるとともに、面積及び消費電力を節約でき、ノイズをよりよく抑止できる。また、可変抵抗を利用して周波数帯域の可変範囲を広くさせることによって、異なるレンジの小さい信号に対しても十分な分解能を有することを実現した。第１キャパシタと第２キャパシタが互いに逆の極性でそれぞれ第１出力端と第２出力端との間に接続されているため、レイアウト設計へのノイズの混入を有効に抑止することができる。

【0010】

本発明の以下の図面は、本発明の一部として本発明を理解させるためのものである。図面に示す本発明の実施例及びその説明は、本発明の原理を解釈するためのものである。

【図面の簡単な説明】

【0011】

【図1】一実施例に係る信号増幅回路のモジュール模式図である。

【図2】一実施例に係るセンサとローパスフィルタ回路の接続模式図である。

【図3】一実施例に係る信号スイッチのスイッチ制御信号、第１スイッチと第２スイッチのスイッチ制御信号の１周期内の時系列模式図である。

【図4】一実施例に係るバッファ回路の模式図である。

【図5】一実施例に係るバッファ回路におけるスイッチ制御信号と出力信号の時系列模式図である。

【図6】一実施例に係るスイッチトキャパシタ積分回路の模式図である。

【図7】一実施例に係るスイッチトキャパシタ積分回路における各信号の時系列模式図である。

【図8】一実施例に係る第１スイッチトキャパシタモジュール又は第２スイッチトキャパシタモジュールにおける可変キャパシタの模式図である。

【図9】一実施例に係る第１キャパシタモジュール又は第２キャパシタモジュールにおける可変キャパシタの模式図である。

【図10】一実施例に係る第１チョッパ変調器の模式図である。

【図11】一実施例に係る第２チョッパ変調器又は第３チョッパ器の模式図である。

【図12】図７における各信号が制御するスイッチトキャパシタ積分回路の状態図である。

【図13】図７における各信号が制御するスイッチトキャパシタ積分回路の状態図である。

【図14】図７における各信号が制御するスイッチトキャパシタ積分回路の状態図である。

【図15】図７における各信号が制御するスイッチトキャパシタ積分回路の状態図である。

【図16】図７における各信号が制御するスイッチトキャパシタ積分回路の状態図である。

【図17】図７における各信号が制御するスイッチトキャパシタ積分回路の状態図である。

【図18】図７における各信号が制御するスイッチトキャパシタ積分回路の状態図である。

【図19】図７における各信号が制御するスイッチトキャパシタ積分回路の状態図である。

【発明を実施するための形態】

【0012】

以下、本発明を理解し易くするために、図面を参照して本発明をより全面的に説明する。図面は本発明の好ましい実施例を示した。しかし、本発明は、数多くの異なる形態で実施でき、本明細書に記載された実施例に限るものではない。逆に、これらの実施例を提供することは、本発明の開示内容をより明瞭且つ完全にさせるためである。

【0013】

特に断りがない限り、本明細書に使用される全ての技術及び科学用語は、当業者の通常の理解と同一である。本明細書に使用される用語は、具体的な実施例を説明するためのものであり、本発明を限定する旨のものではない。本明細書に使用される用語である「及び/又は」は、１つ又は複数の関連要素に係る任意及び全ての組合せを含む。

【0014】

以下の説明において、全てのスイッチは、複数組みのスイッチ信号によって制御される半導体装置スイッチであり、符号Φで各スイッチのスイッチ制御信号を表す。

【0015】

図１は一実施例に係る信号増幅回路のモジュール模式図である。

【0016】

図１に示すように、信号増幅回路は、ローパスフィルタ回路１００、バッファ回路２００、スイッチトキャパシタ積分回路３００、センサ４００、信号スイッチＳ、第１接続スイッチＳ１、第２接続スイッチＳ２、第３接続スイッチＳ３及び第４接続スイッチＳ４を備えている。図１には、第１接続スイッチＳ１、第２接続スイッチＳ２、第３接続スイッチＳ３及び第４接続スイッチＳ４は示されていない。

【0017】

図２は一実施例に係るセンサとローパスフィルタ回路の接続模式図である。

【0018】

図２に示すように、ローパスフィルタ回路１００は、第１入力端ＶＩＮ１、第２入力端ＶＩＮ２、第１スイッチＭ１、第２スイッチＭ２、第１可変抵抗器ＲＦ１、第２可変抵抗器ＲＦ２、第１キャパシタＣ１、第２キャパシタＣ２、第１出力端ＶＯ１及び第２出力端ＶＯ２を備える。

【0019】

第１入力端ＶＩＮ１は、第１スイッチＭ１及び第１可変抵抗器ＲＦ１を介して第１出力端ＶＯ１に接続され、第２入力端ＶＩＮ２は、第２スイッチＭ２及び第２可変抵抗器ＲＦ２を介して第２出力端ＶＯ２に接続されている。第１キャパシタＣ１と第２キャパシタＣ２は、互いに逆の極性（上下両極板が逆に設置される）でそれぞれ第１出力端ＶＯ１と第２出力端ＶＯ２との間に接続されている。

【0020】

離散系（離散システム）において、スイッチトキャパシタの周期的なサンプリングによって、信号の検出及び増幅を実現する。システムへのクロック信号を制御する高調波周波数のノイズの混入を防止するために、まずアンチエイリアスフィルタを使用して信号をフィルタリングする必要がある。また、環境において数多くの低周波ノイズ、例えば音声信号が存在しているため、除去しないと、検出する加速度信号に影響を与える。このため、信号の検出及び増幅を行う前に、ローパスフィルタ回路によってシステムの分解能を向上させる。

【0021】

図３は、一実施例に係る信号スイッチのスイッチ制御信号、第１スイッチと第２スイッチのスイッチ制御信号の時系列模式図である。

【0022】

図３に示すように、信号スイッチＳのスイッチ制御信号がΦｍであり、第１スイッチＭ１と第２スイッチＭ２のスイッチ制御信号がいずれもΦｎである。周期パルス信号Φｍ、Φｎでそれぞれセンサ４００とローパスフィルタ回路１００の作動を制御することによって、消費電力を節約できるとともに、従来と同じ大きさの抵抗及びキャパシタで低い周波数帯域を得られる。Ｔｓは、周期Ｔｐにおける信号スイッチＳのＯＮ時間であり、パルスのデューティ比(Ｔｓ/Ｔｐ)は、実際の周波数帯域に影響を与える。デューティ比が低くなるにつれて、同じ周波数帯域を形成するために使用される抵抗及びキャパシタの値が小さくなり、面積及び消費電力が小さくなる。

【0023】

信号スイッチＳのＯＮ時間ＴｓをＮ段に分割するように設けることができ、即ちＮ×Ｔｓ’=Ｔｓである。制御信号Φｍの立ち上がりが制御信号Φｎの立ち上がりＴｄより早く、制御信号Φｍの立ち下がりが制御信号Φｎの立ち下がりＴｄより遅いように設けられている。周波数帯域は、スイッチのＯＮ時間Ｔｓと周期時間Ｔｐとの比により定められる。

【0024】

第１可変抵抗器ＲＦ１と第２可変抵抗器ＲＦ２が抵抗の直並列を利用して抵抗値の変更を実現し、これによってフィルタの周波数帯域を変更する。第１キャパシタＣ１と第２キャパシタＣ２は、上下の極板が逆に接続されている２つのキャパシタであり、容量が等しく、レイアウトにおける出力差分端を対称に設けることができるため、コモンモードノイズの抑止に役立つ。

【0025】

図４は一実施例に係るバッファ回路の模式図である。

【0026】

図４に示すように、バッファ回路２００は、第３入力端ＶＩＮ３、第４入力端ＶＩＮ４、第１演算増幅器Ａ１、第２演算増幅器Ａ２、第３スイッチＭ３、第４スイッチＭ４、第５スイッチＭ５、第６スイッチＭ６、第７スイッチＭ７、第８スイッチＭ８、第９スイッチＭ９、第１０スイッチＭ１０、第１１スイッチＭ１１、第１２スイッチＭ１２、第１３スイッチＭ１３、第１４スイッチＭ１４、第３出力端ＶＯ３及び第４出力端ＶＯ４を備える。

【0027】

第３入力端ＶＩＮ３は、第３スイッチＭ３を介して第１演算増幅器Ａ１の正入力端に接続され、第３入力端ＶＩＮ３は、第４スイッチＭ４を介して第１演算増幅器Ａ１の負入力端に接続され、第１演算増幅器Ａ１の正出力端は、第５スイッチＭ５を介して第３出力端ＶＯ３に接続され、第１演算増幅器Ａ１の負出力端は、第６スイッチＭ６を介して第３出力端ＶＯ３に接続され、第１演算増幅器Ａ１の正入力端は、第７スイッチＭ７を介して第１演算増幅器Ａ１の負出力端に接続され、第１演算増幅器Ａ１の負入力端は、第８スイッチＭ８を介して第１演算増幅器Ａ１の正出力端に接続されている。

【0028】

第４入力端ＶＩＮ４は、第９スイッチＭ９を介して第２演算増幅器Ａ２の正入力端に接続され、第４入力端ＶＩＮ４は、第１０スイッチＭ１０を介して第２演算増幅器Ａ２の負入力端に接続され、第２演算増幅器Ａ２の正出力端は、第１１スイッチＭ１１を介して第４出力端ＶＯ４に接続され、第２演算増幅器Ａ２の負出力端は、第１２スイッチＭ１２を介して第４出力端ＶＯ４に接続され、第２演算増幅器Ａ２の正入力端は、第１３スイッチＭ１３を介して第２演算増幅器Ａ２の負出力端に接続され、第２演算増幅器Ａ２の負入力端は、第１４スイッチＭ１４を介して第２演算増幅器Ａ２の正出力端に接続されている。

【0029】

図５は、一実施例に係るバッファ回路におけるスイッチ制御信号と出力信号の時系列模式図である。

【0030】

図５に示すように、第３スイッチＭ３、第５スイッチＭ５、第８スイッチＭ８、第９スイッチＭ９、第１１スイッチＭ１１及び第１４スイッチＭ１４のスイッチ制御信号はΦ１であり、第４スイッチＭ４、第６スイッチＭ６、第７スイッチＭ７、第１０スイッチＭ１０、第１２スイッチＭ１２及び第１３スイッチＭ１３のスイッチ制御信号はΦ２であり、Φ１とΦ２は、互いに逆相の重なり合わない（ｎｏ−ｏｖｅｒｌａｐ）クロック信号である。２つのクロック信号が切り替わると、信号が演算増幅器の正入力端と負入力端との間で切り替わる。これは、チョッパ（ｃｈｏｐｐｉｎｇ）技術の特例である。

【0031】

Ｖｏｓ１とＶｏｓ２は、演算増幅器の低周波の１/ｆノイズと入力オフセット電圧を表し、図５に示すように、高周波のチョッパクロック信号で高周波に変調されている。ＶＯは、Φ１の周波数と同一の周期信号であり、信号の直流成分がＶＩＮであり、信号幅がＶｏｓ１-Ｖｏｓ２である。後段増幅回路（スイッチトキャパシタ積分回路３００）は、ＶＯＵＴに対して積分を行って、Ｖｏｓ１とＶｏｓ２を除去することができるため、低周波ノイズの減少、システムの信号対雑音比の向上を実現できる。また、キャパシタを使用しないため、オートゼロ（Ａｕｔｏ−ｚｅｒｏ）技術及び相関２重サンプリング（ＣＤＳ）技術に比べて、面積を大幅に節約できる。そして、キャパシタのノイズが混入されないため、システムのノイズ性能がより高い。増幅器自身は、低ノイズの構造からなるため、高周波の熱雑音が非常に小さい。

【0032】

図６は、一実施例に係るスイッチトキャパシタ積分回路の模式図であり、図７は、一実施例に係るスイッチトキャパシタ積分回路のおける各信号の時系列模式図である。

【0033】

図６と図７に示すように、スイッチトキャパシタ積分回路３００は、第５入力端ＶＩＮ５、第６入力端ＶＩＮ６、第３演算増幅器Ａ３、第１スイッチトキャパシタモジュールＳＣ１、第２スイッチトキャパシタモジュールＳＣ２、第３スイッチトキャパシタモジュールＳＣ３、第４スイッチトキャパシタモジュールＳＣ４、第１キャパシタモジュールＣＦ１、第２キャパシタモジュールＣＦ２、第１チョッパ変調器ＣＨＰ１、第２チョッパ変調器ＣＨＰ２、第３チョッパ変調器ＣＨＰ３、第５出力端ＶＯ５及び第６出力端ＶＯ６を備える。

【0034】

各スイッチトキャパシタモジュール（第１スイッチトキャパシタモジュールＳＣ１、第２スイッチトキャパシタモジュールＳＣ２、第３スイッチトキャパシタモジュールＳＣ３及び第４スイッチトキャパシタモジュールＳＣ４）は、キャパシタと、少なくとも４つの制御スイッチとを有してスイッチトキャパシタ構造を形成する。本実施例において、各スイッチトキャパシタモジュールは、キャパシタと、第１制御スイッチ、第２制御スイッチ、第３制御スイッチ及び第４制御スイッチとを有する。キャパシタの第１極板は、第１制御スイッチを介してスイッチトキャパシタモジュールの入力端に接続され、また第２制御スイッチを介してグランドに接続されている。キャパシタの第２極板は、第３制御スイッチを介してスイッチトキャパシタモジュールの出力端に接続され、また第４制御スイッチを介してグランドに接続されている。

【0035】

第１スイッチトキャパシタモジュールＳＣ１と第２スイッチトキャパシタモジュールＳＣ２のキャパシタ容量は、いずれもＣｉであり、いずれもＣｉで表される。第１スイッチトキャパシタモジュールＳＣ１、第２スイッチトキャパシタモジュールＳＣ２は、その第１制御スイッチ及び第４制御スイッチのスイッチ制御信号がΦａ１であり、その第２制御スイッチ及び第３制御スイッチのスイッチ制御信号がΦａ２である。Φａ１とΦａ２は、互いに逆相であり、重なり合わない（ｎｏ−ｏｖｅｒｌａｐ）クロック信号である。

【0036】

第３スイッチトキャパシタモジュールＳＣ３及び第４スイッチトキャパシタモジュールＳＣ４のキャパシタ容量は、いずれもＣｆｆであり、いずれもＣｆｆで表される。第３スイッチトキャパシタモジュールＳＣ３、第４スイッチトキャパシタモジュールＳＣ４は、その第１制御スイッチ及び第４制御スイッチのスイッチ制御信号がΦｂ１であり、その第２制御スイッチ及び第３制御スイッチのスイッチ制御信号がΦｂ２である。

【0037】

図８は、一実施例に係る第１スイッチトキャパシタモジュール又は第２スイッチトキャパシタモジュールにおける可変キャパシタの模式図である。図８に示すように、第１スイッチトキャパシタモジュールＳＣ１及び第２スイッチトキャパシタモジュールＳＣ２におけるキャパシタは、可変キャパシタＣｉである。可変キャパシタＣｉは、複数のキャパシタ（Ｃｉ０、Ｃｉ１…Ｃｉｎ）と複数のスイッチ（ｋｉ０、ｋｉ１…ｋｉｎ）を有し、各キャパシタ（Ｃｉｎ）と各スイッチ（ｋｉｎ）とが直列に接続されてキャパシタ分岐を形成し、全てのキャパシタ分岐が並列接続されている。キャパシタ分岐のスイッチのＯＮ/ＯＦＦでキャパシタを加入することによって、可変キャパシタを実現する。

【0038】

第１スイッチトキャパシタモジュールＳＣ１の可変キャパシタにおけるスイッチ（ｋｉ０、ｋｉ１…ｋｉｎ）は、第１スイッチトキャパシタモジュールＳＣ１の出力端の近くに設けられ、第２スイッチトキャパシタモジュールＳＣ２の可変キャパシタにおけるスイッチ（ｋｉ０、ｋｉ１…ｋｉｎ）は、第２スイッチトキャパシタモジュールＳＣ２の出力端の近くに設けられている。スイッチ両端の電圧値が自身の抵抗値に影響するため、スイッチを演算増幅器の入力端（第１スイッチトキャパシタモジュールＳＣ１の場合は第１スイッチトキャパシタモジュールＳＣ１の出力端であり、第２スイッチトキャパシタモジュールＳＣ２の場合は第２スイッチトキャパシタモジュールＳＣ２の出力端である）の近くに設ける必要がある。入力信号が変化しても、演算増幅器の入力端が常に同相レベルに近いため、スイッチ両端の電圧が影響を受けず、スイッチ特性が変わらず、増幅の倍数が影響を受けない。

【0039】

第１スイッチトキャパシタモジュールＳＣ１におけるキャパシタＣｉの両端は、それぞれ第１接続スイッチＳ１と第２接続スイッチＳ２を介して第３スイッチトキャパシタモジュールＳＣ３におけるキャパシタＣｆｆの両端に並列に接続され、第２スイッチトキャパシタモジュールＳＣ２におけるキャパシタＣｉの両端は、それぞれ第３接続スイッチＳ３と第４接続スイッチＳ４を介して第４スイッチトキャパシタモジュールＳＣ４におけるキャパシタＣｆｆの両端に並列に接続されている。第１接続スイッチＳ１、第２接続スイッチＳ２、第３接続スイッチＳ３及び第４接続スイッチＳ４のスイッチ制御信号は、Φｐである。

【0040】

図９は、一実施例に係る第１キャパシタモジュール又は第２キャパシタモジュールにおける可変キャパシタの模式図である。図９に示すように、各キャパシタモジュール（第１キャパシタモジュールＣＦ１と第２キャパシタモジュールＣＦ２）は、可変キャパシタＣｆと１つのスイッチ（その制御信号Φｒで表す）を有し、可変キャパシタＣｆとスイッチΦｒとが並列に接続されている。可変キャパシタＣｆは、複数のキャパシタ（Ｃｆ０、Ｃｆ１…Ｃｆｎ）と複数のスイッチ（ｋｆ０、ｋｆ１…ｋｆｎ）を有してもよく、各キャパシタ（Ｃｆｎ）と各スイッチ（ｋｆｎ）が直列に接続されてキャパシタ分岐を形成し、全てのキャパシタ分岐が並列接続されている。キャパシタ分岐のスイッチのＯＮ/ＯＦＦでキャパシタを加入することによって、可変キャパシタを実現する。上記と同じように、キャパシタモジュールの可変キャパシタＣｆにおけるスイッチ（ｋｆ０、ｋｆ１…ｋｆｎ）は、キャパシタモジュールの入力端の近く（演算増幅器の入力端の近くに相当）に設けられている。

【0041】

各チョッパ変調器（第１チョッパ変調器ＣＨＰ１、第２チョッパ変調器ＣＨＰ２及び第３チョッパ変調器ＣＨＰ３）は、少なくとも４つのチョッパスイッチを有してチョッパ変調構造を形成する。本実施例においては、４つのチョッパスイッチを有し、それによりチョッパ変調構造を形成する。チョッパ変調器は、第１チョッパスイッチＫ１、第２チョッパスイッチＫ２、第３チョッパスイッチＫ３及び第４チョッパスイッチＫ４を有し、チョッパ変調器の第１入力端ｖｉｎ１が第１チョッパスイッチＫ１を介してチョッパ変調器の第１出力端ｖｏ１に接続され、また第２チョッパスイッチＫ２を介してチョッパ変調器の第２出力端ｖｏ２に接続され、チョッパ変調器の第２入力端ｖｉｎ２が第３チョッパスイッチＫ３を介してチョッパ変調器の第２出力端ｖｏ２に接続され、また第４チョッパスイッチＫ４を介してチョッパ変調器の第１出力端ｖｏ１に接続されている。

【0042】

図１０は、一実施例に係る第１チョッパ変調器の模式図であり、図１１は、一実施例に係る第２チョッパ変調器又は第３チョッパ器の模式図である。図１０と図１１に示すように、第１チョッパ変調器ＣＨＰ１は、そのスイッチＫ１、Ｋ３のスイッチ制御信号がΦｃｈ１ａであり、Ｋ２、Ｋ４のスイッチ制御信号がΦｃｈ１ｂである。Φｃｈ１ａとΦｃｈ１ｂは、互いに逆相であり、重なり合わない（ｎｏ−ｏｖｅｒｌａｐ）クロック信号である。第２チョッパ変調器ＣＨＰ２、第３チョッパ変調器ＣＨＰ３は、それらのスイッチＫ１、Ｋ３のスイッチ制御信号がΦｃｈ２ａであり、Ｋ２、Ｋ４のスイッチ制御信号がΦｃｈ２ｂである。Φｃｈ２ａとΦｃｈ２ｂは、互いに逆相であり、重なり合わない（ｎｏ−ｏｖｅｒｌａｐ）クロック信号である。

【0043】

第５入力端ＶＩＮ５は、第１スイッチトキャパシタモジュールＳＣ１、第１チョッパ変調器ＣＨＰ１を順次介して第３演算増幅器Ａ３の正入力端に接続され、第６入力端ＶＩＮ６は、第２スイッチトキャパシタモジュールＳＣ２、第１チョッパ変調器ＣＨＰ１を順次介して第３演算増幅器Ａ３の負入力端に接続されている。第３演算増幅器Ａ３の正入力端は、第２チョッパ変調器ＣＨＰ２、第１キャパシタモジュールＣＦ１を順次介して第５出力端ＶＯ５に接続され、第３演算増幅器Ａ３の負入力端は、第２チョッパ変調器ＣＨＰ２、第２キャパシタモジュールＣＦ２を順次介して第６出力端ＶＯ６に接続されている。第３演算増幅器Ａ３の正入力端は、第３スイッチトキャパシタモジュールＳＣ３を介して第５出力端ＶＯ５に接続され、第３演算増幅器Ａ３の負入力端は、第４スイッチトキャパシタモジュールＳＣ４を介して第６出力端ＶＯ６に接続されている。第３演算増幅器Ａ３の正出力端は、第３チョッパ変調器ＣＨＰ３を介して第６出力端ＶＯ６に接続され、第３演算増幅器Ａ３の負出力端は、第３チョッパ変調器ＣＨＰ３を介して第５出力端ＶＯ５に接続されている。

【0044】

図１２〜図１９は、図７における各信号が制御するスイッチトキャパシタ積分回路の状態図であり、それぞれ状態１〜８に対応する。ＶｏｆｆｐとＶｏｆｆｎは、それぞれ演算増幅器の正入力端の偏差電圧と負入力端の偏差電圧である。
状態１と状態２：ＶＰ−ＶＮ＝−（Ｖｏｆｆｐ−Ｖｏｆｆｎ）
状態３：ＶＰ−ＶＮ＝Ｖｏｆｆｎ×(２×Ｃｆｆ／Ｃｆ＋１)−Ｖｏｆｆｐ×(２×Ｃｆｆ／Ｃｆ＋１)
状態４：ＶＰ−ＶＮ＝(２×Ｃｆｆ／Ｃｆ−１)×(Ｖｏｆｆｎ−Ｖｏｆｆｐ)、そしてＣｆｆ=１／２×Ｃｆになると、出力がゼロになる。
状態５：ＶＰ−ＶＮ＝Ｃｉ／Ｃｆ×(Ｖｏｆｆｐ−Ｖｏｆｆｎ)
状態６：ＶＰ−ＶＮ＝（Ｃｉ／Ｃｆ−２）×（Ｖｏｆｆｐ−Ｖｏｆｆｎ）
状態７：ＶＰ−ＶＮ＝２×（Ｖｏｆｆｎ−Ｖｏｆｆｐ）
状態８：ＶＰ−ＶＮ＝０
状態８の後に、状態５から状態８までのステップを繰り返す。積分周期を選択する場合、入力信号がなければ、必ず出力がゼロになるようにして、増幅器の入力オフセット電圧と低周波の１/ｆノイズを除去する。

【0045】

信号スイッチＳは、増幅前の電圧信号のＯＮ/ＯＦＦを制御するものである。第１入力端ＶＩＮ１と第２入力端ＶＩＮ２から増幅前の電圧信号が入力され、第１出力端ＶＯ１が第３入力端ＶＩＮ３に接続され、第２出力端ＶＯ２が第４入力端ＶＩＮ４に接続され、第３出力端ＶＯ３が第５入力端ＶＩＮ５に接続され、第４出力端ＶＯ４が第６入力端ＶＩＮ６に接続され、第５出力端ＶＯ５と第６出力端ＶＯ６が増幅後の電圧信号を出力するように構成されている。具体的には、センサ４００は、信号スイッチＳを介してグランドに接続され、またローパスフィルタ回路１００の第１入力端ＶＩＮ１と第２入力端ＶＩＮ２に接続され、自身の抵抗変化を利用して増幅前の電圧信号として差動出力電圧を出力するように構成されている。本実施例において、センサ４００は、バリスタ素子を利用するホイートストンブリッジ回路から構成される加速度センサである。

【0046】

上記信号増幅回路は、例えば携帯電話、タブレット等のスマートデジタル機器に適用できる。

【0047】

上記信号増幅回路は、スイッチ信号、第１スイッチ、第２スイッチのＯＮ/ＯＦＦを制御することによって回路の作動状態を分割することができるため、消費電力を節約するとともに、従来と同じ大きさの抵抗とキャパシタで非常に低い低周波数帯域を得ることを実現した。また、周波数帯域を柔軟に制御できるとともに、面積及び消費電力を節約でき、ノイズをよりよく抑止できる。また、可変抵抗を利用して周波数帯域の可変範囲を広くすることによって、異なるレンジの小さい信号に対しても十分な分解能を有することを実現した。第１キャパシタと第２キャパシタが互いに逆の極性でそれぞれ第１出力端と第２出力端との間に接続されているので、レイアウト設計へのノイズの混入を有効に抑止することができる。

【0048】

２つの演算増幅器（第１演算増幅器と第２演算増幅器）により差分バッファ回路を構成するため、後段増幅回路が複数回サンプリングしてもフィルタコンデンサに蓄積された電荷に影響を与えないことを確保できる。バッファ回路の構造は、チョッパ技術（ｃｈｏｐｐｉｎｇ）を利用でき、バッファ回路におけるスイッチのＯＮ/ＯＦＦを制御することによって、１/ｆノイズと入力オフセット電圧（ｏｆｆｓｅｔ）を除去することができる。また、キャパシタの使用を回避できるため、チップ面積を減少させ、ノイズをより小さくすることができる。

【0049】

スイッチトキャパシタ積分回路は、回路におけるスイッチをＯＦＦにさせることによって、主にチョッパ技術（ｃｈｏｐｐｉｎｇ）とオートゼロ（Ａｕｔｏ−Ｚｅｒｏ）を利用して、増幅器の入力オフセット電圧（ｏｆｆｓｅｔ）の除去及び１/ｆノイズの減少を実現する。また、積分周期を変更させてゲイン変化を実現することばかりではなく、入出力のキャパシタの比を調整することでゲイン可変を実現することができるので、微弱信号のノイズの抑止をより良く実現できる。入力キャパシタと出力キャパシタとの比が増加すると、増幅の倍数が増加し、プロセス変化による影響を受けず、動作電圧と温度による影響を受けないため、異なるレンジにより増幅の倍数が異なる問題を解決し、微弱信号の分解能が向上した。

【0050】

以上の実施例は、本発明の幾つかの実施形態のみを示し、その説明が比較的具体的な及び詳細なものだが、本発明の保護範囲を制限するものではないと理解すべきである。無論、当業者は、本発明の技術的範囲を逸脱しない限り、幾つかの変形及び変更を実施でき、これらも本発明の保護範囲に該当する。このため、本発明の保護範囲は、添付の特許請求の範囲に準じる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】