特許 6484487 表示装置の製造方法及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6484487

(24)【登録日】2019年2月22日

(45)【発行日】2019年3月13日

(54)【発明の名称】表示装置の製造方法及び表示装置

(51)【国際特許分類】

   H05B 33/10 20060101AFI20190304BHJP

   H05B 33/28 20060101ALI20190304BHJP

   H05B 33/26 20060101ALI20190304BHJP

   H01L 51/50 20060101ALI20190304BHJP

   H01L 27/32 20060101ALI20190304BHJP

   G09F 9/30 20060101ALI20190304BHJP

【ＦＩ】

   H05B33/10

   H05B33/28

   H05B33/26 Z

   H05B33/14 A

   H01L27/32

   G09F9/30 365

【請求項の数】12

【全頁数】13

(21)【出願番号】特願2015-78053(P2015-78053)

(22)【出願日】2015年4月6日

(65)【公開番号】特開2016-197581(P2016-197581A)

(43)【公開日】2016年11月24日

【審査請求日】2017年9月14日

(73)【特許権者】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110000154

【氏名又は名称】特許業務法人はるか国際特許事務所

(72)【発明者】

【氏名】觀田 康克

(72)【発明者】

【氏名】會田 政勝

【審査官】 中山 佳美

(56)【参考文献】

【文献】 特開２００３−１０７５１１（ＪＰ，Ａ）

【文献】 国際公開第０８／０６６１２２（ＷＯ，Ａ１）

【文献】 特開２００５−１９５９４４（ＪＰ，Ａ）

【文献】 特開２００５−２４１７７８（ＪＰ，Ａ）

【文献】 特開２００９−３８２４３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ５１／５０−５１／５６

Ｈ０１Ｌ ２７／３２

Ｈ０５Ｂ ３３／００−３３／２８

(57)【特許請求の範囲】

【請求項1】

画素領域に配置する複数のアノード電極と前記画素領域の外側に配置する複数のダミー電極とを形成する、第１の透明導電膜と金属膜と第２の透明導電膜とが基板側から順に積層された３層積層構造を形成し、
前記第２の透明導電膜及び前記金属膜をエッチングし、
前記第１の透明導電膜をエッチングする表示方法の製造方法であって、
前記複数のダミー電極のパターンの密度が、前記画素領域から離れるにつれて減少することを特徴とする表示装置の製造方法。

【請求項2】

前記複数のダミー電極の面積は、前記画素領域から離れるにつれて、小さくなることを特徴とする請求項１記載の表示装置の製造方法。

【請求項3】

前記複数のダミー電極の数は、前記画素領域から離れるにつれて、減少することを特徴とする請求項１記載の表示装置の製造方法。

【請求項4】

前記第２の透明導電膜及び前記金属膜のエッチングは、前記基板を傾斜した状態で行うことを特徴とする請求項１乃至３のいずれかに記載の表示装置の製造方法。

【請求項5】

前記複数のダミー電極のパターンの密度は、前記傾斜によるエッチング液の流れの上流方向に向かう方向に、減少することを特徴とする請求項４記載の表示装置の製造方法。

【請求項6】

前記金属膜の材料は銀であることを特徴とする請求項１乃至５のいずれかに記載の表示装置の製造方法。

【請求項7】

前記第１の透明導電膜及び前記第２の透明導電膜の材料はＩＴＯであることを特徴とする請求項１乃至６のいずれかに記載の表示装置の製造方法。

【請求項8】

前記第１の透明導電膜をエッチングは、シュウ酸により行うことを特徴とする請求項１乃至７のいずれかに記載の表示装置の製造方法。

【請求項9】

前記第２の透明導電膜及び前記金属膜をエッチングは、混酸により行うことを特徴とする請求項１乃至８のいずれかに記載の表示装置の製造方法。

【請求項10】

前記複数のダミー電極は、前記金属膜のエッチングに用いるエッチング液の上流側に配置することを特徴とする請求項１乃至９のいずれかに記載の表示装置の製造方法。

【請求項11】

前記複数のダミー電極は、前記画素領域の外側に隣接して配置する複数のダミー画素に隣接して配置することを特徴とする請求項１乃至１０のいずれかに記載の表示装置の製造方法。

【請求項12】

基板と、
前記基板上の画素領域に配置された複数のアノード電極と、
前記基板上の前記画素領域の外側に配置された複数のダミー電極と、を含み、
前記複数のアノード電極は、前記基板側から透明導電膜と該透明導電膜上に形成された金属膜とを有し、
前記複数のダミー電極のパターンの密度は、前記画素領域から離れるにつれて減少することを特徴とする表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示装置の製造方法及び表示装置に関する。

【背景技術】

【0002】

例えば、特許文献１に開示のように、半導体デバイスの多層配線として、Ａｌをベースとする合金配線が用いられる場合がある。ここで、当該合金配線には、Ｃｕ、Ｓｉなど異種の金属が含まれており、そのエッチングレートの相違から、ＣｕやＳｉなどのエッチング残渣が発生し、配線の短絡等を引き起こす場合がある。そこで、当該残渣の発生を抑制するため、下記特許文献１には、当該合金配線のエッチング工程において、基板の実際の配線等が設けられない広い部分にダミー配線を設けることにより、エッチング工程における残渣の発生を抑制する技術が開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平０９−１９９４８１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ここで、有機発光ダイオード（Organic Light Emitting Diode）に代表される有機ＥＬ（Organic Electro-luminescent）素子と呼ばれる自発光体を用いた表示装置においては、例えば、アノード反射電極として、ＩＴＯ、Ａｇ、ＩＴＯを順次積層した３層積層構造が用いられる。

【0005】

ここで、アノード反射電極の形成は、例えば、混酸（リン硝酢酸）とシュウ酸による２段階のウェットエッチングにて行われる。具体的には、例えば、図１１Ａ及び図１１Ｂに示すように、まず表面のＩＴＯ１１１とＡｇ１１２を混酸でエッチングし、その後、図１１Ｃ及び図１１Ｄに示すように、Ａｇ１１２層下のＩＴＯ１１３をシュウ酸でエッチングする。なお、図１１Ａ及び図１１Ｃはエッチングの処理中の図を表し、図１１Ｂ及び図１１Ｄはエッチング完了後の図を表す。

【0006】

この場合、図１１Ｄに示すように、混酸によるエッチングが完了した段階でＡｇ１１２の残渣１１４が発生し、次のシュウ酸によるエッチングにより当該Ａｇ１１２の残渣１１４がリフトオフされる場合がある。Ａｇ１１２は、シュウ酸に不溶であることから、当該リフトオフされたＡｇ１１２の残渣１１４はシュウ酸中をパーティクルとして漂う。これにより、画素回路の短絡等が生じるおそれがある。なお、図１１Ａ乃至図Ｄに示すように、上記のようなエッチングにより加工を行わない部分には、レジスト１１５が配置され、また、ＩＴＯ１１３は、ＴＦＴ等が形成された基板１１６上に配置される。

【0007】

そこで、本発明は、例えばアノード反射電極のエッチングによる形成において残渣を少なくすることのできる表示装置の製造方法及び当該残渣の少ない製造装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明の態様における表示装置の製造方法は、画素領域に配置する複数のアノード電極と前記画素領域の外側に配置する複数のダミー電極とを形成する、第１の透明導電膜と金属膜と第２の透明導電膜とが基板側から順に積層された３層積層構造を形成し、前記第２の透明導電膜及び前記金属膜をエッチングし、前記第１の透明導電膜をエッチングする表示方法の製造方法であって、前記複数のダミー電極のパターンの密度が、前記画素領域から離れるにつれて減少することを特徴とする。

【0009】

本発明の態様における表示装置は、画素領域に配置された複数のアノード電極と、前記画素領域の外側に配置された複数のダミー電極と、を含み、前記複数のダミー電極のパターンの密度は、前記画素領域から離れるにつれて減少することを特徴とする。

【図面の簡単な説明】

【0010】

【図1】本発明の実施形態に係る表示装置の一例を概略的に示す。

【図2】表示装置の機能的構成の一例を説明するための図である。

【図3】各画素の回路構成の一例を説明するための図である。

【図4A】各画素の動作の一例を説明するための図である。

【図4B】各画素の動作の一例を説明するための図である。

【図4C】各画素の動作の一例を説明するための図である。

【図4D】各画素の動作の一例を説明するための図である。

【図5A】表示装置の製造方法のエッチング工程について説明するための図である。

【図5B】表示装置の製造方法のエッチング工程について説明するための図である。

【図5C】表示装置の製造方法のエッチング工程について説明するための図である。

【図5D】表示装置の製造方法のエッチング工程について説明するための図である。

【図6A】表示装置の製造方法のエッチング工程について説明するための図である。

【図6B】図６ＡのＶＩ−ＶＩ断面の一例を示す図である。

【図7A】ダミーパターンの設置について説明するための図である。

【図7B】ダミーパターンの設置について説明するための図である。

【図7C】ダミーパターンの設置について説明するための図である。

【図7D】ダミーパターンの設置について説明するための図である。

【図8A】複数のダミー電極の配置パターンについて説明するための図である。

【図8B】複数のダミー電極の配置パターンについて説明するための図である。

【図9A】図８ＡのＩＶＡ−ＩＶＡ断面の一例を示す図である。

【図9B】図８ＢのＩＶＢ−ＩＶＢ断面の一例を示す図である。

【図10A】本実施の形態における効果について説明するための図である。

【図10B】本実施の形態における効果について説明するための図である。

【図10C】本実施の形態における効果について説明するための図である。

【図11A】本発明の課題の一例について説明するための図である。

【図11B】本発明の課題の一例について説明するための図である。

【図11C】本発明の課題の一例について説明するための図である。

【図11D】本発明の課題の一例について説明するための図である。

【発明を実施するための形態】

【0011】

以下、本発明の実施の形態について、図面を参照しつつ説明する。なお、図面において、同一又は同等の要素には同一の符号を付し、重複する説明を省略する。

【0012】

図１は、本発明の実施形態に係る表示装置１００の一例を概略的に示す図である。図１に示すように、表示装置１００は、有機ＥＬパネルが設けられたＴＦＴ（Thin Film Transistor）基板１５０を挟むように固定する上フレーム１１０及び下フレーム１２０と、表示する情報を生成する回路素子を備える回路基板１４０と、当該回路基板１４０において生成されたＲＧＢの情報をＴＦＴ基板１５０に伝えるフレキシブル基板１３０を含む。なお、図１に示した表示装置１００は例示であってこれに限定されるものではない。

【0013】

図２は、図１に示した表示装置の機能的構成の一例を説明するための図である。図２に示すように、表示装置１００は、表示画面を表示する画素領域２０１、データ線制御部２０２、走査線制御部２０３、表示制御部２０４を有する。なお、図２では、表示制御部２０４、データ線制御部２０２、走査線制御部２０３等を別々のユニットとして記載しているが、１つのユニットとして形成してもよい。

【0014】

画素領域２０１は、マトリクス状に配置された複数の画素（図示せず）を有し、当該複数の画素は、それぞれ対応するデータ線２０５及び走査線２０６に接続される。なお、各データ線２０５は、データ線制御部２０２に接続され、また、各走査線２０６は、走査線制御部２０３に接続される。なお、画素領域２０１には、その他、駆動トランジスタ３０３を駆動するための駆動電圧供給線３０７等が接続されるが、説明の簡略化のため、図２においては省略する。

【0015】

表示制御部２０４は、データ線制御部２０２及び走査線制御部２０３に接続される。表示制御部２０４には制御信号群等（図示せず）が入力され、当該制御信号群に応じて、データ線制御信号２０７及び走査線制御信号２０８を、それぞれデータ線制御部２０２及び走査線制御部２０３に出力する。なお、データ線制御信号２０７及び走査線制御信号２０８は、その他水平同期信号等の制御信号群を含むものとする。

【0016】

データ線制御部２０２は、表示制御部２０４からのデータ線制御信号２０７に応じて、各データ線２０５を介して、階調値に対応した表示電圧を各画素に出力する。

【0017】

走査線制御部２０３は、表示制御部２０４からの走査線制御信号２０８に応じて、各走査線２０６を介して、各画素に配置されたＴＦＴスイッチ（図示せず）を制御するための走査信号を出力する。

【0018】

なお、上記データ線制御部２０２及び走査線制御部２０３からの当該走査信号及び当該表示電圧等により、各画素が制御され発光される。

【0019】

図３は、各画素の回路構成の一例を説明するための図である。図３に示すように、各画素３０１は、例えば、保持容量３０２、駆動トランジスタ３０３、書き込み制御スイッチ３０４、発光制御スイッチ３０５、有機ＥＬ３０６を有する。

【0020】

保持容量３０２は、データ線２０５及び駆動トランジスタ３０３に接続される。駆動トランジスタ３０３のゲートは、保持容量３０２に接続され、ソースまたはドレインの一方は駆動電圧供給線３０７に接続され、他方は発光制御スイッチ３０５に接続される。

【0021】

発光制御スイッチ３０５のゲートは発光制御線３０８へ接続され、ソースまたはドレインの一方は、駆動トランジスタ３０３の出力側に接続され、他方は有機ＥＬ３０６に接続される。

【0022】

書き込み制御スイッチ３０４のゲートは書き込み制御線３０９に接続され、ソースまたはドレインの一方は、駆動トランジスタ３０３のゲートに接続され、他方は駆動トランジスタ３０３の出力側及び有機ＥＬ３０６に接続される。有機ＥＬ３０６の一端は、発光制御スイッチ３０５に接続されるとともに、他端は接地３１０される。

【0023】

次に、当該表示装置１００の動作の一例について、説明する。まず、書き込み期間及び発光期間における各画素３０１の動作について説明する。書き込み期間には、図４Ａ−図４Ｃに示すように、順にプリチャージ動作、書き込み動作、非書き込み時動作を行い、その後の発光期間に発光動作を行う。

【0024】

なお、図４においては、説明の簡略化のため、書き込み制御スイッチ３０４等をスイッチ等の記号にて示すが、同一の符号は同一の要素を示すことはいうまでもない。また、Ｖｃｃは、駆動トランジスタ３０３を駆動するための駆動供給電圧を示し、当該駆動供給電圧は、例えば、外部の電源（図示せず）より供給される。

【0025】

まず、時刻Ｔ１において、データ線２０５に出力される映像信号に対応した表示電圧（Ｖｄａｔａ）が出力される。次に、図４Ａに示すように、次の時刻Ｔ２において、書き込み制御スイッチ３０４、発光制御スイッチ３０５がオンされる。よって、矢印（ａ）のように電流が流れ、駆動トランジスタ３０３のゲートは低電圧となる。

【0026】

次の時刻Ｔ３においては、図４Ｂに示すように、発光制御スイッチ３０５がオフされ、駆動トランジスタ３０３のゲートの電圧は、駆動電圧供給線３０７の電圧Ｖｃｃと駆動トランジスタ３０３の閾値電圧Ｖｔｈの差、Ｖｃｃ−Ｖｔｈとなる。このとき、保持容量３０２の電圧は、Ｖｃｃ−Ｖｔｈ−Ｖｄａｔａとなる。なお、このとき矢印（ｂ）のように電流は流れる。

【0027】

次の時刻Ｔ４においては、図４Ｃに示すように、書き込み制御スイッチ３０４がオフされ、他の画素への書き込みが行われるが、その際、保持容量３０２の電圧は保持される。

【0028】

次の時刻Ｔ５においては、図４Ｄに示すように、全てのデータ線２０５に基準電圧（以下、「ＶＳＬ」とする）を印加するとともに、発光制御スイッチ３０５をオンにする。これにより、Ｖｃｃ−Ｖｔｈ−Ｖｄａｔａ＋ＶＳＬに応じた電流が有機ＥＬ３０６に流れ、有機ＥＬ３０６が発光する。上記のような動作を繰り返すことにより、各画素３０１が駆動される。なお、上記に説明した各画素３０１の構成及び動作は一例であって、本実施の形態は上記に限定されるものではない。

【0029】

次に、本実施の形態における表示装置１００の製造方法について説明する。図５Ａに示すように、まず、基板６０１上に、例えば、駆動トランジスタ３０３を形成するＴＦＴや配線を含むＴＦＴ層５０１が形成される。

【0030】

次に、図５Ａに示すように、上記ＴＦＴ層５０１上に、第１の透明導電膜５０２（Bottom ITO（Indium Tin Oxide））、金属膜５０３（Ag）、第２の透明導電膜５０４（Top ITO）を順に積層する。なお、表示装置１００において、金属膜５０３は反射膜として機能し、第１の透明導電膜５０２、金属膜５０３、第２の透明導電膜５０４の３層積層構造でいわゆるアノード反射電極（アノード電極）を形成する。また、第２の透明導電膜５０４の厚さは、例えば約３０ｎｍ、金属膜５０３の厚さは、例えば約１５０ｎｍ、第１の透明導電膜５０２の厚さは、例えば約３０ｎｍ、ＴＦＴ層５０１の厚さは、例えば、約２００ｎｍとすればよい。また、当該３層積層構造は一例であって、本実施の形態はこれに限定されるものではない。

【0031】

次に、図５Ａに示すように、上記３層構造等が形成された基板６０１上状の所定の位置に、例えば、後述する画素のアノード電極８０２（下部電極）、ダミー画素を形成するためのアノード電極（ダミーアノード電極）８０３、及びダミー電極８０１を形成する位置等に、レジスト５０５を塗布する。

【0032】

次に、第２の透明導電膜５０４及び金属膜５０３を混酸でエッチング（第１のエッチング）する。これにより、図５Ｂに示すように、不要な第２の透明導電膜５０４及び金属膜５０３を除去する。

【0033】

次に、第１の透明導電膜５０２をシュウ酸によりエッチング（第２のエッチング）する。これにより、図５Ｂに示すように、不要な第１の透明導電膜５０２を除去する。

【0034】

ここで、上記第１及び第２のエッチングは、図６Ａ及び図６Ｂに示すように、基板６０１を移動させつつ、また基板６０１を水平方向に対して傾斜して行われる。なお、図６Ｂは、図６ＡのＶＩ−ＶＩ断面の概要を示す。また、図６Ａ及び図６Ｂに示すように、エッチング液は、例えば、基板６０１の縦及び横方向に所定の間隔毎に設置された複数のノズル６０２から滴下する。ここで、基板６０１は、上記のように第１の透明導電膜５０２、金属膜５０３、第２の透明導電膜５０４等が形成された基板６０１に相当する。また、図６Ａにおける矢印６０４は、基板６０１の移動方向を示し、また、図６Ｂにおける矢印６０５は、滴下されたエッチング液の流れる方向を示す。

【0035】

次に、図５Ｄに示すように、レジスト５０５を剥離する。

【0036】

次に、図７Ａ及び図７Ｂを用いてダミー電極８０１のパターンの配置位置について説明する。図７Ａは一例として複数の画素領域２０１が形成される基板を用いて、一度に複数の画素領域２０１についてエッチングする場合について説明するための図である。なお、図７Ａにおいて、上側は上記第１及び第２のエッチングの傾斜の上流側が図６Ｂの左側に相当し、下側が、上記第１及び第２のエッチングの傾斜の下流側が図６Ｂの右側に相当する。また、矢印７０３は当該傾斜に伴い、エッチング液の流れる方向を示す。

【0037】

図７Ｂは、図７Ａの画素領域２０１及び当該画素領域２０１の周辺の端子領域７０１（図７Ａの点線で囲んだ領域７０４）を拡大した図である。図７Ｂに示すように、例えば、後述する複数のダミー電極８０１のパターン（ダミーパターン７０２）は、画素領域２０１の上流側の一辺に沿って、画素領域２０１と隣接するように形成される。

【0038】

なお、ダミーパターン７０２は、その他、図７Ｃに示すように下流側にも設置してもよいし、また、図７Ｄに示すように、画素領域２０１の４辺に沿って、画素領域２０１と隣接するように設置してもよい。また、図７Ａにおいては複数の画素領域２０１が形成された１の基板６０１を示すが、例えば、１の画素領域２０１毎に切断された後の基板６０１についてダミーパターン７０２の形成を行うように構成してもよい。また、図７Ａ乃至７Ｄにおける画素領域２０１は、後述するダミー画素領域８０４を含むが、図面の簡略化のため、図７Ａ乃至７Ｄにおいてはダミー画素領域８０４を省略する。

【0039】

次に、図８Ａ及び図８Ｂを用いて１のダミーパターン７０２における複数のダミー電極８０１の配置パターンについて説明する。図８Ａは、複数のダミー電極８０１の配置パターンの一例を示す平面図である。なお、ダミー電極８０１の形状は一例であって、本実施の形状は図８Ａ及び図８Ｂに示す形状に限定されるものではない。

【0040】

例えば、複数のダミー電極８０１は、当該複数のダミー電極８０１の密度が、前記画素領域２０１から離れるにつれて減少するように配置する。例えば、図８Ａに示すように、画素領域２０１から離れるにつれて、画素領域２０１に形成されるアノード電極８０２と比べてのダミー電極８０１の面積が減少するように配置する。より具体的には、例えば、図８Ａにおいては、一例として、ダミー画素領域８０４の左側から順に２のダミー電極８０１毎に２０％ずつ、面積が減少する場合を示す。

【0041】

また、例えば、図８Ｂに示すように、例えば、ダミー電極８０１の数が画素領域２０１から離れるにつれて、減少するように、複数のダミー電極８０１を配置するように構成してもよい。より具体的には、例えば、図８Ｂにおいては、一例として、ダミー画素領域８０４の左側から順に２のダミー電極８０１毎に、２０％ずつ、ダミー電極８０１の数が減少する場合を示す。

【0042】

なお、ダミー電極８０１のサイズは、例えば、ダミー電極８０１の形状を平面的にみた場合において正方形と仮定した場合において、一辺の長さが１．５μｍ以上とすることが望ましい。これにより、ダミー電極８０１自体のリフトオフをより効果的に防止することができる。また、上記図８Ａ及び図８Ｂに示した配置パターンは一例であって、アノード電極８０２の密度が画素領域から離れるにつれて減少する限り他のパターンであってもよい。例えば、アノード電極８０２の数が減少するとともに、その面積も減少するように構成してもよい。

【0043】

次に、図９Ａ及び図９Ｂを用いて、上記のように形成された表示装置の断面の一部について説明する。ここで、図９Ａは、図８ＡのＩＶＡ−ＩＶＡ断面に相当し、図９Ｂは、図８ＢのＩＶＢ−ＩＶＢ断面に相当する。

【0044】

図８Ａに示すように、ＴＦＴ層５０１上には、上記のようにエッチングされた複数のアノード電極８０２、ダミー画素のアノード電極（ダミーアノード電極）８０３、ダミー電極８０１が配置される。そして、当該複数のアノード電極８０２が配置されたＴＦＴ層５０１上には、絶縁層９０１（リブ）が配置され、当該絶縁層９０１上には、有機ＥＬ層９０２が配置される。当該有機ＥＬ層９０２上には、上部電極９０３が配置される。そして、上部電極９０３上には、封止膜９０４が配置される。上記のように、画素領域２０１及びダミー画素が配置されるダミー画素領域８０４は、アノード電極８０２（下部電極）またはダミーアノード電極８０３、有機ＥＬ層９０２、上部電極９０３、及び、バンク９０５を含む。一方、表示装置１００において、画素領域２０１及びダミー画素領域８０４の外側に位置する端子領域７０１には、図８Ａに示すようにダミー電極８０１が残存する。

【0045】

なお、上記封止膜９０４上には更に充填剤等（図示なし）が充填され、当該充填剤等が充填された基板６０１に対向するように、カラーフィルタ等が設けられたフィルタ基板（図示なし）が配置されるが、有機ＥＬ素子を用いた表示装置の断面構造自体については周知であるため詳細な説明については省略する。また、図８Ｂに示した断面については、ダミー電極８０１の数が画素領域２０１から離れるにつれて減少する点を除き、図８Ａと同様であるため、説明を省略する。

【0046】

本実施の形態によれば、アノード反射電極を形成するエッチング工程におけるＡｇの残渣の発生を抑止することができる。具体的には、図１０Ａ乃至図１０Ｃを用いて説明する。図１０Ａ、図１０Ｂ、図１０Ｃは、比較例として上記本実施の形態のようなダミー電極８０１のパターンを設けない場合におけるＡｇ残渣の発生について説明するための図である。なお、図１０Ａは、図８Ａ及び８Ｂに対応する。また、図１０Ｂ及び図１０Ｃは、図１１Ａ及び図１１Ｂに対応する。

【0047】

図１０Ａ及び図１０Ｂの矢印１０１で示すように、アノード反射電極形成工程における混酸エッチングにおいて、レジスト５０５（厚さ１μｍ以上）等のパターンの粗密が変化することにより混酸の乱流が発生する。そして、ダミー画素領域８０４に配置されるレジスト５０５等のパターンと端子領域７０１のうちのダミー画素領域８０４に隣接する領域間の物理的な密度の急激な変化により、当該乱流の流速が大きい点と小さい点の差が顕著となる。ここで、Ａｇの混酸によるエッチングは、浸漬条件でのエッチングレートは大きく、撹拌条件でのエッチングレートは小さいという特徴がある。つまり、混酸の流速が小さいとエッチングレートが大きく、混酸の流速が大きいとエッチングレートが小さいという特徴がある。したがって、上記のように密度が急激に変化する部分で、混酸の乱流が発生し、流速の大きい点でＡｇ残渣が発生する傾向がある。

【0048】

本実施の形態によれば、複数のダミー電極８０１のパターンを設置して、ダミー画素領域８０４に配置されるレジスト５０５等のパターンと他の領域（例えば、端子領域７０１のうちのダミー画素領域８０４に隣接する領域）との間の物理的密度を徐々に変化させることで、上記のようなエッチング液（混酸）の乱流の流速差を抑制することができる。これにより、より残渣の少ない表示装置等を実現することができる。

【0049】

本発明は、上記実施の形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。例えば、上記においては透明導電膜５０２、５０４がＩＴＯである場合について説明したが、ＩＺＯ(Indium Zinc Oxide)など他の透明導電材料で構成してもよい。また、上記においては、表示装置として、有機ＥＬ表示装置を例として説明したが、その他の自発行型表示装置に適用してもよい。

【符号の説明】

【0050】

１００ 表示装置、１１０ 上フレーム、１１１、１１３ＩＴＯ、１１２ Ａｇ、１１４残渣、１１５、５０５ レジスト、１１６、６０１ 基板、１２０ 下フレーム、１３０ フレキシブル基板、１４０ 回路基板、１５０ ＴＦＴ基板、２０１ 画素領域、２０２ データ線制御部、２０３ 走査線制御部、２０４ 表示制御部、２０５ データ線、２０６ 走査線、２０７ データ線制御信号、２０８ 走査線制御信号、３０１ 画素、３０２ 保持容量、３０３ 駆動トランジスタ、３０４ 書き込み制御スイッチ、３０５ 発光制御スイッチ、３０６ 有機ＥＬ、５０１ ＴＦＴ層、５０２ 第１の透明導電膜、５０３ 金属膜、５０４ 第２の透明導電膜、７０１ 端子領域、７０２ ダミーパターン、８０１ ダミー電極、８０２ アノード電極、８０３ ダミーアノード電極、８０４ ダミー画素領域、９０１ 絶縁層、９０２ 有機ＥＬ層、９０３ 上部電極、９０４ 封止膜、９０５ バンク。

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図4C】

【図4D】

【図5A】

【図5B】

【図5C】

【図5D】

【図6A】

【図6B】

【図7A】

【図7B】

【図7C】

【図7D】

【図8A】

【図8B】

【図9A】

【図9B】

【図10A】

【図10B】

【図10C】

【図11A】

【図11B】

【図11C】

【図11D】