特許 6491330 区分化ＳＧＳ線用の装置および方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6491330

(24)【登録日】2019年3月8日

(45)【発行日】2019年3月27日

(54)【発明の名称】区分化ＳＧＳ線用の装置および方法

(51)【国際特許分類】

   G11C 16/04 20060101AFI20190318BHJP

【ＦＩ】

   G11C16/04 170

【請求項の数】25

【全頁数】16

(21)【出願番号】特願2017-520905(P2017-520905)

(86)(22)【出願日】2015年10月7日

(65)【公表番号】特表2017-537424(P2017-537424A)

(43)【公表日】2017年12月14日

(86)【国際出願番号】US2015054412

(87)【国際公開番号】WO2016064579

(87)【国際公開日】20160428

【審査請求日】2017年5月30日

(31)【優先権主張番号】14/518,807

(32)【優先日】2014年10月20日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】595168543

【氏名又は名称】マイクロン テクノロジー，インク．

(74)【代理人】

【識別番号】100074099

【弁理士】

【氏名又は名称】大菅 義之

(74)【代理人】

【識別番号】100106851

【弁理士】

【氏名又は名称】野村 泰久

(72)【発明者】

【氏名】パン，フォン

(72)【発明者】

【氏名】パーク，ジェクワン

(72)【発明者】

【氏名】ゴドスィ，ラミン

【審査官】 篠塚 隆

(56)【参考文献】

【文献】 特開２０１４−１８６７６１（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１４／０１６０８５０（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１３／０１７０２９９（ＵＳ，Ａ１）

【文献】 特開２０１２−０６９６０６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １６／０４

(57)【特許請求の範囲】

【請求項1】

メモリブロックの第一の複数のメモリサブブロックと、
前記メモリブロックの第二の複数のメモリサブブロックと、
前記第一の複数のメモリサブブロックに関連付けられた第一の選択ゲート制御線であって、前記第一の選択ゲート制御線は前記第一の複数のメモリサブブロックの第一の複数の選択ゲートスイッチに結合され、前記第一の複数の選択ゲートスイッチはソースに結合される、前記第一の選択ゲート制御線と、
前記第二の複数のメモリサブブロックに関連付けられた第二の選択ゲート制御線であって、前記第二の選択ゲート制御線は前記第二の複数のメモリサブブロックの第二の複数の選択ゲートスイッチに結合され、前記第二の複数の選択ゲートスイッチは、前記ソースに結合される、前記第二の選択ゲート制御線と、
複数のメモリアクセス線であって、前記複数のメモリアクセス線の各メモリアクセス線は、前記第一の複数のメモリサブブロックの各メモリサブブロックと、前記第二の複数のメモリサブブロックの各メモリサブブロックとに関連付けられる、前記複数のメモリアクセス線と、
を含み、
前記第一の複数のメモリサブブロックの各メモリサブブロックは、複数のストリングを含み、前記複数のストリングの各ストリングは信号線に結合された選択ゲートドレインスイッチと、前記第一の複数の選択ゲートスイッチ内に含まれる第一の選択ゲートスイッチとを含む、
装置。

【請求項2】

前記第一の複数の選択ゲートスイッチを選択的に有効化するように構成された制御ユニットをさらに含む、
請求項１に記載の装置。

【請求項3】

複数の選択ゲート制御線をさらに含み、前記複数の選択ゲート制御線の各選択ゲート制御線は、前記第一の複数のメモリサブブロックのうちの其々一つに関連付けられる、
請求項１に記載の装置。

【請求項4】

前記第一の選択ゲート制御線は、前記第一の複数のメモリサブブロックのメモリサブブロックで実施されている読み出し動作に応じて、アクティブになるように構成され、前記第二の選択ゲート制御線は、前記第一の複数のメモリサブブロックの前記メモリサブブロックで実施されている前記読み出し動作に応じて、非アクティブになるように構成される、
請求項１に記載の装置。

【請求項5】

前記第一の複数のメモリサブブロックおよび前記第二の複数のメモリサブブロックは、同一数のメモリサブブロックを含む、
請求項１に記載の装置。

【請求項6】

前記装置はメモリ内に含まれる、
請求項１に記載の装置。

【請求項7】

第一の複数のメモリサブブロックに関連付けられた第一の選択ゲートソース制御線と、
第二の複数のメモリサブブロックに関連付けられた第二の選択ゲートソース制御線と、
第一の複数の選択ゲートソーススイッチを含む前記第一の複数のメモリサブブロックのメモリサブブロックであって、前記第一の複数の選択ゲートソーススイッチの各選択ゲートソーススイッチは前記第一の選択ゲートソース制御線に結合され、アサートされた選択ゲート制御信号の受信に応じて有効化されるように構成される、メモリサブブロックと、
第二の複数の選択ゲートソーススイッチを含む前記第二の複数のメモリサブブロックのメモリサブブロックであって、前記第二の複数の選択ゲートソーススイッチの各選択ゲートソーススイッチは、前記第二の選択ゲートソース制御線に結合され、前記アサートされた選択ゲートソース制御信号の受信に応じて有効化されるように構成される、メモリサブブロックと、
前記第一および第二の選択ゲートソース制御線に結合され、前記第一の複数のメモリサブブロックの前記メモリサブブロックに関連付けられた読み出し動作に応じて、前記第一の選択ゲートソース制御線を用いて、前記第一の複数の選択ゲートソーススイッチの各選択ゲートソーススイッチに、前記選択ゲートソース制御信号を提供し、前記第二の複数のメモリサブブロックの前記メモリサブブロックに関連付けられた読み出し動作に応じて、前記第二の選択ゲートソース制御線を用いて、前記第二の複数の選択ゲートソーススイッチの各選択ゲートソーススイッチに前記選択ゲートソース制御信号を提供するように構成された制御ユニットと、
を含み、
前記第一の複数のメモリサブブロックの前記メモリサブブロックは複数の選択ゲートドレインスイッチをさらに含み、前記複数の選択ゲートドレインスイッチの各選択ゲートドレインスイッチは、選択ゲートドレイン制御信号の受信に応じて有効化されるように構成され、前記制御ユニットは、前記第一の複数のメモリサブブロックの前記メモリサブブロックに関連付けられた前記読み出し動作に応じて、前記複数の選択ゲートドレインスイッチの各選択ゲートドレインスイッチに前記選択ゲートドレイン制御信号を提供するように構成される、
装置。

【請求項8】

前記第一の複数のメモリサブブロックの前記メモリサブブロックは、前記第一の複数のメモリサブブロックの第一のメモリサブブロックであり、前記装置は、前記第一の複数のメモリサブブロックの第二のメモリサブブロックをさらに含み、前記第一の複数のメモリサブブロックの前記第二のメモリサブブロックは、第三の複数の選択ゲートソーススイッチを含み、前記第三の複数の選択ゲートソーススイッチの各選択ゲートソーススイッチは、前記第一の選択ゲートソース制御線に結合され、前記選択ゲートソース制御信号の受信に応じて有効化されるように構成される、
請求項７に記載の装置。

【請求項9】

前記第一の複数のメモリサブブロックの前記メモリサブブロックは前記第一の複数のメモリサブブロックの前記メモリサブブロックに関連付けられた前記読み出し動作中に、第一の容量性負荷を提供するように構成され、前記第二の複数のメモリサブブロックの前記メモリサブブロックは、前記第一の複数のメモリサブブロックの前記メモリサブブロックに関連付けられた前記読み出し動作中に、第二の容量性負荷を提供するように構成され、前記第一の容量性負荷は前記第二の容量性負荷よりも大きい、
請求項７に記載の装置。

【請求項10】

前記第一の複数のメモリサブブロックの前記メモリサブブロックの複数のメモリセルと、前記第二の複数のメモリサブブロックの前記メモリサブブロックの複数のメモリセルと、に結合されたメモリアクセス線をさらに含む、
請求項７に記載の装置。

【請求項11】

前記装置は、三次元メモリアレイ内に含まれる、
請求項７に記載の装置。

【請求項12】

複数の選択ゲートソース制御線であって、前記複数の選択ゲートソース制御線の各選択ゲートソース制御線は、ブロックの其々の複数のメモリサブブロックに関連付けられる、前記複数の選択ゲートソース制御線と、
前記ブロックの各メモリサブブロックに関連付けられたメモリアクセス線であって、前記複数の選択ゲートソース制御線の各選択ゲートソース制御線に実質的に平行である前記メモリアクセス線と、
を含み、
前記複数のメモリサブブロックの各メモリサブブロックは、複数のストリングを含み、前記複数のストリングの各ストリングは、信号線に結合された選択ゲートドレインスイッチと、前記複数の選択ゲートソース制御線の対応する選択ゲートソース制御線に結合された選択ゲートソーススイッチとを含む、
装置。

【請求項13】

読み出し動作に関連付けられた前記複数のメモリサブブロックのメモリサブブロックに基づいて、前記読み出し動作中に複数の選択ゲートソース制御線の各選択ゲートソース制御線に選択ゲートソース制御信号を選択的に提供するように構成された制御ユニットをさらに含む、
請求項１２に記載の装置。

【請求項14】

前記制御ユニットは、前記読み出し動作に関連付けられた前記複数のメモリサブブロックの前記メモリサブブロックに基づいて、前記読み出し動作中に、複数の選択ゲートドレイン制御線の各選択ゲートドレイン制御線に選択ゲートドレイン制御信号を選択的に提供するようにさらに構成される、
請求項１３に記載の装置。

【請求項15】

前記ブロックの各メモリサブブロックは信号線の同一のセットに選択的に結合される、
請求項１２に記載の装置。

【請求項16】

読み出し動作中に、ブロックの第一の複数のメモリサブブロックの選択ゲートソーススイッチを有効化するために、第一の選択ゲートソース制御線に第一の制御信号を提供することと、
前記読み出し動作中に、前記ブロックの第二の複数のメモリサブブロックの選択ゲートソーススイッチを無効化するために、第二の選択ゲートソース制御線に第二の制御信号を提供することと、
を含み、
前記制御信号は第一の制御信号であって、
前記第一の複数のメモリサブブロックの第一のメモリサブブロックの選択ゲートドレインスイッチを有効化するために、第一の選択ゲートドレイン制御線に第三の制御信号を提供することと、
前記第一の複数のメモリサブブロックの第二のメモリサブブロックの選択ゲートドレインスイッチを無効化するために、第二の選択ゲートドレイン制御線に第四の制御信号を提供することと、
をさらに含む、方法。

【請求項17】

読み出し動作中に、ブロックの第一の複数のメモリサブブロックの選択ゲートソーススイッチを有効化するために、第一の選択ゲートソース制御線に前記第一の制御信号を提供することは、
前記ブロックの前記第一の複数のメモリサブブロックの各メモリサブブロックに対して、ソースに複数のストリングを結合することを含む、
請求項１６に記載の方法。

【請求項18】

前記読み出し動作中に、前記ブロックの第二の複数のメモリサブブロックの選択ゲートソーススイッチを無効化するために、第二の選択ゲートソース制御線に前記第二の制御信号を提供することは、容量性負荷を選択ゲートソーススイッチの接合容量と直列に結合することを引き起こす、
請求項１６に記載の方法。

【請求項19】

行に関連付けられた前記第一の複数のメモリサブブロックの各メモリサブブロックのメモリセルに第一の電圧を印加することと、
前記行に関連付けられない前記複数のメモリサブブロックの各メモリサブブロックの複数のメモリセルに、前記第一の電圧よりも高い第二の電圧を印加することと、
をさらに含む、
請求項１６に記載の方法。

【請求項20】

読み出し動作中に、ブロックの第一の複数のメモリサブブロックの選択ゲートソーススイッチを有効化するために、第一の選択ゲートソース制御線に前記第一の制御信号を提供することは、
制御ユニットを用いて前記第一の制御信号を提供することを含み、前記制御ユニットは前記ブロック内に配置される、
請求項１６に記載の方法。

【請求項21】

前記第一の複数のメモリサブブロックは、第一の数のメモリサブブロックを含み、前記第二の複数のメモリサブブロックは、前記第一の数のメモリサブブロックよりも多い、第二の数のメモリサブブロックを含む、
請求項１６に記載の方法。

【請求項22】

読み出し動作中に、ブロックの複数のメモリサブブロックの選択ゲートソーススイッチを有効化するために、複数の選択ゲートソース制御線の各選択ゲートソース制御線に其々の制御信号を選択的に提供することであって、前記複数の選択ゲートソース制御線の各選択ゲートソース制御線は、前記ブロックの少なくとも一つのメモリアクセス線に平行である、ことを含み、
前記複数のメモリサブブロックの各メモリサブブロックは、複数のストリングを含み、前記複数のストリングの各ストリングは、信号線に結合された選択ゲートドレインスイッチと、前記複数の選択ゲートソース制御線の対応する選択ゲートソース制御線に結合された選択ゲートソーススイッチとを含む、方法。

【請求項23】

読み出し動作中に、ブロックの複数のメモリサブブロックの選択ゲートソーススイッチを有効化するために、複数の選択ゲートソース制御線の各選択ゲートソース制御線に其々の制御信号を選択的に提供することは、
少なくとも一つの選択ゲートソース制御線に関連付けられた前記複数のメモリサブブロックのうちのメモリサブブロックの選択ゲートソーススイッチを無効化するために、前記複数の選択ゲートソース制御線の前記少なくとも一つの選択ゲートソース制御線に前記其々の制御信号を提供することを含む、
請求項２２に記載の方法。

【請求項24】

少なくとも一つの選択ゲートソース制御線に関連付けられた前記複数のメモリサブブロックのうちのメモリサブブロックの選択ゲートソーススイッチを無効化するために、前記複数の選択ゲートソース制御線の前記少なくとも一つの選択ゲートソース制御線に前記其々の制御信号を提供することは、複数の容量性負荷の各容量性負荷を接合容量と直列に結合することを引き起こす、
請求項２３に記載の方法。

【請求項25】

前記読み出し動作中に、前記ブロックの複数のメモリサブブロックの選択ゲートドレインスイッチを有効化するために、複数の選択ゲートドレイン制御線の各選択ゲートドレイン制御線に其々の制御信号を選択的に提供することをさらに含み、前記複数の選択ゲートドレイン制御線の各選択ゲートドレイン制御線は、前記ブロックの前記少なくとも一つのメモリアクセス線に平行である、
請求項２２に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

［参照］
本出願は、２０１４年１０月２０日に出願された米国非仮特許出願整理番号１４／５１８，８０７に対する優先権を享受する権利を主張し、米国非仮特許出願整理番号１４／５１８，８０７は、あらゆる目的で、その全体において、参照によって本明細書に組み入れられる。

【背景技術】

【0002】

不揮発性メモリなどのメモリセル密度は、コストまたはメモリのフットプリントを顕著に増大させることなく、より大きな記憶容量を達成することを目指して顕著に改善されてきた。広く採用されている一つの解決法は、例えば、垂直方向に方向づけられたＮＡＮＤストリングを用いて、三次元にメモリセルを実装することであった。

【0003】

しかしながら、この方法でメモリを実装することは課題を提示してきた。例えば、三次元実装の結果として、ブロックサイズは増大し、その結果として、動作中に生成される容量性および抵抗性の負荷もまた同様に増大する。

【発明の概要】

【0004】

例示的装置が本明細書に開示される。例示的一装置は、メモリブロックの第一の複数のメモリサブブロックと、メモリブロックの第二の複数のメモリサブブロックと、第一の複数のメモリサブブロックに関連付けられた第一の選択ゲート制御線とを含んでもよい。第一の選択ゲート制御線は、第一の複数のメモリサブブロックの第一の複数の選択ゲートスイッチに結合されてもよく、第一の複数の選択ゲートスイッチは、ソースに結合されてもよい。例示的装置は、第二の複数のメモリサブブロックに関連付けられた第二の選択ゲート制御線をさらに含んでもよい。第二の選択ゲート制御線は、第二の複数のメモリサブブロックの第二の複数の選択ゲートスイッチに結合されてもよく、第二の複数の選択ゲートスイッチは、ソースに結合されてもよい。例示的装置は、複数のメモリアクセス線をさらに含んでもよく、複数のメモリアクセス線の各メモリアクセス線は、第一の複数のメモリサブブロックの各メモリブロックおよび第二の複数のメモリサブブロックの各メモリブロックと関連付けられる。

【0005】

別の例示的装置は、第一の複数のメモリサブブロックに関連付けられた第一の選択ゲートソース制御線と、第二の複数のメモリサブブロックに関連付けられた第二の選択ゲートソース制御線とを含んでもよい。例示的装置は、第一の複数の選択ゲートソーススイッチを含む第一の複数のメモリサブブロックのメモリサブブロックをさらに含んでもよい。第一の複数の選択ゲートソーススイッチの各選択ゲートソーススイッチは、第一の選択ゲートース制御線に結合され、アサートされた選択ゲート制御信号の受信に応じて、有効化されるように構成されてもよい。例示的装置は、第二の複数の選択ゲートソーススイッチを含む第二の複数のメモリサブブロックのメモリサブブロックをさらに含んでもよい。第二の複数の選択ゲートソーススイッチの各選択ゲートソーススイッチは、第二の選択ゲートソース制御線に結合され、アサートされた選択ゲートソース制御信号の受信に応じて有効化されるように構成されてもよい。例示的装置は、第一および第二の選択ゲートソース制御線に結合され、第一の複数のメモリサブブロックのメモリサブブロックに関連付けられた読み出し動作に応じて、第一の選択ゲートソース制御線を用いて、第一の複数の選択ゲートソーススイッチの各選択ゲートソーススイッチに選択ゲートソース制御信号を提供し、また、第二の複数のメモリサブブロックのメモリサブブロックに関連付けられた読み出し動作に応じて、第二の選択ゲートソース制御線を用いて、第二の複数の選択ゲートソーススイッチの各選択ゲートソーススイッチに選択ゲートソース制御信号を提供するように構成された制御ユニットをさらに含んでもよい。

【0006】

別の例示的装置は、複数の選択ゲートソース制御線を含んでもよい。複数の選択ゲートソース制御線の各選択ゲートソース制御線は、ブロックの其々の複数のメモリサブブロックに関連付けられてもよい。別の例示的装置は、ブロックの各メモリサブブロックに関連付けられたメモリアクセス線をさらに含んでもよい。メモリアクセス線は、複数の選択ゲートソース制御線の各選択ゲートソース制御線に対して実質的に平行であってもよい。

【0007】

本明細書に例示的方法が開示される。例示的一方法は、読み出し動作中、ブロックの第一の複数のメモリサブブロックの選択ゲートソーススイッチを有効化するために、第一の選択ゲートソース制御線に第一の制御信号を提供することを含んでもよい。例示的方法は、読み出し動作中、ブロックの第二の複数のメモリサブブロックの選択ゲートソーススイッチを無効化するために、第二の選択ゲートソース制御線に第二の制御信号を提供することをさらに含んでもよい。

【0008】

別の例示的方法は、読み出し動作中、ブロックの複数のメモリサブブロックの選択ゲートソーススイッチを有効化するために、複数の選択ゲートソース制御線の各選択ゲートソース制御線に其々の制御信号を選択的に提供することを含んでもよい。複数の選択ゲートソース制御線の各選択ゲートソース制御線は、ブロックの少なくとも一つのメモリアクセス線に対して平行であってもよい。

【図面の簡単な説明】

【0009】

【図1】本発明の一実施形態によるメモリブロックを含む装置の概略ブロック図である。

【図2】本発明の一実施形態による三次元メモリアレイのブロック図である。

【図3a】本発明の一実施形態によるプログラム動作中に選択されるサブブロックのＮＡＮＤストリングの概略図である。

【図3b】本発明の一実施形態によるプログラム動作中に選択されないサブブロックのＮＡＮＤストリングの概略図である。

【図3c】本発明の一実施形態による読み出し動作中に選択されるサブブロックのＮＡＮＤストリングの概略図である。

【図3d】本発明の一実施形態による読み出し動作中に選択されないサブブロックのＮＡＮＤストリングの概略図である。

【図3e】本発明の一実施形態による読み出し動作中に選択されないサブブロックのＮＡＮＤストリングの概略図である。

【図4】本発明の一実施形態によるメモリのブロック図である。

【発明を実施するための形態】

【0010】

区分化ＳＧＳ線用の装置および方法が本明細書に記述される。本発明の実施形態の十分な理解を提供するためにある詳細事項が以下に説明される。しかしながら、これらの特定の詳細事項がなくても本発明の実施形態が実施できることは、当業者に明らかであろう。さらに、本明細書に記述される本発明の特定の実施形態は例示として提供されるものであって、これらの特定の実施形態に本発明の範囲を限定するために用いられるべきではない。他の例においては、既知の回路、制御信号、タイミングプロトコルおよびソフトウェア動作は、本発明を不必要に不明瞭にすることを回避するために詳細には示されていない。

【0011】

図１は、本発明の一実施形態によるメモリブロック１００を含む装置のブロック図である。本明細書で用いられるように、装置は、例えば、集積回路、メモリデバイス、メモリシステム、電子デバイスまたはシステム、スマートフォン、タブレット、コンピュータ、サーバなどを指してもよい。メモリブロック１００は、複数のメモリサブブロック１０２と、複数のメモリアクセス線１０４と、複数の選択ゲートドレイン（ＳＧＤ）制御線１０６と、複数の選択ゲートソース（ＳＧＳ）制御線１２０と、制御ユニット１５０とを含む。ＳＧＤ制御線１０６の各々は、其々のメモリサブブロック１０２に関連付けられてもよく、ＳＧＳ制御線１２０の各々は、其々の複数のメモリサブブロック１０２と関連付けられてもよい。

【0012】

幾つかの例においては、メモリサブブロック１０２の各々は、行および／または列に配列され得る不揮発性メモリセル（例えば、ＮＡＮＤメモリセル）などの複数のメモリセルを含んでもよい。幾つかの例においては、メモリセルの各々は、シングルレベルセル（ＳＬＣ）であってもよく、および／またはマルチレベルセル（ＭＬＣ）であってもよい。このように、各メモリセルは、異なる電圧状態にプログラムされてもよく、電圧状態の各々は、バイナリデータの特定の表現（例えば、シングルビットデータ０，１、マルチビットデータ００，０１，１０，１１）に対応してもよい。各複数のメモリセルはＮＡＮＤメモリセルを含んでもよいため、各複数のメモリセルは、各メモリサブブロック１０２内の一つ以上のＮＡＮＤストリングを用いて実装されてもよい。各ストリングは、例えば、３２個の不揮発性メモリセルを含んでもよく、またはより多数、もしくはより少数のメモリセルを含んでもよく、各ストリングのメモリセルは共通のチャネルを共有してもよい。各メモリサブブロック１０２は、任意の数のストリングを含んでもよい。

【0013】

図３ａ−図３ｅを参照すると、各ストリングは、ストリングの第一の端部に配置された選択ゲートドレイン（ＳＧＤ）スイッチと、第一の端部とは反対側のストリングの第二の端部に配置された選択ゲートソース（ＳＧＳ）スイッチとを含んでもよい。ＳＧＤスイッチおよびＳＧＳスイッチは、図３ａ−図３ｅの実施形態に示されるように、トランジスタとして実装されてもよい。ストリングのメモリセルは、ＳＧＤスイッチとＳＧＳスイッチとの間に直列構造で結合されてもよい。ストリングのメモリセルの各々は、メモリセルにアクセスするために用いられ得る其々のメモリアクセス線ＷＬに結合されてもよい。メモリアクセス線ドライバは、メモリ動作、例えば、プログラム動作、読み出し動作、消去動作、およびその他のメモリ動作中にメモリアクセス線に対して様々な電圧を提供してもよい。

【0014】

幾つかの例においては、ＳＧＤスイッチは、信号線ＶＢＬにストリングを選択的に結合するように構成されてもよく、ＳＧＳスイッチは、ソース（例えば、ソース線）ＳＲＣにストリングを選択的に結合するように構成されてもよい。例示として、メモリサブブロック１０２に含まれるストリングのＳＧＤスイッチは、メモリサブブロック１０２に関連付けられた其々のＳＧＤ制御線１０６に結合されてもよい。ＳＧＤ制御線１０６に制御信号（例えば、アクティブ制御信号）を提供する（例えば、アサートする）ことは、其々のＳＧＤスイッチを有効化してもよく、それによって、信号線ＶＢＬに対して関連付けられたストリングを結合する。このような方法でＳＧＤスイッチを有効化するための制御信号を提供するＳＧＤ制御線１０６は、本明細書では“アクティブ”ＳＧＤ制御線１０６として記述される。同様に、メモリサブブロック１０２のＳＧＳスイッチは、メモリサブブロック１０２に関連付けられたＳＧＳ線１２０に結合されてもよい。ＳＧＳ線１２０に制御信号を提供することは、ＳＧＳスイッチを有効化してもよく、それによって、ソースに其々のストリングを結合する。このような方法でＳＧＳスイッチを有効化するための制御信号を提供するＳＧＳ制御線１２０は、本明細書では、“アクティブ”ＳＧＳ制御線１２０として記述される。ＳＧＤ制御線１０６に制御信号（例えば、非アクティブ制御信号）を提供すること（例えば、アサート停止すること）は、其々のＳＧＤスイッチを無効化してもよく、それによって信号線ＶＢＬから関連付けられたストリングを切断する。このようにＳＧＤスイッチを無効化するために制御信号を提供するＳＧＤ制御線１０６は、“非アクティブ”ＳＧＤ制御線１０６として本明細書で記述される。同様に、メモリサブブロック１０２のＳＧＳスイッチは、メモリサブブロック１０２に関連付けられたＳＧＳ線１２０から切断されてもよい。ＳＧＳ線１２０に制御信号を提供することは、ＳＧＳスイッチを無効化してもよく、それによって、ソースに対して其々のストリングを切断する。このようにＳＧＳスイッチを無効化するための制御信号を提供するＳＧＳ制御線１２０は、本明細書で“非アクティブ”ＳＧＳ線１２０として記述される。

【0015】

幾つかの例においては、其々のＳＧＤ制御線１０６およびＳＧＳ制御線１２０に提供される制御信号は、制御ユニット１５０によって其々提供されてもよい。制御ユニット１５０は、ＳＧＤ制御線１０６およびＳＧＳ制御線１２０の各々に結合されてもよく、本明細書で記述される其々のメモリ動作を実施するための制御信号を提供するようにさらに構成されてもよい。制御ユニット１５０は、ソフトウェアおよび／またはハードウェアで実装されてもよく、動作を実施するために必要な任意の回路および／または論理回路を含んでもよい。幾つかの例においては、制御ユニット１５０は、ブロック１００内に含まれてもよく、他の例においては、制御ユニット１５０は、ブロック１００の外部、例えば、ブロック１００に結合された行デコーダ、アドレスデコーダ、制御論理回路、および／またはコントローラ（図１には図示せず）内に配置されてもよい。このように、制御ユニット１５０の回路および／または論理回路の一つ以上の部分は、分散型構成で使用されてもよい。

【0016】

各ＳＧＤ制御線１０６は、ブロック１００の其々のメモリサブブロック１０２に関連付けられてもよく、各メモリアクセス線１０４は、ブロック１００の全てのメモリサブブロック１０２と関連付けられてもよく、および／または各ＳＧＳ制御線１２０は、ブロック１００の其々の複数のメモリサブブロック１０２に関連付けられてもよい。したがって、各ＳＧＤ制御線１０６は、其々のメモリサブブロック１０２内に少なくとも部分的に含まれてもよく、対応するメモリサブブロック１０２のＳＧＤスイッチに結合されてもよい。このように、各アクティブＳＧＤ制御線１０６は、例えば、各メモリサブブロック１０２によって共有される一式の信号線に、其々のメモリサブブロック１０２の一つ以上のストリングを結合してもよい。メモリアクセス線１０４は、ブロック１００の各メモリサブブロック１０２内のストリングのメモリセルに結合されてもよい。結果として、メモリアクセス線１０４は、ブロック１００の全てのメモリサブブロック１２０にわたってもよく、特定の行のメモリセルの各メモリセルに結合されてもよい。各ＳＧＳ制御線１２０は、関連付けられた複数のメモリサブブロック１０２にわたってもよく、関連付けられたメモリサブブロック１０２のＳＧＳスイッチに結合されてもよい。このように、アクティブＳＧＳ制御線１２０は、ソースＳＲＣに対して、関連付けられた複数のメモリサブブロック１０２のストリングを結合してもよい。幾つかの例においては、ＳＧＤ制御線１０６および／またはＳＧＳ制御線１２０は、メモリアクセス線１０４と同一方向でメモリサブブロック１０２にわたってもよく、ＳＧＤ制御線１０６、メモリアクセス線１０４および／またはＳＧＳ制御線１２０は、実質的に平行である。他の例においては、ＳＧＤ制御線１０６および／またはＳＧＳ制御線１２０は、メモリアクセス線１０４に対して直交方向またはその他の平行ではない方向でメモリサブブロックにわたってもよい。ＳＧＤ制御線１０６、ＳＧＳ制御線１２０は、例えば、一つ以上の信号線に対して実質的に平行であってもよい。

【0017】

各ＳＧＳ制御線１２０は、其々の複数のメモリサブブロック１０２と関連付けられてもよいため、非アクティブＳＧＳ制御線１２０に結合されたＳＧＳスイッチが無効化され得つつ、アクティブＳＧＳ制御線１２０に結合されたＳＧＳスイッチは、有効化されてもよい。以下により詳細に説明されるように、このようにＳＧＳスイッチを選択的に有効化することによって、一つ以上のメモリ動作（例えば、読み出し動作）中の容量性負荷を減らすことができる。

【0018】

幾つかの例においては、ＳＧＳ制御線１２０に対するＳＧＤ制御線１０６の任意の比率および／またはＳＧＳ制御線１２０に対するメモリアクセス線１０４の任意の比率を達成できる。例示として、ブロック１００は、３２個のメモリサブブロック１０２を含んでもよく、各ＳＧＳ制御線１２０は、ブロック１００の４個のメモリサブブロック１０２に対するストリングのＳＧＳスイッチに結合されてもよい。したがって、ＳＧＳ制御線１２０に対するＳＧＤ制御線１０６の４：１の比率と、ＳＧＳ制御線１２０に対するメモリアクセス線１０４の１：８の比率とを達成できる。他の例においては、各ＳＧＳ制御線１２０は、２、８、１６、３２、６４または任意のその他の数のメモリサブブロック１０２に対するストリングのＳＧＳスイッチに結合されてもよい。幾つかの例においては、各ＳＧＳ制御線１２０は、同一数のメモリサブブロック１０２に対するストリングのＳＧＳスイッチに結合されてもよく、他の例においては、ＳＧＳ制御線１２０は、異なる数のメモリサブブロック１０２に対するストリングのＳＧＳスイッチに結合されてもよいことが理解されるだろう。例えば、第一のＳＧＳ制御線１２０は、８個のメモリサブブロックに対するストリングのＳＧＳスイッチに結合されてもよく、第二のＳＧＳ制御線１２０は、１６個のメモリサブブロック１２０に対するストリングのＳＧＳスイッチに結合されてもよい。

【0019】

一般的に、メモリ動作（例えば、読み出し動作、プログラム動作、消去動作）は、全ての他のメモリサブブロック１０２が選択されない間、一つ以上の選択されたメモリサブブロック１０２に実施されてもよい。一つ以上の選択されたメモリサブブロック１０２に対してメモリ動作を実施することは、ＳＧＤスイッチ、ＳＧＳスイッチおよび／またはメモリセルを選択的に有効化することを含んでもよい。メモリ動作の記述は、個々のメモリサブブロック１０２について本明細書でなされる。しかしながら、幾つかの例においては、一つ以上の記述された動作は、任意の数のメモリサブブロック１０２に対して同時に適用されてもよいことが理解されるだろう。さらに、メモリ動作を実施するためにＳＧＤおよびＳＧＳスイッチを選択的に有効化することに対する言及が、本明細書でなされる。記述されるように、ＳＧＤおよびＳＧＳスイッチは、其々、ＳＧＤ制御線１０６またはＳＧＳ制御線１２０に制御信号を提供することによって有効化されてもよく、このように提供される制御信号は、制御ユニット１５０によって提供されてもよい。

【0020】

消去動作においては、例えば、ＳＧＤおよびＳＧＳスイッチが無効化されてもよい。各行に対して、接地電位（例えば、０Ｖ）などの低電圧が、行に関連付けられたメモリアクセス線１０４に印加されてもよく、それによって、各メモリセルの電圧状態を消去する。幾つかの例においては、消去動作は、ブロックレベルで実装されることができ、したがって、一つ以上のメモリサブブロック１０２は、同時に消去されてもよい。結果として、全てのＳＧＤ線１０６および全てのＳＧＳ線１２０は、ＳＧＤおよびＳＧＳスイッチを無効化するために、消去動作中に低電圧を有してもよい。

【0021】

典型的には、プログラム動作は、消去されたメモリセルに対して実施され、結果として、消去電圧状態から異なる電圧状態に調整しようとするメモリサブブロック１０２のメモリセルのみがプログラムされる必要がある。例示的プログラミング動作においては、一つ以上の選択された行のメモリサブブロック１０２は、シーケンシャルにプログラムされてもよい。例示として、各選択された行に対して、プログラムされるセルに関連付けられた信号線は、第一の電圧（例えば、０−１Ｖ）にプレチャージされてもよく、プログラムされないセルに関連付けられた信号線は、例えば第一のプレチャージ電圧よりも高くてもよい第二の電圧（２−３Ｖ）にプレチャージされてもよい。中間電圧（例えば、８Ｖ）がその他の全てのメモリアクセス線１０４に対して印加されつつ、比較的高い電圧（例えば、１５Ｖ）がプログラムされている行に対応するメモリアクセス線１０４に印加されてもよい。中間電圧の大きさは、メモリサブブロック１０２の全てのメモリセルの導電性の保証するために、最も高い大きさの電圧状態の電圧よりも大きくてもよい。その後、選択されたメモリサブブロック１０２に関連付けられたＳＧＤ制御線１０６は、アクティブになってもよく、プログラムされるストリングに関連付けられたＳＧＤスイッチは、（ＳＧＳスイッチが無効化に維持されつつ）行のセルをプログラムするために選択的に有効化されてもよい。プログラムされないセルに関連付けられた信号線は、より高いプレチャージ電圧を有するため、それらの信号線に関連付けられたＳＧＤスイッチは、無効化に維持されてもよく、其々のセルのプログラミングを妨げてもよい。幾つかの例においては、メモリアクセス線１０４に印加される比較的高い電圧は、対象行の選択された各セルが所望の電圧レベルに到達するまで、インクリメントに増加してもよい。プログラミング動作中、選択されないメモリサブブロック１０２のＳＧＤおよびＳＧＳスイッチは、無効化されてもよい。

【0022】

例示的読み出し動作においては、選択された信号線は、ある電圧（例えば、０．３Ｖ）にプレチャージされてもよく、メモリサブブロック１０２のＳＧＤおよびＳＧＳスイッチの双方が有効化されてもよい。各ＳＧＳ制御線１２０は其々の複数のメモリサブブロック１０２に関連付けられてもよいため、同一のＳＧＳ制御線１２０に関連付けられた一つ以上のその他のメモリサブブロック１０２のＳＧＳスイッチは、同様に有効化されてもよい。その後、中間電圧（例えば、８Ｖ）が全ての他のメモリアクセス線１０４に印加され得つつ、比較的低い電圧（例えば、０−２Ｖ）が、読みだされる行に関連付けられたメモリアクセス線１０４に印加されてもよい。幾つかの例においては、比較的低い電圧は、特定の電圧状態の電圧レベルの間の大きさを有する電圧であってもよい。さらに、記述されるように、中間電圧の大きさは、メモリサブブロック１０２の全てのメモリセルの導電性を保証するために、最も高い大きさを有する電圧状態の電圧よりも大きくてもよい。ＳＧＤスイッチは、（例えば、選択された信号線を電気的に絶縁するために）無効化されてもよく、各選択された信号線の電圧は、行の選択されたメモリセルの電圧状態を決定するために用いられてもよい。幾つかの例においては、各選択された信号線の電圧は、ＳＧＤスイッチを無効化する前に、行の選択されたメモリセルの電圧状態を決定するために検知されてもよい。読み出し動作の間、選択されないメモリサブブロック１０２のＳＧＤスイッチは、無効化されてもよく、読み出し動作のアクティブＳＧＳ線１２０に関連付けられていない全てのメモリサブブロック１０２のＳＧＳスイッチは、無効化されてもよい。このように、アクティブＳＧＳ線１２０に関連づけられた其々の複数のメモリサブブロック１０２のみが、有効化されたＳＧＳスイッチを有してもよい。全てのその他のメモリサブブロック１０２は、非アクティブＳＧＳ線１２０に関連付けられてもよく、それによって、無効化されたＳＧＳスイッチを有してもよい。

【0023】

幾つかの例においては、ブロック１００は、三次元配置で実装されてもよい。図２は、本発明の一実施形態による三次元メモリアレイ２００のブロック図である。三次元メモリアレイ２００は、任意の数のブロック２０２を含んでもよく、その一つ以上は、図１のブロック１００を用いて実装されてもよい。例示として、三次元メモリアレイ２００は、３２個のブロック２０２を含んでもよいし、または６４個のブロック２０２を含んでもよい。幾つかの例においては、各ブロック２０２のメモリセルは、一斉に、同時に、ならびに／または、一つ以上のメモリ動作に従ってデータが複数のメモリブロック２０２から読みだされ複数のメモリブロック２０２にプログラムされおよび／または複数のメモリブロック２０２に消去され得るようなそれ以外の重複的な方法で、アクセスされてもよい。他の例においては、ブロック２０２は、信号線および／または制御線などの一つ以上のコンポーネントを共有するように構成されてもよい。

【0024】

図３ａ−図３ｂは、プログラム動作中のＮＡＮＤストリング３００−３１０の概略図を示し、図３ｃ−図３ｅは、読み出し動作中のＮＡＮＤストリング３２０−３４０の概略図を示す。ＮＡＮＤストリング３００−３４０は、其々のＳＧＤスイッチ３０２−３４２、其々のＳＧＳスイッチ３０４−３４４、および其々のメモリセル３０６−３４６を含んでもよい。記述されるように、各ＳＧＤスイッチは、ＮＡＮＤストリングの第一の端部に配置されてもよく、ＳＧＤスイッチに提供される制御信号のアサートに応じて、信号線ＶＢＬにＮＡＮＤストリングを選択的に結合するように構成されてもよい。制御信号は、例えば、図１のＳＧＤ制御線１０６などのＳＧＤスイッチ３０２に結合されたＳＧＤ制御線に提供されてもよい。同様に、各ＳＧＳスイッチは、ＮＡＮＤストリングの第二の端部に配置されてもよく、ＳＧＳスイッチに提供される制御信号のアサートに応じて、ソースＳＲＣにＮＡＮＤストリングを選択的に結合するように構成されてもよい。制御信号は、例えば、図１のＳＧＳ制御線１２０などの、ＳＧＳスイッチに結合されるＳＧＳ制御線に提供されてもよい。メモリセルの各々は、其々のＳＧＤスイッチとＳＧＳスイッチとの間に直列構造で結合されてもよい。

【0025】

図３ａは、本発明の一実施形態によるプログラム動作中の選択されたメモリサブブロックのＮＡＮＤストリング３００の概略図である。記述されるように、プログラム動作中、ＳＧＤスイッチ３０２は、有効化されてもよく、ＳＧＳスイッチ３０４は無効化されてもよい。結果として、プログラム動作中、各セル３０６は、セル３０６のゲートと信号線ＶＢＬとの間に容量性負荷を提供（例えば、生成）してもよい。

【0026】

図３ｂは、本発明の一実施形態によるプログラム動作中の選択されないメモリサブブロックのＮＡＮＤストリング３１０の概略図である。記述されるように、プログラム動作中、ＳＧＤスイッチ３１２およびＳＧＳスイッチ３１４は無効化されてもよい。このように、ストリングの電圧レベルはフロートであってもよい。結果として、プログラム動作中、各セル３１６は、セル３１６のゲートとソースＳＲＣとの間に容量性負荷を提供してもよい。しかしながら、容量性負荷は、ＳＧＳスイッチ３１４の接合容量と直列であってもよい。ＮＡＮＤストリング３１０のセル３１６によって提供される容量性負荷は、ＳＧＳスイッチ３１４の接合容量と直列であってもよいため、ＮＡＮＤストリング３００によって提供される容量性負荷は、プログラム動作中にＮＡＮＤストリング３１０によって提供される容量性負荷を超えてもよい。

【0027】

図３ｃは、本発明の一実施形態による読み出し動作中の選択されたメモリサブブロックのＮＡＮＤストリング３２０の概略図である。記述されるように、読み出し動作中、ＳＧＤスイッチ３２２およびＳＧＳスイッチ３２４の双方は、同時に有効化されてもよい。結果として、セル３２６の各々は、セル３２６のゲートとソースＳＲＣとの間に負荷を提供してもよい。負荷は、容量性負荷と抵抗性負荷とを含んでもよい。抵抗性負荷は、ＮＡＮＤストリング３２０のチャネル抵抗を含んでもよい。

【0028】

図３ｄは、本発明の一実施形態による読み出し動作中の選択されないメモリサブブロックのＮＡＮＤストリング３３０の概略図である。ＮＡＮＤストリング３３０は、選択されないメモリサブブロック内に含まれるが、例えば、図３ｃのＮＡＮＤストリング３２０と同一のＳＧＳ制御線１２０に関連付けられてもよい。したがって、読み出し動作中、ＮＡＮＤストリング３３０は、アクティブＳＧＳ制御線１２０に関連付けられてもよく、有効化されたＳＧＳスイッチ３３４を有してもよい。結果として、読み出し動作中、各セル３３６は、セル３０６のゲートとソースＳＲＣとの間に容量性負荷を提供してもよい。

【0029】

図３ｅは、本発明の一実施形態による読み出し動作中の選択されないメモリサブブロックのＮＡＮＤストリング３４０の概略図である。図３ｄのＮＡＮＤストリング３３０とは対照的に、ＮＡＮＤストリング３４０は、図３ｃの選択されたＮＡＮＤストリング３４０と同一のＳＧＳ制御線に関連付けられなくてもよい。したがって、読み出し動作中、ＮＡＮＤストリング３４０は、非アクティブＳＧＳ制御線１２０に関連付けられてもよく、ＳＧＳスイッチ３４４は無効化されてもよい。結果として、各セル３１６は、セル３４６のゲートとソースＳＲＣとの間に容量性負荷を提供してもよい。しかしながら、容量性負荷は、ＳＧＳスイッチ３４４の接合容量と直列であってもよい。ＮＡＮＤストリング３４０のセル３４６によって提供される容量性負荷は、ＳＧＳスイッチ３４４の接合容量と直列であってもよいため、ＮＡＮＤストリング３３０によって提供される容量性負荷は、読み出し動作中にＮＡＮＤストリング３４０によって提供される容量性負荷を超えてもよい。

【0030】

図１を参照すると、読み出し動作中に有効化されたＳＧＳスイッチを有するメモリサブブロック１０２の数を（例えば、ブロック１００の全メモリサブブロック１０２未満に）減少させることによって、ブロック１００の全体の容量性負荷は、読み出し動作中に減少することがある。このように、設計上の制約は、緩和され得、および／または、性能が改善され得る。例示として、動作および／またはメモリアクセス線の動作中のより迅速な電圧遷移のためにより小さなチャージポンプが必要とされ得るように、メモリアクセス線ドライバ（図示せず）によって駆動される容量性負荷を減らし得る。

【0031】

図４は、本発明の一実施形態によるメモリ４００を示す。メモリ４００は、複数のメモリセルを有するメモリアレイ４３０を含む。メモリセルは、ＮＡＮＤフラッシュセルなどの不揮発性メモリセルであってもよく、または、一般的には如何なる種類のメモリセルであってもよい。幾つかの例においては、メモリアレイ４３０は、図１のメモリブロック１００などの一つ以上のメモリブロックを含んでもよい。さらに、メモリアレイ４３０は、図２の三次元メモリアレイ２００などの三次元メモリアレイとして実装されてもよい。

【0032】

コマンド信号、アドレス信号および書き込みデータ信号は、Ｉ／Ｏバス４２８を介して伝送される一式のシーケンシャルな入力／出力（“Ｉ／Ｏ”）信号としてメモリ４００に提供されてもよい。同様に、読み出しデータ信号は、Ｉ／Ｏバス４２８を介してメモリ４００から提供されてもよい。Ｉ／Ｏバス４２８は、Ｉ／Ｏバス４２８と内部データバス４２２、内部アドレスバス４２４、および内部コマンドバス４２６との間で信号をルーティングするＩ／Ｏ制御ユニット４２０に接続される。メモリ４００は、メモリ４００の動作を制御するために、外部からか内部コマンドバス４２６を介してのいずれかにより多数の制御信号を受信する制御論理ユニット４１０をも含む。

【0033】

内部アドレスバス４２４は、ブロック行および／またはサブブロック行アドレス信号を行デコーダ４４０に、また、列アドレス信号を列デコーダ４５０に適用する。行デコーダ４４０および列デコーダ４５０は、メモリ動作、例えば、読み出し、プログラムおよび消去動作のために、メモリのブロックまたはメモリセルを選択するために用いられてもよい。列デコーダ４５０は、列アドレス信号に対応するメモリの列に適用される書き込みデータ信号を有効化してもよく、列アドレス信号に対応する列から読み出しデータ信号を結合させてもよい。

【0034】

制御論理ユニット４１０によってデコードされるメモリコマンドに応じて、メモリアレイ４３０内のメモリセルは読み出され、プログラムされ、および／または消去される。メモリアレイ４３０に結合された読み出し、プログラム、消去回路４６８は、制御論理ユニット４１０から制御信号を受信し、読み出し、プログラムおよび消去動作用の様々なポンプされた電圧を生成するために電圧発生器（例えば、チャージポンプ）を含む。

【0035】

行アドレス信号が内部アドレスバス４２４に適用された後、Ｉ／Ｏ制御ユニット４２０は、キャッシュレジスタ４７０に書き込みデータ信号をルーティングする。書き込みデータ信号は、Ｉ／Ｏバス４２８の幅に対応するサイズを各々有する連続的なセットでキャッシュレジスタ４７０内に格納される。キャッシュレジスタ４７０は、メモリアレイ４３０内のメモリセルの行またはページ全体に対して一式の書き込みデータ信号をシーケンシャルに格納する。格納された書き込みデータ信号の全ては、その後、内部アドレスバス４２４を介して結合されたブロック行アドレスまたはサブブロック行アドレスによって選択されるメモリアレイ４３０内のメモリセルの行またはページをプログラムするために用いられる。同様に、読み出し動作中、内部アドレスバス４２４を介して結合されたブロック行アドレスによって選択されるメモリセルの行またはブロックからのデータ信号は、データレジスタ４８０内に格納される。Ｉ／Ｏバス４２８の幅に対応するサイズの一式のデータ信号は、データレジスタ４２８からＩ／Ｏバス４２８にＩ／Ｏ制御ユニット４２０を介して、その後シーケンシャルに伝送される。

【0036】

本発明の特定の実施形態が例示として本明細書に記述されてきたが、本発明の趣旨および範囲から逸脱することなく様々な改変が行われ得ることは、前述から、理解されるだろう。したがって、本発明は、添付の請求項以外によっては限定されることはない。

【図1】

【図2】

【図3a】

【図3b】

【図3c】

【図3d】

【図3e】

【図4】