特許 6491821 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6491821

(24)【登録日】2019年3月8日

(45)【発行日】2019年3月27日

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G09G 3/36 20060101AFI20190318BHJP

   G09G 3/20 20060101ALI20190318BHJP

   G02F 1/133 20060101ALI20190318BHJP

【ＦＩ】

   G09G3/36

   G09G3/20 624B

   G09G3/20 622D

   G09G3/20 622C

   G09G3/20 623C

   G09G3/20 623D

   G09G3/20 621B

   G09G3/20 611E

   G09G3/20 611A

   G02F1/133 550

【請求項の数】8

【全頁数】20

(21)【出願番号】特願2014-78732(P2014-78732)

(22)【出願日】2014年4月7日

(65)【公開番号】特開2015-200740(P2015-200740A)

(43)【公開日】2015年11月12日

【審査請求日】2017年3月23日

(73)【特許権者】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール特許業務法人

(72)【発明者】

【氏名】田中 幸生

(72)【発明者】

【氏名】鈴木 大一

(72)【発明者】

【氏名】中尾 健次

【審査官】 林 靖

(56)【参考文献】

【文献】 国際公開第２００１／０８４２２６（ＷＯ，Ａ１）

【文献】 特開２００５−０７０５３９（ＪＰ，Ａ）

【文献】 特開２００４−０２９４７７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０９Ｇ ３／００−３／３８

Ｇ０２Ｆ １／１３３

(57)【特許請求の範囲】

【請求項1】

ゲートとソースとドレインとを有するＴＦＴと、
前記ソースに接続される信号線と、
前記ドレインに接続される画素容量と、
前記ソースと前記ドレインとの間の導通を遮断する電位を前記ゲートに供給する第１の電源と、
前記ソースと前記ドレインとの間を導通する電位を前記ゲートに供給する第２の電源と、
前記第１の電源の電位を前記ゲートに供給する第１のスイッチと、
前記第２の電源の電位を前記ゲートに供給する第２のスイッチと、
前記第１のスイッチおよび前記第２のスイッチを含む回路から前記ゲートに電位を供給するか、前記ゲートをフローティング状態にするかの切り替えを行う第３のスイッチと、
を備え、
１画面を走査する走査期間と、前記走査期間と次の走査期間との間に前記走査期間と同じかそれよりも長い休止期間とを有し、
前記走査期間において、前記第３のスイッチをオンすると共に前記第１のスイッチまたは第２のスイッチのいずれかをオンして前記第１の電源の電位および前記第２の電源の電位のいずれかを前記ゲートに供給することにより、前記ゲートの電位を固定するよう構成され、
前記休止期間において、前記信号線の電位が正極性の場合は前記第２のスイッチおよび前記第３のスイッチをオフして前記第１の電源の電位および前記第２の電源の電位を前記ゲートに供給しないことにより、前記ゲートの電位をフローティングにするよう構成され、
前記休止期間において、前記信号線の電位が負極性の場合は前記第１のスイッチおよび前記第３のスイッチをオンして前記第１の電源の電位を前記ゲートに供給するよう構成される表示装置。

【請求項2】

請求項１の表示装置において、
前記第３のスイッチはｐ型のＴＦＴである表示装置。

【請求項3】

請求項１の表示装置において、
前記休止期間においては前記信号線の電位を直前の走査期間における信号線の極性と同
じ極性の０Ｖ以外の所定の電位とするよう構成される表示装置。

【請求項4】

請求項３の表示装置において、
前記休止期間においては前記信号線の電位を直前の走査期間における映像信号電位の平均とするよう構成される表示装置。

【請求項5】

請求項３の表示装置において、
前記休止期間においては前記信号線の電位を映像信号電位の最大値と最小値の中間とするよう構成される表示装置。

【請求項6】

請求項３の表示装置において、
前記休止期間においては、正極性の前記信号線の電位を直前の走査期間における映像信号電位の平均よりも大きくするようにされ、負極性の前記信号線の電位を直前の走査期間における映像信号電位の平均よりも小さくするよう構成される表示装置。

【請求項7】

請求項３の表示装置において、
前記休止期間においては、正極性の前記信号線の電位を映像信号電位の最大値とするようにされ、負極性の前記信号線の電位を映像信号電位の最小値とするよう構成される表示装置。

【請求項8】

請求項１の表示装置において、さらに、
第１のゲートドライバと、
第２のゲートドライバと、
前記第１のゲートドライバに接続される第１の走査線と、
前記第２のゲートドライバに接続される第２の走査線と、
を備え、
前記第１の走査線は奇数列の信号線に接続されるＴＦＴに接続するよう構成され、
前記第２の走査線は偶数列の信号線に接続されるＴＦＴに接続するよう構成される表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は表示装置に関し、例えば低周波駆動モードまたは間欠駆動モードの表示装置に適用可能である。

【背景技術】

【0002】

特開２００１−３１２２５３号公報（特許文献１）には、以下のことが開示されている。
アクティブ素子で構成される画素がマトリクス状に配置されてなる画面の各ラインを複数の走査信号線により線順次に選択して走査し、選択されたラインの画素にデータ信号線からデータ信号を供給して表示を行う表示装置の駆動方法において、上記画面を１回走査する走査期間よりも長い非走査期間であって、全走査信号線を非走査状態とする休止期間を設け、上記走査期間と上記休止期間との和を１垂直期間とする。上記休止期間に、全データ信号線を駆動するデータ信号ドライバに対して上記全データ信号線をハイインピーダンス状態とする。上記休止期間に、上記アクティブ素子のＯＦＦ抵抗値を略最大とする非選択電圧を全走査信号線に印加する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００１−３１２２５３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本願発明者らは低温ポリシリコン（Low Temperature Poly-Silicon、以下、ＬＴＰＳという。）およびアモルファスシリコン（以下、α−Ｓｉという。）の薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴという。）を用いた低周波駆動や間欠駆動の検討を行っているが、ＬＴＰＳおよびα−ＳｉはＴＦＴのＯＦＦ特性が酸化物半導体よりも悪いため、フリッカが発生しやすいという課題がある。
その他の課題と新規な特徴は、本開示の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0005】

本開示のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、表示装置は、ゲートとソースとドレインとを有するＴＦＴと、前記ソースに接続される信号線と、前記ドレインに接続される画素容量と、前記ソースと前記ドレイン間の導通を遮断する電位を前記ゲートに供給する第１の電源と、前記第１の電源の電位を前記ゲートに供給するスイッチと、を備える。前記表示装置は、１画面を走査する走査期間と、前記走査期間と次の走査期間との間に前記走査期間と同じかそれよりも長い休止期間とを有する。前記走査期間中は前記スイッチをオンするようにされ、前記休止期間中は前記スイッチをオフするようにされる。

【図面の簡単な説明】

【0006】

【図1】比較例の方式の構成を模式的に示す図である。

【図2】比較例の方式の電位波形図である。

【図3】第１のゲートフローティング方式の構成を模式的に示す図である。

【図4】第１のゲートフローティング方式の電位波形図である。

【図5】比較例の方式と第１のゲートフローティング方式の輝度応答波形図である。

【図6】比較例の方式と第１のゲートフローティング方式の輝度変化率を示す図である。

【図7】比較例の方式と第１のゲートフローティング方式の電位波形図である。

【図8】図５の輝度応答波形から対称成分を抽出した輝度応答波形図である。

【図9】第２のゲートフローティング方式の輝度応答波形図である。

【図10】第２のゲートフローティング方式の輝度変化率を示す図である。

【図11】第２のゲートフローティング方式の電位波形図である。

【図12】図９の輝度応答波形から対称成分を抽出した輝度応答波形図である。

【図13】第３のゲートフローティング方式の輝度応答波形図である。

【図14】第３のゲートフローティング方式の輝度変化率を示す図である。

【図15】第３のゲートフローティング方式の電位波形図である。

【図16】図１２の輝度応答波形から対称成分を抽出した輝度応答波形図である。

【図17】実施例１に係る表示装置の構成を示す図である。

【図18】実施例１に係る制御回路のブロック図である。

【図19】実施例１に係る表示装置の駆動方法を説明するタイミングチャートである。

【図20】実施例１に係る表示装置の駆動方法を説明するタイミングチャートである。

【図21】実施例１に係る表示装置の駆動波形を示す図である。

【図22】変形例１に係る表示装置の駆動波形を示す図である。

【図23】変形例２に係る表示装置の駆動波形を示す図である。

【図24】実施例２に係る表示装置の構成を示す図である。

【図25】実施例２に係る表示装置の駆動波形を示す図である。

【発明を実施するための形態】

【0007】

スマートフォンやタブレット端末などのモバイル用途の表示装置においては回路消費電力の低減が必須である。その手段の一つとして、低周波駆動モードや間欠駆動モードなどが提案されている。低周波駆動モードとは表示装置の駆動周波数を標準条件に対して、例えば１／２、１／４などに低減して回路電力を低減する方式である。また、間欠駆動モードとは表示装置の１表示期間（走査期間）の書き込みを行った後に１表示期間以上の回路停止期間（休止期間）を設けることで回路電力を低減する方式である。いずれの場合も表示部の映像信号書き換え周期が長くなるため動画ぼけ等の副作用は発生しうるが、動画視認性が重要視されない静止画表示等の場合においては、有効な回路電力低減策となる。なお、以下において、低周波駆動モードや間欠駆動モードに関して、画素の映像信号書き換えを行う時間間隔を「フレーム周期」あるいは「1フレーム」と呼び、その逆数を「フレーム周波数」と呼ぶものとする。また、走査期間で書き込みを行った後から次の走査期間で書き込みが行われるまでの期間を保持期間という。間欠駆動モードでは、保持期間に休止期間が含まれている。
アクティブマトリクス表示装置における、データ書き込み後の保持期間では、各画素に形成されたＴＦＴをＯＦＦ状態にして画素電極のチャージを保持させる。もし、この画素トランジスタを構成するＴＦＴのＯＦＦ特性が悪ければ、保持期間中にチャージが抜けてしまい、保持期間後の電圧値が初期値と異なり輝度が変化してしまう。こうなると、再度書き込んだ時に輝度が変化する現象として現れ、フリッカが視認されてしまう。低周波駆動モードや間欠駆動モードにおいては、このＯＦＦ特性すなわち保持期間中のチャージをいかに確実に長時間保持できるかが重要なパラメータになる。
近年、ＯＦＦ特性が良好であることを特徴とする材料として酸化物半導体（例えばＩｎ(インジウム)、Ｇａ(ガリウム)、Ｚｎ(亜鉛)から構成される酸化物であるＩＧＺＯ）が注目されており、これを用いたアクティブマトリクス表示装置も発表されている。しかし、一般にスマートフォンなどの高精細なアクティブマトリクス表示装置では、ＬＴＰＳのＴＦＴを用いる場合が多い。これはＴＦＴサイズを小さくできるメリットや、走査回路などのロジック回路もアレイ基板（ＴＦＴ基板）に形成できるメリットによるものであり、今後もこのＬＴＰＳのＴＦＴが主流であると思われる。

【0008】

以下に、実施の形態、比較例、実施例および変形例について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

【0009】

画素トランジスタにＬＴＰＳのＴＦＴを用いて間欠駆動を実施すると、上述したように輝度変化（フリッカ）が発生する問題がある。これは、ＯＦＦ電流によるリーク電流で画素電極のチャージが減少することに起因する。ポリシリコンはα−Ｓｉよりも結晶性が高いため、ＴＦＴのＯＦＦ特性が悪く、リークしやすいと考えられている。
ＬＴＰＳのＴＦＴのリークに関しては、（ａ）ドレイン（または画素電極）とゲート電極間での緩和現象、および（ｂ）ドレイン（または画素電極）からソース（または信号線）に抜けるリーク電流、の２つのモードが知られている。一般的にリーク電流と呼ぶ場合には（ｂ）のほうを指すことが多いが、本願発明者らの解析では（ａ）についても無視できず、（ａ）に対しても何らかの低減策を講じる必要のあることが明らかになってきた。

【0010】

＜ドレインとゲート電極間での緩和現象＞
本開示に先立って検討した技術（以下、比較例という。）における（ａ）ドレインとゲート電極間での緩和現象について、図１および図２を用いて説明する。なお、本明細書では電位は映像信号レンジの中心を基準（０Ｖ）として表記するものとする。
図１は比較例の方式の構成を模式的に示す図である。図２は比較例の方式の電位波形図である。
ＴＦＴ１０はポリシリコンで形成される半導体層１と、ゲート電極２と、半導体層１とゲート電極２の間にあるゲート絶縁膜３と、を備える。なお、ゲート電極２およびゲート絶縁膜３の上には層間絶縁膜４が形成されている。半導体層１はソース１１とポリシリコンチャネル部１２とドレイン１３とを有する。ソース１１は信号線５に、ドレイン１３は画素電極６に、ゲート電極２はゲート電源供給回路７にそれぞれ接続される。ここで、ゲート電源供給回路７の出力電位をＶＧ、ゲート電極２の電位（ゲート電位）をＶｇ、信号線５の電位（信号電位）をＶｓ、画素電極６の電位（画素電位）をＶｄ、ポリシリコンチャネル部１２の電位（チャネル電位）をＶｃｈとする。
まず、スイッチＳＷ２がＯＦＦしスイッチＳＷ１がＯＮして、ＶＧ（＝Ｖｇ）が高電位（ＶＧＨ）にある場合にはＴＦＴ１０は導通状態となっており、正フレーム／負フレームに関係なく、信号電位（Ｖｓ）がソース１１、ポリシリコンチャネル部１２、ドレイン１３および画素電極６に伝達され、Ｖｃｈ＝Ｖｄ＝Ｖｓとなっている。ここで、ソース１１と信号線５の間の抵抗成分を無視しているので、ソース１１の電位（ソース電位）はＶｓとなる。また、ドレイン１３と画素電極６の間の抵抗成分を無視するとドレイン１３の電位（ドレイン電位）はＶｄとなる。すなわち、図２の矢印Ａ１に示すように、書き込み時、Ｖｃｈ（＋）およびＶｄ（＋）は共にＶｓ（＋）まで充電され、Ｖｃｈ（−）およびＶｄ（−）は共にＶｓ（−）まで充電される。ここで、図２において、Ｖｓ（＋）は正極性側（正フレーム時）の信号電位、Ｖｓ（−）は負極性側（負フレーム時）の信号電位である。Ｖｃｈ（＋）は正極性側のチャネル電位、Ｖｃｈ（−）は負極性側のチャネル電位である。Ｖｄ（＋）は正極性側の画素電位、Ｖｄ（−）は負極性側の画素電位である。

【0011】

次に、図１に示すように、スイッチＳＷ１がＯＦＦしスイッチＳＷ２がＯＮして、ＶＧ（＝Ｖｇ）がＶＧＨから低電位（ＶＧＬ）に移行してＴＦＴ１０が非導通状態（ＯＦＦ状態）になると、図２の矢印Ａ２に示すように、ゲート電極２とポリシリコンチャネル部１２の間にある容量Ｃｃｈによるカップリングの影響でＶｃｈ（＋）およびＶｃｈ（−）は大きく押し下げられ、Ｖｃｈ（＋）およびＶｃｈ（−）は略（ＶＧＬ−Ｖｔｈ）になる。ここで、ＶｔｈはＴＦＴ１０の閾値電圧である。これに対し、ドレイン１３には大容量の画素容量Ｃｓが接続されているため、Ｖｄ（＋）およびＶｄ（−）はＴＦＴ１０のＯＦＦの瞬間には殆ど変化しない。画素容量Ｃｓは画素電極６と対向電極９によって構成され、対向電極９にはコモン電位（Ｖｃｏｍ）が印加される。したがって、Ｖｃｈ（＋）とＶｄ（＋）の間およびＶｃｈ（−）とＶｄ（−）の間にそれぞれ電位差が生じることになる。
ポリシリコンチャネル部１２はＴＦＴ１０のＯＦＦ状態にて必ずしも理想的な抵抗無限大状態ではなくリーク抵抗成分Ｒｏｆｆを持っており、休止期間においてＶｇ＝ＶＧＬを保っているので、容量Ｃｓと容量Ｃｃｈの間でリーク抵抗成分Ｒｏｆｆを介して電荷再配分が起こる。したがって、図２の矢印Ａ３に示すように、Ｖｃｈ（＋）およびＶｃｈ（−）が上昇、Ｖｄ（＋）およびＶｄ（−）が下降して等電位化しようとする。なお、ソース電位（Ｖｓ）とＶｃｈの間での電荷再配分も起こるがここでは無視する。これがドレインとゲート電極間の緩和現象として知られるものであり、時定数は一般に数１０ｍｓｅｃ〜数ｓｅｃのオーダーである。

【0012】

図２に示すように、スイッチＳＷ２がＯＮした直後は、（Ｖｄ（＋）−Ｖｃｈ（＋））＞（Ｖｄ（−）−Ｖｃｈ（−））であるので、ドレインとゲート電極間の緩和現象によるＶｄの下降は負フレームよりも正フレームにてより顕著に発生する。したがって、図２の矢印Ａ４に示すように、正負フレーム間での保持電圧振幅（Ｖｄ（＋）−Ｖｄ（−））は時間と共に減少することになり、液晶の輝度が低下する。これにより、フリッカが発生する。

【0013】

＜第１のゲートフローティング方式＞
ドレインとゲート電極間の緩和現象を低減する対策として、本願発明者らはゲートフローティング方式を種々検討した。まず、第１のゲートフローティング方式について図３および図４を用いて説明する。
図３は第１のゲートフローティング方式の構成を模式的に示す図である。図４は第１のゲートフローティング方式の電位波形図である。
第１のゲートフローティング方式のＴＦＴの構成は比較例に係る表示装置のＴＦＴと同じであるが、ゲート電源供給回路７との接続関係が異なる。第１のゲートフローティング方式では、ゲート電源供給回路７とゲート電極２との間にスイッチＳＷ３が配置されている。ここで、比較例の表示装置と同様に、ＶＧはゲート電源供給回路７の出力電位、Ｖｇはゲート電極２の電位（ゲート電位）、Ｖｓは信号線５の電位（信号電位）、Ｖｄは画素電極６の電位（画素電位）、Ｖｃｈはポリシリコンチャネル部１２の電位（チャネル電位）である。以下、第１のゲートフローティング方式の動作について説明する。
ＴＦＴ１０のＶｇがＶＧＨ→ＶＧＬに移行するまでの動作は図２と同じである。すなわち、図４の矢印Ａ１および矢印Ａ２における動作は図２の矢印Ａ１および矢印Ａ２における動作と同じである。ここで、図４において、Ｖｓ（＋）は正極性側（正フレーム時）の信号電位、Ｖｓ（−）は負極性側（負フレーム時）の信号電位である。Ｖｃｈ（＋）は正極性側のチャネル電位、Ｖｃｈ（−）は負極性側のチャネル電位である。Ｖｄ（＋）は正極性側の画素電位、Ｖｄ（−）は負極性側の画素電位である。Ｖｇ（＋）は正極性側のゲート電位、Ｖｇ（−）は負極性側のゲート電位である。
第１のゲートフローティング方式は、ＴＦＴ１０のＯＦＦ後の休止期間において、スイッチＳＷ３をＯＦＦすることによってＴＦＴ１０のゲート電極２をゲート電源供給回路７から切り離し、ゲート電極２を電気的にフローティングにするというものである。こうすると休止期間にて容量Ｃｃｈが孤立した容量となり電荷が保存され容量Ｃｃｈでの電流は発生しなくなるので、リーク抵抗成分Ｒｏｆｆ’を経由してソース１１とポリシリコンチャネル部１２間で流れる電流が無視できるものとすれば、リーク抵抗成分Ｒｏｆｆにも電流が流れないこととなる。したがって、容量Ｃｓに蓄積される電荷量も保存され、Ｖｄも一定となる。図４の矢印Ａ３に示すように、休止期間にてＶｃｈ（＋）とＶｄ（＋）は等電位化し、Ｖｃｈ（−）とＶｄ（−）は等電位化するが、Ｖｇが固定されていないため、この等電位化はＶｄ（＋）およびＶｄ（−）が一定で、Ｖｃｈ（＋）およびＶｃｈ（−）のみが上昇することで達成される。このとき容量Ｃｃｈの保持電圧は一定のため、Ｖｃｈ（＋）およびＶｄ（−）の上昇に伴って、Ｖｇ（＋）およびＶｇ（−）も上昇する。図４の矢印Ａ４に示すように、正負フレーム間での保持電圧振幅（Ｖｄ（＋）−Ｖｄ（−））は一定に保たれる。画素電位（Ｖｄ）が一定のため液晶の透過率も一定となり、フリッカが抑制される。

【0014】

第１のゲートフローティング方式の課題について図５から図８を用いて説明する。
図５は比較例と第１のゲートフローティング方式の輝度応答波形図である。図６は比較例と第１のゲートフローティング方式の輝度変化率を示す図である。図７は比較例と第１のゲートフローティング方式の電位波形図である。図８は図５の輝度応答波形から対称成分を抽出した輝度応答波形図である。
実際に液晶表示装置を比較例の方式（図１）と第１のゲートフローティング方式（図３）で動作させたときの輝度応答波形の例を図５に示す。比較例の方式（ＲＥＦ）では、負フレーム（ＮＦ）で輝度が僅かに上昇傾向、正フレーム（ＰＦ）で輝度が顕著に下降傾向となっている。第１のゲートフローティング方式（ＧＦ１）では、負フレーム、正フレームともに輝度が中程度に下降傾向となっている。図６に示すように、第１のゲートフローティング方式の正フレームの輝度変化率は−４．０６％で、比較例の方式の−１９．４５％よりも大幅に小さくなっている。一方、第１のゲートフローティング方式の負フレーム（ＮＦ）の輝度変化率は−７．６７％で、比較例の方式の０．７８％より大きくなっている。第１のゲートフローティング方式の正フレームの輝度と負フレームの輝度の平均（対称成分、ＡＶＥ）は−５．８７％で、比較例の方式の−９．３３％よりも小さくなっている。第１のゲートフローティング方式の正フレームと負フレームの差（反対称成分、ＤＩＦ）は３．６２％で、比較例の方式の−２０．２４％よりも大幅に小さくなっている。図５の矢印Ｂ１および矢印Ｂ２に示すように、第１のゲートフローティング方式の方が比較例の方式よりも輝度は１．００に近い。したがって、第１のゲートフローティング方式の正負フレームの輝度応答の反対称成分（正フレームの輝度と負フレームの輝度の差）は比較例の方式よりも低減している。

【0015】

図７は図５をもとに画素電位変動を推測したものである。正フレーム（ＰＦ）および負フレーム（ＮＦ）のそれぞれは走査期間（ＳＰ）と休止期間（ＱＰ）で構成される。休止期間では信号電位（Ｖｓ）は０Ｖに固定されている。負フレームでは画素電位変動と輝度変動が逆符号になり、正フレームでは同符号になることを考慮して推測すると、比較例の方式（ＲＥＦ）では、負フレームは画素電位（Ｖｄ）が僅かに下降傾向、正フレームではＶｄが顕著に下降傾向になると推定できる。また、第１のゲートフローティング方式（ＧＦ１）では、負フレームではＶｄが中程度に上昇傾向、正フレームはＶｄが中程度に下降傾向になると推定できる。これらのうち、比較例の方式（ＲＥＦ）では確かに図２に示すような画素電位挙動となっている。しかし、第１のゲートフローティング方式では図４に示すような画素電位一定にはなっていない。

【0016】

実際の液晶表示装置ではカラム反転、ドット反転、あるいはライン反転等の駆動を行うため、巨視的には正負フレームの画素が半分ずつ混在した領域を観察することになる。したがって、正負フレームを平均化した輝度応答を観測することになる。
図８は図５に示す輝度応答波形から正負フレーム平均化した波形（対称成分）を示したものである。比較例の方式（ＲＥＦ）から第１のゲートフローティング方式（ＧＦ１）にすることで、確かに輝度変動は小さくなっているが、図４に示すような完全フラット（輝度一定）にはなっていない。

【0017】

＜第２のゲートフローティング方式＞
第１のゲートフローティング方式での実験結果が図４に示すようにならない理由として、上述の第１のゲートフローティング方式の説明では無視したが、リーク抵抗成分Ｒｏｆｆ’を経由してソース１１とポリシリコンチャネル部１２間で流れる電流の影響が実際は無視できないことに起因する可能性が考えられる。この場合、休止期間のソース電位（信号電位）の影響を受けると考えられるので、これを確かめるための実験を行った。
リーク電流がソース電位の影響を受けることおよび第２のゲートフローティング方式について図９から図１２を用いて説明する。
図９は第２のゲートフローティング方式の輝度応答波形図である。図１０は第２のゲートフローティング方式の輝度変化率を示す図である。図１１は第２のゲートフローティング方式の電位波形図である。図１２は図９の輝度応答波形から対称成分を抽出した輝度応答波形図である。
休止期間（ＱＰ）のソース電位を（ａ）書き込み時Ｖｓと同じ値に保持する場合（「同相」または「Ｖｓ（ＩＰ）」という。）、（ｂ）０Ｖに保持する場合（「０Ｖ」または「Ｖｓ（０Ｖ）」という。）、（ｃ）書き込み時Ｖｓと逆符号で絶対値が等しい値に保持する場合（「逆相」または「Ｖｓ（ＲＰ）」という。）、の３通りについて実験を行った。このときの輝度応答波形の測定結果が図９である。負フレーム（ＮＦ）、正フレーム（ＰＦ）ともに、逆相の場合が輝度変化の傾斜が一番大きく、逆相→０Ｖ→同相の順で輝度変化の傾斜が緩やかになっていることがわかる。図１０に示すように、Ｖｓ（ＩＰ）の正フレーム（ＰＦ）の輝度変化率は−１．７２％で、Ｖｓ（０Ｖ）の−３．９４％、Ｖｓ（ＲＰ）の−５．８８％よりも小さくなっている。Ｖｓ（ＩＰ）の負フレームの輝度変化率は−７．５１％で、Ｖｓ（０Ｖ）の−９．２２％、Ｖｓ（ＲＰ）の−１２．０４％よりも小さくなっている。Ｖｓ（ＩＰ）の正フレーム（ＰＦ）の輝度と負フレーム（ＮＦ）の輝度の平均（対称成分、ＡＶＥ）は−４．６２％で、Ｖｓ（０Ｖ）の−６．５８％、Ｖｓ（ＲＰ）の−８．９６％よりも小さくなっている。したがって、Ｖｓ（ＩＰ）の対称成分（ＡＶＥ）の輝度傾斜は低減している。
図１１は図９の輝度応答波形をもとに画素電位変動を推測したものである。図１１に示すように、確かに休止期間のソース電位に応じて画素電位変動が異なっていると解釈できる。なお、ゲート電位（Ｖｇ）は走査期間（ＳＰ）においてはＶＧＨまたはＶＧＬに固定されている。
また、図１２は図９から巨視的な目視観察時の輝度に対応する対称成分を抽出したものである。ここでも逆相の場合が輝度変化の傾斜が一番大きく、逆相→０Ｖ→同相の順で輝度変化の傾斜が緩やかになっていることが見て取れる。
以上のことから、リーク抵抗成分Ｒｏｆｆ’を経由してソース１１とポリシリコンチャネル部１２間で流れる電流の寄与は確かに存在する。
したがって、第２のゲートフローティング方式では、休止期間のソース電位を書き込み時のＶｓと同相で保持するようにする。このことにより、輝度変動（フリッカ）を抑制可能である。なお、休止期間のソース電位を書き込み時のＶｓと同じ電位ではないが、同じ極性の電位で保持することによっても、ソース電位を０Ｖで保持するよりもフリッカ抑制の効果はある。

【0018】

＜第３のゲートフローティング方式＞
第３のゲートフローティング方式について図１３から図１６を用いて説明する。
図１３は第３のゲートフローティング方式の輝度応答波形図である。図１４は第３のゲートフローティング方式の輝度変化率を示す図である。図１５は第３のゲートフローティング方式の電位波形図である。図１６は図１３の輝度応答波形から対称成分を抽出した輝度応答波形図である。
図１５に示すように、第３のゲートフローティング方式（ＧＦ３）は、負フレーム（ＮＦ）の休止期間（ＱＰ）ではゲート電位（Ｖｇ）をＶＧＬに固定し、正フレーム（ＰＦ）の休止期間（ＱＰ）のみゲート電位（Ｖｇ）をフローティングにするというものである。上述したように、比較例の方式から第１のゲートフローティング方式にすることで、正フレームは輝度変化率が顕著に下降傾向であったものが大きく改善（下降傾向ではあるが変化率の絶対値が減少）している一方で、負フレームは輝度変化率が僅かに上昇傾向であったものが下降傾向に転じていた。すなわち、正負平均としての輝度変化率が下降傾向になるのを抑制するという観点では、第１のゲートフローティング方式での負フレームの挙動はむしろ逆効果となっていた。そこで、改善効果の大きい正フレームのみ休止期間のゲート電位をゲートフローティングにして、負フレームは休止期間のゲート電位を固定することで、正負フレームの平均としての輝度変化率の絶対値が下降傾向になるのを、最小限にすることができる。実際、図１３および図１４に示すように、正フレームの輝度応答波形および輝度変化率は第１のゲートフローティング方式（ＧＦ１）と同様の挙動、負フレームのそれは比較例の方式（ＲＥＦ）と同様の挙動となり、正負フレームの平均（対称成分）としての輝度応答波形は図１６に示すようにフラットに近くなり、フリッカを大きく改善することができる。

【0019】

実施の形態に係る表示装置は、間欠駆動モードにおいて、次の（１）から（５）のいずれかを行うことによりフリッカを低減することができる。
（１）休止期間においてゲート電位をフローティングにする（（ａ）ドレインとゲート電極間での緩和現象の対策）。または、
（２）休止期間のソース電位を最適化する（（ｂ）ドレインからソースに抜けるリーク電流の対策）。または、
（３）休止期間においてゲート電位をフローティングとし、かつ休止期間のソース電位を最適化する（（ａ）と（ｂ））。または、
（４）休止期間において正フレームだけゲート電位をフローティングにする（（ａ））。
または、
（５）休止期間において正フレームだけゲート電位をフローティングとし、かつ休止期間のソース電位を最適化する（（ａ）と（ｂ））。
以上、間欠駆動モードについて説明したが、上記（１）および（４）については、低周波駆動の保持期間においても適用することができる。
高精細が特徴のＬＴＰＳのＴＦＴを用いた表示装置においてもフリッカを抑制することができる。これによりサイズが小さいＬＴＰＳを使用することができるので、高開口率化によるバックライト電力低減、あるいは狭額縁化と、低周波駆動モードまたは間欠駆動モードによる回路消費電力の低減を両立することができる。α−ＳｉはポリシリコンよりもＯＦＦ特性は良いが、酸化物半導体よりもＯＦＦ特性は悪いので、α−ＳｉのＴＦＴを用いた表示装置に本実施の形態を適用してもよいことはいうまでもない。なお、酸化物半導体はα−ＳｉよりもＯＦＦ特性が良いが、酸化物半導体のＴＦＴを用いた表示装置に本実施の形態を適用することを妨げるものではない。

【0020】

なお、本実施の形態に於ける表示装置は、ＴＮ（Twisted Nematic）モード、ＶＡ（Vertical Alignment）モードあるいはＭＶＡ（Multi-domain Vertical Alignment）モードで駆動するいわゆる縦電界方式の液晶表示装置や、ＩＰＳ（In-Plane Switching）モード、ＦＦＳ（Fringe Field Switching）モード等の横電界方式の液晶表示装置に適用可能であるが、以下においてはＦＦＳモードの液晶表示装置に代表させて実施例の表示装置を説明する。

【実施例1】

【0021】

実施例１に係る表示装置について図１７から図２１を用いて説明する。
図１７は実施例１に係る表示装置の構成を示す図である。図１８は実施例１に係る制御回路のブロック図である。図１９および図２０は実施例１に係る表示装置の駆動方法を説明するタイミングチャートである。図２１は実施例１に係る表示装置の駆動波形を示す図である。
実施例１に係る表示装置１００Ａは、制御回路ＣＴＲと、表示パネルＰＮＬと、表示パネルＰＮＬを背面側から照明する照明手段としてのバックライトＢＬＴと、を備えている。表示パネルＰＮＬはアレイ基板と対向基板と液晶層を備える。表示パネルＰＮＬはマトリクス状に配置された表示画素ＰＸを含む表示部ＡＡを有する。表示装置１００Ａは、対向電極ＣＯＭに印加される電位と画素電極ＰＥとに印加される電位との差により、液晶層に電界を生じさせ、液晶層に含まれる液晶分子の配向方向を制御するＦＦＳモードの液晶表示装置である。液晶分子の配向方向により、バックライトＢＬＴから出射される光の透過光量が制御される。
表示パネルＰＮＬは、表示部ＡＡにおいて、複数の表示画素ＰＸが配列する行に沿って延びる走査線Ｇ（Ｇ１_１、Ｇ１_２、Ｇ２_１、Ｇ２_２、…、Ｇｍ＿１、Ｇｍ＿２）と、複数の表示画素ＰＸが配列する列に沿って延びる信号線Ｓ（Ｓ１、Ｓ２…、Ｓｎ−１、Ｓｎ）と、走査線Ｇと信号線Ｓが交差する位置近傍に配置された画素スイッチＳＷとを備えている。
画素スイッチＳＷはＴＦＴで構成されている。画素スイッチＳＷのゲート電極は対応する走査線Ｇと電気的に接続されている。画素スイッチＳＷのソース電極は対応する信号線Ｓと電気的に接続されている。画素スイッチＳＷのドレイン電極は対応する画素電極ＰＥと電気的に接続されている。
ここで、走査線Ｇに関しては、表示画素ＰＸの１行について２本の走査線があり、ｍ行目の表示画素ＰＸに対応する走査線はそれぞれ走査線Ｇｍ_１、走査線Ｇｍ_２で示してある。奇数列の表示画素ＰＸの画素スイッチＳＷのゲート電極はＧｍ_１に、偶数列のそれに対するものはＧｍ_２に接続されている。

【0022】

表示パネルＰＮＬは、複数の表示画素ＰＸを駆動する駆動手段として、表示部ＡＡの左側に配置されるゲートドライバＧＤ＿１および右側に配置されるゲートドライバＧＤ＿２とソースドライバＳＤとを備えている。複数の走査線ＧはゲートドライバＧＤ＿１、ＧＤ＿２の出力端子と電気的に接続されている。走査線Ｇのうち、走査線Ｇｍ＿１は左側のゲートドライバＧＤ＿１に、走査線Ｇｍ＿２は右側のゲートドライバＧＤ＿２に接続されている。複数の信号線ＳはソースドライバＳＤの出力端子と電気的に接続されている。
ゲートドライバＧＤ＿１、ＧＤ＿２とソースドライバＳＤとは、表示部ＡＡの周囲の領域に配置されている。ソースドライバＳＤは半導体集積回路で構成されて、アレイ基板にＣＯＧ実装されている。ゲートドライバＧＤ＿１、ＧＤ＿２はアレイ基板にＴＦＴで形成されている。なお、ゲートドライバＧＤ＿１、ＧＤ＿２はソースドライバＳＤと同様に半導体集積回路で構成しアレイ基板にＣＯＧ実装するようにしてもよい。
ゲートドライバＧＤ＿１、ＧＤ＿２は複数の走査線Ｇにオン電圧を順次印加して、選択された走査線Ｇに電気的に接続された画素スイッチＳＷのゲート電極にオン電圧を供給する。ゲート電極にオン電圧が供給された画素スイッチＳＷの、ソース電極−ドレイン電極間が導通する。ソースドライバＳＤは、複数の信号線Ｓのそれぞれに対応する出力信号を供給する。信号線Ｓに供給された信号は、ソース電極−ドレイン電極間が導通した画素スイッチＳＷを介して対応する画素電極ＰＥに印加される。
ゲートドライバＧＤ＿１、ＧＤ＿２とソースドライバＳＤとは、表示パネルＰＮＬの外部に配置された制御回路ＣＴＲにより動作を制御される。制御回路ＣＴＲは対向電圧（Ｖｃｏｍ）、ゲートＨｉｇｈ電位（ＶＧＨ）、ゲートＬｏｗ電位（ＶＧＬ）、クロック信号（ＣＬＫ）、スタート信号（ＳＴＶ）および制御信号（ＣＴＬＧ_１、ＣＴＬＧ_２）を生成する。
ゲートドライバＧＤ＿１、ＧＤ＿２は、各行毎にシフトレジスタＳＲと、バッファＢＦを有している。シフトレジスタＳＲはクロック信号（ＣＬＫ）に対応して行選択の情報（Ｈｉｇｈ／Ｌｏｗの二値論理）であるスタート信号（ＳＴＶ）を１行ずつ転送していく機能を有している。バッファＢＦは、シフトレジスタＳＲの選択／非選択の状態出力をレベル増幅するものであり、シフトレジスタＳＲが選択状態のときには走査線ＧをＶＧＨ配線６３Ａ、６３Ｂ上のゲートＨｉｇｈ電位（ＶＧＨ）に接続し、非選択状態のときには走査線ＧをＶＧＬ配線６２Ａ、６２Ｂ上のゲートＬｏｗ電位（ＶＧＬ）に接続する。これにより、後述する走査期間においては、選択状態の行の走査線ＧにはＶＧＨ電位が給電され、非選択状態の行の走査線ＧにはＶＧＬ電位が給電されることとなる。
制御回路ＣＴＲはＶＧＬ電位を出力しているが、表示パネルＰＮＬ内のＶＧＬ配線６１ＡとＶＧＬ配線６２Ａとの間にＰ型ＴＦＴのスイッチＧＳＷ_１が、ＶＧＬ配線６１ＢとゲートドライバＧＤ＿２の配線６２Ｂとの間にＰ型ＴＦＴのスイッチＧＳＷ_２が挿入されている。スイッチＧＳＷ_１、ＧＳＷ_２はアレイ基板上にＴＦＴで形成されている。なお、ゲートドライバＧＤ＿１、ＧＤ＿２が半導体集積回路で構成されてアレイ基板にＣＯＧ実装される場合は、スイッチＧＳＷ_１、ＧＳＷ_２をゲートドライバＧＤ＿１、ＧＤ＿２内に形成してもよい。そして、スイッチＧＳＷ_１、ＧＳＷ_２のゲートに入力されるＣＴＬＧ_１、ＣＴＬＧ_２によって、導通および切断を切り替えることができるようになっている。ＣＴＬＧ_１、ＣＴＬＧ_２がＨｉｇｈのときはスイッチＧＳＷ_１、ＧＳＷ_２がＯＦＦとなり、ＶＧＬ配線６２Ａ、６２Ｂがフローティング状態となる。後述する休止期間においてはすべての行が非選択状態（非走査状態）であるが、ＶＧＬ配線６２Ａ、６２Ｂ上はフローティング状態であるためＶＧＬ電位は給電されず、すべての走査線がフローティング状態となる。スイッチＧＳＷ_１、ＧＳＷ_２は図３のスイッチＳＷ３に相当するものである。なお、ＶＧＨ電位は例えば８Ｖ程度、ＶＧＬ電位は例えば−７Ｖ程度である。ＣＴＬＧ_１、ＣＴＬＧ_２のＨｉｇｈの電位は例えば５Ｖ程度、Ｌｏｗの電位は例えば−１０Ｖ程度である。

【0023】

図１８に示すように、制御回路ＣＴＲは、大きく分けて表示映像のタイミングを制御する映像処理回路２４Ａ、ゲートドライバＧＤ＿１、ＧＤ＿２およびソースドライバＳＤの制御信号を生成するタイミング生成回路２４Ｂ、電圧生成回路２４Ｅおよび動作設定レジスタ２４Ｃからなる。
映像処理回路２４Ａは、図示していないホスト回路から送られる映像データのフォーマット（データの並びで、ＲＧＢまたはＢＧＲ等）を整える入力段映像処理回路（Ｒｘ）２４１、ドライバＩＣインターフェースの映像フォーマット（例えばｍｉｎｉ−ＬＶＤＳ）に変換処理する出力段映像処理回路（Ｔｘ）２４４で構成される。
タイミング生成回路２４Ｂは、ＤＥ信号から水平同期信号（ＨＳＹＮＣ）、垂直同期信号（ＶＳＹＮＣ）に類似した内部基準信号（ＳＹＮＣ）を生成する基準信号生成回路２４５、ＳＹＮＣを基にドットクロック（ＤＣＬＫ）毎でカウント・アップする水平カウンタおよび水平同期周期でカウント・アップする垂直カウンタ（水平・垂直カウンタ２４６）、水平・垂直カウンタ２４６の値から、ゲートドライバＧＤ＿１、ＧＤ＿２およびソースドライバＳＤの各制御信号のパルス幅や周期をデコードするパスル生成回路２４７からなる。
電圧生成回路２４Ｅは、ＶＣＯＭ、ＶＧＨ、ＶＧＬ等の電圧を生成する。
タイミング生成回路２４Ｂでのパルス生成（デコード値）や映像処理回路２４Ａの動作設定、電圧生成回路２４Ｅの電圧設定は、動作設定レジスタ２４Ｃにあらかじめプリセットした値を参照し動作を決定する。動作設定レジスタ２４Ｃのレジスタ値は、例えば不揮発性メモリ（ＥＥＰＲＯＭ等）に書き込まれたデータを電源起動時にレジスタに読み込み、制御回路ＣＴＲ内の各回路に値をセットする。

【0024】

制御回路ＣＴＲは、動作設定レジスタ２４Ｃによってスタート信号（ＳＴＶ）のパルス間隔の設定を行う。スタート信号（ＳＴＶ）のパルス間隔は、表示のフレーム周波数が通常の６０Ｈｚである場合は約１６．７ｍｓｅｃである。この場合は、図１９に示すように、１垂直期間（ＶＰ）は走査期間（ＳＰ）と垂直帰線期間（ＶＦＰ）との和である。１垂直期間のうち走査期間（ＳＰ）でない期間を非走査期間（ＮＳＰ）とすると、非走査期間（ＮＳＰ）は垂直帰線期間（ＶＦＰ）である。
制御回路ＣＴＲは、例えばスタート信号（ＳＴＶ）のパルス間隔を１６７ｍｓｅｃと長くすることもできる。１画面の走査期間（ＳＰ）が通常のままであるとすると、上記のパルス間隔のうち約９／１０は全走査信号線を非走査状態とする期間となる。このように、制御回路ＣＴＲでは、走査期間（ＳＰ）が終了した後に再びスタート信号（ＳＴＶ）がゲートドライバＧＤ＿１、ＧＤ＿２に入力されるまでの非走査期間（ＮＳＰ）が、走査期間（ＳＰ）以上の長さになるように設定することができる。この場合は、図２０に示すように、非走査期間（ＮＳＰ）を休止期間（ＱＰ）という。なお、走査線が低電位（ＶＧＬ）になってから走査線が高電位（ＶＧＨ）になるまでの期間が保持期間（ＨＰ）である。
制御回路ＣＴＲでは画像の内容に応じて複数の非走査期間（ＮＳＰ）を設定することができるようになっている。非走査期間（ＮＳＰ）に休止期間（ＱＰ）を設けることにより、画面を書き換える回数、すなわちソースドライバＳＤから出力する信号の供給周波数を減少させることができるので、画素を充電する電力を削減することができる。
すなわち、制御回路ＣＴＲは、駆動電力低減のために間欠駆動モードの機能を持っている。いま、一例として表示装置１００Ａの標準のフレーム周波数が６０Ｈｚ（すなわち（１／６０）ｓｅｃごとに画素への映像信号の書き換えが行われる）であるとする。動画表示の場合（第１の動作モードの場合）には標準の６０Ｈｚでの動作とする。動画視認性がそれほど重視されない静止画像などを表示する場合（第２の動作モードの場合）には約（１／６０）ｓｅｃをかけて書き込み（画面の上から下までの走査）を行った後に、例えば（１／６０）ｓｅｃ、（３／６０）ｓｅｃ、（７／６０）ｓｅｃ、あるいは（５９／６０）ｓｅｃの休止期間（ＱＰ）を設ける。休止期間（ＱＰ）に制御回路ＣＴＲの動作を停止すればその間の回路消費電力は実質０になり、書き込み時も含めた時間平均としての回路消費電力をそれぞれ、１／２、１／４、１／８、あるいは１／６０に低減することができる。

【0025】

図２１に示すように、１フレームは走査期間（ＳＰ）と休止期間（ＱＰ）からなっていている。走査期間（ＳＰ）は通常の表示装置と同様の駆動を行う期間であり、スタート信号（ＳＴＶ）がクロック信号（ＣＬＫ）によってシフトレジスタＳＲを伝達していき、その出力がバッファＢＦを介して表示部ＡＡ内の走査線Ｇに出力されることにより、各行の選択動作が行われる。休止期間（ＱＰ）はスタート信号（ＳＴＶ）もクロック信号（ＣＬＫ）も動作を行わず、全ての走査線Ｇが非選択状態となったままで、状態が保持される。
バッファＢＦは図３のスイッチＳＷ１、ＳＷ２に相当する回路を有する。なお、図３に示すように、ゲート電源供給回路７とスイッチＳＷ３との間にスイッチＳＷ１、ＳＷ２を配置すると、図１７では走査線ＧごとにスイッチＧＳＷ_１、ＧＳＷ_２が必要となる。そこで、実施例１では、制御回路ＣＴＲとバッファＢＦとの間にスイッチＧＳＷ_１、ＧＳＷ_２を配置し、スイッチＧＳＷ_１、ＧＳＷ_２の数を減らしている。なお、低周波駆動モードを実行する場合は、バッファＢＦの後に走査線ＧごとにスイッチＧＳＷ_１、ＧＳＷ_２を配置する。
ここで、スイッチＧＳＷ_１、ＧＳＷ_２を制御するＣＴＬＧ_１およびＣＴＬＧ_２は、走査期間（ＳＰ）内ではＬｏｗレベルとなっている。スイッチＧＳＷ_１、ＧＳＷ_２は導通状態となり、制御回路ＣＴＲからのＶＧＬ電位がゲートドライバＧＤ＿１、ＧＤ＿２内に給電される状態となる。一方、休止期間（ＱＰ）内においてはＣＴＬＧ_１およびＣＴＬＧ_２がＨｉｇｈ状態となり、スイッチＧＳＷ_１、ＧＳＷ_２は非導通状態となる。ただし、休止期間（ＱＰ）の最初の期間（例えばクロック信号（ＣＬＫ）の１周期）および最後の期間（例えばクロック信号（ＣＬＫ）の１周期）はゲート線Ｇの電位をＶＧＬにするためにスイッチＧＳＷ_１、ＧＳＷ_２は導通状態にするのが好ましい。休止期間（ＱＰ）では表示部ＡＡ内のすべての走査線ＧはバッファＢＦを介してＶＧＬ配線６２Ａ、６２Ｂに接続されているため、これら全走査線ＧとＶＧＬ配線６２Ａ、６２Ｂをまとめた導体系が、フローティング状態となる。これにより、先に説明したゲートフローティング方式が実現され、フリッカ抑制を実現することができる。

【0026】

なお、本実施例の表示装置ではカラム反転駆動を想定している。すなわち、信号線をＳ１、Ｓ３、Ｓ５、・・（第一グループと呼ぶことにする）とＳ２、Ｓ４、Ｓ６、・・（第二グループと呼ぶことにする）の２グループに分けて、それぞれ逆極性で駆動する方式である。こうすると、第一グループに属する画素スイッチＳＷのゲート電極は走査線Ｇｍ_１に接続され、第二グループに属する画素スイッチＳＷのゲート電極は走査線Ｇｍ_２に接続されることになるので、休止期間（ＱＰ）においては第一グループと第二グループ、それぞれ別個にフローティング状態となる。このようにしてある理由は次のとおりである。すなわち、図４に示すように、休止期間（ＱＰ）に画素スイッチＳＷのゲート電極をフローティングにしたときのゲート電位変化は正極性側と負極性側で異なるので、所望の画素電位変動を抑制させる効果を得るためには、第一グループと第二グループを別個の（電気的に接続が切り離されている）導体系としておくことが望ましい。

【0027】

本実施例では、休止期間（ＱＰ）における信号線Ｓの電位は、直前の走査期間（ＳＰ）における映像信号電位の平均としている。これは図９の実験において、（ａ）書き込み時Ｖｓと同じ値（同相）に保持する場合が最も輝度変動率の絶対値が小さかったことを考慮しての設定である。モノトーン画像の場合は走査期間（ＳＰ）中の信号線Ｓの電位は一定のため休止期間もその電位のまま継続して保持すればよいが、１走査期間中に複数の信号線電位レベルを含む場合にはそのような設定はできないので、平均値で代用させている。
なお、映像信号電位の平均値は制御回路ＣＴＲにおいて演算することが可能である。あるいは、演算の負荷が大きければ、演算は行わずに映像信号の中間調の電位レベルに設定するのでも十分な効果は得られる。例えば、中間調の電位レベルは最大２５５階調とすれば、１２７階調の電位レベルである。

【0028】

＜変形例１＞
変形例１に係る表示装置について図２２を用いて説明する。
図２２は変形例１に係る表示装置の駆動波形を示す図である。
図１２の輝度応答波形において休止期間（ＱＰ）における信号線Ｓの電位が逆相→０Ｖ→同相の順で輝度変化の傾斜が緩やかになっていることを説明したが、同相の場合であっても輝度変動率は０にはならず、ある程度の（負の）輝度変動は残留している。これはＴＦＴ起因ではなく、画素容量Ｃｓにてリーク電流が発生していて表示画素ＰＸでの保持電圧が低下しているためと推定している。しかし、休止期間（ＱＰ）における信号線Ｓの電位を同相でかつさらに振幅を増大した状態で保持すれば、図１２の同相の場合よりもさらに輝度変動率が改善されることが期待できる。
変形例１に係る表示装置ではこれを考慮して、図２２に示すように、休止期間（ＱＰ）における信号線Ｓの電位を映像信号電位の平均よりも大きな電位としている。具体的には、正極性側は映像信号電位の最大値、負極性側は映像信号電位の最小値としている。これにより、実施例１よりもさらに優れたフリッカ抑制効果を得ることができる。

【0029】

＜変形例２＞
変形例２に係る表示装置について図２３を用いて説明する。
図２３は変形例２に係る表示装置の駆動波形を示す図である。
第３のゲートフローティング方式（正フレームのみゲートフローティングにして負フレームは休止期間のゲート電位を固定とする方式）を具現化したものである。休止期間（ＱＰ）でのＣＴＬＧ_１およびＣＴＬＧ_２の制御方法が実施例１と異なっている。具体的には、第一グループ（信号線Ｓ１、Ｓ３、・・・）の列の表示画素ＰＸに正極性の信号が保持され、第二グループ（信号線Ｓ２、Ｓ４、・・・）の列の表示画素ＰＸに負極性の信号が保持される休止期間では、正極性の信号が保持された表示画素ＰＸにつながる走査線Ｇ１_１、Ｇ２_１、・・・がフローティングになるようにＣＴＬＧ_１をＨｉｇｈレベルとし、負極性の信号が保持された表示画素ＰＸにつながる走査線Ｇ１_１、Ｇ２_１、・・・が固定電位（ＶＧＬ）になるようにＣＴＬＧ_２をＬｏｗレベルとしている。また、第一グループ（信号線Ｓ１、Ｓ３、・・・）の列の表示画素ＰＸに負極性の信号が保持され、第二グループ（信号線Ｓ２、Ｓ４、・・・）の列の表示画素ＰＸに正極性の信号が保持される休止期間では、その逆としている。これにより、図１３で説明したように、輝度応答波形がフラットに近くなり、フリッカを大きく改善することができる。なお、図２３では、保持期間（ＱＰ）における信号線Ｓの電位は、直前の走査期間（ＳＰ）における映像信号電位の平均の場合を示しているが、０Ｖ、映像信号の中間調の電位レベル、映像信号電位の平均よりも大きな電位のいずれであってもよい。映像信号電位の平均よりも大きな電位の具体例としては、正極性側は映像信号電位の最大値、負極性側は映像信号電位の最小値としている。

【実施例2】

【0030】

実施例２に係る表示装置について図２４および図２５を用いて説明する。
図２４は実施例２に係る表示装置の構成を示す図である。図２５は実施例２に係る表示装置の駆動波形を示す図である。
実施例１のゲートフローティング方式の表示装置において、休止期間（ＱＰ）の信号線Ｓの電位を所定の電位レベルに設定する方式について説明した。しかし、これらの休止期間（ＱＰ）の信号線Ｓの電位を所定の電位レベルに設定する方式は、ゲートフローティング方式ではない実施例２に係る表示装置１００Ｂに対しても適用可能で、フリッカ抑制効果を得ることができる。
表示装置１００Ｂは、実施例１に係る表示装置１００ＡからスイッチＧＳＷ_１、ＧＳＷ_２をなくして走査線Ｇの電位は常時固定電位になるようにしたものであり、かつ１行内での２つの走査線Ｇｍ_１、Ｇｍ_２の区別をなくして共通化した構成になっている。すなわち、走査線Ｇは表示部ＡＡの左側に配置されるゲートドライバＧＤ＿１および右側に配置されるゲートドライバＧＤ＿２の両方に接続されている。図２４に示す駆動波形図は図２１の駆動波形図からスイッチＧＳＷ_１、ＧＳＷ_２のゲートを制御する信号（ＣＴＬＧ_１、ＣＴＬＧ_２）をなくしたものになっている。なお、図２４では、休止期間（ＱＰ）の信号線Ｓの電位を、実施例１の直前の走査期間（ＳＰ）における映像信号電位の平均に設定する方式を図示しているが、上述したように実施例１の映像信号の中間調の電位レベルする方式や変形例１に記載した所定の電位レベルに設定する方式であってもよい。
ＬＴＰＳのＴＦＴのリークには２つのモード、（ａ）ドレインとゲート電極間での緩和現象、および（ｂ）ドレインからソースに抜けるリーク電流、があることを先に説明した。本実施例では、このうち、（ａ）に起因するフリッカを抑制する効果は薄れるが、（ｂ）に起因するフリッカを抑制する効果が得られるため、トータルとしてのフリッカ抑制には有効である。また、本実施例では１行当たりに走査線を２本設ける必要が無いので、開口率向上というメリットも得られる。

【符号の説明】

【0031】

１・・・半導体層
２・・・ゲート電極
３・・・ゲート絶縁膜
４・・・層間絶縁膜
５・・・信号線
６・・・画素電極
７・・・ゲート電源供給回路
９・・・対向電極
１０・・・ＴＦＴ
１１・・・ソース
１２・・・ポリシリコンチャネル部
１３・・・ドレイン
ＢＬＴ・・・バックライト
ＣＯＭ・・・対向電極
Ｃｓ・・・画素容量
Ｃｃｈ・・・容量
ＣＴＲ・・・制御回路
ＧＤ、ＧＤ＿１、ＧＤ＿２・・・ゲートドライバ
Ｇ、Ｇ１、Ｇ２、Ｇ３、Ｇｍ−１、Ｇｍ・・・走査線
Ｇ１＿１、Ｇ２＿１、Ｇ３＿１、Ｇｍ＿１・・・走査線
Ｇ１＿２、Ｇ２＿２、Ｇ３＿２、Ｇｍ＿２・・・走査線
ＧＳＷ＿１、ＧＳＷ＿２・・・スイッチ
ＰＬＮ・・・表示パネル
ＰＸ・・・表示画素
ＳＤ・・・ソースドライバ
Ｓ、Ｓ１、Ｓ２、Ｓｎ−１、Ｓｎ・・・信号線
ＳＷ・・・画素スイッチ
ＳＷ１、ＳＷ２、ＳＷ３・・・スイッチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】