特許 6497089 スイッチ回路、ＡＤ変換回路および集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6497089

(24)【登録日】2019年3月22日

(45)【発行日】2019年4月10日

(54)【発明の名称】スイッチ回路、ＡＤ変換回路および集積回路

(51)【国際特許分類】

   H03K 17/00 20060101AFI20190401BHJP

   H03K 17/06 20060101ALI20190401BHJP

   H03K 17/687 20060101ALI20190401BHJP

   H03M 1/12 20060101ALI20190401BHJP

【ＦＩ】

   H03K17/00 D

   H03K17/06 063

   H03K17/687 G

   H03M1/12 A

【請求項の数】8

【全頁数】15

(21)【出願番号】特願2015-16032(P2015-16032)

(22)【出願日】2015年1月29日

(65)【公開番号】特開2016-143918(P2016-143918A)

(43)【公開日】2016年8月8日

【審査請求日】2017年12月25日

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】100099759

【弁理士】

【氏名又は名称】青木 篤

(74)【代理人】

【識別番号】100119987

【弁理士】

【氏名又は名称】伊坪 公一

(74)【代理人】

【識別番号】100133835

【弁理士】

【氏名又は名称】河野 努

(74)【代理人】

【識別番号】100135976

【弁理士】

【氏名又は名称】宮本 哲夫

(72)【発明者】

【氏名】岡本 誠次

【審査官】 工藤 一光

(56)【参考文献】

【文献】 国際公開第２００８／０６５７７１（ＷＯ，Ａ１）

【文献】 特表２００８−５３３８２４（ＪＰ，Ａ）

【文献】 特開２００５−３３３４６５（ＪＰ，Ａ）

【文献】 特開２００４−２２８９８８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ１７／００

Ｈ０３Ｋ１７／０６

Ｈ０３Ｋ１７／６８７

Ｈ０３Ｍ１／１２

(57)【特許請求の範囲】

【請求項1】

ソースが入力ノードに、ドレインが出力ノードにそれぞれ接続されたサンプリング用トランジスタと、
前記サンプリング用トランジスタのゲートに接続され、前記サンプリング用トランジスタのオン・オフを制御する制御回路と、
前記サンプリング用トランジスタのゲートとソース間に設けられ、前記サンプリング用トランジスタをオンする時にゲートとソース間の電圧を一定に保つ電圧保持回路と、
前記制御回路と並列に設けられ、前記サンプリング用トランジスタがオンからオフに遷移する時に、前記サンプリング用トランジスタのゲートに印加される電圧を低下させる保護回路と、を有し、
前記保護回路は、
前記サンプリング用トランジスタのゲートと前記第２電位電源間に直列に接続された第１減衰容量素子および第２減衰容量素子と、
前記第１減衰容量素子と前記第２減衰容量素子の接続ノードと、前記第２電位電源間に接続された減衰スイッチと、を有することを特徴とするスイッチ回路。

【請求項2】

前記電圧保持回路は、
蓄電容量素子と、
前記蓄電容量素子の一方の端子を第１電位電源に接続する第１充電スイッチと、
前記蓄電容量素子の他方の端子を、電圧が前記第１電位電源より低い第２電位電源に接続する第２充電スイッチと、
前記入力ノードと前記蓄電容量素子の前記他方の端子の間に接続された入力接続スイッチと、
前記サンプリング用トランジスタのゲートと前記蓄電容量素子の前記一方の端子との間に接続されたゲート接続スイッチと、を有し、
前記サンプリング用トランジスタがオンする時に、前記入力接続スイッチおよび前記ゲート接続スイッチはオンし、前記第１充電スイッチおよび前記第２充電スイッチはオフし、前記蓄電容量素子は、前記入力ノードの電圧に前記蓄電容量素子の電圧を加算した電圧を前記サンプリング用トランジスタのゲートに供給し、
前記サンプリング用トランジスタがオフする時に、前記入力接続スイッチおよび前記ゲート接続スイッチはオフし、前記第１充電スイッチおよび前記第２充電スイッチはオンし、前記蓄電容量素子が充電される請求項１に記載のスイッチ回路。

【請求項3】

前記制御回路は、
前記サンプリング用トランジスタのゲートと前記第２電位電源間に直列に接続された第１トランジスタおよび第２トランジスタを有し、
前記第１トランジスタおよび前記第２トランジスタは、前記サンプリング用トランジスタがオフする時にオンし、
前記第１トランジスタおよび前記第２トランジスタは、前記サンプリング用トランジスタがオンする時にオフする請求項２に記載のスイッチ回路。

【請求項4】

前記減衰スイッチは、前記サンプリング用トランジスタがオフの時に導通状態となり、前記サンプリング用トランジスタがオンの時に遮断状態となり、
前記減衰スイッチは、前記サンプリング用トランジスタがオンからオフに遷移する時に、前記ゲート接続スイッチが遮断し、前記第１トランジスタおよび前記第２トランジスタが導通する前に、導通状態となる請求項２または３に記載のスイッチ回路。

【請求項5】

アナログ信号をサンプリングするサンプリング回路と、
前記サンプリング回路にサンプリングされたアナログ信号をデジタル信号に変換するＡＤ変換部と、を有し、
前記サンプリング回路は、
サンプル容量素子と、
前記アナログ信号の前記サンプル容量素子への入力をオン・オフ制御するスイッチ回路と、を有し、
前記スイッチ回路は、
ソースが入力ノードに、ドレインが出力ノードにそれぞれ接続されたサンプリング用トランジスタと、
前記サンプリング用トランジスタのゲートに接続され、前記サンプリング用トランジスタのオン・オフを制御する制御回路と、
前記サンプリング用トランジスタのゲートとソース間に設けられ、前記サンプリング用トランジスタをオンする時にゲートとソース間の電圧を一定に保つ電圧保持回路と、
前記制御回路と並列に設けられ、前記サンプリング用トランジスタがオンからオフに遷移する時に、前記サンプリング用トランジスタのゲートに印加される電圧を低下させる保護回路と、を有し、
前記保護回路は、
前記サンプリング用トランジスタのゲートと前記第２電位電源間に直列に接続された第１減衰容量素子および第２減衰容量素子と、
前記第１減衰容量素子と前記第２減衰容量素子の接続ノードと、前記第２電位電源間に接続された減衰スイッチと、を有することを特徴とするＡＤ変換回路。

【請求項6】

前記減衰スイッチは、前記サンプリング用トランジスタがオフの時に導通状態となり、前記サンプリング用トランジスタがオンの時に遮断状態となり、
前記減衰スイッチは、前記サンプリング用トランジスタがオンからオフに遷移する時に、前記ゲート接続スイッチが遮断し、前記第１トランジスタおよび前記第２トランジスタが導通する前に、導通状態となる請求項５に記載のＡＤ変換回路。

【請求項7】

アナログ信号をデジタル信号に変換するＡＤ変換回路と、
前記デジタル信号を処理する処理回路と、を有し、
前記ＡＤ変換回路は、
アナログ信号をサンプリングするサンプリング回路と、
前記サンプリング回路にサンプリングされたアナログ信号をデジタルデータに変換するＡＤ変換部と、を有し、
前記サンプリング回路は、
サンプル容量素子と、
前記アナログ信号の前記サンプル容量素子への入力をオン・オフ制御するスイッチ回路と、を有し、
前記スイッチ回路は、
ソースが入力ノードに、ドレインが出力ノードにそれぞれ接続されたサンプリング用トランジスタと、
前記サンプリング用トランジスタのゲートに接続され、前記サンプリング用トランジスタのオン・オフを制御する制御回路と、
前記サンプリング用トランジスタのゲートとソース間に設けられ、前記サンプリング用トランジスタをオンする時にゲートとソース間の電圧を一定に保つ電圧保持回路と、
前記制御回路と並列に設けられ、前記サンプリング用トランジスタがオンからオフに遷移する時に、前記サンプリング用トランジスタのゲートに印加される電圧を低下させる保護回路と、を有し、
前記保護回路は、
前記サンプリング用トランジスタのゲートと前記第２電位電源間に直列に接続された第１減衰容量素子および第２減衰容量素子と、
前記第１減衰容量素子と前記第２減衰容量素子の接続ノードと、前記第２電位電源間に接続された減衰スイッチと、を有することを特徴とする集積回路。

【請求項8】

前記減衰スイッチは、前記サンプリング用トランジスタがオフの時に導通状態となり、前記サンプリング用トランジスタがオンの時に遮断状態となり、
前記減衰スイッチは、前記サンプリング用トランジスタがオンからオフに遷移する時に、前記ゲート接続スイッチが遮断し、前記第１トランジスタおよび前記第２トランジスタが導通する前に、導通状態となる請求項７に記載の集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、スイッチ回路、ＡＤ変換回路および集積回路に関する。

【背景技術】

【0002】

アナログ信号の信号経由で用いるスイッチの特性は、スイッチのオン抵抗がアナログ信号に歪を与えないことが重要になる。ＡＤ変換回路(Analog-to-Digital Converter: ADC)は、スイッチ回路と、サンプリング用容量を有する。ＡＤＣにおいて、アナログ信号をサンプリングするスイッチ回路によって信号に歪が生じた場合は、そのままＡＤＣの変換特性が悪化することになる。ＡＤＣのスイッチ回路でアナログ信号をサンプリングするのに使用されるトランジスタをサンプリング用トランジスタと称する。以下、ＡＤＣに限らず、アナログ信号をオン・オフするアナログスイッチを形成するトランジスタを、ここではサンプリング用トランジスタと称する。言い換えれば、サンプリング用トランジスタと称してもＡＤＣに限定されるものではなく、アナログスイッチ回路のメインスイッチに使用されるものであればよい。

【0003】

アナログ信号をサンプリングするスイッチ回路として、並列に接続したＮＭＯＳとＰＭＯＳを有するＣＭＯＳスイッチが使用されるが、入力電圧に応じてＮＭＯＳとＰＭＯＳのゲート−ソース間電圧Ｖgsが変化する。そのため、ＣＭＯＳスイッチでは入力電圧によってオン抵抗が変化してアナログ信号に歪が生じる。

【0004】

入力電圧によってオン抵抗が変化することにより生じる信号の歪を低減させて、アナログ信号処理の精度を向上させる技術としてブートストラップスイッチ（以降、ＢＳＷと称する）が知られている。ＢＳＷは、サンプリング用トランジスタのゲート−ソース間電圧をほぼ一定に保つことができる。ＢＳＷをアナログ信号のスイッチ回路に使用することでオン抵抗が変化することにより生じる信号の歪を低減させ、アナログ信号処理の精度を向上させることができる。

【0005】

近年、消費電力低減のため動作電圧の低下が著しく、さらに回路素子の微細化が進められており、回路素子の耐圧が低下している。ＢＳＷを形成するトランジスタも同様に耐圧が低下しており、ＢＳＷのトランジスタの耐圧は、電源電圧の２倍より低い値に低下している。上記のＢＳＷは、入力信号が０Ｖから電源電圧ＶＤＤの間でフルスイングする場合、サンプリング用トランジスタがオンからオフに遷移するとき、電源電圧の２倍に近い電圧が回路の一部のトランジスタに印加される場合が生じ得る。

【0006】

この耐圧の問題を回避するため、サンプリング用トランジスタをオフする時に、サンプリング用トランジスタのゲート電圧を低電位にする制御回路を、直列に接続した２段のトランジスタで形成し、各トランジスタに印加される電圧を低減することが行われる。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２００５−３３３４６５号公報

【非特許文献】

【0008】

【非特許文献1】A. M. Abo, “Design for reliability of low-voltage, switched-capacitor circuits,” Ph.D. dissertation, California Institute of Technology, Pasadena, CA, USA, 1999.

【非特許文献2】A. M. Abo and P. R. Gray, “A 1.5-V, 10-bit, 14.3-MS/s CMOS pipeline analog-to-digital converter,” IEEE J. Solid-State Circuits, vol. 34, no. 5, pp. 599-606, May 1999.

【発明の概要】

【発明が解決しようとする課題】

【0009】

しかし、このような対策を行っても、サンプリング用トランジスタがオンからオフへ遷移する過渡状態において、制御回路の直列に接続した２段のトランジスタの一方に依然耐圧を超える電圧が印加される場合が起こり得る。

【0010】

実施形態によれば、サンプリング用トランジスタがオンからオフに遷移する時、ＢＳＷを形成するいずれのトランジスタのドレイン−ソース間電圧もトランジスタ耐圧を超えることないスイッチ回路が開示される。

【課題を解決するための手段】

【0011】

本発明の第１の態様のスイッチ回路は、サンプリング用トランジスタと、制御回路と、電圧保持回路と、保護回路と、を有する。サンプリング用トランジスタは、ソースが入力ノードに、ドレインが出力ノードにそれぞれ接続される。制御回路は、サンプリング用トランジスタのゲートに接続され、サンプリング用トランジスタのオン・オフを制御する。電圧保持回路は、サンプリング用トランジスタのゲートとソース間に設けられ、サンプリング用トランジスタをオンする時にゲートとソース間の電圧を一定に保つ。保護回路は、制御回路と並列に設けられ、サンプリング用トランジスタがオンからオフに遷移する時に、サンプリング用トランジスタのゲートに印加される電圧を低下させる。保護回路は、サンプリング用トランジスタのゲートと第２電位電源間に直列に接続された第１減衰容量素子および第２減衰容量素子と、第１減衰容量素子と前記第２減衰容量素子の接続ノードと、第２電位電源間に接続された減衰スイッチと、を有する。

【発明の効果】

【0012】

実施形態によれば、サンプリング用トランジスタがオンからオフに遷移する時に、回路を形成するトランジスタに耐圧以上の電圧が印加されることのないスイッチ回路が実現される。

【図面の簡単な説明】

【0013】

【図1】図１は、ＣＭＯＳスイッチの構成および動作を示す図であり、（Ａ）および（Ｂ）が回路構成および動作説明を、（Ｃ）がトランジスタのゲート−ソース間電圧の変化を示す。

【図2】図２は、ブートストラップスイッチ（ＢＳＷ）の構成および動作を示す図であり、（Ａ）および（Ｂ）が回路構成および動作説明を、（Ｃ）がサンプリング用トランジスタのゲート−ソース間電圧の変化を示す。

【図3】図３は、図２のＢＳＷにおいて、耐圧を超えることが起こり得るスイッチをトランジスタに置き換えた回路図であり、（Ａ）がサンプリング用トランジスタがオフの状態を、（Ｂ）がサンプリング用トランジスタがオンの状態を示す。

【図4】図４は、耐圧の問題を回避するように変形したＢＳＷの回路図であり、（Ａ）がサンプリング用トランジスタがオフの状態を、（Ｂ）がサンプリング用トランジスタがオンの状態を示す。

【図5】図５は、図４のＢＳＷの動作シーケンスを示す図である。

【図6】図６は、実施形態のブートストラップスイッチ（ＢＳＷ）の回路図であり、サンプリング用トランジスタがオフの状態を示す。

【図7】図７は、実施形態のブートストラップスイッチ（ＢＳＷ）の回路図であり、サンプリング用トランジスタがオンの状態を示す。

【図8】図８は、実施形態のＢＳＷの動作シーケンスを示す図である。

【図9】図９は、実施形態のスイッチ回路を適用する回路およびシステムの構成例を示す図であり、（Ａ）がＡＤＣ回路を、（Ｂ）が無線通信機器の受信システムを、（Ｃ）が超音波受信システムを示す。

【発明を実施するための形態】

【0014】

実施形態のスイッチ回路を説明する前に、一般的なスイッチ回路について説明する。
図１は、ＣＭＯＳスイッチの構成および動作を示す図であり、（Ａ）および（Ｂ）が回路構成および動作説明を、（Ｃ）がトランジスタのゲート−ソース間電圧Ｖgsの変化を示す。

【0015】

ＣＭＯＳスイッチは、アナログ信号をサンプリングするスイッチとして広く使用されている。ＣＭＯＳスイッチは、入力ノードと出力ノード間に並列に接続されたＮＭＯＳおよびＰＭＯＳと、ＮＭＯＳのゲートを０ＶとＶＤＤの間で切り換えるスイッチＳＷＸと、ＰＭＯＳのゲートをＶＤＤと０Ｖの間で切り換えるスイッチＳＷＹと、を有する。

【0016】

図１の（Ａ）に示すように、スイッチＳＷＸを０Ｖに、スイッチＳＷＹをＶＤＤに接続すると、ＮＭＯＳおよびＰＭＯＳがオフし、ＣＭＯＳスイッチは遮断状態になる。図１の（Ｂ）に示すように、スイッチＳＷＸをＶＤＤに、スイッチＳＷＹを０Ｖに接続すると、ＮＭＯＳおよびＰＭＯＳがオンし、ＣＭＯＳスイッチは通過状態になり、入力ノードのアナログ入力信号Ｖｉを出力ノードにてアナログ出力信号Ｖｏとして出力する。この場合、図１の（Ｃ）に示すように、入力信号Ｖｉの電圧に応じてＮＭＯＳとＰＭＯＳのＶgsが変化するため、ＣＭＯＳスイッチでは入力電圧によってオン抵抗が変化してアナログ信号に歪が生じる。

【0017】

ＣＭＯＳスイッチにおける入力電圧によるオン抵抗の変化に伴って生じる信号の歪を低減させて、アナログ信号処理の精度を向上させる技術としてブートストラップスイッチ（以降、ＢＳＷと称する）が知られている。

【0018】

図２は、ブートストラップスイッチ（ＢＳＷ）の構成および動作を示す図であり、（Ａ）および（Ｂ）が回路構成および動作説明を、（Ｃ）がサンプリング用トランジスタのゲート−ソース間電圧Ｖgsの変化を示す。

【0019】

ＢＳＷは、サンプリング用トランジスタに相当するＮＭＯＳトランジスタＭ０と、蓄電容量素子Ｃ０と、３個のスイッチＳＷ１−ＳＷ３と、を有する。Ｍ０は、入力ノードと出力ノード間に接続され、アナログ入力信号Ｖｉをアナログ出力信号Ｖｏとして伝達するメインのトランジスタになる。ＳＷ１とＣ０とＳＷ２は、０Ｖ電源（第２電位電源）とＶＤＤ電源（第１電位電源）間に直列に接続される。ここで、ＶＤＤ電源（第１電位電源）の電圧は例えば、１．０〜１．２Ｖであり、０Ｖ電源（第２電位電源）の電圧（０Ｖ）よりも高い。ＳＷ２は、Ｃ０の一方の端子を、ＶＤＤ電源またはＭ０のゲートに接続するように切り換える。ＳＷ１は、Ｃ０の他方の端子を、０Ｖ電源または入力ノード（Ｍ０のソース）に接続するように切り換える。ＳＷ３は、Ｍ０のゲートを０Ｖ電源に接続するかしないかを切り換える。

【0020】

図２の（Ａ）に示すように、ＳＷ１を０Ｖ電源に、ＳＷ２をＶＤＤ電源に、ＳＷ３を０Ｖ電源に接続すると、Ｍ０がオフし、ＢＳＷは遮断状態になる。この時、Ｃ０は、ＶＤＤに充電される。図２の（Ｂ）に示すように、ＳＷ１を入力ノードに、ＳＷ２をＭ０のゲートに接続し、ＳＷ３を開放すると、Ｍ０のゲートには、入力信号の電圧ＶｉにＣ０の充電電圧ＶＤＤを加算した電圧Ｖｉ＋ＶＤＤが印加され、Ｍ０オンする。これにより、入力ノードのアナログ入力信号は、出力ノードにアナログ出力信号Ｖｏとして出力される。上記のように、Ｍ０のゲート電圧はＶｉ＋ＶＤＤであり、Ｍ０のゲート−ソース間電圧Ｖgsは、図２の（Ｃ）に示すように、ほぼ一定に保たれる。

【0021】

ＢＳＷをアナログ信号のサンプリングスイッチに使用することでオン抵抗が変化することにより生じる信号の歪を低減させ、アナログ信号処理の精度を向上させることができる。

【0022】

しかし、ＢＳＷを形成するトランジスタの耐圧は電源電圧の２倍より低い値になっており、ＢＳＷをトランジスタにより実際に実現した場合、ＢＳＷがオンからオフに遷移するとき、一部のトランジスタにおいて耐圧を超える場合が生じる。耐圧を超えると、トランジスタが破壊される。

【0023】

図３は、図２のＢＳＷにおいて、耐圧を超えることが起こり得るスイッチをトランジスタに置き換えた回路図であり、（Ａ）がサンプリング用トランジスタがオフの状態を、（Ｂ）がサンプリング用トランジスタがオンの状態を示す。

【0024】

図３の（Ａ）および（Ｂ）に示すように、ＳＷ３は、Ｍ０のゲートと０Ｖ電源の間に接続されたＮＭＯＳトランジスタＭ５で実現される。Ｍ５のゲートには、制御信号Φが印加される。

【0025】

図３の（Ａ）に示すように、Φ＝ＶＤＤ（高レベル）の時、ＳＷ１は０Ｖ電源に、ＳＷ２はＶＤＤ電源に、ＳＷ３は０Ｖ電源に接続されてオンし、Ｍ０のゲート（ノードＧ）は０Ｖになるので、Ｍ０はオフし、ＢＳＷは遮断状態になる。この時、Ｃ０はＶＤＤに充電される。ここで、Ｃ０の高側の端子をＨで、低側の端子をＬで表す。

【0026】

図３の（Ｂ）に示すように、Φ＝０Ｖ（低レベル）の時、ＳＷ１は入力ノードに、ＳＷ２はＭ０のゲートに、Ｍ５のゲートは０Ｖになり、Ｍ５はオフし、Ｍ０のゲート（ノードＧ）には入力信号Ｖｉ＋ＶＤＤが印加され、Ｍ０はオンし、ＢＳＷは導通状態になる。

【0027】

例えば、Ｖｉが０ＶとＶＤＤの間でフルスイングする場合を考える。Ｖｉ＝ＶＤＤの時、ノードＧは２×ＶＤＤになり、Ｍ５のドレイン−ソース間電圧は２×ＶＤＤになり耐圧を超える。

【0028】

図４は、耐圧の問題を回避するように変形したＢＳＷの回路図であり、（Ａ）がサンプリング用トランジスタがオフの状態を、（Ｂ）がサンプリング用トランジスタがオンの状態を示す。

【0029】

図４の回路は、図３の回路において、Ｍ５のドレインとノードＧの間にＮＭＯＳトランジスタＭ４を挿入した回路である。Ｍ４のゲートには、ＶＤＤが印加される。図４の（Ａ）に示すように、Φ＝ＶＤＤの時、Ｍ５がオンし、Ｍ４とＭ５の接続ノードＤ２は０Ｖになるので、Ｍ４がオンし、ノードＧは０Ｖになり、Ｍ０はオフする。

【0030】

図４の（Ｂ）に示すように、Φ＝０Ｖの時、ノードＧはＶｉ＋ＶＤＤとなり、Ｍ５がオフし、Ｍ０はオンする。この時、ノードＤ２はＶＤＤになるので、Ｍ４がオフし、Ｍ５のドレイン−ソース間電圧はＶＤＤとなり、Ｍ４のドレイン−ソース間電圧はＶｉ（最大でＶＤＤ）となり、Ｍ５のドレイン−ソース間電圧は耐圧を超えない。

【0031】

前述のように、Ｍ０がオフの状態（図４の（Ａ））では蓄電容量Ｃ０は電源電圧ＶＤＤが充電され、Ｍ０のゲート電圧は０Ｖに制御される。一方、Ｍ０がオンの状態（図４の（Ｂ））ではＭ０のゲート−ソース間電圧はＶＤＤでほぼ一定になる。このように、定常状態であれば、図４のＢＳＷにおいて、トランジスタＭ４およびＭ５のＶgsが耐圧を超えることはない。しかし、過渡的には、耐圧を超える電圧がＭ４に印加される場合が起こり得る。以下、Ｍ０がオフからオン、オンからオフへ変化する過渡状態について説明する。

【0032】

図５は、図４のＢＳＷの動作シーケンスを示す図である。
Ｍ０がオフからオンに遷移するとき、制御信号ΦはＶＤＤから０Ｖに変化する。このときＭ５がオフすることでノードＤ２は０ＶからＶＤＤに変化する。次にＭ４がオフになり、ノードＨはノードＧに接続（ＳＷ２）して、ノードＬは入力ノード（Ｖｉ）に接続（ＳＷ１）することで、ノードＬとノードＨとノードＧはアナログ信号Ｖｉに応じて上昇する。図５ではＶｉ＝ＶＤＤであるため、ノードＬはＶＤＤ、ノードＨおよびノードＧは２×ＶＤＤまで上昇する。

【0033】

Ｍ０がオンからオフに遷移するとき、制御信号Φは０ＶからＶＤＤに変化する。このときＭ５がオンすることでノードＤ２はＶＤＤから０Ｖに変化する。次にＭ４がオンになり、ノードＧを０Ｖに接続（ＶＤＤ＋Ｖｉから０Ｖに変化）して、ノードＬは０Ｖ（ＳＷ１）、ノードＨはＶＤＤ（ＳＷ２）に接続する。

【0034】

Ｍ０がオンからオフに遷移するとき、ノードＧを０Ｖに下げるのはＭ４とＭ５が担う。Ｍ５がオンしてノードＤ２がＶＤＤから０Ｖに変化するとき、Ｍ４の閾値をＶth（Ｍ４）とすると、ノードＤ２の電圧がＶＤＤ−Ｖth（Ｍ４）以下になるまでＭ４のドレイン−ソース間電圧は大きくなる。

【0035】

理想的なノードＧはＶＤＤ＋ＶｉであるためＭ４のドレイン−ソース間電圧ＶＤＳはＶｉ＋Ｖth（Ｍ４）まで大きくなる。このように、Ｍ０をオンからオフに遷移するとき、Ｍ４のドレイン−ソース間電圧はトランジスタ耐圧を超える場合が生じる。

【0036】

Ｍ０がオンからオフに遷移するときに図４に示したＢＳＷの回路構成では、Ｍ４のドレイン−ソース間電圧がＶｉ＋Ｖth（Ｍ４）まで上昇することは避けられない。そこで、以下に説明する実施形態のＢＳＷでは、Ｍ０がオンからオフに遷移するときにトランジスタ（Ｍ４）が耐圧を超えないようにドレイン−ソース間電圧ＶＤＳの上昇を回避する。

【0037】

図６は、実施形態のブートストラップスイッチ（ＢＳＷ）の回路図であり、サンプリング用トランジスタがオフの状態を示す。
図７は、実施形態のブートストラップスイッチ（ＢＳＷ）の回路図であり、サンプリング用トランジスタがオンの状態を示す。

【0038】

図６において、参照符号１０は、制御信号Φ１から制御信号Φ２およびΦ３を生成する制御信号生成回路を示す。制御信号Φ２は、制御信号Φ１を遅延した信号であり、制御信号Φ３は、制御信号Φ１をさらに遅延した信号である。

【0039】

実施形態のＢＳＷは、アナログ入力信号Ｖｉが入力する入力ノードと、アナログ出力信号Ｖｏが出力する出力ノードとの間に接続されたサンプリング用トランジスタＭ０を有する。Ｍ０は、アナログ入力信号Ｖｉをアナログ出力信号Ｖｏとして伝達するメインのトランジスタである。

【0040】

実施形態のＢＳＷは、ＶＤＤ電源と０Ｖ電源の間に直列に接続されたＰＭＯＳトランジスタＭ３と、蓄電容量Ｃ０と、ＮＭＯＳトランジスタＭ６と、をさらに有する。蓄電容量Ｃ０の高側端子をノードＨで、低側端子をノードＬで表す。Ｍ３のゲートはＭ０のゲート（ノードＧ）に接続され、Ｍ６のゲートには制御信号Φ３が印加される。実施形態のＢＳＷは、入力ノードと蓄電容量Ｃ０のノードＬの間に接続されたＮＭＯＳトランジスタＭ１と、Ｍ０のゲート（ノードＧ）と蓄電容量Ｃ０のノードＨの間に接続されたＰＭＯＳトランジスタＭ２と、をさらに有する。Ｍ１のゲートはＭ０のゲート（ノードＧ）に接続され、Ｍ２のゲートには制御信号Φ３が印加される。Ｍ１およびＭ６は、図４のＳＷ１を形成する。Ｍ２およびＭ３は、図４のＳＷ２を形成する。

【0041】

実施形態のＢＳＷは、Ｍ０のゲート（ノードＧ）と０Ｖ電源の間に直列に接続されたＮＭＯＳトランジスタＭ４およびＭ５をさらに有する。Ｍ４のゲートにはＶＤＤが印加され、Ｍ５のゲートには制御信号Φ２が印加される。実施形態におけるＭ４およびＭ５は、図４のＭ４およびＭ５に相当する。
以上の構成は、図４のＢＳＷと同じである。

【0042】

実施形態のＢＳＷは、さらに、Ｍ０のゲート（ノードＧ）と０Ｖ電源の間に直列に接続された減衰容量ＣＶＤ１および減衰容量ＣＶＤ２と、ＣＶＤ１とＣＶＤ２の接続ノードＤ１と０Ｖ電源の間に接続されたＮＭＯＳトランジスタＭ１１と、を有する。Ｍ１１のゲートには、制御信号Φ１が印加される。ここでは、ＣＶＤ１、ＣＶＤ２およびＭ１１で形成される回路を保護回路と称する。すなわち、実施形態のＢＳＷは、保護回路を追加したことが、図４の回路と異なる。

【0043】

減衰容量ＣＶＤ１は、Ｍ１１の耐圧を満たすための保護、かつＭ０がオンからオフに遷移するときにノードＧの電圧を低下させるために設けている。Ｍ１１の制御信号Φ１は、Ｍ５がオンしてＭ４のドレイン−ソース間電圧が上昇するより前に、事前にＭ４のドレイン−ソース間電圧を小さくするために印加される。また、減衰容量ＣＶＤ２は、Ｍ０がオンの定常状態において、減衰容量ＣＶＤ１と減衰容量ＣＶＤ２の直列容量を小さくしてノードＧの電圧を減衰させないように設けている。これは、Ｍ０がオンのときにノードＧの電圧が減衰するとＭ０のゲート−ソース間電圧が小さくなりオン抵抗が大きくなるためである。その他の基本的な動作は図４の回路と同じであり、追加した保護回路を含めて回路動作を説明する。

【0044】

図６に示すように、Φ１＝ＶＤＤで、Ｍ０がオフの状態では、図４の回路と同様に、蓄電容量Ｃ０は電源電圧ＶＤＤが充電され、Ｍ５およびＭ４がオンし、Ｍ０のゲート電圧は０Ｖに制御される。このとき、Ｍ１１のゲートはＶＤＤであるから、Ｍ１１がオンし、ノードＤ１も０Ｖに制御される。

【0045】

一方、図７に示すように、Φ１＝０Ｖで、Ｍ０がオンの状態では、図４の回路と同様に、Ｍ５およびＭ４がオフし、Ｍ０のゲート電圧はＶｉ＋ＶＤＤとなり、Ｍ０のゲート−ソース間電圧ＶgsはＶＤＤでほぼ一定になる。

【0046】

このとき、Ｍ１１のゲートは０Ｖであるから、Ｍ１１がオフし、ノードＤ１の電圧は、ノードＧの電圧を減衰容量ＣＶＤ１と減衰容量ＣＶＤ２の容量比で分圧した電圧になる。

【0047】

次に、Ｍ０がオフからオン、オンからオフへ遷移する過渡状態について説明する。
図８は、実施形態のＢＳＷの動作シーケンスを示す図である。図８では、Ｖｉ＝ＶＤＤである場合を示す。

【0048】

まず、Ｍ０がオフからオンに遷移するときについて説明する。
制御信号Φ１はＶＤＤから０Ｖに変化する。実施形態のＢＳＷで追加したＭ１１はオフするので、ノードＧには０Ｖ電源との間で減衰容量ＣＶＤ１と減衰容量ＣＶＤ２の直列容量が接続される。Ｄ１は、ノードＧの電圧を減衰容量ＣＶＤ１と減衰容量ＣＶＤ２で分圧した電圧になる。

【0049】

次に、制御信号Φ２がＶＤＤから０Ｖに変化するとＭ５はオフする。これに応じて、ノードＤ２は０ＶからＶＤＤになり、Ｍ４がオフする。
最後に制御信号Φ３により蓄電容量Ｃ０のノードＨはノードＧに接続され、ノードＬは入力ノードに接続されてＶｉが印加される。これにより、ノードＬとノードＨとノードＧはアナログ信号Ｖｉに応じて変動する状態になる。

【0050】

図８では、Ｖｉ＝ＶＤＤであるため、蓄電容量Ｃ０のノードＬはＶＤＤになり、蓄電容量Ｃ０のノードＨとノードＧは２×ＶＤＤまで上昇する。

【0051】

Ｍ０がオンのときのノードＧの電圧は以下の式（１）から求められる。
Ｇ＝（ＶＤＤ＋Ｖｉ）×Ｃ０／（Ｃ０＋Ｃ） …（１）
ただし、Ｃ＝ＣＶＤ１×ＣＶＤ２／（ＣＶＤ１＋ＣＶＤ２）

【0052】

次に、Ｍ０がオンからオフに遷移するときについて説明する。
制御信号Φ１は０ＶからＶＤＤに変化する。実施形態のＢＳＷで追加したＭ１１はオンするので、ノードＧには０Ｖ電源との間で減衰容量ＣＶＤ１のみ接続される状態になる。

【0053】

次に制御信号Φ２が０ＶからＶＤＤに変化するとＭ５はオンし、ノードＤ２はＶＤＤから０Ｖに変化する。これに応じて、Ｍ４がオンになりノードＧを０Ｖに接続（ＶＤＤ＋Ｖｉから０Ｖに変化)する。

【0054】

最後に制御信号Φ３により蓄電容量Ｃ０のノードＬは０Ｖ接続され、蓄電容量Ｃ０のノードＨはＶＤＤに接続する。

【0055】

Ｍ０がオンからオフに遷移するとき、ノードＧを０Ｖに下げるのはＭ４とＭ５が担う。ただし、図４の回路と異なり実施形態のＢＳＷではＭ４とＭ５によってノードＧを０Ｖに下げる前に、減衰容量ＣＶＤ１をノードＧに接続することで、ノードＧの電圧は、蓄電容量Ｃ０と減衰容量ＣＶＤ１で分圧されることになる。

【0056】

蓄電容量Ｃ０と減衰容量ＣＶＤ１で分圧してノードＧの電圧を低下させることによって、Ｍ４のドレイン−ソース間電圧Ｖgsを小さくできる。

【0057】

このときのノードＧの電圧は以下の式（２）から求められる。（図８中の「ＣＶＤ１による減衰」を参照）
Ｇ＝（ＶＤＤ＋Ｖｉ）×Ｃ０／（Ｃ０＋ＣＶＤ１） …（２）

【0058】

その後、Ｍ５がオンしてノードＤ２がＶＤＤから０Ｖに変化するとき、Ｍ４の閾値を超える電圧になるまでＭ４のドレイン−ソース間電圧ＶＤＳは大きくなる。
ただし、減衰容量ＣＶＤ１によって事前にＭ４のドレイン−ソース間電圧を小さくできるため耐圧を超えないように設計できる。

【0059】

以上説明したように、図４に示した回路では、Ｍ０をオンからオフに遷移するときにＭ４のドレイン−ソース間電圧がＶｉ＋Ｖthまで上昇することは避けられない。これは、Ｍ０をオンからオフに遷移させるには、ノードＤ２をＭ４の閾値を超える電圧になるまで下げる必要があるためである。

【0060】

これに対して、実施形態のＢＳＷの回路では、Ｍ４とＭ５によってノードＧをＶＤＤ＋Ｖｉから０Ｖに変化するより前のタイミングでＭ１１をオンしてノードＧの電圧を下げる。Ｍ１１をオンしたときのノードＧの電圧は、蓄電容量Ｃ０と減衰容量ＣＶＤ１を式（２）に従って任意に設計ができる。これによってＭ４のドレイン−ソース間電圧ＶＤＳが耐圧を超える課題を解決できる。したがって、減衰容量ＣＶＤ１の容量値は、蓄電容量Ｃ０の容量値に比較的近い値になる。

【0061】

また、減衰容量ＣＶＤ２は、Ｍ０がオンの定常状態において減衰容量ＣＶＤ１と減衰容量ＣＶＤ２の直列容量を小さくするために用いる。このときのノードＧの電圧は蓄電容量Ｃ０と減衰容量ＣＶＤ１と減衰容量ＣＶＤ２を、式（１）に従うことで任意に設計できる。

【0062】

減衰容量ＣＶＤ１と減衰容量ＣＶＤ２の直列容量を小さくすることで、Ｍ０がオンのときのノードＧの減衰を抑えることができるため、スイッチのオン抵抗は悪化しない。したがって、減衰容量ＣＶＤ２の容量値は、減衰容量ＣＶＤ１の容量値より十分に小さい値になる。

【0063】

次に、実施形態のスイッチ回路を適用する回路およびシステムの例を説明する。
図９は、実施形態のスイッチ回路を適用する回路およびシステムの構成例を示す図であり、（Ａ）がＡＤＣ回路を、（Ｂ）が無線通信機器の受信システムを、（Ｃ）が超音波受信システムを示す。

【0064】

図９の（Ａ）に示すように、ＡＤＣ回路２０は、入力するアナログ信号をサンプリングするサンプリング回路２１と、サンプリングされたアナログ信号をデジタル信号に変換するＡＤＣ部２２と、を有する。ＡＤＣ部２２の変換方式は、どのような方式のものでもよい。サンプリング回路２１は、スイッチ回路２３と、サンプル容量２４と、を有する。スイッチ回路２３に実施形態のスイッチ回路を適用することにより、アナログ信号処理（ここではＡＤ変換処理）の精度を向上させたＡＤＣ回路を、低耐圧の回路素子で形成できる。ＡＤＣ回路２０は、１個の半導体集積回路デバイスとして形成されても、半導体集積回路デバイスの一部として形成されてもよい。

【0065】

図９の（Ｂ）に示すように、無線通信機器の受信システムは、アンテナ３１と、ローノイズアンプ（ＬＮＡ）３２と、フィルタ３３と、周波数変換部３４と、ＰＬＬ３５と、ＡＤＣ回路３６と、デジタル・ベースバンド信号処理回路部３７と、を有する。ＡＤＣ回路３６に図９の（Ａ）のＡＤＣ回路を適用することにより、アナログ信号処理（ここでは受信処理）の精度を向上させた受信システムを、低耐圧の回路素子で形成できる。例えば、ＡＤＣ回路３６とデジタル・ベースバンド信号処理回路部３７は、１個の半導体集積回路デバイスとして形成されてもよい。

【0066】

図９の（Ｃ）に示すように、超音波受信システムは、超音波トランスデューサ４１と、ローノイズアンプ（ＬＮＡ）４２と、時間ゲイン補正回路４３と、フィルタ４４と、ＡＤＣ回路４５と、デジタル演算処理回路部４６と、を有する。ＡＤＣ回路４５に図９の（Ａ）のＡＤＣ回路を適用することにより、アナログ信号処理（ここでは超音波受信処理）の精度を向上させた超音波受信システムを、低耐圧の回路素子で形成できる。例えば、ＡＤＣ回路４５とデジタル演算処理回路部４６は、１個の半導体集積回路デバイスとして形成されてもよい。

【0067】

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

【符号の説明】

【0068】

１０ 制御信号生成回路
Ｍ０ サンプリング用トランジスタ
Ｍ２，Ｍ３ ＰＭＯＳトランジスタ
Ｍ１，Ｍ４−Ｍ６，Ｍ１１ ＮＭＯＳトランジスタ
Ｃ０ 蓄電容量
ＣＶＤ１，ＣＶＤ２ 減衰容量

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】