(58)【調査した分野】(Int.Cl.,DB名)
【発明を実施するための形態】
【0008】
以下、一実施形態の構成を、図面を参照して説明する。
【0009】
図1において、10は薄膜トランジスタ装置であり、この薄膜トランジスタ装置10は、例えば液晶表示装置や有機EL表示装置などの平面表示装置(FPD)の画素電極などの駆動回路に用いられて表示領域(アクティブエリア)の外方の額縁部に配置されるものである。この薄膜トランジスタ装置10は、例えばNチャネル型のトップゲート型薄膜トランジスタである第1の薄膜トランジスタ11と、Pチャネル型のトップゲート型薄膜トランジスタである第2の薄膜トランジスタ12とが所定方向(矢印Aに示す図中の左右方向)に隣接して配置されて互いに相補的に接続された、CMOS回路を構成している。なお、以下、第1の薄膜トランジスタ11側を所定方向の一側(第1の方向側(図中の左側))、第2の薄膜トランジスタ12側を所定方向の他側(第1の方向と反対方向である第2の方向側(図中の右側))として説明する。
【0010】
そして、この薄膜トランジスタ装置10は、例えばガラス基板などの図示しない絶縁基板を覆って形成されたアンダーコート層上に形成された半導体層15と、この半導体層15を覆ってアンダーコート層上(絶縁基板上)に形成された例えばシリコン酸化膜などのゲート絶縁膜16と、このゲート絶縁膜16上に形成されたゲート電極17と、このゲート電極17を覆ってゲート絶縁膜16上に形成された例えばシリコン窒化膜などの第1の層間絶縁膜18と、この第1の層間絶縁膜18上に形成されて半導体層15と電気的に接続された共用電極19、第1及び第2の電極20,21と、これら共用電極19、第1及び第2の電極20,21を覆って第1の層間絶縁膜18上に形成される例えばシリコン窒化膜などの第2の層間絶縁膜22とを備えている。
【0011】
半導体層15は、ポリシリコン(p−Si)により四角形島状に形成されたポリシリコン膜であり、第1及び第2の薄膜トランジスタ11,12の一部をなす第1及び第2の半導体層部25,26を所定方向(矢印A方向)に隣接して一体に備えている。
【0012】
第1の半導体層部25は、第1のチャネル領域31と、この第1のチャネル領域31を所定方向(矢印A方向)に挟んで位置する一方及び他方の(対をなす)第1のコンタクト領域32,33とを有している。
【0013】
一方及び他方の第1のコンタクト領域32,33は、第1のチャネル領域31よりも相対的に高い濃度でN型不純物(例えばリンなど)がドープされた、一方及び他方の(第1の)高ドーズ領域とも呼び得るもので、第1のチャネル領域31に対して他側及び一側に位置している。本実施形態では、例えば一方の第1のコンタクト領域32が第1のソース領域として作用し、他方の第1のコンタクト領域33が第1のドレイン領域として作用するが、その逆でもよい。
【0014】
一方の第1のコンタクト領域32は、所定方向(矢印A方向)に対して交差(直交)する交差方向(矢印Bに示す
図1(a)中の上下方向)に沿って長手状の第1の接合部35と、この第1の接合部35の他側(第2の薄膜トランジスタ12側)に突出する四角形状(略正方形状)の複数の第1の突出部36とを備えた、櫛歯状に形成されている。そして、この一方の第1のコンタクト領域32は、他側が第2の薄膜トランジスタ12の第2の半導体層部26の一側と隣接して接合されている。
【0015】
第1の接合部35は、(第1の)チャネル接続部とも呼び得るもので、第1のチャネル領域31の他側に沿って形成され、この第1のチャネル領域31と接合されて電気的に接続されている。
【0016】
第1の突出部36は、第1の接合部35に対して、交差方向(矢印B方向)に離間されて配置されている。これら第1の突出部36は、第1の接合部35よりも所定方向(矢印A方向)の幅が大きく設定されている。
【0017】
また、他方の第1のコンタクト領域33は、交差方向(矢印B方向)に沿って長手状に形成されている。この他方の第1のコンタクト領域33は、一方の第1のコンタクト領域32全体に対して、所定方向(矢印A方向)の幅が小さいとともに、第1の接合部35に対して、所定方向(矢印A方向)の幅が大きく形成されている。
【0018】
一方、第2の半導体層部26は、第2のチャネル領域41と、この第2のチャネル領域41を所定方向(矢印A方向)に挟んで位置する一方及び他方の(対をなす)第2のコンタクト領域42,43とを有している。
【0019】
一方及び他方の第2のコンタクト領域42,43は、第2のチャネル領域41よりも相対的に高い濃度でP型不純物(例えばホウ素など)がドープされた、一方及び他方の(第2の)高ドーズ領域とも呼び得るもので、第2のチャネル領域41に対して一側及び他側に位置している。本実施形態では、例えば一方の第2のコンタクト領域42が第2のソース領域として作用し、他方の第2のコンタクト領域43が第2のドレイン領域として作用するが、その逆でもよい。
【0020】
一方の第2のコンタクト領域42は、交差方向(矢印B方向)に沿って長手状の第2の接合部45と、この第2の接合部45の一側(第1の薄膜トランジスタ11側)に突出する四角形状(略正方形状)の複数の第2の突出部46とを備えた、櫛歯状に形成されている。そして、この一方の第2のコンタクト領域42は、一側が第1の薄膜トランジスタ11の第1のコンタクト領域32の他側と隣接して接合されている。
【0021】
第2の接合部45は、(第2の)チャネル接続部とも呼び得るもので、第2のチャネル領域41の一側に沿って形成され、この第2のチャネル領域41と接合されて電気的に接続されている。
【0022】
第2の突出部46は、第2の接合部45に対して、交差方向(矢印B方向)に離間されて配置され、第1の突出部36と交差方向(矢印B方向)に交互に配置されている。すなわち、一方の第1のコンタクト領域32と一方の第2のコンタクト領域42とは、互いに第1の突出部36と第2の突出部46とが噛み合うように配置されて互いに所定方向(矢印A方向)に隣接して接合されている。さらに、これら第2の突出部46は、第2の接合部45よりも所定方向(矢印A方向)の幅が大きく設定されている。
【0023】
また、他方の第2のコンタクト領域43は、交差方向(矢印B方向)に沿って長手状に形成されている。この他方の第2のコンタクト領域43は、一方の第2のコンタクト領域42全体に対して、所定方向(矢印A方向)の幅が小さいとともに、第2の接合部45に対して、所定方向(矢印A方向)の幅が大きく形成され、他方の第1のコンタクト領域33と所定方向(矢印A方向)の幅が略等しくなっている。
【0024】
ゲート電極17は、第1及び第2の薄膜トランジスタ11,12のそれぞれの一部をなす(第1及び第2の薄膜トランジスタ11,12のそれぞれの一部として共用される)もので、例えばモリブデンタングステン(MoW)などの、導電性を有する金属などの部材により成膜され、ゲート絶縁膜16を介して半導体層15(第1及び第2の半導体層部25,26)に対して電気的に絶縁されている。そして、このゲート電極17は、所定方向(矢印A方向)に互いに離間された第1及び第2のゲート電極部51,52と、これら第1及び第2のゲート電極部51,52を互いに電気的に接続する導電部53とを一体に備えた平面視で逆U字状(U字状)の島状となっている。
【0025】
第1及び第2のゲート電極部51,52は、それぞれ第1及び第2のチャネル領域31,41の上方にゲート絶縁膜16を介して対向して位置している。これら第1及び第2のゲート電極部51,52は、交差方向(矢印B方向)に沿って長手状となっており、所定方向(矢印A方向)の幅が第1及び第2のチャネル領域31,41よりも小さく設定されているとともに、長手方向の両端部が半導体層15(第1及び第2の半導体層部25,26)に対して外方に延出している。
【0026】
導電部53は、第1及び第2のゲート電極部51,52をそれぞれの長手方向の一端部間、すなわち半導体層15(第1及び第2の半導体層部25,26)の外方の位置で連結してこれら第1及び第2のゲート電極部51,52を電気的に接続している。
【0027】
共用電極19は、例えば導電性を有する金属などの部材により成膜されており、第1及び第2の薄膜トランジスタ11,12のそれぞれの一部をなすとともに、これら第1及び第2の薄膜トランジスタ11,12を電気的に接続している。すなわち、第1及び第2の薄膜トランジスタ11,12は、ゲート電極17及び共用電極19の位置で互いに電気的に接続されている。したがって、本実施形態では、共用電極19は、第1及び第2の薄膜トランジスタ11,12の第1及び第2のソース電極として作用するため、第1及び第2の薄膜トランジスタ11,12は互いの第1及び第2のゲート電極及び第1及び第2のソース電極で互いに電気的に接続されていることとなるが、共用電極19を第1及び第2の薄膜トランジスタ11,12の第1及び第2のドレイン電極として作用するようにしてもよく、この場合には、第1及び第2の薄膜トランジスタ11,12は互いの第1及び第2のゲート電極及び第1及び第2のドレイン電極で互いに電気的に接続されていることとなる。また、この共用電極19は、第1及び第2のゲート電極部51,52間に位置し、ゲート絶縁膜16及び第1の層間絶縁膜18を介して一方の第1及び第2のコンタクト領域32,42(第1及び第2の突出部36,46)の上方に対向して交差方向(矢印B方向)に沿って長手状に形成されている。すなわち、この共用電極19は、第1及び第2の突出部36,46の隣接方向に沿って形成されており、これら第1及び第2の突出部36,46と交互に対向するようになっている。そして、この共用電極19は、下方に突出する共用コンタクト部55を一体に備えており、この共用コンタクト部55が、交差方向(矢印B方向)に沿って長手状に形成され、ゲート絶縁膜16及び第1の層間絶縁膜18に亘って設けられた共用コンタクトホール56を介して一方の第1及び第2のコンタクト領域32,42(第1及び第2の突出部36,46)と電気的に接続されている。このため、この共用電極19は、断面略T字状となっている。また、この共用電極19は、第1及び第2の突出部36,46と所定方向(矢印A方向)の幅が略等しく設定されており、これら第1及び第2の突出部36,46に対して、所定方向(矢印A方向)に突出することなくゲート絶縁膜16及び第1の層間絶縁膜18を介して正対するようになっている。
【0028】
これら第1及び第2の電極20,21は、例えば導電性を有する金属などの部材により形成されており、第1及び第2のゲート電極部51,52に対して共用電極19とそれぞれ反対側に位置している。すなわち、これら第1及び第2の電極20,21と共用電極19との間に、第1及び第2のゲート電極部51,52(第1及び第2のチャネル領域31,41)が位置している。さらに、これら第1及び第2の電極20,21は、ゲート絶縁膜16及び第1の層間絶縁膜18を介して他方の第1及び第2のコンタクト領域33,43の上方に対向して交差方向(矢印B方向)に沿って長手状に形成されている。すなわち、これら第1及び第2の電極20,21は、それぞれ共用電極19に対して略平行に形成されている。そして、これら第1及び第2の電極20,21は、下方に突出する第1及び第2のコンタクト部61,62を一体に備えており、これら第1及び第2のコンタクト部61,62が、交差方向(矢印B方向)に沿って長手状に形成され、ゲート絶縁膜16及び第1の層間絶縁膜18に亘って設けられた第1及び第2のコンタクトホール64,65を介して他方の第1及び第2のコンタクト領域33,43と電気的に接続されている。このため、これら第1及び第2の電極20,21は、それぞれ断面略T字状となっている。また、これら第1及び第2の電極20,21は、共用電極19と所定方向(矢印A方向)の幅が略等しく設定されている。なお、本実施形態では、これら第1及び第2の電極20,21は、例えば第1及び第2の薄膜トランジスタ11,12の第1及び第2のドレイン電極として作用するが、第1及び第2のソース電極として作用するようにしてもよい。したがって、共用電極19と、第1及び第2の電極20,21とは、いずれか一方がソース電極、他方がドレイン電極となるように設定されている。
【0029】
次に、上記一実施形態の製造方法を説明する。
【0030】
まず、絶縁基板上にアンダーコート層などを成膜するとともに、このアンダーコート層上にポリシリコン膜を成膜し、このポリシリコン膜をPEPなどの所定のパターニング工程によって島状に形成する。
【0031】
次いで、このポリシリコン膜を覆ってゲート絶縁膜16を成膜した後、このゲート絶縁膜16上に導電性を有する金属などの部材により成膜して、PEPなどの所定のパターニング工程によりゲート電極17を形成する。
【0032】
さらに、所定のマスクを形成して基板全体にリン(P)やホウ素(B)ドーピングする工程を行うことで、ポリシリコン膜を、第1及び第2のチャネル領域31,41、及び、第1及び第2のコンタクト領域32,33,42,43を備える第1及び第2の半導体層部25,26を形成した半導体層15とする。この状態で、一方の第1及び第2のコンタクト領域32,42は、交差方向(矢印B方向)に互いに交互に隣接した第1及び第2の突出部36,46が形成される。
【0033】
この後、所定の熱処理などを施し、さらにゲート電極17を覆って、プラズマCVD法などを用いた所定の成膜工程により第1の層間絶縁膜18を形成する。
【0034】
さらに、この第1の層間絶縁膜18に対して、各コンタクトホール56,64,65を形成し、これらコンタクトホール56,64,65を覆って、共用電極19、第1及び第2の電極20,21を例えばスパッタ法などを用いて成膜する。
【0035】
そして、これら共用電極19、第1及び第2の電極20,21を覆って、プラズマCVD法などを用いた所定の成膜工程により第2の層間絶縁膜22を形成する。
【0036】
この後、必要に応じてコンタクトホールなどを形成して、共用電極19、第1及び第2の電極20,21を他の回路や配線、あるいは電極などと電気的に接続する。
【0037】
このように、以上説明した一実施形態によれば、共用電極19と電気的に接続される半導体層15の第1の半導体層部25の一方の第1のコンタクト領域32と、共用電極19と電気的に接続される半導体層15の第2の半導体層部26の一方の第2のコンタクト領域42とのそれぞれの一部である第1及び第2の突出部36,46を所定方向(矢印A方向)と交差する交差方向(矢印B)方向に交互に配置することで、一方の第1及び第2のコンタクト領域32,42を所定方向(矢印A方向)に必要以上に広げることなく共用電極19と接続する領域を確保できる。したがって、共用電極19との接続の信頼性を損なうことなく、薄膜トランジスタ装置10の面積効率をより向上できる。
【0038】
すなわち、一方の第1及び第2のコンタクト領域32,42を、第1及び第2の突出部36,46を間欠的に突出させる櫛歯状として互いに噛み合わせるように配置することで、一方の第1及び第2のコンタクト領域32,42のそれぞれの幅を互いに所定方向(矢印A方向)に重ね合わせるように配置できる。したがって、共用電極19と一方の第1及び第2のコンタクト領域32,42とを確実に接続しつつ、
図2(a)及び
図2(b)に示すように一方の第1及び第2のコンタクト領域32,42を離間した構成、あるいは、
図3(a)及び
図3(b)示す特許文献1に記載された従来例のように一方の第1及び第2のコンタクト領域32,42を単に隣接させる構成よりも小スペースに配置できる。
【0039】
特に、表示装置では近年高精細化が進んできて、薄膜トランジスタ装置10の所定方向(矢印A方向)の幅寸法が画素ピッチと殆ど変わらなくなっているため、従来例と比較して、薄膜トランジスタ装置10の1つにつき1μm以下程度の回路幅の差しか生じなくても、全体としては数100μm程と大きな寸法差となる。したがって、より狭い額縁部にも対応できる。
【0040】
また、一方の第1及び第2のコンタクト領域32,42は、第1及び第2のチャネル領域31,41に対して、帯状に形成した第1及び第2の接合部35,45により接合することで、互いに極性が異なる第1及び第2の半導体層部25,26において、例えば第1及び第2の突出部36,46の先端側を直接第2及び第1のチャネル領域41,31に接合する場合と比較して、第1及び第2のチャネル領域31,41と、一方の第1及び第2のコンタクト領域32,42との接合面積を確保でき、第1及び第2の薄膜トランジスタ11,12の素子としての能力の低下をより確実に抑制できる。
【0041】
この結果、従来のレイアウトと比較して、より狭い領域に、略同等の駆動能力を有する薄膜トランジスタ装置10を持つCMOS回路を構成できる。
【0042】
なお、上記一実施形態において、第1の半導体層部25(第2の半導体層部26)には、第1のチャネル領域31(第2のチャネル領域41)と一方及び他方の第1のコンタクト領域32,33(第2のコンタクト領域42,43)との間に、不純物濃度が一方及び他方の第1のコンタクト領域32,33(第2のコンタクト領域42,43)よりも相対的に低いLDD領域を設けてもよい。
【0043】
本発明の一実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。