特許 6498503 電流検出回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6498503

(24)【登録日】2019年3月22日

(45)【発行日】2019年4月10日

(54)【発明の名称】電流検出回路

(51)【国際特許分類】

   G05F 1/10 20060101AFI20190401BHJP

【ＦＩ】

   G05F1/10 301B

【請求項の数】2

【全頁数】9

(21)【出願番号】特願2015-86139(P2015-86139)

(22)【出願日】2015年4月20日

(65)【公開番号】特開2016-206852(P2016-206852A)

(43)【公開日】2016年12月8日

【審査請求日】2018年2月9日

(73)【特許権者】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】五十嵐 敦史

(72)【発明者】

【氏名】大塚 直央

(72)【発明者】

【氏名】杉浦 正一

【審査官】 小林 秀和

(56)【参考文献】

【文献】 特開２０００−００９７６４（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００６／０１２５５２９（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０５Ｆ １／１０

(57)【特許請求の範囲】

【請求項1】

出力トランジスタを制御する電圧を調整することにより負荷電流を制御し、前記出力トランジスタと直列の関係に備えられた抵抗体に係る電圧に基づく検出電流を生成する差動増幅回路を備え、検出電流の値を監視することにより、前記負荷電流の値を検出する電流検出回路において、
前記差動増幅回路は、バルクとソースが接続された一対のＰＭＯＳトランジスタのソースを入力端子とし、前記一対のＰＭＯＳトランジスタのゲート−ソース間電圧を制限する為のクランプ回路を備え、
前記クランプ回路は、ゲートとドレインを接続された少なくとも１つのＭＯＳトランジスタと抵抗素子との直列回路で構成され、
前記ＭＯＳトランジスタのドレイン−バルク間の寄生ダイオード及び前記抵抗素子でドレイン電流が制限された前記ＭＯＳトランジスタのゲート−ソース間の電圧を用いて、前記一対のＰＭＯＳトランジスタのゲート−ソース間電圧を制限する、
ことを特徴とする電流検出回路。

【請求項2】

出力トランジスタを制御する電圧を調整することにより負荷電流を制御し、前記出力トランジスタと直列の関係に備えられた抵抗体に係る電圧に基づく検出電流を生成する差動増幅回路を備え、検出電流の値を監視することにより、前記負荷電流の値を検出する電流検出回路において、
前記差動増幅回路は、バルクとソースが接続された一対のＰＭＯＳトランジスタのソースを入力端子とし、前記一対のＰＭＯＳトランジスタのゲート−ソース間電圧を制限する為のクランプ回路を備え、
前記クランプ回路は、ゲートとソースとバルクを接続され、互いに他と逆向きに並列接続された２つのＭＯＳトランジスタで構成され、
前記２つのＭＯＳトランジスタの寄生ダイオードを用いて、前記一対のＰＭＯＳトランジスタのゲート−ソース間電圧を制限する、
ことを特徴とする電流検出回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、負荷を流れる負荷電流を検出する電流検出回路に関する。

【背景技術】

【0002】

従来の電流検出回路について説明する。
図４は、特許文献１に示されている従来の電流検出回路である。従来の電流検出回路は、第１抵抗体２０１と、第１抵抗体２０１と同じ温度特性を有する第２抵抗体２０２と、差動増幅回路３００と、ＰＭＯＳトランジスタ４００と、抵抗素子５００と、負荷６００とで構成される。

【0003】

負荷６００に流れる負荷電流は、第１抵抗体２０１に流れ、第１抵抗体２０１によって電圧降下が発生する。差動増幅回路３００は、第２抵抗体の電圧降下が第１抵抗体の電圧降下と等しくなるように、ＰＭＯＳトランジスタ４００のゲートを制御する。これにより、第１抵抗体２０１と第２抵抗体２０２の値の比と、負荷電流の値によって決定される検出電流が生成され、ＰＭＯＳトランジスタのドレインから出力される。この検出電流は、抵抗素子５００に流れることにより、電圧信号に変換されて出力される。

【0004】

このような電流検出回路は、電圧降下を小さく抑える為に、第１抵抗体２０１には抵抗値の小さいものが用いられる。従って、差動増幅回路３００は電源電圧に近い入力電圧であっても正常に動作できるように、同相入力電圧が広いことが求められる。

【0005】

例えば、特許文献２には、図５に示す、同相入力電圧範囲が広い差動増幅回路を備えた電圧検出回路が開示されている。差動増幅回路３００は、ＰＭＯＳトランジスタ３０１、３０２と、ＮＭＯＳトランジスタ３５１、３５２とで構成される。

【0006】

ＮＭＯＳトランジスタ３５１および３５２はゲートが共通接続され、一定のバイアス電圧Ｖ_BISが印加されることにより定電流源として動作する。ＰＭＯＳトランジスタ３０１及び３０２は、カレントミラー接続され、ソースはそれぞれ差動増幅回路３００の非反転入力端子及び反転入力端子に接続され、差動増幅回路３００の入力部として動作する。ＰＭＯＳトランジスタ２５２は、基準電圧回路として動作する。ＰＭＯＳトランジスタ２５１は、出力トランジスタであり、電圧検出回路は出力トランジスタの出力電圧Ｖ_OUTを検出する。

【0007】

差動増幅回路３００は、非反転入力端子と反転入力端子の間の電位差に応じて、ＰＭＯＳトランジスタ３０１および３０２のゲートーソース間電圧に差が発生し、差電圧に応じた信号Ｖ_DETを出力端子から出力する。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２００７−２４１４１１号公報

【特許文献2】特開２００７−１６６４４４号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

しかしながら、従来の電流検出回路では、例えば、差動増幅回路３００の入力端子に地絡などの異常が発生した場合、入力端子の間に過大な電位差が発生する可能性がある。すると、差動増幅回路３００の入力トランジスタのゲートーソース間に過大な電圧が印加されることになる。ＰＭＯＳトランジスタは、高温条件においてゲートーソース間に負の電圧（ゲート電位―ソース電位＜０）が印加されると、ＩｄｓやＶｔｈなどの特性が変化するＮＢＴＩと呼ばれる現象が発生することが知られている。これにより、差動増幅回路の入力トランジスタの特性が変化し、入力オフセット電圧が発生するおそれがある。その結果、電流検出回路の検出電流が変化するという課題がある。

【0010】

また、入力トランジスタがゲート耐圧の低い素子である場合、素子特性が劣化して入力オフセット電圧が発生するおそれがある。その結果、電流検出回路の検出電流が変化するという課題がある。

【0011】

本発明は、上記課題に鑑みてなされ、差動増幅回路の入力端子の間に大きな電位差が発生しても、入力トランジスタのゲートーソース間に印加される過大な電圧を緩和し、入力トランジスタの特性変化や劣化を防ぐ差動増幅回路を備えた電流検出回路を提供する。

【課題を解決するための手段】

【0012】

従来の課題を解決するため、本発明の電流検出回路は、以下のような構成とした。
出力トランジスタを制御する電圧を調整することにより負荷電流を制御し、出力トランジスタと直列の関係に備えられた抵抗体に係る電圧に基づく検出電流を生成する差動増幅回路を備え、検出電流の値を監視することにより、負荷電流の値を検出する電流検出回路において、差動増幅回路は、バルクとソースが接続された一対のＰＭＯＳトランジスタのソースを入力端子とし、一対のＰＭＯＳトランジスタのゲート−ソース間電圧を制限する為のクランプ回路を備える、電流検出回路。

【発明の効果】

【0013】

本発明の電流検出回路によれば、差動増幅回路の入力端子の間に過大な電位差が発生した場合においても、差動増幅回路の入力トランジスタのゲートーソース間に印加される過大な電圧を緩和することができる。これにより、差動増幅回路の入力トランジスタの特性変化や劣化による入力オフセット電圧の発生を防ぎ、精度の良い電流検出回路を提供することができる。

【図面の簡単な説明】

【0014】

【図1】本実施形態の電流検出回路の回路図である。

【図2】本実施形態の電流検出回路の差動増幅回路の一例を示す回路図である。

【図3】本実施形態の電流検出回路の差動増幅回路の他の例を示す回路図である。

【図4】電流検出回路の回路図である。

【図5】従来の差動増幅回路の回路図である。

【発明を実施するための形態】

【0015】

以下、本発明の電流検出回路について図面を参照して説明する。
図１は、本実施形態の電流検出回路の回路図である。電流検出回路は、接地端子１００と、電源端子１１０と、出力端子１８０と、同じ温度特性を有する第１抵抗体２０１及び第２抵抗体２０２と、差動増幅回路３００と、ＰＭＯＳトランジスタ４００と、で構成される。

【0016】

第１抵抗体２０１は、一端を電源端子１１０に接続され、他端を差動増幅回路３００の第１入力端子１５０と出力トランジスタ４０１のソースに接続される。第２抵抗体２０２は、一端を電源端子１１０に接続され、他端は差動増幅回路３００の第２入力端子１６０とＰＭＯＳトランジスタ４００のソース及びバルクに接続される。出力トランジスタ４０１は、ドレインを負荷６００に接続され、ゲートを制御端子１３０に接続される。ＰＭＯＳトランジスタ４００は、ゲートを差動増幅回路３００の出力端子１７０に接続され、ドレインを電流検出回路の出力端子１８０に接続される。

【0017】

本実施形態の電流検出回路は、出力トランジスタ４０１を介して電源端子１１０から負荷６００に電流を流すハイサイドスイッチの、出力トランジスタ４０１の過電流を検出する構成として説明する。

【0018】

図２は、本実施形態の電流検出回路の差動増幅回路の一例を示す回路図である。差動増幅回路３００は、第１入力端子１５０と、第２入力端子１６０と、出力端子１７０と、一対の入力トランジスタ３０１、３０２と、定電流源３６１、３６２と、クランプ回路３１０で構成される。クランプ回路３１０は、ＰＭＯＳトランジスタ３１１、３１２と、抵抗素子３１３で構成される。

【0019】

入力トランジスタ３０１は、バルクとソースを第１入力端子１５０に接続される。入力トランジスタ３０２は、バルクとソースを第２入力端子１６０に接続される。第１定電流源３６１は、一端を接地端子に接続され、他端を入力トランジスタ３０１のドレインと出力端子１７０に接続される。第２定電流源３６２は、一端を接地端子に接続され、他端を入力トランジスタ３０２のドレイン及びゲートに接続される。クランプ回路３１０は、第１の端子を入力トランジスタ３０１のソースに接続され、第２の端子を入力トランジスタ３０１のゲートに接続され、第３の端子を第２定電流源３６２の他端に接続される。

【0020】

ＰＭＯＳトランジスタ３２１は、ソースとバルクを第１の端子に接続され、ゲートとドレインをＰＭＯＳトランジスタ３１１のソースとバルクに接続される。ＰＭＯＳトランジスタ３１２は、ゲートとドレインを第２の端子に接続される。抵抗３１３は、第２の端子と第３の端子の間に接続される。

【0021】

次に、図２の差動増幅回路を備えた電流検出回路の動作について説明する。
出力トランジスタ４０１がオンしている状態において、負荷６００に負荷電流が流れると第１抵抗体２０１にも等しい電流が流れ、第１抵抗体２０１の抵抗値と負荷電流の値によって電圧降下が発生する。差動増幅回路３００は、第２抵抗体２０２の電圧降下が第１抵抗体２０１の電圧降下と等しくなるように、ＰＭＯＳトランジスタ４００のゲートを制御することによって第２抵抗体２０２に流れる電流を調整する。その結果、第１抵抗体の抵抗値と第２抵抗体の抵抗値の比と、負荷電流の電流値によって決まる検出電流がＰＭＯＳトランジスタのドレインを介して、出力端子１８０から出力される。

【0022】

このとき、差動増幅回路３００の入力トランジスタ３０１及び３０２のゲート−ソース間の電圧はＶｔｈ＋Ｖｏｖである。従って、クランプ回路３１０のＰＭＯＳトランジスタ３１１と３１２は共にオフしている為、クランプ回路３１０は電流検出動作を妨げない。

【0023】

以上のように、検出した負荷電流の値に応じて、出力トランジスタ４０１のゲートに接続される制御端子１３０の電圧を調整すれば、負荷電流が一定値以上にならないように制御することができる。また、制御端子１３０の電圧を出力トランジスタ４０１がオフするようにすれば、負荷電流を止めることができる。

【0024】

次に、差動増幅回路３００の第１入力端子１５０が地絡した場合の動作を説明する。
差動増幅回路３００の第２入力端子１６０には異常がなく、電源電圧に近い電圧であるとすると、第１入力端子１５０と第２入力端子１６０との間に過大な電圧差が発生する。このとき、入力トランジスタ３０２はゲートとドレインが接続され、ドレイン電流が定電流源３６２となっている為、ゲート−ソース間の電圧はＶｔｈ＋Ｖｏｖ（ゲート電位−ソース電位＜０）である。従って、入力トランジスタ３０２のゲート−ソース間には過大な電圧が印加されない。

【0025】

一方、入力トランジスタ３０１は、クランプ回路３１０を構成するＰＭＯＳトランジスタ３１１のドレイン−バルク間の寄生ダイオードによって、ゲート−ソース間の電圧は寄生ダイオードの順方向電圧（ゲート電位−ソース電位＞０）に制限される。従って、入力トランジスタ３０１のゲート−ソース間に過大な電圧が印加されない。よって、差動増幅回路３００の入力トランジスタの特性変化や劣化による入力オフセット電圧の発生を防ぐことができる。

【0026】

次に、差動増幅回路３００の第２入力端子１６０が地絡した場合の動作を説明する。
差動増幅回路３００の第１入力端子１５０には異常がなく、電源電圧に近い電圧であるとすると、第１入力端子１５０と第２入力端子１６０との間に過大な電圧差が発生する。このとき、入力トランジスタ３０２はゲートとドレインが接続される為、自身のドレイン−バルク間の寄生ダイオードによって、ゲート−ソース間の電圧は寄生ダイオードの順方向電圧（ゲート電位−ソース電位＞０）に制限される。従って、入力トランジスタ３０２のゲート−ソース間には過大な電圧が印加されない。一方、クランプ回路３１０を構成するＰＭＯＳトランジスタ３１１及び３１２がオンするが、電流を制限する抵抗素子３１３が備わっている為、入力トランジスタ３０１のゲート−ソース間の電圧は２×（Ｖｔｈ＋Ｖｏｖ）（ゲート電位−ソース電位＜０）に制限される。従って、入力トランジスタ３０１のゲート−ソース間に過大な電圧が印加されない。よって、差動増幅回路３００の入力トランジスタの特性変化や劣化による入力オフセット電圧の発生を防ぐことができる。

【0027】

以上説明したように、差動増幅回路３００は、第１入力端子１５０または第２入力端子１６０が地絡したとしても、入力トランジスタ３０１及び３０２のゲート−ソース間に過大な電圧が印加されることがなく、入力トランジスタ３０１及び３０２の特性変化や劣化による入力オフセット電圧の発生を防ぎ、精度良い電流検出回路を提供することができる。

【0028】

なお、クランプ回路３１０は、ゲートとドレインを接続した２つのＰＭＯＳトランジスタと抵抗素子の直列接続として説明したが、ＰＭＯＳトランジスタの直列接続する素子数はこの限りではない。ＰＭＯＳトランジスタを３個以上直列接続した構成であっても良く、しきい値電圧が高いＰＭＯＳトランジスタ１個でも良い。通常時に電流検出回路の動作を妨げず、異常時に入力トランジスタのゲート−ソース間電圧を所望の値以内に制限できる構成であれば良い。

【0029】

図３は、本実施形態の電流検出回路の差動増幅回路の他の例を示す回路図である。
クランプ回路３１０は、ＰＭＯＳトランジスタ３１４と３１５とで構成されている。ＰＭＯＳトランジスタ３１４は、ゲートとソースとバルクを第２入力端子１６０に接続され、ドレインを第１入力端子１５０に接続される。ＰＭＯＳトランジスタ３１５は、ゲートとソースとバルクを第１入力端子１５０に接続され、ドレインを第２入力端子１６０に接続される。

【0030】

次に、図３の差動増幅回路を備えた電流検出回路の動作について説明する。
通常状態の動作は、図２の差動増幅回路を備えた電流検出回路と同様である。差動増幅回路３００の第１入力端子１５０の電圧と第２入力端子１６０の電圧はほぼ等しくなっている。従って、クランプ回路３１０を構成するＰＭＯＳトランジスタ３１４、３１５はオフしている為、電流検出動作を妨げない。

【0031】

次に、差動増幅回路３００の第１入力端子１５０が地絡した場合の動作を説明する。
このとき、ＰＭＯＳトランジスタ３１５のバルク−ドレイン間の寄生ダイオードによって、第１入力端子１５０と第２入力端子１６０と間の電圧は寄生ダイオードの順方向電圧に制限される。従って、入力トランジスタ３０１及び３０２のゲート−ソース間の電圧は、順方向電圧よりも更に小さい電圧となる。よって、入力トランジスタの特性変化や劣化による入力オフセット電圧の発生を防ぐことができる。

【0032】

次に、差動増幅回路３００の第２入力端子１６０が地絡した場合の動作を説明する。
このとき、ＰＭＯＳトランジスタ３１４のバルク−ドレイン間の寄生ダイオードによって、第１入力端子１５０と第２入力端子１６０と間の電圧は寄生ダイオードの順方向電圧に制限される。従って、入力トランジスタ３０１及び３０２のゲート−ソース間の電圧は、順方向電圧よりも更に小さい電圧となる。よって、入力トランジスタの特性変化や劣化による入力オフセット電圧の発生を防ぐことができる。

【0033】

以上説明したように、差動増幅回路３００の第１入力端子１５０または第２入力端子１６０が地絡したとしても、入力トランジスタ３０１及び３０２のゲート−ソース間に過大な電圧が印加されることがなく、入力トランジスタ３０１及び３０２の特性変化や劣化による入力オフセット電圧の発生を防ぎ、精度良い電流検出回路を提供することができる。
なお、第１抵抗体２０１と第２抵抗体２０２は、抵抗に限定されない。例えば、ＭＯＳトランジスタのオン抵抗であっても同様の効果が得られる。

【符号の説明】

【0034】

１００ 接地端子
１１０ 電源端子
２０１、２０２ 抵抗体
３００ 差動増幅回路
３１０ クランプ回路

【図1】

【図2】

【図3】

【図4】

【図5】