特許 6500266 ディジタル信号処理装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6500266

(24)【登録日】2019年3月29日

(45)【発行日】2019年4月17日

(54)【発明の名称】ディジタル信号処理装置

(51)【国際特許分類】

   G06F 17/16 20060101AFI20190408BHJP

   G06F 17/10 20060101ALI20190408BHJP

   H03H 17/02 20060101ALI20190408BHJP

【ＦＩ】

   G06F17/16 D

   G06F17/10 D

   H03H17/02 601G

   H03H17/02 681H

【請求項の数】3

【全頁数】16

(21)【出願番号】特願2016-241386(P2016-241386)

(22)【出願日】2016年12月13日

(65)【公開番号】特開2018-97598(P2018-97598A)

(43)【公開日】2018年6月21日

【審査請求日】2017年7月12日

(73)【特許権者】

【識別番号】398034168

【氏名又は名称】株式会社アクセル

(74)【代理人】

【識別番号】100104776

【弁理士】

【氏名又は名称】佐野 弘

(74)【代理人】

【識別番号】100119194

【弁理士】

【氏名又は名称】石井 明夫

(72)【発明者】

【氏名】伊藤 務

【審査官】 田中 幸雄

(56)【参考文献】

【文献】 特開２００１−２７３２７７（ＪＰ，Ａ）

【文献】 特開平１１−３５３３０５（ＪＰ，Ａ）

【文献】 特開２００７−４３７３１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０６Ｆ １７／１６

Ｇ０６Ｆ １７／１０

Ｈ０３Ｈ １７／０２

(57)【特許請求の範囲】

【請求項1】

ベクトル演算を用いて各種のディジタル信号のフィルタ処理を行うディジタル信号処理装置であって、
入力データが格納されるデータ格納領域を複数備えたベクトルレジスタからなる第一の格納手段と、
前記入力データに対して演算処理される係数のデータとしての係数データが格納されるデータ格納領域を複数備えたベクトルレジスタからなる第二の格納手段と、
設定された前記第一の格納手段及び／又は前記第二の格納手段に対する前記データの書き込み及び読み出しの位置及び／又は順序に基づいて、前記第一の格納手段及び前記第二の格納手段に対する前記データの書き込み及び読み出しを行う入出力データ制御手段と、
前記第一の格納手段から読み出された前記データと前記第二の格納手段から読み出された前記データとをベクトル演算にて演算処理を行う演算処理手段と、
前記演算処理手段の演算結果を格納する格納レジスタとを備え、
前記第一の格納手段のそれぞれの前記データ格納領域、及び、前記第二の格納手段のそれぞれの前記データ格納領域には、格納された前記データの読み出しの開始位置を特定するためのインデックスを設定し、
前記入出力データ制御手段は、
処理を行うフィルタ次数Ｎを設定し、
前記第一の格納手段及び前記第二の格納手段について、複数の前記データ格納領域に対して、所定の位置から所定の順番に基づいて前記データの読み出しを行うように制御すると共に、
前記第一の格納手段について、前記データの書き込み及び読み出しの開始位置の前記インデックスとしての開始インデックスを演算処理毎にずらすことでリングバッファとして構成し、
前記第二の格納手段について、前記係数データの読み出しの前記開始インデックスは演算処理毎に同じ前記インデックスとし、
前記演算処理手段は、データが入力される毎に前記第一の格納手段から読み出された前記データと前記第二の格納手段から読み出された前記係数データとをベクトル演算にて演算処理を行い、その出力を前記格納レジスタに格納し、
前記入出力データ制御手段は、
前記格納された演算処理結果を読み出し、出力するようにしたことを特徴とするディジタル信号処理装置。

【請求項2】

前記演算処理手段はＦＩＲフィルタによるフィルタ処理の演算を行うことを特徴とする請求項１に記載のディジタル信号処理装置。

【請求項3】

前記入力データは音声信号であることを特徴とする請求項１又は２に記載のディジタル信号処理装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、音声信号等、各種のディジタル信号についてフィルタ処理を行うディジタル信号処理装置に関する。

【背景技術】

【0002】

従来、各種のディジタル信号をフィルタ処理する場合によく用いられるフィルタとして、ＩＩＲ（Infinite Impulse Response）フィルタやＦＩＲ（Finite
Impulse Response）フィルタがある。これらのフィルタは各種のディジタル信号処理において用いられ、特にＦＩＲフィルタは、ハードウェアで効率的に実現できることから、音声信号の処理等で用いられることが多い。

【0003】

ディジタル信号、例えば、音声信号に対するＦＩＲフィルタ処理では下記式（１）に示す処理が行われる。

・・・（１）
ただしｘ［ｎ］：入力信号、ｙ［ｎ］：出力信号、ｈ［ｉ］：フィルタ係数、Ｎ：フィルタ次数
このＦＩＲフィルタ処理をディジタル信号処理において用いる場合には、一般に、下記式（２）に示すような積和演算処理を行う。

・・・（２）
ただしｘ［ｎ］：入力信号、ｙ［ｎ］：出力信号、ｈ［ｉ］：フィルタ係数、Ｎ：フィルタ次数
このような積和演算処理をＤＳＰ（Digital Signal Processor）を用いて実行する場合、最新の入力信号からＮ個分過去の入力信号までを保持しておく必要がある。そのため、ＦＩＲフィルタ処理を行う場合、過去の入力信号を記録しておくための、データの個数分のデータ格納領域が設けられたレジスタが用いられる。

【0004】

ここで、フィルタ次数が大きいほどフィルタ特性は良好になるので、ＦＩＲフィルタを構成するＤＳＰにおいてはフィルタ次数Ｎが５１２，１０２４，２０４８等高次のものになる場合が多い。そのため、ＤＳＰのフィルタ処理においては、フィルタ次数Ｎと同数のデータの読み出し、フィルタ次数Ｎと同数の乗算、及びＮ個の乗算結果の加算処理（即ち積和演算）を行うことになる。これにより、フィルタ処理のための演算処理が増大してしまい、ＤＳＰにおけるフィルタ処理の処理負荷が大きくなってしまう。そのため、ＤＳＰにおけるフィルタ処理の処理負荷をなるべく軽減させることのできる構成が望まれる。

【0005】

一方、従来、ディジタル信号処理においては、ベクトル演算処理装置も多く用いられている。これは、複数のベクトルレジスタとベクトル演算器を用い、ベクトルレジスタに格納されたデータを順次読み出してベクトル演算するものである。これにより、単一の命令列を複数のデータ列に適用して並列に演算処理を行うことが可能になる。

【0006】

このような、並列の演算処理を用いたＦＩＲフィルタとしては、一部の乗加算処理を行う乗加算器ＭＡＣ０と残りの乗加算処理を行う乗加算器ＭＡＣ１を用いてディジタル信号処理を行う構成において、乗加算器ＭＡＣ０と乗加算器ＭＡＣ１で共通に用いるサンプル（データ）をデータメモリ（レジスタ）から読み出して、そのサンプルに対して乗加算器ＭＡＣ０と乗加算器ＭＡＣ１で処理を行わせる構成を備えることで、積和演算処理を並列実行する際に、メモリに記録されたデータの読み出し回数を減少させる構成が知られている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０１２−２０５２９８号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

ここで、一般に、ディジタル信号に対してベクトル演算等の積和演算の並列処理を行うための通常の構成においては、データを格納したレジスタの個々のデータ格納領域の位置を管理する番号（レジスタの個々のデータ格納領域の番地情報や、個々の格納領域に付与されたインデックス情報など）の番号順（例えば番号の昇順や降順）にデータを読み出して処理を行う。そのため、１回の並列処理が完了すると、レジスタの個々のデータ格納領域に記録されたデータを書き換える処理（例えば、それぞれのデータ格納領域に格納されたデータを、一つ上の番号のデータ格納領域にそれぞれずらして再度格納すると共に、一番古い信号のデータを消去し、最新のデータを新たに格納する処理）を行う必要がある。上記特許文献１においてもこのような処理が行われたのちに、積和演算処理の並列実行が逐次行われることが前提となっている。そのため、上記特許文献１においては、レジスタ内のデータを書き替える処理が頻繁に発生し、そのための処理負荷と処理時間が大きくなるという問題がある。この問題は、フィルタ次数が大きくなった場合に特に顕著になる。

【0009】

一方、ＦＩＲフィルタ等、複数のフィルタ次数を有するディジタルフィルタで用いる入力信号を保持する際、レジスタを構成するデータ格納領域が環状に構成されるように管理するようにした、リングバッファが用いられることも多い。このリングバッファを用いれば、個々のデータ格納領域に格納されたデータを、積和演算処理が行われるたびに書き替えるような使用法を用いる必要がないので、データ格納領域の管理が容易になる。しかしそれゆえに、リングバッファにおいては、個々のデータの順序（例えば、最新の信号から過去の信号までの時系列順）とデータ格納領域を管理する番号の順序（昇順や降順）とが一致した状態にならない。そのため、特許文献１に記載の発明においては、レジスタにリングバッファを用いることで、フィルタ次数が大きくなった場合に特に過大になる、処理負荷や処理時間を軽減させることはできないという問題がある。

【0010】

本発明はこのような問題に鑑みてなされたものであり、複数のフィルタ次数を有するディジタルフィルタを用いたディジタル信号処理において、フィルタ次数が大きくなった場合であっても、処理負荷や処理時間が過大になることを抑止することができるディジタル信号処理装置を提供することを課題としている。

【課題を解決するための手段】

【0011】

かかる課題を達成するために、請求項１に記載の発明は、ベクトル演算を用いて各種のディジタル信号のフィルタ処理を行うディジタル信号処理装置であって、入力データが格納されるデータ格納領域を複数備えたベクトルレジスタからなる第一の格納手段と、前記入力データに対して演算処理される係数のデータとしての係数データが格納されるデータ格納領域を複数備えたベクトルレジスタからなる第二の格納手段と、設定された前記第一の格納手段及び／又は前記第二の格納手段に対する前記データの書き込み及び読み出しの位置及び／又は順序に基づいて、前記第一の格納手段及び前記第二の格納手段に対する前記データの書き込み及び読み出しを行う入出力データ制御手段と、前記第一の格納手段から読み出された前記データと前記第二の格納手段から読み出された前記データとをベクトル演算にて演算処理を行う演算処理手段と、前記演算処理手段の演算結果を格納する格納レジスタとを備え、前記第一の格納手段のそれぞれの前記データ格納領域、及び、前記第二の格納手段のそれぞれの前記データ格納領域には、格納された前記データの読み出しの開始位置を特定するためのインデックスを設定し、前記入出力データ制御手段は、処理を行うフィルタ次数Ｎを設定し、前記第一の格納手段及び前記第二の格納手段について、複数の前記データ格納領域に対して、所定の位置から所定の順番に基づいて前記データの読み出しを行うように制御すると共に、前記第一の格納手段について、前記データの書き込み及び読み出しの開始位置の前記インデックスとしての開始インデックスを演算処理毎にずらすことでリングバッファとして構成し、前記第二の格納手段について、前記係数データの読み出しの前記開始インデックスは演算処理毎に同じ前記インデックスとし、記演算処理手段は、データが入力される毎に前記第一の格納手段から読み出された前記データと前記第二の格納手段から読み出された前記係数データとをベクトル演算にて演算処理を行い、その出力を前記格納レジスタに格納し、前記入出力データ制御手段は、前記格納された演算処理結果を読み出し、出力するようにしたことを特徴とする。

【0013】

請求項２に記載の発明は、請求項１に記載の構成に加え、前記演算処理手段はＦＩＲフィルタによるフィルタ処理の演算を行うことを特徴とする。

【0014】

請求項３に記載の発明は、請求項１又は２に記載の構成に加え、前記入力データは音声信号であることを特徴とする。

【発明の効果】

【0015】

請求項１に記載の発明によれば、リングバッファとして構成された第一の格納手段及び／又は第二の格納手段から、設定に基づいて、読み出しの先頭位置を順番に替えながらデータ格納領域に対するデータの書き込み及びデータの読み出しを行い
読み出されたデータをベクトル演算にて演算処理を行うことにより、リングバッファにおいて、個々のデータ格納領域に格納されたデータを、処理が行われるたびに他のデータ格納領域に書き替えてデータの並び順とデータ格納領域を管理する番号の順序を一致させなくても、データの並び順にデータを読み出してベクトル演算にて演算処理を行うことができる。これにより、複数のフィルタ次数を有するディジタルフィルタを用いたディジタル信号処理において、フィルタ次数が大きくなった場合であっても、処理負荷や処理時間が過大になることを抑止することができる。

【0016】

請求項１に記載の発明によれば、第一の格納手段について、データの書き込み及び読み出しの開始位置のインデックスとしての開始インデックスを演算処理毎にずらすことでリングバッファとして構成することにより、リングバッファにおいて、個々のデータ格納領域に格納されたデータを、処理が行われるたびに他のデータ格納領域に書き替えてデータの並び順とデータ格納領域を管理する番号の順序を一致させなくても、データの並び順にデータを読み出してベクトル演算にて演算処理を行うことを、簡易かつ確実に実現できる。

【0017】

請求項２に記載の発明によれば、ＦＩＲフィルタを用いたフィルタ処理において、フィルタ次数が高くなった場合であっても、処理負荷や処理時間が過大になることを抑止することができる。

【0018】

請求項３に記載の発明によれば、音声信号のフィルタ処理において、フィルタ次数が高くなった場合であっても、処理負荷や処理時間が過大になることを抑止することができる。

【図面の簡単な説明】

【0019】

【図1】この実施の形態に係るベクトル演算処理装置の概略構成を示す機能ブロック図である。

【図2】この実施の形態に係るディジタル信号処理システムの概略構成を示す機能ブロック図である。

【図3】この実施の形態に係るベクトル演算処理装置の構成の概略を模式的に示す機能ブロック図である。

【図4】この実施の形態に係るベクトル演算処理装置の構成の詳細を模式的に示す機能ブロック図である。

【図5】この実施の形態に係るベクトルレジスタの各レジスタの構成を模式的に示す機能ブロック図である。

【図6】この実施の形態に係るベクトル命令発行部の構成を模式的に示す機能ブロック図である。

【図7】この実施の形態に係るベクトル演算処理装置の処理手順を示すフローチャートである。

【図8】この実施の形態に係るベクトル演算処理装置のベクトルレジスタにおけるデータの格納状態を模式的に示す図である。

【図9】この実施の形態に係るベクトル演算処理装置のベクトルレジスタにおけるデータの格納状態を模式的に示す図である。

【図10】この実施の形態に係るベクトル演算処理装置のベクトルレジスタにおけるデータの格納状態を模式的に示す図である。

【図11】この実施の形態に係るベクトル演算処理装置のベクトルレジスタにおけるデータの格納状態を模式的に示す図である。

【図12】この実施の形態に係るベクトル演算処理装置のベクトルレジスタにおけるデータの格納状態を模式的に示す図である。

【図13】この実施の形態に係るベクトル演算処理装置のベクトルレジスタにおけるデータの格納状態を模式的に示す図である。

【発明を実施するための形態】

【0020】

図１乃至図１３に、この発明の実施の形態を示す。

【0021】

［基本構成］
図１は、この実施の形態に係る「ディジタル信号処理装置」としてのベクトル演算処理装置の概略構成を示す機能ブロック図である。

【0022】

図１に示す「ディジタル信号処理装置」としてのベクトル演算処理装置１は、プログラムの実行によって機能を実現させるための構成（例えばＣＰＵ等）を備え、各種のディジタル信号に対するフィルタ処理を行う装置に用いられる。具体的には、例えば、図１に示すベクトル演算処理装置１は、パチンコ機、パチスロ等の遊技機（図示せず）に組み込まれ、遊技機（図示せず）に設けられたスピーカ１４（図２参照）から出力される音声を形成するディジタル音声信号に対してＦＩＲフィルタとして機能してフィルタ処理を行う。

【0023】

図１に示す通り、このベクトル演算処理装置１はベクトルレジスタ２、「演算処理手段」としての演算器３を備えている。このベクトル演算処理装置１の備えるそれぞれの構成は、基本的にはハードウェアロジックによって構成されるが、これらの構成のうちの一部又は全部がプログラムの実行によって実現されるものであってもよい。

【0024】

ベクトルレジスタ２は、ベクトル演算処理装置１においてフィルタ処理の対象となる入力データ（音声信号）やフィルタ係数や演算器３における積和演算の結果としてのデータ（フィルタ処理された音声信号）が記録される記憶素子である。図１に示す通り、ベクトルレジスタ２には、データ保管領域としてのＮ個（ただしＮ＞１）の「第一の格納手段」としての第０レジスタ２０_１、「第二の格納手段」としての第１レジスタ２０_２、・・・第Ｍレジスタ２０_Ｍ（ただしＭ＝Ｎ−１）が設けられており、フィルタ処理が行われる前の音声信号、フィルタ処理に用いられる係数のデータ、フィルタ処理が行われた後の音声信号がそれぞれ記録される（詳しくは後述する）。

【0025】

演算器３は、加算器や乗算器を備え、入力データ（音声信号）に対する積和演算を行うことでＦＩＲフィルタにおけるフィルタ処理を行う。

【0026】

図２は、この実施の形態に係るディジタル信号処理システムの概略構成を示す機能ブロック図である。同図に示すように、ディジタル信号処理システム１０は、音声信号処理装置１１、ＲＯＭ１２、アンプ１３、スピーカ１４を備えている。そして、音声信号処理装置１１は、デコーダ１５、ベクトル演算処理装置１、出力部１６を備えている。

【0027】

音声信号処理装置１１は、この実施の形態に係るベクトル演算処理装置１を備え、デコーディングによる音声信号の復元と音声信号のＦＩＲフィルタによるフィルタ処理とを行って出力する。この音声信号処理装置１１の備えるそれぞれの構成は、基本的にはハードウェアロジックによって構成されるが、これらの構成のうちの一部又は全部がプログラムの実行によって実現されるものであってもよい。

【0028】

ＲＯＭ１２は、記録媒体であって圧縮符号化された音声信号等の各種データが記録される。アンプ１３は音声信号処理装置１１から出力された音声信号を増幅する。スピーカ１４は音声信号を音声に変換して外部に出力する。

【0029】

デコーダ１５は、ＲＯＭ１２に記録された、符号化された音声信号をデコードして音声信号を復元する。デコードの結果得られた音声の振幅値をサンプリング周期毎にベクトル演算処理装置１に供給する。出力部１６はアンプ１３との通信インターフェース機能（例えばＩ２Ｓ／ＳＰＤＩＦなど）を備え、ベクトル演算処理装置１でフィルタ処理された音声信号をアンプ１３に送信するために必要な処理を行う。

【0030】

図３は、この実施の形態に係るベクトル演算処理装置１の構成の概略を模式的に示す機能ブロック図である。同図に示す通り、この実施の形態のベクトル演算処理装置１は、ベクトルレジスタ２及び演算器３に加え、リングバッファ制御部１７を備えている。

【0031】

リングバッファ制御部１７は、ベクトルレジスタ２に設けられた第０レジスタ２０_１、第１レジスタ２０_２、・・・第Ｍレジスタ２０_Ｎのうちの一部又は全部をリングバッファとして構成させるために必要な処理、即ち読み出しインデックスや書き込みインデックスの制御を行う（詳しくは後述する）。

【0032】

図４は、この実施の形態に係るベクトル演算処理装置１の構成の詳細を模式的に示す機能ブロック図である。同図に示す通り、ベクトル演算処理装置１は、ベクトル命令発行部２１、としてのベクトル命令制御部２２、「入出力データ制御手段」としてのベクトルレジスタ読み出し部２３、「入出力データ制御手段」としてのベクトルレジスタ書き込み部２４を備えている。

【0033】

ベクトル命令発行部２１は、入力データ制御部２１１、出力データ制御部２１２、「入出力データ制御手段」としてのリングバッファ制御部１７を備えている（これらの構成の機能については後述する）。ベクトル命令発行部２１は、リングバッファ制御部１７の機能により、ベクトルレジスタ２のレジスタ例えば第０レジスタ２０_１をリングバッファとして機能させて各レジスタ即ち第０レジスタ２０_１、第１レジスタ２０_２、・・・第Ｍレジスタ２０_Ｎに対するデータの読み出しインデックスや書き込みインデックスの制御を行う。具体的には、ベクトルレジスタ２に記録されたデータを用いてベクトル演算を実施するための命令を発行する。また、ベクトル命令発行部２１は、リングバッファ制御部１７の機能も含み、レジスタの読み出し、書き込みインデックスを制御する（詳しくは後述する。）。

【0034】

ベクトル命令制御部２２は、ベクトル命令発行部２１から出力された命令に基づいてベクトルレジスタ読み出し部２３及びベクトルレジスタ書き込み部２４を制御することで、ベクトル演算によるデータの演算を制御するために必要な処理を行う（詳しくは後述する。）。

【0035】

ベクトルレジスタ読み出し部２３は、ベクトルレジスタ２の各レジスタ、例えば第０レジスタ２０_１、第１レジスタ２０_２、・・・第Ｍレジスタ２０_Ｎの指定されたインデックスに基づくデータ格納領域、例えば、第０レジスタ２０_１の、第０インデックスが付与された第０データ格納領域２０_１１、第１インデックスが付与された第１データ格納領域２０_１２、第２インデックスが付与された第２データ格納領域２０_１３、第３インデックスが付与された第３データ格納領域２０_１４（図８〜図１３参照）に記録されたデータをベクトル演算によって読み出して演算器３に送る。

【0036】

ベクトルレジスタ書き込み部２４は、演算器３において演算された結果をベクトル演算によってベクトルレジスタ２の各レジスタ第０レジスタ２０_１、第１レジスタ２０_２、・・・第Ｍレジスタ２０_Ｎの指定されたインデックスに基づく格納領域、例えば第Ｍレジスタ２０_Ｎの第０インデックスが付与された第０データ格納領域２０_Ｎ１に送る。

【0037】

乗算器３１は、ベクトルレジスタ読み出し部２３から読み出された２つの値（具体的には、第０レジスタ２０_１から読み出された音声信号と、第１レジスタ２０_２から読み出されたフィルタ係数）を乗算する処理を行う。加算器３２は、乗算器３１における乗算の結果や、レジスタ３３に一時的に記録された積和演算の結果を加算する処理を行う。レジスタ３３は、加算器３２により加算された結果のデータを一時的に記録する機能を有する。

【0038】

図５は、この実施の形態に係るベクトルレジスタ２の各レジスタ第０レジスタ２０_１、第１レジスタ２０_２、・・・第Ｍレジスタ２０_Ｎの構成を模式的に示す機能ブロック図である。同図に示す通り、第０レジスタ２０_１は、複数例えばＮ個（Ｎ＞１）の第０データ格納領域２０_１１、第１データ格納領域２０_１２、・・・第Ｍデータ格納領域２０_１Ｍ、第Ｎデータ格納領域２０_１Ｎを備えている。また、同様に、第１レジスタ２０_２も複数例えばＮ個（Ｎ＞１）の第０データ格納領域２０_２１、第１データ格納領域２０_２２、・・・第Ｍデータ格納領域２０_２Ｍ、第Ｎデータ格納領域２０_２Ｎを備え、第Ｍレジスタ２０_Ｍも複数例えばＮ個（Ｎ＞１）の第０データ格納領域２０_Ｍ１、第１データ格納領域２０_Ｍ２、・・・第Ｍデータ格納領域２０_ＭＭ、第Ｎデータ格納領域２０_ＭＮを備えている。それぞれのデータ格納領域例えばデータ格納領域２０_１１，２０_１２，２０_１Ｍ，２０_１Ｎには、音声信号やフィルタ係数等のデータが格納される。

【0039】

図６は、この実施の形態に係るベクトル命令発行部２１の構成を模式的に示す機能ブロック図である。同図に示す通り、ベクトル命令発行部２１は、図４にも示す入力データ制御部２１１、出力データ制御部２１２、「インデックス制御手段」としてのリングバッファ制御部１７の他に、使用レジスタ設定部２１３、フィルタ次数設定部２１４、係数設定部２１５を備えている。また、リングバッファ制御部１７は、「インデックス制御手段」としての読み出しインデックス制御部１７１、「インデックス制御手段」としての書き込みインデックス制御部１７２を備えている。

【0040】

入力データ制御部２１１は、各レジスタ例えば第０レジスタ２０_１、第１レジスタ２０_２、・・・第Ｍレジスタ２０_Ｎにデータ（音声信号やフィルタ係数の値や演算結果）を入力するための制御を行う。出力データ制御部２１２は、ベクトルレジスタ２の第Ｍレジスタ２０_Ｎから、信号値とフィルタ係数との積和演算の結果としてのデータを出力させるための制御を行う。

【0041】

リングバッファ制御部１７は、各レジスタ例えば第０レジスタ２０_１をリングバッファとして機能させるための制御を行う。具体的には、各レジスタの格納領域（例えば第０レジスタ２０_１の第０データ格納領域２０_１１に付与した第０インデックス、第１データ格納領域２０_１２に付与した第１インデックス、第２データ格納領域２０_１３に付与した第２インデックス、第３データ格納領域２０_１４に付与した第３インデックス、等（図８〜図１３参照））を基準位置ないし基準として、データの読み出しや書き込みを行うための制御を行う。読み出しインデックス制御部１７１は、リングバッファとして構成した各レジスタ例えば第０レジスタ２０_１の第０データ格納領域２０_１１、第１データ格納領域２０_１２、・・・第Ｍデータ格納領域２０_１Ｎからデータを読み出すために必要な制御を行う。書き込みインデックス制御部１７２は、リングバッファとして構成した各レジスタ例えば第０レジスタ２０_１の第０データ格納領域２０_１１、第１データ格納領域２０_１２、・・・第Ｍデータ格納領域２０_１Ｎにデータを書き込むために必要な制御を行う。

【0042】

使用レジスタ設定部２１３は、初期設定時に、各レジスタ２０_１，２０_２，・・・２０_Ｎのうち、音声信号やフィルタ計数等を格納するものを設定する。フィルタ次数設定部２１４は、初期設定時に、演算器３におけるフィルタ処理の際のフィルタ次数Ｎを設定する。係数設定部２１５は、初期設定時にＦＩＲフィルタ係数を求めるために利用する係数ｈ[０]〜ｈ[ｎ−１]を設定する（図８〜図１３参照）。

【0043】

［処理手順］
図７は、この実施の形態に係るベクトル演算処理装置１の処理手順を示すフローチャートであり、図８〜図１３は、この実施の形態に係るベクトル演算処理装置１のベクトルレジスタ２におけるデータの格納状態を模式的に示す図である。

【0044】

以下、図７〜図１４に基づいて、この実施の形態におけるベクトル演算処理装置１の処理手順を説明する。なお、同図では、ベクトルレジスタ２の第０レジスタ２０_１に入力データ、第１レジスタ２０_２に係数を格納し、レジスタＭに積和演算結果を格納する事例に基づいて説明する。また、説明を簡単にするため、フィルタ次数Ｎを４とした場合に基づき説明する。

【0045】

（１）まず、初期設定として、ベクトル命令発行部２１の使用レジスタ設定部２１３は、入力データを格納するレジスタとして第０レジスタ２０_１を設定し、フィルタ係数を格納するレジスタとして第１レジスタ２０_２を設定し、積和演算結果を格納するレジスタとして第Ｍレジスタ２０_Ｎを設定する（ステップＳ１）。ここで、使用レジスタ設定部２１３は、入力データを格納する第０レジスタ２０_１をリングバッファとして設定する。なお、ここでは積和演算結果を格納するレジスタとしてベクトルレジスタ２の第Ｍレジスタ２０_Ｎを使用するが、積和演算結果は単一の出力であるため、ベクトルレジスタ２ではなくスカラレジスタ（図示せず）を用いてもよい。

【0046】

（２）また、初期設定として、ベクトル命令発行部２１のフィルタ次数設定部２１４は、演算器３におけるフィルタ次数Ｎ（Ｎ＝４）を設定する。なお、ベクトルレジスタ２の各レジスタ、例えば第０レジスタ２０_１、第１レジスタ２０_２、・・・第Ｍレジスタ２０_Ｍは、データを格納するデータ格納領域例えばデータ格納領域２０_１１，２０_１２，・・・２０_１Ｍ，２０_１Ｎが４つ以上ある場合は、そのうちの４つがデータの格納に用いるものとして設定される。なお、データ格納領域の数がフィルタ次数よりも少ないレジスタ例えば第Ｍレジスタ２０_Ｎがこの実施の形態に用いるものとして設定されている場合は、これを、データ格納領域の数がフィルタ次数（Ｎ＝４）以上ある他のレジスタ例えば第Ｍ−１レジスタ（図示せず）に変更する処理を行うことが望ましい。

【0047】

（３）また、初期設定として、ベクトル命令発行部２１は、ベクトル命令制御部２２に対し、上記（１）（２）でデータの格納に用いるレジスタとして設定された第０レジスタ２０_１、第１レジスタ２０_２、第Ｍレジスタ２０_Ｎの情報と、第０レジスタ２０_１、第１レジスタ２０_２、第Ｍレジスタ２０_Ｎの使用するデータ格納領域に付与するインデックスの情報を、ベクトル命令制御部２２に対して発行する（ステップＳ１）。そして、ベクトル命令制御部２２は、使用する第０レジスタ２０_１、第１レジスタ２０_２、第Ｍレジスタ２０_Ｎの使用するデータ格納領域にインデックスを付与する（ステップＳ１）。具体的には、例えば第０レジスタ２０_１の第０データ格納領域２０_１１には第０インデックスを、第１データ格納領域２０_１２には第１インデックスを、第２データ格納領域２０_１３には第２インデックスを、第３データ格納領域２０_１４には第３インデックスをそれぞれ付与する。同様に、第１レジスタ２０_２の第０データ格納領域２０_２１には第０インデックスを、第１データ格納領域２０_２２には第１インデックスを、第２データ格納領域２０_２３には第２インデックスを、第３データ格納領域２０_２４には第３インデックスをそれぞれ付与する。また、同様に、第Ｍレジスタ２０_Ｎの第０データ格納領域２０_Ｎ１には第０インデックスを、第１データ格納領域２０_Ｎ２には第１インデックスを、第２データ格納領域２０_Ｎ３には第２インデックスを、第３データ格納領域２０_Ｎ４には第３インデックスをそれぞれ付与する（図８〜図１３参照）。

【0048】

（４）また、初期設定として、係数設定部２１５は、演算器３におけるＦＩＲフィルタの演算に用いる係数ｈ[０]〜ｈ[ｎ−１]をベクトルレジスタ２の第１レジスタ２０_２の各データ格納領域２０_２１，２０_２２・・・２０_２Ｍ，２０_２Ｎに格納する。この場合、係数設定部２１５は、係数ｈ[０]〜ｈ[ｎ−１]を格納する第１レジスタ２０_２のデータ格納領域２０_２１，２０_２２・・・２０_２Ｍ，２０_２Ｎに、第０インデックスから第Ｎ−１（ここではＮ＝４）インデックスを設定する（ステップＳ１）。そして、このインデックスの数字０〜Ｎ−１までの順に、データ格納領域２０_２１，２０_２２・・・２０_２Ｍ，２０_２Ｎに係数ｈ[０]〜ｈ[ｎ−１]を格納する。

【0049】

（５）図８に示すように、初期状態において、入力データを格納する前の第０レジスタ２０_１のデータ格納領域２０_１１，２０_１２・・・２０_１Ｍ，２０_１Ｎには全て“０”が格納されている。また積和演算結果を格納する第Ｍレジスタ２０_Ｎのデータ格納領域２０_Ｎ１，２０_Ｎ２・・・２０_ＮＭ，２０_ＮＮにも全て“０”が格納されている。

【0050】

（６）ここで、ベクトル命令制御部２２は、リングバッファ制御部１７の読み出しインデックス制御部１７１と書き込みインデックス制御部１７２とに対し、下記（イ）（ロ）の規則に基づいて、第０レジスタ２０_１へのデータの格納やデータの取り出しを行わせるように設定する（ステップＳ２）。また、ベクトル命令制御部２２は、ベクトルレジスタ読み出し部２３やベクトルレジスタ書き込み部２４に対し、下記（ハ）（ニ）に示す規則に基づいて、第１レジスタ２０_２、第Ｍレジスタ２０_Ｎへのデータの格納やデータの取り出しの開始位置の設定や、格納順序、取り出し順序の設定を行う（ステップＳ２）。
（イ）書き込みインデックス制御部１７２は、リングバッファとして構成された第０レジスタ２０_１のデータ格納領域２０_１１，２０_１２・・・２０_１Ｍ，２０_１Ｎに、付与されたインデックスの降順に（つまり、インデックスの数字Ｎ−１，Ｎ−２，・・・１，０の順に）新たなデータを格納する。
（ロ）読み出しインデックス制御部１７１は、新たにデータが格納されたデータ格納領域を読み出しの開始位置として設定し、この開始位置からインデックスを昇順に循環させる形で順次データを読み出す（ステップＳ２）。具体的には、例えば、第０レジスタ２０_１の第２インデックスが付与された第２データ格納領域２０_１３に新しい入力データＸ１が格納された場合（図１０参照）、第２データ格納領域２０_１３、第３インデックスが付与された第３データ格納領域２０_１４、第０インデックスが付与された第０データ格納領域２０_１１、第１インデックスが付与された第１データ格納領域２０_１２、の順にデータを読み出す。
（ハ）なお、第１レジスタ２０_２はリングバッファとして構成されていないので、上記（ロ）に示す順序でのデータの読み出しは行われず、インデックスの昇順（つまり、第０インデックスが付与された第０データ格納領域２０_２１、第１インデックスが付与された第１データ格納領域２０_２２、第２インデックスが付与された第２データ格納領域２０_２３、第３インデックスが付与された第３データ格納領域２０_２３、の順）にデータを取り出して、演算器３において音声信号との乗算加算処理が行われる。
（ニ）全ての乗算処理と加算処理が行われた結果の値は、第Ｍレジスタ２０_Ｎの第０インデックスが付与された第０データ格納領域２０_Ｎ１に格納される。

【0051】

（７）１番目の入力データＸ０がベクトルレジスタ書き込み部２４に入力されると、ベクトル命令発行部２１の入力データ制御部２１１は、第０レジスタ２０_１のインデックス３が付与された第４データ格納領域２０_１４に入力データを格納するように、ベクトル命令制御部２２に命令を発行する（ステップＳ１）。

【0052】

（８）ベクトル命令制御部２２は、上記（１）にて入力データを格納するベクトルレジスタ２として設定された第０レジスタ２０_１のデータ格納領域２０_１１，２０_１２・・・２０_１Ｍ，２０_１Ｎに、上記（５）の（イ）で設定された順序に基づき入力データを格納する。

【0053】

（９）ベクトル命令発行部２１は下記（Ａ）〜（Ｅ）の処理を行う命令をベクトル命令制御部２２に出力する。そして、ベクトル命令制御部２２はこの命令に基づいてベクトルレジスタ読み出し部２３、ベクトルレジスタ書き込み部２４及び演算器３を制御する。

【0054】

（Ａ）第０レジスタ２０_１の第３インデックスが付与された第３データ格納領域２０_１４に格納された入力データＸ０と第１レジスタ２０_２の第０インデックスが付与された第０データ格納領域２０_２１に格納された係数ｈ[０]とを読み出し、演算器３にて乗算させる（ステップＳ３、図９の（１））。その演算結果は演算器３のレジスタ３３に格納される。

【0055】

（Ｂ）この段階で、Ｎ個（４個）のデータ全ての演算が完了していないので（ステップＳ４の“Ｎｏ”）、第０レジスタ２０_１の読み出し位置を一つずらす（ステップＳ５）。すると、読み出し位置がデータを格納できる領域（第３インデックスが付与された第３データ格納領域２０_２３）を越えるので（ステップＳ６の“Ｙｅｓ”）、第０レジスタ２０_１の読み出し位置を、第０インデックスが付与された第０データ格納領域２０_１１に戻す（ステップＳ７）。そして、第０インデックスが付与された第０データ格納領域２０_１１に格納されたデータ（０）と、第１レジスタ２０_２の第１インデックスが付与された第１データ格納領域２０_２２に格納された係数ｈ[１]とを読み出し、演算器３にて乗算させる（図９の（２））。その演算結果と演算器３のレジスタ３３に格納された演算結果とを加算し、その演算結果を再び演算器３のレジスタ３３に格納する（ステップＳ３）。

【0056】

（Ｃ）この段階で、Ｎ個（４個）のデータ全ての演算が完了していないので（ステップＳ４の“Ｎｏ”）、第０レジスタ２０_１の読み出し位置を一つずらす（ステップＳ５）。この場合は、読み出し位置がデータを格納できる領域（第３インデックスが付与された第３データ格納領域２０_２３）を越えないので（ステップＳ６の“Ｎｏ”）、第０レジスタ２０_１の第１インデックスが付与された第１データ格納領域２０_１２に格納されたデータ（０）と、第１レジスタ２０_２の第２インデックスが付与された第２データ格納領域２０_２３に格納された係数ｈ[２]とを読み出し、演算器３にて乗算させる（図９の（３））。その演算結果と演算器３のレジスタ３３に格納されている演算結果との加算処理結果を再び演算器３のレジスタ３３に格納する（ステップＳ３）。

【0057】

（Ｄ）この段階で、Ｎ個（４個）のデータ全ての演算が完了していないので（ステップＳ４の“Ｎｏ”）、第０レジスタ２０_１の読み出し位置を一つずらす（ステップＳ５）。この場合は、読み出し位置がデータを格納できる領域（第３インデックスが付与された第３データ格納領域２０_２３）を越えないので（ステップＳ６の“Ｎｏ”）、第０レジスタ２０_１の第２インデックスが付与された第２データ格納領域２０_１３に格納されたデータと、第１レジスタ２０_２の第３インデックスが付与された第３データ格納領域２０_２４に格納された係数ｈ[３]とを読み出し、演算器３にて乗算させる（図９の（４））。その演算結果と演算器３のレジスタ３３に格納されている演算結果とを加算し、その演算結果を再び演算器３のレジスタ３３に格納する（ステップＳ３）。

【0058】

（Ｅ）Ｎ個（４個）のデータに関する積和演算を実行した後（ステップＳ４の“Ｙｅｓ”）、その積和演算結果である値Ｒ０を第Ｍレジスタ２０_Ｎの第０インデックスが付与された第０データ格納領域２０_Ｎ１に書き込む（ステップＳ８）。

【0059】

（１０）ベクトル命令発行部２１はベクトルレジスタ２の第Ｍレジスタ２０_Ｎの第０インデックスが付与された第０データ格納領域２０_１１に格納された演算結果である値Ｒ０をＦＩＲフィルタの出力結果として出力するよう、ベクトル命令制御部２２に指示し、ベクトル命令制御部２２は指示に従い、第Ｍレジスタ２０_Ｎの第０インデックスが付与された第０データ格納領域２０_Ｎ１に格納されたデータを出力する。

【0060】

（１１）次に、２番目の入力データＸ１がベクトルレジスタ書き込み部２４に入力されると、図１０に示すように、第０レジスタ２０_１の第２インデックスが付与された第２データ格納領域２０_１３にデータが格納される。そして、図１０に示すように、第０レジスタ２０_１の各データ格納領域２０_１１，２０_１２，・・・２０_１Ｍ（２０_１３），２０_１Ｎ（２０_１４）に格納されたデータと、第１レジスタ２０_２に格納された係数との積和演算が行われ、その演算結果である値Ｒ１が第Ｍレジスタ２０_Ｎの第０インデックスが付与された第０データ格納領域２０_Ｎ１に格納される。更に、ベクトル命令発行部２１が演算結果である値Ｒ１を出力するよう命令を発行し、ベクトル命令制御部２２は、発行された命令に基づいてベクトル読み出し部２３、ベクトル書き込み部２４及び演算器３を制御する。

【0061】

（１２）以下、同様に図１１、図１２に示すように、３番目の入力データＸ２、４番目の入力データＸ３が入力されると、上記と同様の第０レジスタ２０_１へのデータの書き込みと演算を順次繰り返し、ＦＩＲフィルタの出力を求める。図１２に示すように、第０レジスタ２０_１の全てのデータ格納領域２０_１１，２０_１２，・・・２０_１Ｍ，２０_１Ｎに値が格納された後、５番目の入力データＸ４が入力されると、図１３に示すように、最先にデータが格納されたデータ格納領域（この場合は第０レジスタ２０_１の第３データ格納領域２０_１４）のデータを最新のデータに置き換える。以後、同様の処理が繰り返される。

【0062】

以上示した通り、この実施の形態のベクトル演算処理装置１においては、ベクトル演算機能とリングバッファ機能とを兼ね備えたベクトル演算処理装置１としたので、ＦＩＲフィルタの積和演算処理はベクトル演算処理装置１側で処理が行われることになる。従って、ＤＳＰ（Digital Signal Processor）側の処理負荷を低減することができる。

【0063】

この実施の形態においては、リングバッファとして構成された第０レジスタ２０_１から、設定に基づいて、読み出しの先頭位置を順番に替えながら第０データ格納領域２０_１１〜第３データ格納領域２０_１４に対するデータの書き込み及びデータの読み出しを行い
読み出されたデータを演算器３においてベクトル演算にて演算処理を行うことにより、リングバッファとして構成された第０レジスタ２０_１において、個々のデータ格納領域即ち第０データ格納領域２０_１１〜第３データ格納領域２０_１４かのそれぞれに格納されたデータを、処理が行われるたびに他のデータ格納領域即ち第０データ格納領域２０_１１〜第３データ格納領域２０_１４に書き替えてデータの並び順とデータ格納領域即ち第０データ格納領域２０_１１〜第３データ格納領域２０_１４を管理する番号の順序を一致させること（例えば、データ格納領域２０_１１，２０_１２，２０_１３，２０_１４の昇順に入力データＸ０，Ｘ１，Ｘ２，Ｘ３，Ｘ４・・・を並べ直すこと）を行わなくても、データの並び順にデータを読み出してベクトル演算にて演算処理を行うことができる。これにより、複数のフィルタ次数を有するディジタルフィルタを用いたディジタル信号処理において、フィルタ次数が大きくなった場合であっても、処理負荷や処理時間が過大になることを抑止することができる。

【0064】

この実施の形態においては、リングバッファとして構成された第０レジスタ２０_１の第０データ格納領域２０_１１〜第３データ格納領域２０_１４に設定されたインデックス情報即ち第０インデックス〜第３インデックスに基づいて、データの書き込み及び読み出しの先頭位置の決定とデータの書き込み及び読み出しを行うこととを実現できるので、リングバッファとしての第０レジスタ２０_１において、個々のデータ格納領域即ち第０データ格納領域２０_１１〜第３データ格納領域２０_１４に格納されたデータを、処理が行われるたびに他のデータ格納領域即ち第０データ格納領域２０_１１〜第３データ格納領域２０_１４に書き替えてデータの並び順とデータ格納領域即ち第０データ格納領域２０_１１〜第３データ格納領域２０_１４を管理する番号の順序を一致させること（例えば、データ格納領域２０_１１，２０_１２，２０_１３，２０_１４の昇順に入力データＸ０，Ｘ１，Ｘ２，Ｘ３，Ｘ４・・・を並べ直すこと）を行わなくても、データの並び順にデータを読み出してベクトル演算にて演算処理を行うことを、簡易かつ確実に実現できる。

【0065】

この実施の形態においては、演算器３におけるＦＩＲフィルタを用いたフィルタ処理において、フィルタ次数が高くなった場合であっても、処理負荷や処理時間が過大になることを抑止することができる。

【0066】

この実施の形態においては、音声信号のフィルタ処理において、フィルタ次数が高くなった場合であっても、処理負荷や処理時間が過大になることを抑止することができる。

【0067】

なお、上記実施の形態においては、音声信号を格納する第０レジスタ２０_１をリングバッファとして構成したが、これに限定されず、フィルタ計数を格納する第１レジスタ２０２や、積和演算の結果を格納する第Ｍレジスタ２０_Ｎをリングバッファとして構成してもよい。また、第０レジスタ２０_１、第１レジスタ２０_２、第Ｍレジスタ２０_Ｎのうちの２つ乃至３つをリングバッファとして構成してもよい。

【0068】

上記実施の形態においては、リングバッファとして構成した第０レジスタ２０_１への書き込み位置や読み出し位置を、データ格納領域２０_１１，２０_１２，２０_１３，２０_１４に付与したインデックスを基準に任意に特定できる構成としたが、これに限定されず、データ格納領域２０_１１，２０_１２，２０_１３，２０_１４の読み出し位置や書き込み位置を任意に特定できる構成、例えばデータ格納領域２０_１１，２０_１２，２０_１３，２０_１４のアドレス情報によって任意に特定するような構成など、であれば、どのようなものであってもよい。

【0069】

上記実施の形態においては、ベクトル演算処理装置１は、音声信号を処理対象として扱うものとしたが、これに限定されず、音声信号以外のどのようなディジタル信号、例えば画像信号等を処理対象とするものであってもよい。

【0070】

上記実施の形態においては、ベクトル演算処理装置１は、ＦＩＲフィルタとして機能するものとしたが、これに限定されず、ＦＩＲフィルタ以外のいかなるフィルタ、例えばＩＩＲフィルタによってフィルタ処理を行うものであってもよい。

【0071】

上記実施の形態においては、ベクトル演算処理装置１は、遊技機（図示ぜず）に用いられるものとしたが、遊技機以外のいかなる用途に用いられるものであってもよい。

【0072】

上記実施の形態は本発明の例示であり、本発明が上記実施の形態のみに限定されることを意味するものではないことは、いうまでもない。

【符号の説明】

【0073】

１・・・ベクトル演算処理装置（ディジタル信号処理装置）
３・・・演算器（演算処理手段）
２０_１・・・第０レジスタ（第一の格納手段）
２０_２・・・第１レジスタ（第二の格納手段）
２０_１１，２０_１２，２０_１３，２０_１４，２０_２１，２０_２２，２０_２３，２０_２４，２０_Ｎ１，２０_Ｎ２，２０_Ｎ３，２０_Ｎ４，・・・データ格納領域
１７１・・・読み出しインデックス制御部（インデックス制御手段）
１７２・・・書き込みインデックス制御部（インデックス制御手段）
２１１・・・入力データ制御部（入出力データ制御手段）
２１２・・・出力データ制御部（入出力データ制御手段）
２１３・・・使用レジスタ設定部（入出力データ制御手段）
２３・・・ベクトルレジスタ読み出し部（入出力データ制御手段）
２４・・・ベクトルレジスタ書き込み部（入出力データ制御手段）
Ｘ０，Ｘ１，Ｘ２，Ｘ３，Ｘ４・・・入力データ
ｈ[０]〜ｈ[ｎ−１]・・・係数

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】