特許 6500562 半導体モジュール

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6500562

(24)【登録日】2019年3月29日

(45)【発行日】2019年4月17日

(54)【発明の名称】半導体モジュール

(51)【国際特許分類】

   H01L 25/07 20060101AFI20190408BHJP

   H01L 25/18 20060101ALI20190408BHJP

【ＦＩ】

   H01L25/04 C

【請求項の数】16

【全頁数】17

(21)【出願番号】特願2015-74325(P2015-74325)

(22)【出願日】2015年3月31日

(65)【公開番号】特開2016-195178(P2016-195178A)

(43)【公開日】2016年11月17日

【審査請求日】2017年11月10日

(73)【特許権者】

【識別番号】000100768

【氏名又は名称】アイシン・エィ・ダブリュ株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】戸谷 浩久

【審査官】 平林 雅行

(56)【参考文献】

【文献】 特開２０１２−２４９４９１（ＪＰ，Ａ）

【文献】 特開２０１０−２８７６５１（ＪＰ，Ａ）

【文献】 特開２０１３−１９７２５８（ＪＰ，Ａ）

【文献】 中国特許出願公開第１０３７８２３７９（ＣＮ，Ａ）

【文献】 特開２０１３−０３３８０３（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１４／０１３８８５０（ＵＳ，Ａ１）

【文献】 特開２００４−０７１８９８（ＪＰ，Ａ）

【文献】 特開２００９−２２４５３４（ＪＰ，Ａ）

【文献】 国際公開第２０１２／１３２７０９（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２３／２９

Ｈ０１Ｌ ２３／３４−２３／３６

Ｈ０１Ｌ ２３／３７３−２３／４２７

Ｈ０１Ｌ ２３／４４

Ｈ０１Ｌ ２３／４６７−２３／４８

Ｈ０１Ｌ ２５／００−２５／０７

Ｈ０１Ｌ ２５／１０−２５／１１

Ｈ０１Ｌ ２５／１６−２５／１８

Ｈ０２Ｍ ７／４２−７／９８

Ｈ０５Ｋ ３／４６

(57)【特許請求の範囲】

【請求項1】

第１の絶縁基板と、
該第１の絶縁基板上に互いに離間して設けられた第１及び第２の接続電極と、
該第１及び第２の接続電極上に各々設けられた第１及び第２の半導体素子と、
該第１及び第２の半導体素子上に各々設けられた第３及び第４の接続電極と、
前記第１の接続電極と前記第４の接続電極とを電気的に接続する柱状配線と、
前記第１の半導体素子及び前記第３の接続電極と、前記柱状配線と、前記第２の半導体素子及び前記第４の接続電極とを各々個別に収容し、前記第１の絶縁基板と対向する面が開口して設けられた窪み状の収容部を有し、該収容部に前記第１の半導体素子及び前記第３の接続電極、前記柱状配線、前記第２の半導体素子及び前記第４の接続電極を収容した状態で前記第１の絶縁基板と接合された第２の絶縁基板と、を有する半導体モジュール。

【請求項2】

第１の絶縁基板と、
該第１の絶縁基板上に互いに離間して設けられた第１及び第２の接続電極と、
該第１及び第２の接続電極上に各々設けられた第１及び第２の半導体素子と、
該第１及び第２の半導体素子上に各々設けられた第３及び第４の接続電極と、
前記第１の接続電極と前記第４の接続電極とを電気的に接続する柱状配線と、
前記第１の半導体素子及び前記第３の接続電極と、前記柱状配線と、前記第２の半導体素子及び前記第４の接続電極とを各々個別に収容する窪み状の収容部を有し、該収容部に前記第１の半導体素子及び前記第３の接続電極、前記柱状配線、前記第２の半導体素子及び前記第４の接続電極を収容した状態で前記第１の絶縁基板と接合された第２の絶縁基板と、を有し、
前記第１の半導体素子と前記第１の接続電極及び前記第３の接続電極、及び前記第２の半導体素子と前記第２の接続電極及び前記第４の接続電極は、導電性の接合材を介して接合され、
前記第２の絶縁基板の前記収容部及び前記第１乃至第４の接続電極の少なくとも１つは、余剰の前記接合材を貯留可能なキャビティを有する半導体モジュール。

【請求項3】

前記第１の半導体素子と前記第１の接続電極及び前記第３の接続電極、及び前記第２の半導体素子と前記第２の接続電極及び前記第４の接続電極は、導電性の接合材を介して接合され、
前記第２の絶縁基板の前記収容部及び前記第１乃至第４の接続電極の少なくとも１つは、余剰の前記接合材を貯留可能なキャビティを有する請求項１に記載の半導体モジュール。

【請求項4】

前記キャビティは、前記接合材の側端部の外側に対向する前記収容部の側面に溝を形成することにより設けられた請求項２又は３に記載の半導体モジュール。

【請求項5】

前記キャビティは、前記第１乃至第４の接続電極の少なくとも１つに貫通穴を形成することにより設けられた請求項２乃至４のいずれか一項に記載の半導体モジュール。

【請求項6】

前記キャビティは、前記第１の半導体素子と前記第１の接続電極を接合する接合材、前記第１の半導体素子と前記第３の接続電極を接合する接合材、前記第２の半導体素子と前記第２の接続電極を接合する接合材、及び前記第２の半導体素子と前記第４の接続電極を接合する接合材の総てに対応して設けられた請求項２乃至５のいずれか一項に記載の半導体モジュール。

【請求項7】

前記接合材には、ビアが形成されている請求項２乃至６のいずれか一項に記載の半導体モジュール。

【請求項8】

前記接合材は、銀ナノペースト又は半田である請求項２乃至７のいずれか一項に記載の半導体モジュール。

【請求項9】

前記第１の絶縁基板及び前記第２の絶縁基板は、セラミックスで構成された請求項１乃至８のいずれか一項に記載の半導体モジュール。

【請求項10】

前記第１の絶縁基板は、前記第２の絶縁基板よりも熱伝導性が高い材料で構成され、
前記第２の絶縁基板は、前記第１の絶縁基板よりも加工性が高い材料で構成された請求項１乃至９のいずれか一項に記載の半導体モジュール。

【請求項11】

前記第２の絶縁基板の上面を覆うセラミックコンデンサが更に設けられ、
前記第１及び第２の半導体素子は、制御信号が入力可能なゲートを有し、該ゲートに接続されるゲート配線は、前記セラミックコンデンサを貫通して前記セラミックコンデンサの上部に引き出される請求項１乃至１０のいずれか一項に記載の半導体モジュール。

【請求項12】

前記第２の絶縁基板の上面を、間隙を有して覆うセラミックコンデンサが更に設けられ、
前記第１及び第２の半導体素子は、制御信号が入力可能なゲートを有し、該ゲートに接続されるゲート配線は、前記第２の絶縁基板の上面上に設けられる請求項１乃至１０のいずれか一項に記載の半導体モジュール。

【請求項13】

前記第１の絶縁基板の前記第１及び第２の接続電極との反対面には、冷却器が更に設けられた請求項１乃至１２のいずれか一項に記載の半導体モジュール。

【請求項14】

インバータとして構成された請求項１乃至１３のいずれか一項に記載の半導体モジュール。

【請求項15】

前記第１及び第２の半導体素子はトランジスタ素子であり、
前記第１及び第２の半導体素子と各々接続される第１及び第２のダイオード素子を更に有する請求項１乃至１４のいずれか一項に記載の半導体モジュール。

【請求項16】

前記第１及び第２の半導体素子、前記第１乃至第４の接続電極、及び前記柱状配線を各々更に２組有し、三相用に構成された請求項１乃至１５のいずれか一項に記載の半導体モジュール。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体モジュールに関する。

【背景技術】

【0002】

従来から、半導体スイッチング素子を用いたスイッチング素子ユニットが知られている（例えば、特許文献１参照）。例えば、特許文献１に記載されたスイッチング素子ユニットでは、平滑コンデンサの素子搭載面上にコンデンサ接続電極と素子間接続電極とを配置し、これらの上にスイッチング素子を各々配置するとともに、一方のスイッチング素子の上面の端子と、上述の素子搭載面上の素子間接続電極とを、柱状の接続部材で接続している。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１３−１７９２６１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、上述の特許文献１に記載の構成では、スイッチング素子の厚さ方向で端子と電極との接続を行っている柱状の接続部材が、スイッチング素子ユニットの製造中にある程度の機械的強度を維持する必要があり、スイッチング素子に比して大幅に高く構成されていた。かかる構成では、配線距離が延びてしまい、インダクタンスが増加するとともに、スイッチング素子ユニットの小型化を図ることが困難であった。

【0005】

そこで、本開示は、低インダクタンス構造を有して低損失化を実現できるとともに、小型化を図ることができる半導体モジュールを提供することを目的とする。

【課題を解決するための手段】

【0006】

上記目的を達成するため、本開示の一態様に係る半導体モジュールは、第１の絶縁基板と、
該第１の絶縁基板上に互いに離間して設けられた第１及び第２の接続電極と、
該第１及び第２の接続電極上に各々設けられた第１及び第２の半導体素子と、
該第１及び第２の半導体素子上に各々設けられた第３及び第４の接続電極と、
前記第１の接続電極と前記第４の接続電極とを電気的に接続する柱状配線と、
前記第１の半導体素子及び前記第３の接続電極と、前記柱状配線と、前記第２の半導体素子及び前記第４の接続電極とを各々個別に収容し、前記第１の絶縁基板と対向する面が開口して設けられた窪み状の収容部を有し、該収容部に前記第１の半導体素子及び前記第３の接続電極、前記柱状配線、前記第２の半導体素子及び前記第４の接続電極を収容した状態で前記第１の絶縁基板と接合された第２の絶縁基板と、を有する。

【発明の効果】

【0007】

本開示によれば、半導体モジュールの小型化を図ることができる。

【図面の簡単な説明】

【0008】

【図1】本実施形態に係る半導体モジュールの一例の断面構成を示した図である。

【図2】本実施形態に係る半導体モジュールの一例の分解構成図である。

【図3】比較例に係る従来の半導体モジュールの一例を示した図である。

【図4】本実施形態に係る半導体モジュールの寸法公差を吸収するキャビティを設けた構造の説明図である。図４（ａ）は、接合材の側部にキャビティを設けた構成例を示した図である。図４（ｂ）は、図４（ａ）とは異なる溝形状のキャビティを設けた構成例を示した図である。図４（ｃ）は、接続電極にキャビティを設けた構成例を示した図である。

【図5】本実施形態に係る半導体モジュールの熱膨張係数差による応力を低減させる構造の説明図である。

【図6】図１、２とは異なるゲート配線の構成例を示した図である。

【図7】本実施形態に係る半導体モジュールの一例の上部の平面配置構成を示す図である。図７（ａ）は、図７（ｂ）〜（ｄ）に対応させた本実施形態に係る半導体モジュールの一例の断面構成を示す図である。図７（ｂ）は、図７（ａ）のＣ−Ｃ'水平断面の構成を示した図である。図７（ｃ）は、図７（ａ）のＢ−Ｂ'水平断面の構成を示した図である。図７（ｄ）は、図７（ａ）のＡ−Ａ'水平断面の構成を示した図である。

【図8】本実施形態に係る半導体モジュールの一例の下部の平面配置構成を示す図である。図８（ａ）は、図８（ｂ）〜（ｄ）に対応させた本実施形態に係る半導体モジュールの一例の断面構成を示す図である。図８（ｂ）は、図８（ａ）のＦ−Ｆ'水平断面の構成を示した図である。図８（ｃ）は、図８（ａ）のＥ−Ｅ'水平断面の構成を示した図である。図８（ｄ）は、図８（ａ）のＤ−Ｄ'水平断面の構成を示した図である。

【図9】本実施形態に係る半導体モジュールの一例の平面上の各位置における断面構成を示した図である。図９（ａ）は、図９（ｂ）〜（ｅ）に対応させた本実施形態に係る半導体モジュールの一例の平面構成を示す上面図である。図９（ｂ）は、図９（ａ）のＪ−Ｊ'縦断面の構成を示した図である。図９（ｃ）は、図９（ａ）のＩ−Ｉ'縦断面の構成を示した図である。図９（ｄ）は、図９（ａ）のＨ−Ｈ'縦断面の構成を示した図である。図９（ｅ）は、図９（ａ）のＧ−Ｇ'縦断面の構成を示した図である。

【発明を実施するための形態】

【0009】

以下、図面を参照して、本開示の実施形態の説明を行う。

【0010】

図１は、本実施形態に係る半導体モジュールの一例の断面構成を示した図である。図１に示されるように、本実施形態に係る半導体モジュールは、第１の基板１０と、第２の基板２０と、第１及び第２の半導体素子３１、３２と、第１乃至第４の接続電極４１〜４４と、柱状配線５０〜５２と、ゲート配線６０と、接合材７０と、セラミックコンデンサ８０とを備える。また、第２の基板２０とセラミックコンデンサ８０との間には、間隙９０が形成されていてもよい。更に、本実施形態に係る半導体モジュールは、関連構成要素として、冷却器１００を備えてもよい。なお、以後の説明において、各構成要素に「第１、第２、第３、第４」等の文言は付さずに、参照符号のみで各構成要素を区別する場合もある。

【0011】

第１の基板１０は、絶縁性の材料から構成される。また、第１の基板１０は、半導体素子３１、３２の発熱により高温になり得るので、耐熱性の高い材料から構成されることが好ましい。絶縁性を有し、かつ耐熱性が高い材料としては、例えば、セラミックスが挙げられる。よって、第１の基板１０は、例えば、セラミックスから構成されてもよい。また、図１においては、第１の基板１０は、冷却器１００の表面上に配置されている。よって、第１の基板１０は、半導体素子３１、３２で発生した熱を効率良く放出するともに、冷却器１００による冷却熱を効率良く半導体素子３０、３１に伝達するため、第２の基板２０よりも、熱伝達性の高い材料で構成してもよい。第１の基板１０がセラミックスで構成される場合でも、セラミックスには種々の材料があるので、そのような選択は可能である。

【0012】

第１の基板１０は、表面上に平坦な接続電極４１、４２を設置するため、平坦な板状に構成される。また、第１の基板１０は、上述の熱伝導性の向上の観点と、半導体モジュールの小型化の観点から、可能な限り薄く構成されることが好ましい。よって、第１の基板１０は、第２の基板２０よりも薄く構成され、更に半導体素子３０、３１よりも薄く構成されてもよい。

【0013】

半導体素子３１、３２は、スイッチング素子として用いることが可能な半導体チップとして構成され、例えば、バイポーラトランジスタ、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）を含むＭＯＳトランジスタ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のトランジスタで構成されてもよい。よって、半導体素子３１、３２は、ゲート、ベース等の制御端子を有して構成される。半導体素子３１、３２の素材は、一般的に用いられるＳｉ等であってもよいし、ＳｉＣ等のワイドバンドギャップ半導体であってもよい。半導体素子３１、３２は、用途に応じて、種々の素材から構成され得る。

【0014】

半導体素子３１、３２は、両面に端子（入力端子／出力端子）を有する。よって、第１の半導体素子３１は、その下面に配置される第１の接続電極４１及び上面に配置される第３の接続電極４３と、接合材７０を介して、物理的のみならず、電気的にも接続される。同様に、第２の半導体素子３２も、下面に配置された第２の接続電極４２及び上面に配置された第４の接続電極４４と、接合材７０を介して、物理的及び電気的に接続される。

【0015】

なお、半導体素子３１、３２は、必要に応じて、ダイオード素子が接続され、ダイオード素子とセットで構成されてもよい。例えば、半導体モジュールが、ＤＣ／ＤＣコンバータとして構成される場合には、半導体素子３１、３２とダイオード素子が各々組になって構成されていてもよい。但し、本実施形態においては、理解の容易のため、半導体素子３１、３２のみを示して半導体モジュールの説明を行う。

【0016】

接続電極４１〜４４は、半導体素子３１、３２の各端子を引き出して配線するための配線接続手段であり、Ａｌ、Ｃｕ等の配線用の導電性金属材料を用いて平板状に構成される。図１に示されるように、第１の接続電極４１は、第１の半導体素子３１の下面の端子を第２の半導体素子３２側（中央側）に引き出して柱状配線５０に接続されており、第３の接続電極４３は、第１の半導体素子３１の上面の端子を外側に引き出して柱状電極５１に接続されている。同様に、第２の接続電極４２は、第２の半導体素子３２の下面の端子を外側に引き出して柱状配線５２に接続されており、第４の接続電極４４は、第２の半導体素子３２の上面にある端子を第１の半導体素子３１側（中央側）に引き出して柱状配線５０に接続されている。

【0017】

柱状配線５０〜５４は、半導体素子３１、３２の厚さ方向に延在する配線であり、上層と下層との電気的接続を行う配線である。よって、柱状配線５０〜５４は、接続電極４１〜４４と同様、Ａｌ、Ｃｕ等の配線用の導電性金属材料を用いて構成されるが、形状は、半導体素子３１、３２の厚さ方向に延びる柱状の形状を有する。

【0018】

柱状配線５０は、中央領域において第１の接続電極４１と第４の接続電極４４とを電気的に接続している。柱状配線５１は、第１の半導体素子３１よりも外側の端部において、第３の接続電極４３と電気的に接続され、この電気的接続を半導体モジュールの外側上部に引き出しており、更に上方の柱状配線５３に接続されている。また、柱状配線５２は、第２の半導体素子３２よりも外側の端部において、第２の接続電極４２と電気的に接続され、この接続を半導体モジュールの外側上部に引き出しており、更に上方の柱状配線５４に接続されている。

【0019】

ゲート配線６０は、半導体素子３１、３２のゲート端子と接続され、ゲートを外側に引き出すための配線である。よって、ゲート配線６０も、Ａｌ、Ｃｕ等の配線用の導電性金属から構成されてよい。ゲート配線６０は、図１に示すように、第２の基板２０及びセラミックコンデンサ８０を貫通してセラミックコンデンサ８０の上方に引き出されてもよい。この場合には、第２の基板２０及びセラミックコンデンサ８０の所定箇所に貫通孔が形成され、ゲート配線６０は、形成された貫通孔を介して外部に引き出される。なお、ゲート配線６０が、セラミックコンデンサ８０を貫通する構成の場合には、セラミックコンデンサ８０と第２の基板２０の上面との間の間隙９０は、特に設けられなくてもよい。この場合、間隙９０は必要に応じて設ければよい。

【0020】

ゲート配線６０は、セラミックコンデンサ８０を貫通することなく、第２の基板２０の上面上に、配線パターンとして引き回されて外部に引き出されてもよい。この場合には、第２の基板２０の上面とセラミックコンデンサ８０との間には、間隙９０を設け、ゲート配線６０の設置を容易にすることが好ましい。

【0021】

接合材７０は、半導体素子３１、３２と接続電極４１〜４４とを物理的に接合するとともに、電気的に接続するための接合手段である。接合材７０は、半導体素子３１、３２と接続電極４１〜４４とを物理的かつ電気的に接続できれば種々の接合材料を用いてよいが、例えば、銀ナノペーストや、半田を用いてもよい。これらの接合材７０は、導電性及び接合性に優れ、半導体素子３１、３２と接続電極４１〜４４との接合に好適に利用することができる。

【0022】

特に、銀ナノペーストは、最初の溶融時の融点が低く、一旦固着すると、融点が高くなる性質を有するため、比較的低い温度、例えば半田よりも低い温度で接合を行うことができ、接合後は、高い温度耐性を有するので、半田よりも有利な接合材７０と言える。

【0023】

第２の基板２０は、第１の半導体素子３１、柱状配線５０及び第２の半導体素子３２を絶縁しつつ保持する絶縁支持部材として機能する。第２の基板２０は、第１の半導体素子３１、柱状配線５０及び第２の半導体素子２０の各々を個別に収容する窪み状の収容部を有し、この収容部内に第１の半導体素子３１、柱状配線５０及び第２の半導体素子２０を収容保持する。

【0024】

図２は、本実施形態に係る半導体モジュールの一例の分解構成図である。図２に示されるように、第２の基板２０は、第１の半導体素子３１を収容可能な収容部２１と、第２の半導体素子３２を収容可能な収容部２２と、柱状配線５０を収容可能な収容部２３とを有する。なお、収容部２１は、第１の半導体素子３１の他、第３の接続電極２１も収容可能に構成されており、収容部２２は、第２の半導体素子３２の他、第４の接続電極４４も収容可能に構成されている。また、図２に示されるように、第２の基板２０は、必要に応じて、柱状配線５１を収容可能な収容部２４と、柱状配線５２を収容可能な収容部２５とを更に備えてよい。ここで、収容部２１〜２３は、鉛直方向に窪み、底面及び底面を囲むような複数の側面を有する窪み形状を有する。一方、収容部２４、２５は、水平方向にのみ窪み、底面と１つの側面のみ又は側面のみを有する窪み形状を有する。

【0025】

図２において、収容部２１〜２５内には既に接続電極４３、４４及び柱状配線５０〜５２が設けられた状態が示されている。このように、接続電極４３、４４及び柱状配線５０〜５２等の接続配線は最初に収容部２１〜２５の内部に設置し、半導体素子３１、３２のみを後で収容部２１、２２にそれぞれ収容しつつ第１の基板１０と第２の基板２０とを接合するような製造手順で半導体モジュールを製造してもよい。接続電極４３、４４及び柱状配線５０〜５２等の接続配線は、接合材７０を用いること無く第２の基板２０の収容部２１〜２５内に設置可能であるが、半導体素子３１、３２を収容部２１、２２内に収容する場合には、第３の電極４３と第１の半導体素子３１との接合材７０による接合、及び第４の電極４４と第２の半導体素子３２との接合材７０による接合が必要となるため、そのような製造手順としてもよい。また、収容部２１〜２３の深さは、第１の基板１０と第２の基板とを接合したときに、第１の半導体素子３１と接続電極４１、４３との電気的接続、第２の半導体素子３２と接続電極４２、４４との電気的接続、及び接続電極４１と柱状配線５０と接続電極４４との電気的接続が実現されるような深さに設定される。

【0026】

第２の基板は、絶縁性を有する材料から構成される必要がある点は、第１の基板１０と同様である。また、第１の基板１０と同様、半導体素子３１、３２の発熱により高温となり得るため、耐熱性を有する材料から構成されることが好ましい。上述のように、セラミックスは高い絶縁性及び耐熱性を有するので、第２の基板２０も、セラミックスから構成されてもよい。

【0027】

但し、第２の基板２０には、半導体素子３１、３２を収容できる大きさを有する収容部２１〜２５が形成される。よって、第２の基板２０は、加工性に優れた材料で構成することが好ましい。一方、第２の基板２０は、第１の基板１０とは異なり、冷却器１００とは接しておらず、冷却器１００の冷却熱を伝達する役割は有していない。よって、第２の基板２０は、第１の基板１０よりも、加工性に優れた材料で構成してもよい。上述のように、セラミックスには、種々の材料があるので、適切な材料を選択することができる。第１の基板１０を第２の基板２０よりも熱伝導性に優れた材料で構成するとともに、第２の基板２０を第１の基板１０よりも加工性に優れた材料で構成すれば、第１及び第２の基板１０、２０に要求される性質に互いに合致した構成とすることができる。

【0028】

なお、図１に示されるように、第１の基板１０と第２の基板２０は、第２の基板２０が半導体素子３１、３２、接続電極４３、４４、柱状配線５０〜５２を収容部２１〜２５に収容した状態で、第１の基板１０を覆うようにして接合される。その際、第１の基板１０と第２の基板２０との接合は、公知の種々の方法により行われてよい。

【0029】

セラミックコンデンサ８０は、第２の基板２０の上面を覆うように設けられる。図２に示すように、セラミックコンデンサ８０には、柱状配線５３、５４が接続されてもよい。セラミックコンデンサ８０は、上述のように、用途に応じて、第２の基板２０の上面と離れて間隙９０を有して設置されてもよいし、第２の基板２０の上面に接触して設置されてもよい。

【0030】

冷却器１００は、半導体素子３１、３２を冷却するための冷却手段である。冷却器１００は、半導体素子３１、３２を効率的に冷却できれば、種々の構成を有してよい。なお、冷却器１００は必須ではなく、必要に応じて設けられてよい。

【0031】

このように、半導体素子３１、３２及び柱状配線５０を収容する収容部２１〜２３を有する第２の基板２０を用いることにより、柱状配線５０を第２の基板２０で周囲から支持する構成とすることができ、柱状配線５０の機械的強度を確保する必要が無くなる。よって、柱状配線５０は、電気的接続に必要な高さだけ確保すれば十分となり、その高さを低くすることができる。

【0032】

図３は、比較例に係る従来の半導体モジュールの一例を示した図である。図３に示されるように、柱状配線２５０の強度を確保するため、柱状配線２５０は、半導体素子２３１、２３２とバスバー２４１、２４２とを各々加えた高さとなり、小型化を図ることができない。

【0033】

それに比較して、図１及び図２に示すように、本実施形態に係る半導体モジュールは、柱状配線５０の高さを非常に低くすることができ、小型化を図れるとともに、配線経路の減少によりインダクタンスを低減させることができる。よって、低損失化が可能な半導体モジュールとして構成することができる。

【0034】

図４は、本実施形態に係る半導体モジュールの寸法公差を吸収するキャビティを設けた構造について説明するための図である。

【0035】

上述のように、第２の基板２０に窪み状の収容部２１〜２５を設けることにより、半導体モジュールを小型化及び低インダクタンス構造とすることができるが、収容部２１、２２内に接合材７０を用いた状態で半導体素子３１、３２を収容すると、接合材７０が余剰に供給された場合に、収容部２１、２２内が密閉状態に近いため、接合材７０が外側に回り込んでしまい、絶縁性が阻害されるおそれがある。また、収容部２１、２２の体積も公差の範囲でばらつきが生じるため接合材７０の量を精密に管理したとしても、上記の課題が生じる。そこで、このような事態が発生しないよう、何らかの対策を予め施した構成とすることが好ましい。図４では、そのような接合材７０の回り込みを防止する構造について説明する。

【0036】

図４（ａ）は、接合材７０の側部にキャビティ１１０を設けた構成例を示した図である。キャビティ１１０は、収容部２１内の接合材７０が配置される箇所と対向する箇所の側面に、溝状のキャビティ１１０を形成することにより設けることが可能である。キャビティ１１０を設けることにより、接合材７０の逃げ道を確保することができ、余分に供給された接合材７０を貯留し、外部に流れ出ないようにすることができる。なお、図４（ａ）において、キャビティ１１０は、鋭角なＶ字に近い断面形状を有する溝に形成されている。例えば、接合材７０の外側端部の側面に、このようなＶ字の溝形状を有するキャビティ１００を設けてもよい。

【0037】

図４（ｂ）は、図４（ａ）とは異なる溝形状のキャビティ１１１を設けた構成例を示した図である。図４（ｂ）において、接合材７０の外側端部が配置される箇所に対向する収容部２１の側面位置に溝を設けた点は図４（ａ）と同様であるが、溝が長方形の断面形状を有する点で、図４（ａ）と異なっている。このように、矩形の溝形状を有するキャビティ１１１と設けてもよい。図４（ａ）、（ｂ）に示されるように、収容部２１の側面の接合材７０に対応する位置に設けるキャビティ１１０、１１１は、用途に応じて、種々の溝形状とすることができる。このような、溝状のキャビティ１１０、１１１を設けることにより、余剰の接合材７０を吸収することができ、接合材７０の回り込みによる絶縁性の低下を防止することができる。

【0038】

図４（ｃ）は、接続電極４１、４３にキャビティ１１２を設けた構成例を示した図である。図４（ａ）、（ｂ）においては、接合材７０の側面にキャビティを設ける構成を示したが、図４（ｃ）においては、接合材７０の水平面に接してキャビティ１１２を設けた例を示す。接合材７０は、半導体素子３１と接続電極４１、４３との間に挟まれるようにして設けられているので、接続電極４１、４３とほぼ全面に亘って接触している。よって、接続電極４１、４３に部分的に貫通穴状のキャビティ１１２を形成することにより、余剰の接合材７０を貯留し、外部への流出を防ぐことができる。このように、接続電極４１、４３に貫通穴状のキャビティ１１２を形成する構成としてもよい。

【0039】

なお、図４（ａ）〜（ｃ）において、第１の半導体素子３１を例に挙げて説明したが、第２の半導体素子３２に対応して同様にキャビティ１１０〜１１２を形成してもよいことは言うまでもない。また、図４（ａ）、（ｂ）に示したキャビティ１１０、１１１と図４（ｃ）に示したキャビティ１１２とは、互いに組み合わせることが可能であり、収容部２１、２２の側面と、接続電極４１〜４４の双方にキャビティ１１０、１１１及びキャビティ１１２を設ける構成としてもよい。

【0040】

図５は、本実施形態に係る半導体モジュールの熱膨張係数差による応力を低減させる構造について説明するための図である。

【0041】

本実施形態に係る半導体モジュールは、収容部２１、２２の中で、半導体素子３１、３２と接合電極４１〜４４とを接合材７０で接合する構成を有するが、半導体素子３１、３２と接続電極４１〜４４との熱膨張係数の相違により、半導体素子３１、３２が発熱した際、半導体素子３１、３２と接続電極４１〜４４との間に介在する接合材７０に応力が加わるおそれがある。更に、接合材７０自体も、半導体素子３１、３２及び接続電極４１〜４４と熱膨張係数が異なるので、この熱膨張係数差からも接合材７０に応力が加わるおそれがある。ここで、周囲にスペースがあれば、膨張量に差があっても、その差を許容できるが、本実施形態に係る半導体モジュールでは、収容部２１〜２２内に密閉的収容を行うので、その対策を事前に施すことが好ましい。

【0042】

図５に示すように、接合材７０に、貫通孔状のビア７１を形成したり、接合材７０を賽の目パターンに塗布したりする対応が考えられる。このように、接合材７０自体に空間を形成する構成とすることにより、半導体素子３１、３２と接続電極４１〜４４との熱膨張係数差により発生する応力を低減させることができる。また、接合材７０にビア７１を形成しつつ、かつ接合材７０を賽の目パターンに塗布した構成としてもよい。

【0043】

図６は、図１、２とは異なるゲート配線の構成例を示した図である。図１、２においては、セラミックコンデンサ８０に貫通孔を形成し、セラミックコンデンサ８０を貫通させてゲート配線６０を設ける構成を示したが、第２の基板２０の上面上にゲートパッド６１を設け、第２の基板２０の上面上で配線部を形成し、ゲート端子との接続配線を構成してもよい。ゲート配線６０は、第２の基板２０のスルーホール２６のみを貫通し、セラミックコンデンサ８０は貫通しない構成となる。第２の基板２０の上面に配線部を形成することにより、フレキシブル基板等による配線が可能となる、また、セラミックコンデンサ８０と第２の基板２０との間に間隙９０を設ける構造とすることにより、床面積を最小にすることができる。

【0044】

なお、図４乃至６に示した各構成も、矛盾の無い範囲で互いに組み合わせることが可能であり、用途に応じて、適宜必要な構成を採用することができる。

【0045】

図７は、本実施形態に係る半導体モジュールの一例の上部の平面配置構成を示す図である。図７（ａ）は、図７（ｂ）〜（ｄ）に対応させた本実施形態に係る半導体モジュールの一例の断面構成を示す図である。

【0046】

図７（ｂ）は、図７（ａ）のＣ−Ｃ'水平断面の構成を示した図である。図７（ｂ）に示されるように、接合材７０は、半導体素子３１、３２に対応して設けられる。また、ゲートは奥側に設けられ、接合材７０もゲートに対応して設けられる。また、柱状配線５０は、四角柱状の形状を有することが示されている。

【0047】

図７（ｃ）は、図７（ａ）のＢ−Ｂ'水平断面の構成を示した図である。図７（ｃ）に示されるように、接続電極４４は、第２の半導体素子３２及び柱状配線５０の双方を連続して覆うように設けられる。ゲート配線６０は、接続電極４３、４４と重ならない奥側に配置される。また、接続電極４３、４４には、必要に応じて、貫通穴で形成されたキャビティ１１２が設けられてもよい。図７（ｃ）においては、接続電極４３、４４の各々に９個のキャビティ１１２を設けた例を示した。

【0048】

図７（ｄ）は、図７（ａ）のＡ−Ａ'水平断面の構成を示した図である。図７（ｄ）に示されるように、第２の基板２０の両端部には、細長い四角柱状の柱状配線５１、５２が設けられる。ゲート配線６０は、第２の基板２０を貫通して設けられる。

【0049】

図８は、本実施形態に係る半導体モジュールの一例の下部の平面配置構成を示す図である。図８（ａ）は、図８（ｂ）〜（ｄ）に対応させた本実施形態に係る半導体モジュールの一例の断面構成を示す図である。

【0050】

図８（ｂ）は、図８（ａ）のＦ−Ｆ'水平断面の構成を示した図である。図８（ｂ）に示されるように、接続電極４１は、第１の半導体素子３１及び柱状配線５０の双方を連続的に接続するように設けられる。下方のゲート配線６０は、接続電極４２と重ならない奥側に配置される。また、接続電極４１、４２には、必要に応じて、キャビティ１１２が設けられてもよい。図８（ｂ）においては、上部の接続電極４３、４４と対応させて、接続電極４１、４２の各々に９個のキャビティ１１２を設けた例を示している。

【0051】

図８（ｃ）は、図８（ａ）のＥ−Ｅ'水平断面の構成を示した図である。図８（ｃ）に示されるように、接合材７０は、半導体素子３１、３２に対応して設けられる。また、ゲート配線６０に対応して、接合材７０が奥側に設けられている。また、柱状配線５０は、四角柱状の形状を有することが示されている。

【0052】

図８（ｄ）は、図８（ａ）のＤ−Ｄ'水平断面の構成を示した図である。図８（ｄ）に示されるように、図８（ｃ）に示した右側の接合材７０を総てカバーするように第２の半導体素子３２が設けられており、図８（ｂ）、（ｃ）と相俟って、半導体素子３２の下方にゲート配線６０が引き出されるともに、下面の端子と第２の接続電極４２との接続がなされていることが示されている。第１の半導体素子３１は、下方にゲート配線６０は引き出されていないので、接合材７０と一致した形状を有する。

【0053】

図７、８に示されるように、ゲート配線６０は、奥側に配置されていることが分かる。

【0054】

図９は、本実施形態に係る半導体モジュールの一例の平面上の各位置における断面構成を示した図である。図９（ａ）は、図９（ｂ）〜（ｅ）に対応させた本実施形態に係る半導体モジュールの一例の平面構成を示す上面図である。

【0055】

図９（ｂ）は、図９（ａ）のＪ−Ｊ'縦断面の構成を示した図である。図９（ｂ）に示されるように、半導体モジュールの奥側で、第２の半導体素子３２から、ゲート配線６０が上下に引き出されている。

【0056】

図９（ｃ）は、図９（ａ）のＩ−Ｉ'縦断面の構成を示した図である。図９（ｃ）に示されるように、半導体モジュールの中央付近は、図１、２で説明したのと略同様の構成を有する。なお、中央付近にはゲート配線６０は設けられない。

【0057】

図９（ｄ）は、図９（ａ）のＨ−Ｈ'縦断面の構成を示した図である。図９（ｄ）に示されるように、半導体モジュールのやや奥側付近は、第２の半導体素子３２と接続される配線が無く、また、ゲート配線６０も存在しない。

【0058】

図９（ｅ）は、図９（ａ）のＧ−Ｇ'縦断面の構成を示した図である。図９（ｅ）に示されるように、半導体モジュールの奥側付近では、第１の半導体素子３１のゲート端子を上側に引き出すゲート配線６０及び第２の半導体素子３２のゲート端子を下側に引き出すゲート配線６０が設けられる。このように、ゲート配線６０は、半導体モジュールの端部に沿って設けられる。

【0059】

以上、本実施形態に係る半導体モジュールの構成について説明したが、本実施形態に係る半導体モジュールは、種々の回路に利用することができる。例えば、必要な構成要素を付加し、インバータとして構成したり、ＤＣ−ＤＣコンバータとして構成したりすることも可能である。また、本実施形態では、２つの半導体素子３１、３２を用いてその構成を説明したが、同様の構成の半導体モジュールを更に２組用意し、三相用の半導体モジュールとして構成することも当然に可能である。

【0060】

また、本実施形態に係る半導体モジュールによれば、柱状配線の高さを低減させ、低インダクタンス構造をとることにより、低損失化及び半導体モジュールの小型化を図ることができる。

【0061】

以上、本開示の好ましい実施形態について詳説したが、本開示は、上述した実施形態に制限されることはなく、本開示の範囲を逸脱することなく、上述した実施形態に種々の変形及び置換を加えることができる。特に、左右、上下の配置関係等は、用途に応じて種々変更可能である。

【0062】

なお、以上の実施例に関し、さらに以下を開示する。尚、以下で記載する効果は、必ずしも常に奏するものでない場合もある。また、従属形式の特徴に関する効果は、その特徴に係る効果であり、付加的な効果である。
（１）
第１の絶縁基板（１０）と、
第１の絶縁基板（１０）上に互いに離間して設けられた第１及び第２の接続電極（４１、４２）と、
第１及び第２の接続電極（４１、４２）上に各々設けられた第１及び第２の半導体素子（３１、３２）と、
第１及び第２の半導体素子（３１、３２）上に各々設けられた第３及び第４の接続電極（４３、４４）と、
第１の接続電極（４１）と第４の接続電極（４４）とを電気的に接続する柱状配線（５０）と、
第１の半導体素子（３１）及び第３の接続電極（４３）と、柱状配線（５０）と、第２の半導体素子（３２）及び第４の接続電極（４４）とを各々個別に収容する窪み状の収容部（２１〜２３）を有し、収容部（２１〜２３）に第１の半導体素子（３１）及び第３の接続電極（４３）、柱状配線（５０）、第２の半導体素子（３２）及び第４の接続電極（４４）を収容した状態で第１の絶縁基板（１０）と接合された第２の絶縁基板（２０）と、を有する半導体モジュール。

【0063】

（１）に記載の構成によれば、柱状配線（５０）を第２の絶縁基板（２０）の収容部（２３）内にホールドすることができるため、柱状配線（５０）の機械的強度を要求する必要が無くなり、柱状配線（５０）を配線に必要な最低限度の高さに構成することができる。これにより、半導体モジュールを小型化することができるとともに、配線の短縮により低インダクタンス構造とすることができ、低損失化を図ることができる。
（２）
第１の半導体素子（３１）と第１の接続電極（４１）及び第３の接続電極（４３）、及び第２の半導体素子（３２）と第２の接続電極（４２）及び第４の接続電極（４４）は、導電性の接合材（７０）を介して接合され、
第２の絶縁基板（２０）の収容部（２１〜２３）及び第１乃至第４の接続基板（４１〜４４）の少なくとも１つは、余剰の接合材（７０）を貯留可能なキャビティ（１１０〜１１２）を有する半導体モジュール。

【0064】

（２）に記載の構成によれば、余剰の接合材（７０）をキャビティ（１１０〜１１２）で貯留して外側に流出するのを防止することができ、半導体モジュールの絶縁部品の絶縁性を適正に保つことができる。
（３）
キャビティ（１１０、１１１）は、接合材（７０）の側端部の外側に対向する収容部（２１、２２）の側面に溝を形成することにより設けられた半導体モジュール。

【0065】

（３）に記載の構成によれば、接合材（７０）の流出経路にキャビティ（１１０、１１１）を設けることにより、接合材（７０）の流出を効果的に抑制できる。
（４）
キャビティ（１１２）は、第１乃至第４の接続電極（４１〜４４）の少なくとも１つに貫通穴を形成することにより設けられた半導体モジュール。

【0066】

（４）に記載の構成によれば、加工容易にキャビティ（１１２）を形成することができ、１枚の接続電極（４１〜４４）の任意の箇所に任意の個数のキャビティ（１１２）を容易に形成することができる。また、接合材（７０）が外側端部に到達する前の段階で接合材（７０）の流出を効果的に防ぐことができる。
（５）
キャビティ（１１０〜１１２）は、第１の半導体素子（３１）と第１の接続電極（４１）を接合する接合材（７０）、第１の半導体素子（３１）と第３の接続電極（４３）を接合する接合材（７０）、第２の半導体素子（３２）と第２の接続電極（４２）を接合する接合材（７０）、及び第２の半導体素子（３２）と第４の接続電極（４４）を接合する接合材（７０）の総てに対応して設けられた半導体モジュール。

【0067】

（５）に記載の構成によれば、総ての接合材（７０）について流出対策を施すことができ、確実に半導体モジュールの絶縁部品の絶縁性を確保できる。
（６）
接合材（７０）には、ビア（７１）が形成されている半導体モジュール。

【0068】

（６）に記載の構成によれば、接合材（７０）内部に空間を設けることができ、半導体素子（３１、３２）、接続電極（４１〜４４）及び接合材（７０）間の熱膨張係数の相違に起因する残留応力の影響を低減することができる。
（７）
接合材（７０）は、賽の目パターンで塗布された半導体モジュール。

【0069】

（７）に記載の構成によれば、接合材（７０）の塗布パターンで接合材（７０）層内に空間を設けることができ、複雑な工程や加工を導入すること無く容易に残留応力の緩和を図ることができる。
（８）
接合材（７０）は、銀ナノペースト又は半田である半導体モジュール。

【0070】

（８）に記載の構成によれば、流動性のある接合材（７０）を用いることにより、接合工程を容易に行うことができる。また、良好な接合性及び導電性により、高品質の半導体モジュールを構成することができる。
（９）
第１の絶縁基板（１０）及び第２の絶縁基板（２０）は、セラミックスで構成された半導体モジュール。

【0071】

（９）に記載の構成によれば、絶縁性と耐熱性に優れた材料で第１の絶縁基板（１０）及び第２の絶縁基板（２０）を構成することができ、半導体素子（３１、３２）の発熱に十分に対応できる。
（１０）
第１の絶縁基板（１０）は、第２の絶縁基板（２０）よりも熱伝導性が高い材料で構成され、
第２の絶縁基板（２０）は、１の絶縁基板（１０）よりも加工性が高い材料で構成された半導体モジュール。

【0072】

（１０）に記載の構成によれば、第１の絶縁基板（１０）による熱放出と、第２の絶縁基板（２０）による部品の保持という互いに異なる機能を適切に役割分担し、各機能を各々が効果的に果たすことができる。
（１１）
第２の絶縁基板（２０）の上面を覆うセラミックコンデンサ（８０）が更に設けられ、
第１及び第２の半導体素子（３１、３２）は、制御信号が入力可能なゲートを有し、ゲートに接続されるゲート配線（６０）は、セラミックコンデンサ（８０）を貫通してセラミックコンデンサ（８０）の上部に引き出される半導体モジュール。

【0073】

（１１）に記載の構成によれば、第２の絶縁基板（２０）がセラミックコンデンサ（８０）で覆われていても、ゲート配線（６０）をセラミックコンデンサ（８０）の外部に引き出すことができ、問題無くゲートへの配線を行うことができる。
（１２）
第２の絶縁基板（２０）の上面を、間隙（９０）を有して覆うセラミックコンデンサ（８０）が更に設けられ、
第１及び第２の半導体素子は、制御信号が入力可能なゲートを有し、ゲートに接続されるゲート配線（６１）は、第２の絶縁基板（２０）の上面上に設けられる半導体モジュール。

【0074】

（１２）に記載の構成によれば、セラミックコンデンサ（８０）を必ずしも通過させなくとも、省スペースでゲートへの配線を行うことができる。
（１３）
第１の絶縁基板（１０）の第１及び第２の接続電極（４１、４２）との反対面には、冷却器（１００）が更に設けられた半導体モジュール。

【0075】

（１３）に記載の構成によれば、部品を保持していない第１の絶縁基板（１０）を介して、半導体素子（３１、３２）を効果的に冷却することができる。
（１４）
インバータとして構成された半導体モジュール。

【0076】

（１４）に記載の構成によれば、小型で低インダクタンス構造を有する構成をインバータに採用することができ、小型で低インダクタンス構造を有するインバータを実現することができる。
（１５）
第１及び第２の半導体素子（３１、３２）はトランジスタ素子であり、
第１及び第２の半導体素子（３１、３２）と各々接続される第１及び第２のダイオード素子を更に有する半導体モジュール。

【0077】

に記載の構成によれば、ダイオード素子とセットで、小型で低インダクタンス構造を有する半導体モジュールを構成することができ、例えば、ＤＣ／ＤＣコンバータ等を構成することが可能となる。
（１６）
第１及び第２の半導体素子（３１、３２）、第１乃至第４の接続電極（４１〜４４）、及び柱状配線（５０）を各々更に２組有し、三相用に構成された半導体モジュール。

【0078】

に記載の構成によれば、小型で低インダクタンス構造を有する三相用の半導体モジュールを構成することができ、また、三相用の構成ではユニットの数が増加するので、小型化の利点を十分に発揮できる。

【符号の説明】

【0079】

１０ 第１の基板
２０ 第２の基板
２１〜２５ 収容部
３１、３２ 半導体素子
４１〜４４ 接続電極
５０〜５４ 柱状配線
６０ ゲート配線
６１ ゲートパッド
７０ 接合材
７１ ビア
８０ セラミックコンデンサ
９０ 空隙
１００ 冷却器
１１０〜１１２ キャビティ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】