特許 6503077 高密度スプリットゲート型メモリセル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6503077

(24)【登録日】2019年3月29日

(45)【発行日】2019年4月17日

(54)【発明の名称】高密度スプリットゲート型メモリセル

(51)【国際特許分類】

   H01L 21/336 20060101AFI20190408BHJP

   H01L 29/788 20060101ALI20190408BHJP

   H01L 29/792 20060101ALI20190408BHJP

   H01L 27/11521 20170101ALI20190408BHJP

   G11C 16/04 20060101ALI20190408BHJP

【ＦＩ】

   H01L29/78 371

   H01L27/11521

   G11C16/04 146

【請求項の数】7

【全頁数】11

(21)【出願番号】特願2017-539012(P2017-539012)

(86)(22)【出願日】2016年1月19日

(65)【公表番号】特表2018-508987(P2018-508987A)

(43)【公表日】2018年3月29日

(86)【国際出願番号】US2016013963

(87)【国際公開番号】WO2016118530

(87)【国際公開日】20160728

【審査請求日】2017年7月24日

(31)【優先権主張番号】62/106,477

(32)【優先日】2015年1月22日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】100094569

【弁理士】

【氏名又は名称】田中 伸一郎

(74)【代理人】

【識別番号】100088694

【弁理士】

【氏名又は名称】弟子丸 健

(74)【代理人】

【識別番号】100103610

【弁理士】

【氏名又は名称】▲吉▼田 和彦

(74)【代理人】

【識別番号】100067013

【弁理士】

【氏名又は名称】大塚 文昭

(74)【代理人】

【識別番号】100086771

【弁理士】

【氏名又は名称】西島 孝喜

(74)【代理人】

【識別番号】100109070

【弁理士】

【氏名又は名称】須田 洋之

(74)【代理人】

【識別番号】100109335

【弁理士】

【氏名又は名称】上杉 浩

(74)【代理人】

【識別番号】100120525

【弁理士】

【氏名又は名称】近藤 直樹

(72)【発明者】

【氏名】ドー ニャン

(72)【発明者】

【氏名】リウ シアン

(72)【発明者】

【氏名】ティワリ ヴィピン

(72)【発明者】

【氏名】トラン ヒュー ヴァン

【審査官】 小山 満

(56)【参考文献】

【文献】 米国特許出願公開第２００３／０１４６４６５（ＵＳ，Ａ１）

【文献】 特開２０１４−０９６４２１（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１４／０１２６２９９（ＵＳ，Ａ１）

【文献】 特開２０１２−２２２２０１（ＪＰ，Ａ）

【文献】 国際公開第２０１４／０５１８５５（ＷＯ，Ａ１）

【文献】 米国特許出願公開第２０１４／０１５１７８２（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００８／００４９５１７（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２７／１１５１７−２７／１１５８２

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

Ｇ１１Ｃ １６／０４

(57)【特許請求の範囲】

【請求項1】

メモリデバイスを形成する方法であって、
半導体基板の面内に複数の離隔された第１のトレンチを形成することであって、前記第１のトレンチが、互いに平行であり、第１の方向に延伸し、前記第１のトレンチ間で前記基板の活性領域を画定する、形成することと、
前記第１のトレンチを絶縁材料で充填することと、
前記活性領域の各々において前記基板の前記面上に第１の絶縁層を形成することと、
前記活性領域の各々において前記第１の絶縁層上に第１の導電層を形成することと、
前記活性領域の各々において前記第１の導電層上に第２の絶縁層を形成することと、
前記活性領域の各々において前記第２の絶縁層上に第２の導電層を形成することと、
前記活性領域の各々において前記第２の導電層上に第３の絶縁層を形成することと、
複数の離隔された第２のトレンチを、前記第３の絶縁層を通って形成することとであって、前記第２のトレンチが、互いに平行であり、前記第１の方向に垂直な第２の方向に延伸する、形成することと、
前記第２のトレンチを前記第２の導電層及び前記第２の絶縁層を通って延伸させることと、
前記第２のトレンチを前記第１の導電層を通って延伸させ、前記第１の導電層の側部を露出させ、前記第２のトレンチの底部の基板の表面上に前記第１の絶縁層を露出させておくことと、
前記第２のトレンチの底部に前記第１の絶縁層上に垂直方向にかつ直接、そして前記第１の導電層の前記露出した部分に沿って第４の絶縁層を形成することであって、前記第４の絶縁層は前記基板に直接接触していない、前記第４の絶縁層を形成するここと、
前記第２のトレンチを導電材料で充填することであって、前記導電材料が、前記第４の絶縁層により前記第１の導電層から及び前記第１の絶縁層及び前記第４の絶縁層により垂直方向に前記基板表面から、絶縁されている、充填することと、
複数の第３のトレンチを、前記第３の絶縁層を通って形成することであって、前記第３のトレンチが、互いに平行であり、前記第２のトレンチ及び前記第３のトレンチが互いに交互になるように前記第２の方向に延伸する、形成することと、
前記第３のトレンチを、前記第２の導電層、前記第２の絶縁層、及び前記第１の導電層を通って延伸させることと、
前記第３のトレンチの下方に前記基板内にドレイン領域を形成するように注入を行うことと、を含む、方法。

【請求項2】

前記第２の導電層及び前記第２の絶縁層を通る前記第２のトレンチの前記延伸の後に、かつ前記第１の導電層を通る前記第２のトレンチの前記延伸の前に、前記第２のトレンチの側壁に沿って絶縁材料のスペーサを形成することを更に含む、請求項１に記載の方法。

【請求項3】

前記第３のトレンチの前記延伸が、前記第３のトレンチを前記第１の絶縁層を通って延伸させることを更に含む、請求項１に記載の方法。

【請求項4】

前記第２の導電層、前記第２の絶縁層、及び前記第１の導電層を通る前記第３のトレンチの前記延伸の後に、前記第３のトレンチの側壁に沿って絶縁材料のスペーサを形成することを更に含む、請求項１に記載の方法。

【請求項5】

前記第１の導電層及び前記第２の導電層が、ポリシリコンである、請求項１に記載の方法。

【請求項6】

前記第１の絶縁層が、酸化物である、請求項１に記載の方法。

【請求項7】

前記第２の絶縁層が、酸化物、窒化物、及び酸化物の副層を含むＯＮＯ絶縁層である、請求項１に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

〔関連出願〕
本出願は、２０１５年１月２２日に出願された米国特許仮出願第６２／１０６，４７７号の利益を主張する。

【0002】

本発明は、不揮発性メモリセルアレイに関する。

【背景技術】

【0003】

スプリットゲート型メモリセルを、このようなセルのアレイとして形成することは、当該技術分野では公知であり、ここでは、メモリセルが対で形成され、各メモリセル対が、共通の消去ゲート及び共通のソース領域を共有する。例えば、米国特許第７，８６８，３７５号（同特許は、全ての目的のために参照により本明細書に組み込まれる）は、このようなメモリアレイを開示している。

【0004】

図１は、従来のスプリットゲート型メモリセル対１を図示する。各メモリセル１は、ソース領域（ソースライン）２及びドレイン領域（ビットライン）３を含み、基板内でそれらの間で画定されたチャネル領域４を有する。浮遊ゲート５は、チャネル領域４の第１の部分の上方に配設され、かつそれから絶縁され、ワードラインゲート６は、チャネル領域４の第２の部分の上方に配設され、かつそれから絶縁される。結合ゲート７は、浮遊ゲート５の上方に形成され、かつそれから絶縁される。消去ゲート８は、ソース領域２の上方に形成され、かつそれから絶縁される。

【0005】

チャネル領域４に沿って浮遊ゲート５まで移動する電子流から電子を注入することにより（ホット電子注入を介して）、各セルの浮遊ゲート５をプログラムする。これは、図１において、チャネル領域４に沿って、次いで、絶縁材料を通って上方に、浮遊ゲート５まで移動する電子の矢印により図示されている。浮遊ゲート５は、浮遊ゲート５から消去ゲート８への電子のトンネリングを誘導することにより消去される（ファウラー・ノルデハイム・トンネリングにより）。これは、図１において、浮遊ゲート５から、絶縁体を通り、消去ゲート８に移動する電子の矢印により図示されている。消去電圧、読み出し電圧、及びプログラム電圧の非限定的な一例が、図２に図示されており、選択（Ｓｅｌ．）ラインは、操作されているメモリセルを含むラインであり、非選択（Ｕｎｓｅｌ．）ラインは、操作されているメモリセルを含まないラインである。各メモリセルは、当該セルのワードラインゲートに正電圧をかけて下方のチャネル領域部分をオンにし、そのチャネル領域の導電率（これは、当該セルの浮遊ゲートが電子によりプログラムされているか否かによる影響を受け、下方のチャネル領域部分が導電性であるかを左右する）を測定することにより、個別的に読み出される。各メモリセルは、そのチャネル領域に沿って電子を流し、その浮遊ゲートに高い正電圧を結合することにより、個別的にプログラムされる。

【0006】

このセル設計におけるゲート数を考慮すると、メモリセルのサイズを縮小することは困難である。

【発明の概要】

【課題を解決するための手段】

【0007】

上記の課題は、半導体基板の面内に複数の離隔された第１のトレンチを形成すること（第１のトレンチは、互いに平行であり、第１の方向に延伸し、第１のトレンチ間で基板の活性領域を画定する）と、第１のトレンチを絶縁材料で充填することと、活性領域の各々において基板の面上に第１の絶縁層を形成することと、活性領域の各々において第１の絶縁層上に第１の導電層を形成することと、活性領域の各々において第１の導電層上に第２の絶縁層を形成することと、活性領域の各々において第２の絶縁層上に第２の導電層を形成することと、活性領域の各々において第２の導電層上に第３の絶縁層を形成することと、複数の離隔された第２のトレンチを第３の絶縁層を通って形成すること（第２のトレンチは、互いに平行であり、第１の方向に垂直な第２の方向に延伸する）と、第２のトレンチを第２の導電層及び第２の絶縁層を通って延伸させることと、第２のトレンチを第１の導電層を通って延伸させ、第１の導電層の側部を露出させておくことと、第１の導電層の露出した部分に沿って延伸する第２のトレンチの底部に第４の絶縁層を形成することと、第２のトレンチを導電材料で充填することであって、導電材料が、第４の絶縁層により基板面及び第１の導電層から絶縁されている、充填することと、複数の第３のトレンチを、第３の絶縁層を通って形成することであって、第３のトレンチが、互いに平行であり、第２のトレンチ及び第３のトレンチが互いに交互になるように第２の方向に延伸する、形成することと、第３のトレンチを第２の導電層、第２の絶縁層、及び第１の導電層を通って延伸させることと、第３のトレンチの下方に基板内にドレイン領域を形成するように注入を行うことと、を含む、メモリデバイスを形成する方法により対処される。

【0008】

メモリデバイスは、第１の導電型の半導体材料の基板と、互いに実質的に平行であり、第１の方向に延伸する、基板の上に形成される、離間した分離領域と、含み、隣接した各分離領域対間の活性領域も第１の方向に延伸する。活性領域の各々は、複数のメモリセル対を含み、メモリセル対の各々は、基板内で離間され、第１の導電型とは異なる第２の導電型を有する第１及び第２の領域であって、基板内の連続チャネル領域がこれらの間に延伸する、第１及び第２の領域と、第１の領域に隣接したチャネル領域の第１の部分の上方に配設され、かつそれから絶縁される第１の浮遊ゲートと、第２の領域に隣接したチャネル領域の第２の部分の上方に配設され、かつそれから絶縁される第２の浮遊ゲートと、第１のチャネル領域部分と第２のチャネル領域部分との間のチャネル領域の第３の部分の上方に配設され、かつそれから絶縁される消去ゲートと、第１の浮遊ゲートの上方に配設され、かつそれから絶縁される第１の結合ゲートと、第２の浮遊ゲートの上方に配設され、かつそれから絶縁される第２の結合ゲートと、を含む。制御回路は、１つのメモリセル対に対して、ゼロ電圧を第１の領域に、正電圧を第２の領域に、ゼロ電圧又は正電圧を第１の結合ゲートに、正電圧を第２の結合ゲートに、及び正電圧を消去ゲートに印加することにより、かつチャネル領域を通る電流を検出することにより、メモリセル対のうちの１つを読み出すように構成されている。

【0009】

メモリデバイスは、第１の導電型の半導体材料の基板と、互いに実質的に平行であり、第１の方向に延伸する、基板の上に形成される、離間した分離領域と、含み、隣接した各分離領域対間の活性領域も第１の方向に延伸する。活性領域の各々は、複数のメモリセル対を含み、メモリセル対の各々は、基板内で離間され、第１の導電型とは異なる第２の導電型を有する第１及び第２の領域であって、基板内の連続チャネル領域がこれらの間に延伸する、第１及び第２の領域と、第１の領域に隣接したチャネル領域の第１の部分の上方に配設され、かつそれから絶縁される第１の浮遊ゲートと、第２の領域に隣接したチャネル領域の第２の部分の上方に配設され、かつそれから絶縁される第２の浮遊ゲートと、第１のチャネル領域部分と第２のチャネル領域部分との間のチャネル領域の第３の部分の上方に配設され、かつそれから絶縁される消去ゲートと、第１の浮遊ゲートの上方に配設され、かつそれから絶縁される第１の結合ゲートと、第２の浮遊ゲートの上方に配設され、かつそれから絶縁される第２の結合ゲートと、を含む。制御回路は、１つのメモリセル対に対して、第１の正電圧を第１の領域に、電流を第２の領域に、第２の正電圧を第１の結合ゲートに、第３の正電圧を第２の結合ゲートに、及び第４の正電圧を消去ゲートに印加することにより、メモリセル対のうちの１つをプログラムするように構成されている。

【0010】

メモリデバイスは、第１の導電型の半導体材料の基板と、互いに実質的に平行であり、第１の方向に延伸する、基板の上に形成される、離間した分離領域と、含み、隣接した各分離領域対間の活性領域も第１の方向に延伸する。活性領域の各々は、複数のメモリセル対を含み、メモリセル対の各々は、基板内で離間され、第１の導電型とは異なる第２の導電型を有する第１及び第２の領域であって、基板内の連続チャネル領域がこれらの間に延伸する、第１及び第２の領域と、第１の領域に隣接したチャネル領域の第１の部分の上方に配設され、かつそれから絶縁される第１の浮遊ゲートと、第２の領域に隣接したチャネル領域の第２の部分の上方に配設され、かつそれから絶縁される第２の浮遊ゲートと、第１のチャネル領域部分と第２のチャネル領域部分との間のチャネル領域の第３の部分の上方に配設され、かつそれから絶縁される消去ゲートと、第１の浮遊ゲートの上方に配設され、かつそれから絶縁される第１の結合ゲートと、第２の浮遊ゲートの上方に配設され、かつそれから絶縁される第２の結合ゲートと、を含む。制御回路は、１つのメモリセル対に対して、ゼロ電圧を第１の領域に、ゼロ電圧を第２の領域に、第１の負電圧を第１の結合ゲートに、第２の負電圧を第２の結合ゲートに、及び正電圧を消去ゲートに印加することにより、メモリセル対のうちの１つを消去するように構成されている。

【0011】

メモリデバイスは、第１の導電型の半導体材料の基板と、互いに実質的に平行であり、第１の方向に延伸する、基板の上に形成される、離間した分離領域と、含み、隣接した各分離領域対間の活性領域も第１の方向に延伸する。活性領域の各々は、複数のメモリセル対を含み、メモリセル対の各々は、基板内で離間され、第１の導電型とは異なる第２の導電型を有する第１及び第２の領域であって、基板内の連続チャネル領域がこれらの間に延伸する、第１及び第２の領域と、第１の領域に隣接したチャネル領域の第１の部分の上方に配設され、かつそれから絶縁される第１の浮遊ゲートと、第２の領域に隣接したチャネル領域の第２の部分の上方に配設され、かつそれから絶縁される第２の浮遊ゲートと、第１のチャネル領域部分と第２のチャネル領域部分との間のチャネル領域の第３の部分の上方に配設され、かつそれから絶縁される消去ゲートと、第１の浮遊ゲートの上方に配設され、かつそれから絶縁される第１の結合ゲートと、第２の浮遊ゲートの上方に配設され、かつそれから絶縁される第２の結合ゲートと、を含む。制御回路は、１つのメモリセル対に対して、ゼロ電圧を第１の領域に、ゼロ電圧を第２の領域に、第１の負電圧を第１の結合ゲートに、ゼロ電圧又は正電圧を第２の結合ゲートに、及び正電圧を消去ゲートに印加することにより、１つのメモリセル対のうちの１つのメモリセルを消去するように構成されている。

【0012】

本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付の図面を見直すことにより明らかになるであろう。

【図面の簡単な説明】

【0013】

【図1】従来のメモリセルを示す側面断面図である。

【図2】従来のメモリセルの消去電圧、読み出し電圧、及びプログラム電圧を示す表である。

【図3】本発明による１つのメモリセル対を示す側面断面図である。

【図4】本発明によるメモリセル対の消去電圧、読み出し電圧、及びプログラム電圧を示す表である。

【図5A】本発明のメモリセルを形成する工程の順序を示す側面断面図である。

【図5B】本発明のメモリセルを形成する工程の順序を示す側面断面図である。

【図5C】本発明のメモリセルを形成する工程の順序を示す側面断面図である。

【図5D】本発明のメモリセルを形成する工程の順序を示す側面断面図である。

【図5E】本発明のメモリセルを形成する工程の順序を示す側面断面図である。

【発明を実施するための形態】

【0014】

本発明は、ソース領域及びワードラインゲートを排除することによってより小さいサイズに縮小することができるメモリセル構成である。本発明による１つのメモリセル対を図３に図示する。

【0015】

各メモリセル１０Ａ及び１０Ｂは、それぞれ、ドレイン領域（ビットラインＢＬ）１２Ａ及び１２Ｂ、チャネル領域１６の一部分の上方の浮遊ゲートＦＧ １４Ａ及び１４Ｂ、浮遊ゲート１４Ａ又は１４Ｂの上方の結合ゲートＣＧ １８Ａ及び１８Ｂ、並びにチャネル領域１６の別の部分の上方の消去ゲートＥＧ ２０（消去ゲート２０はメモリセル対により共有されている）を含む。２つのメモリセル１０Ａ及び１０Ｂは、２つのドレイン領域１２Ａ及び１２Ｂの間に延伸する単一の連続チャネル領域１６を共有し、チャネル領域１６の導電型は、両メモリセル１０Ａ及び１０Ｂの両浮遊ゲート１４Ａ及び１４Ｂ、並びに共通の消去ゲート２０により制御される。ドレイン領域１２Ａ／１２Ｂ及びチャネル領域１６は、半導体基板２２（例えば、Ｐ型基板又はＮ型基板内のＰ型ウェル）内に形成される。

【0016】

消去電圧、読み出し電圧、及びプログラム電圧の非限定的な例を図４に図示する。メモリセル対の消去は、比較的高い正電圧（例えば、８Ｖ）を消去ゲート２０に、並びに比較的高い負電圧（例えば、−８Ｖ）を両結合ゲート１８Ａ及び１８Ｂにかけることにより行われる。浮遊ゲート１４Ａ／１４Ｂ上の電子は、介在する絶縁材料を通じて浮遊ゲートから消去ゲートにトンネリングすることになる。代替的に、１つのメモリセル対のうちの１つのメモリセルの消去は、比較的高い正電圧（例えば、８Ｖ）を消去ゲート２０に、比較的高い負電圧（例えば、−８Ｖ）を結合ゲート１８Ａに、並びにゼロ電圧又は正電圧（例えば、０〜５Ｖ）を結合ゲート１８Ｂにかけることにより行われる。

【0017】

セル１０Ａは、比較的高い正電圧（例えば、８〜１０Ｖ）をその結合ゲート１８Ａに、比較的低い正電圧（例えば、２〜３Ｖ）を他方のセルの結合ゲート１８Ｂに、並びに比較的低い正電圧を消去ゲート２０に（例えば、１〜２Ｖ）かけることにより、プログラムされる。正電圧（例えば、５Ｖ）がセルのビットライン１２Ａにかけられ、電子ソースが他方のセルのビットライン１２Ｂに（例えば、１〜２μＡ）印加されると、下地チャネル領域部分が結合ゲート１８Ｂ（浮遊ゲート１４Ｂに静電容量結合されている）及び消去ゲート２０に対する正電圧によりオンになる（すなわち、導電化される）ため、ビットライン１２Ｂからの電子は、結合ゲート１８Ｂ及び消去ゲート２０の下方のチャネル領域に沿って移動することになる。電子が浮遊ゲート１４Ａに接近するにつれて、電子は、結合ゲート１８Ａにより浮遊ゲート１４Ａに結合されている高い電圧に遭遇し、次いで、少量の電子が、ホット電子注入を介して浮遊ゲート１４Ａの下方の絶縁体を通じて注入され、及び浮遊ゲート１４Ａ上に注入される。セル１０Ｂは、ビットライン１２Ａ／１２Ｂ及び結合ゲート１８Ａ／１８Ｂの関係する電圧を交換することによりプログラムされる。

【0018】

セル１０Ａは、比較的低い電圧（例えば、１〜３Ｖ）を消去ゲート２０にかけて、消去ゲート２０の下方のチャネル領域１６の部分をオンにすることにより、読み出される。結合ゲート１８Ｂを浮遊ゲート１４Ｂに結合して浮遊ゲート１４Ｂの下方のチャネル領域の部分をオンにするように、十分に高い電圧を結合ゲート１８Ｂに印加する（例えば、３〜５Ｖ）。比較的低い正電圧をビットライン１２Ｂに印加し（例えば、１Ｖ）、比較的低い正電圧を結合ゲート１８Ａに印加し（例えば、０〜３Ｖ）、無電圧又は接地電圧をビットライン１２Ａに印加する。浮遊ゲート１４Ａが電子によりプログラムされる場合、チャネル領域の下地部分は、低導通又は無導通になり、これは、プログラム状態（例えば、「１」の状態）として感知される。浮遊ゲート１４Ａが電子によりプログラムされない（すなわち、消去される）場合、チャネル領域の下地部分は（チャネル領域の他の部分と共に）、比較的高導通になり、これは、消去状態（例えば、「０」の状態）として感知される。セル１０Ｂは、ビットライン１２Ａ／１２Ｂ及び結合ゲート１８Ａ／１８Ｂの関係する電圧を交換することにより読み出される。

【0019】

ソース領域及びワードラインゲートが存在しないため（すなわち、いかなるソース拡散も不在であるため、ビットライン方向における浮遊ゲート間の間隔を、更に縮小することができる）、図３のメモリセル構成は、より小さいセルサイズを可能にする。メモリセル対１０Ａ／１０Ｂは、マスキング工程がより少なく、作製するのがより簡単である。

【0020】

これより、メモリセル対１０Ａ／１０Ｂの形成を図５Ａ〜５Ｅを参照して説明する。シリコン半導体基板２２から説き起こすと、基板内にトレンチを形成し、トレンチを酸化物等の絶縁材料２４（例えば、ＳＴＩ絶縁体）で充填することにより、ＳＴＩ分離領域を形成する。基板２２上に浮遊ゲート酸化物層２６を形成し、続いてポリシリコン蒸着及びＣＭＰエッチバックを行って、最終的に浮遊ゲート１４Ａ／１４Ｂを構成することになるポリ層１４（ＦＧポリ層）を形成する。この結果得られた構造を図５Ａに示す（結合ゲート方向の断面図）。

【0021】

ＯＮＯ絶縁層２８（酸化物−窒化物−酸化物）をＦＧポリ層１４上に形成し、続いてポリ蒸着及びエッチバックを行って、結合ゲート１８Ａ／１８Ｂを形成することになるポリ層１８（ＣＧポリ層）を形成する。ハードマスク３０をＣＧポリ層１８の上に形成し、フォトリソグラフィーを使用してパターン形成して、ＣＧポリ層１８を選択的に露出させる。次いで、ポリ／ＯＮＯエッチングを使用して、ＣＧポリ層１８及びＯＮＯ層２８を通って延伸するトレンチ３２を形成する。この結果得られた構造を図５Ｂに示す（図５Ａの図に直交するビットライン方向の断面図）。

【0022】

結合ゲート側壁のＨＴＯ蒸着及びアニールを行い、続いて窒化物蒸着及びエッチングを行い、トレンチ３２の側壁に沿って窒化物スペーサ３４を残す。プレクリーニング及び犠牲酸化物蒸着及びスペーサエッチングの後、ポリエッチを行って、トレンチをＦＧポリ層１４を通って延伸させる。この結果得られた構造を図５Ｃに示す。

【0023】

犠牲酸化物の除去後、ＦＧポリ層１４の露出した端部に沿ったトレンチ３２の底部のトンネル酸化物層３６を酸化物蒸着／形成により形成し、続いてアニールを行う。次いで、トレンチ３２を、ポリシリコン蒸着によりポリシリコンのブロック（ＥＧポリブロック２０）で充填し、続いてＣＭＰエッチバックを行う。好ましくは、同じウエハ上に複数の論理デバイスが同時に形成される場合、このポリ蒸着及びエッチバックを使用して、このような論理デバイスのゲートを形成する。この結果得られた構造を図５Ｄに示す。

【0024】

フォトリソグラフィーによりハードマスク３０に再びパターン形成して、ＣＧポリ１８の部分を露出させておく。ＣＧポリ層１８、ＯＮＯ２８、及びＦＧポリ１４の露出した部分をエッチングして、第１のトレンチ３２と互いに交互になる第２のトレンチ３８を形成する（すなわち、第１のトレンチと第２のトレンチとは、各第２トレンチ３８が隣接する第１のトレンチ３２対の間に配設され、逆もまた同様になるように、互いに交互になる）。ＬＤＤ注入を行って、第２のトレンチ３８の下方の基板２２内にドレイン（ビットライン）領域１２を形成する。トレンチ３８の底部の酸化物層２６は、ＬＤＤ注入前又はＬＤＤ注入後に除去することができる。窒化物蒸着及びエッチバックを使用して、第２のトレンチ３８の側壁に沿って窒化物スペーサ４０を形成する。この結果得られた構造（本発明のメモリセル対の全ての上で説明されるコンポーネントを含む）を図５Ｅに示す。

【0025】

本発明は、本明細書において上で説明され、かつ図示された実施形態（複数可）に限定されるものではなく、添付の特許請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ又は２つ以上によって網羅され得る１つ又は２つ以上の特徴に言及するにすぎない。上で説明される材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、全ての方法工程が図示又は請求されている厳密な順序で行われる必要はない。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。

【0026】

本明細書で使用される、用語「〜の上方に（over）」及び「〜の上に（on）」はともに、「直接的に〜の上に」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「間接的に〜の上に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「取り付けられた」は、「直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】