特許 6517504 受信装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6517504

(24)【登録日】2019年4月26日

(45)【発行日】2019年5月22日

(54)【発明の名称】受信装置

(51)【国際特許分類】

   H04L 27/38 20060101AFI20190513BHJP

   H04B 1/16 20060101ALI20190513BHJP

【ＦＩ】

   H04L27/38

   H04B1/16 Z

【請求項の数】3

【全頁数】11

(21)【出願番号】特願2014-245181(P2014-245181)

(22)【出願日】2014年12月3日

(65)【公開番号】特開2016-111434(P2016-111434A)

(43)【公開日】2016年6月20日

【審査請求日】2017年3月10日

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】598076591

【氏名又は名称】東芝インフラシステムズ株式会社

(74)【代理人】

【識別番号】110001634

【氏名又は名称】特許業務法人 志賀国際特許事務所

(72)【発明者】

【氏名】久慈 義則

(72)【発明者】

【氏名】青木 善郎

(72)【発明者】

【氏名】武田 孝文

【審査官】 谷岡 佳彦

(56)【参考文献】

【文献】 特開２００１−０４５０８１（ＪＰ，Ａ）

【文献】 特開平０７−３２１８６２（ＪＰ，Ａ）

【文献】 特開２００１−１７７５９０（ＪＰ，Ａ）

【文献】 特開平０６−２１６７０６（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１３／０２７３８７２（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｌ ２７／３８

Ｈ０４Ｂ １／１６

(57)【特許請求の範囲】

【請求項1】

前段間引きを用いた直交復調器を並列化する手段として、
受信信号を所定周期でサンプリングしてサンプリング値を逐次取得するサンプリング値取得部と、
前記サンプリング値取得部により取得される前記サンプリング値を、第１サンプリング値系列と第２サンプリング値系列とに交互に振り分けて逐次出力する第１振分部と、
前記第１振分部から出力される前記第１サンプリング値系列を、第３サンプリング値系列と第４サンプリング値系列とに交互に振り分けて逐次出力する第２振分部と、
前記第１振分部から出力される前記第２サンプリング値系列を、第５サンプリング値系列と第６サンプリング値系列とに交互に振り分けて逐次出力する第３振分部と、
前記第２振分部から出力される前記第３サンプリング値系列に、サンプリング周波数に基づく基準角度と、指定された位相角との和の余弦を求めた結果である１または−１を乗算する第１乗算部と、
前記第２振分部から出力される前記第４サンプリング値系列に、１または−１のうち前記余弦を求めた結果である値以外の値を乗算する第２乗算部と、
前記第３振分部から出力される前記第５サンプリング値系列に、前記基準角度と、前記位相角との和の正弦を求めた結果である１または−１を乗算する第３乗算部と、
前記第３振分部から出力される前記第６サンプリング値系列に、１または−１のうち前記正弦を求めた結果である値以外の値を乗算する第４乗算部と、
ＦＩＲ型で係数として偶数を用いるとともに、前記第１乗算部および前記第２乗算部から出力される前記第３サンプリング値系列および前記第４サンプリング値系列の一連のサンプリング値を用いる信号処理により得られる信号処理結果を逐次出力する第１信号処理部と、
ＦＩＲ型で係数として偶数を用いるとともに、前記第１乗算部および前記第２乗算部から出力される前記第３サンプリング値系列および前記第４サンプリング値系列の一連のサンプリング値のうち前記第１信号処理部が用いる一連のサンプリング値に対して所定信号分だけずれる一連のサンプリング値を用いて、前記第１信号処理部が実行する前記信号処理に並列的な信号処理により得られる信号処理結果を逐次出力する第２信号処理部と、
ＦＩＲ型で係数として偶数を用いるとともに、前記第３乗算部および前記第４乗算部から出力される前記第５サンプリング値系列および前記第６サンプリング値系列の一連のサンプリング値を用いる信号処理により得られる信号処理結果を逐次出力する第３信号処理部と、
ＦＩＲ型で係数として偶数を用いるとともに、前記第３乗算部および前記第４乗算部から出力される前記第５サンプリング値系列および前記第６サンプリング値系列の一連のサンプリング値のうち前記第３信号処理部が用いる一連のサンプリング値に対して所定信号分だけずれる一連のサンプリング値を用いて、前記第３信号処理部が実行する前記信号処理に並列的な信号処理により得られる信号処理結果を逐次出力する第４信号処理部と、
を備える、受信装置。

【請求項2】

前記第２振分部、前記第１乗算部、前記第２乗算部、前記第１信号処理部、および前記第２信号処理部と、前記第３振分部、前記第３乗算部、前記第４乗算部、前記第３信号処理部、および前記第４信号処理部とは、相互に並列的に動作する、請求項１に記載の受信装置。

【請求項3】

前記第１信号処理部は、前記第２信号処理部が用いる一連のサンプリング値に対して１信号分だけずれる一連のサンプリング値を用いて、前記第２信号処理部が実行する前記信号処理に並列的な信号処理を実行し、
前記第３信号処理部は、前記第４信号処理部が用いる一連のサンプリング値に対して１信号分だけずれる一連のサンプリング値を用いて、前記第４信号処理部が実行する前記信号処理に並列的な信号処理を実行する、
請求項１または請求項２に記載の受信装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、受信装置に関する。

【背景技術】

【0002】

従来、受信したアナログ信号をデジタル信号に変換し、デジタル信号に対してフィルタ処理などの信号処理を行なうデジタル受信装置がある。このデジタル受信装置においては、サンプリング周波数を増大させることによって、受信対象の帯域を広帯域化することが望まれている。しかしながら信号処理のリアルタイム性が要求される場合に、サンプリング周波数の増大に伴って信号処理の動作周波数を増大させることが困難になる可能性があった。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００７−２０８７９０号公報

【非特許文献】

【0004】

【非特許文献1】鬼追一雅、柏原陣、波多野雅俊、「ディジタル直交検波器の一構成法」、広島工業大学紀要研究編第４５巻、２０１１年、ｐｐ．２１３−２１７

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明が解決しようとする課題は、サンプリング周波数の増大に対して信号処理のリアルタイム性を適正に確保することができる受信装置を提供することである。

【課題を解決するための手段】

【0006】

実施形態の受信装置は、前段間引きを用いた直交復調器を並列化する手段として、サンプリング値取得部と、第１振分部と、第２振分部と、第３振分部と、第１乗算部と、第２乗算部と、第３乗算部と、第４乗算部と、第１信号処理部と、第２信号処理部と、第３信号処理部と、第４信号処理部とを持つ。サンプリング値取得部は、受信信号を所定周期でサンプリングしてサンプリング値を逐次取得する。第１振分部は、サンプリング値取得部により取得されるサンプリング値を、第１サンプリング値系列と第２サンプリング値系列とに交互に振り分けて逐次出力する。第２振分部は、第１振分部から出力される第１サンプリング値系列を、第３サンプリング値系列と第４サンプリング値系列とに交互に振り分けて逐次出力する。第３振分部は、第１振分部から出力される前記第２サンプリング値系列を、第５サンプリング値系列と第６サンプリング値系列とに交互に振り分けて逐次出力する。第１乗算部は、前記第２振分部から出力される前記第３サンプリング値系列に、サンプリング周波数に基づく基準角度と、指定された位相角との和の余弦を求めた結果である１または−１を乗算する。第２乗算部は、前記第２振分部から出力される前記第４サンプリング値系列に、１または−１のうち前記余弦を求めた結果である値以外の値を乗算する。第３乗算部は、前記第３振分部から出力される前記第５サンプリング値系列に、前記基準角度と、前記位相角との和の正弦を求めた結果である１または−１を乗算する。第４乗算部は、前記第３振分部から出力される前記第６サンプリング値系列に、１または−１のうち前記正弦を求めた結果である値以外の値を乗算する。第１信号処理部は、ＦＩＲ型で係数として偶数を用いるとともに、前記第１乗算部および前記第２乗算部から出力される前記第３サンプリング値系列および前記第４サンプリング値系列の一連のサンプリング値を用いる信号処理により得られる信号処理結果を逐次出力する。第２信号処理部は、ＦＩＲ型で係数として偶数を用いるとともに、前記第１乗算部および前記第２乗算部から出力される前記第３サンプリング値系列および前記第４サンプリング値系列の一連のサンプリング値のうち前記第１信号処理部が用いる一連のサンプリング値に対して所定信号分だけずれる一連のサンプリング値を用いて、前記第１信号処理部が実行する前記信号処理に並列的な信号処理により得られる信号処理結果を逐次出力する。第３信号処理部は、ＦＩＲ型で係数として偶数を用いるとともに、前記第３乗算部および前記第４乗算部から出力される前記第５サンプリング値系列および前記第６サンプリング値系列の一連のサンプリング値を用いる信号処理により得られる信号処理結果を逐次出力する。第４信号処理部は、ＦＩＲ型で係数として偶数を用いるとともに、前記第３乗算部および前記第４乗算部から出力される前記第５サンプリング値系列および前記第６サンプリング値系列の一連のサンプリング値のうち前記第３信号処理部が用いる一連のサンプリング値に対して所定信号分だけずれる一連のサンプリング値を用いて、前記第３信号処理部が実行する前記信号処理に並列的な信号処理により得られる信号処理結果を逐次出力する。

【図面の簡単な説明】

【0007】

【図1】実施形態の受信装置の構成例を示すブロック図。

【図2】実施形態の受信装置の一部におけるデジタル信号の例を示す図。

【図3】実施形態の受信装置の第１信号処理回路、第２信号処理回路、第３信号処理回路、および第４信号処理回路の構成例を示すブロック図。

【図4】実施形態の変形例における受信装置の一部の構成例を示すブロック図。

【発明を実施するための形態】

【0008】

以下、実施形態の受信装置を、図面を参照して説明する。

【0009】

実施形態の受信装置１は、図１に示すように、アンテナ１０、低ノイズ増幅器１１、フィルタ回路１２、アナログデジタル変換器１３、第１デジタル信号処理部１４、および第２デジタル信号処理部１５を備えている。

【0010】

アンテナ１０は、電波を受信する。アンテナ１０は、受信した電波に応じた受信信号を低ノイズ増幅器１１に出力する。
低ノイズ増幅器１１は、アンテナ１０から出力される受信信号を増幅する。低ノイズ増幅器１１は、増幅した受信信号をフィルタ回路１２に出力する。
フィルタ回路１２は、低ノイズ増幅器１１から出力される受信信号における所望の周波数帯域以外の信号成分を減衰させる。フィルタ回路１２には、例えばローパスフィルタまたはバンドパスフィルタなどである。フィルタ回路１２は、受信信号における所望の周波数帯域以外の信号成分を減衰させた信号を、アナログデジタル変換器１３に出力する。

【0011】

アナログデジタル変換器１３は、サンプリング部１３１、および分配回路（第１振分部）１３２を備えている。
サンプリング部１３１は、フィルタ回路１２から出力される信号に対して所定のサンプリング周波数でサンプリングを行なう。サンプリング部１３１は、サンプリングしたサンプリング値を有するデジタル信号を分配回路１３２に逐次出力する。
分配回路１３２は、サンプリング部１３１から出力されるデジタル信号を時系列順に交互に第１サンプリング値系列（Ｄ_ＥＶＥＮ）と第２サンプリング値系列（Ｄ_ＯＤＤ）とに振り分ける。分配回路１３２は、第１サンプリング値系列（Ｄ_ＥＶＥＮ）を第１デジタル信号処理部１４に出力する。分配回路１３２は、第２サンプリング値系列（Ｄ_ＯＤＤ）を第２デジタル信号処理部１５に出力する。これにより分配回路１３２は、サンプリング部１３１から出力されるデジタル信号に対する信号処理を並列化する。

【0012】

サンプリング部１３１は、図２に示すように、ｎを偶数として、サンプリング値Ｘｎ、サンプリング値Ｘｎ＋１、サンプリング値Ｘｎ＋２、サンプリング値Ｘｎ＋３、…の各々のデジタル信号を分配回路１３２に逐次出力する。
分配回路１３２は、先ずサンプリング部１３１から出力されるサンプリング値Ｘｎのデジタル信号を第１デジタル信号処理部１４に出力する。分配回路１３２は、次にサンプリング部１３１から出力されるサンプリング値Ｘｎ＋１のデジタル信号を第２デジタル信号処理部１５に出力する。分配回路１３２は、次にサンプリング部１３１から出力されるサンプリング値Ｘｎ＋２のデジタル信号を第１デジタル信号処理部１４に出力する。分配回路１３２は、次にサンプリング部１３１から出力されるサンプリング値Ｘｎ＋３のデジタル信号を第２デジタル信号処理部１５に出力する。分配回路１３２は、サンプリング部１３１から逐次出力されるデジタル信号を、第１デジタル信号処理部１４と第２デジタル信号処理部１５とに交互に出力する。

【0013】

分配回路１３２は、各サンプリング値を有するデジタル信号と同期するクロック信号（ＣＬＫ）を第１デジタル信号処理部１４および第２デジタル信号処理部１５に出力する。分配回路１３２は、クロック信号の立ち上がりエッジおよび立ち下がりエッジの各々に同期するデジタル信号を第１デジタル信号処理部１４および第２デジタル信号処理部１５に出力する。

【0014】

第１デジタル信号処理部１４および第２デジタル信号処理部１５の各々は、アナログデジタル変換器１３から出力されるクロック信号に同期して動作する。第１デジタル信号処理部１４および第２デジタル信号処理部１５の各々は、アナログデジタル変換器１３から出力されるデジタル信号に所定の信号処理（例えば、直交復調およびフィルタ処理など）を施す。つまり第１デジタル信号処理部１４および第２デジタル信号処理部１５の各々は、前段間引きを用いた直交復調器を並列化する機能を有している。第１デジタル信号処理部１４および第２デジタル信号処理部１５の各々は、所定の信号処理の結果を出力する。
第１デジタル信号処理部１４は、例えば、アナログデジタル変換器１３から出力されるデジタル信号を同相成分（Ｉ成分）として扱う。第２デジタル信号処理部１５は、例えば、アナログデジタル変換器１３から出力されるデジタル信号を直交成分（Ｑ成分）として扱う。

【0015】

第１デジタル信号処理部１４は、第１振分スイッチ（第２振分部）１４１、第１乗算器１４２、第２乗算器１４３、第１信号処理回路１４４、および第２信号処理回路１４５を備えている。
第２デジタル信号処理部１５は、第２振分スイッチ（第３振分部）１５１、第３乗算器１５２、第４乗算器１５３、第３信号処理回路１５４、および第４信号処理回路１５５を備えている。
第１振分スイッチ１４１および第２振分スイッチ１５１は、同一の構成を備えている。第１乗算器１４２および第３乗算器１５２は、同一の構成を備えている。第２乗算器１４３および第４乗算器１５３は、同一の構成を備えている。

【0016】

第１振分スイッチ１４１は、アナログデジタル変換器１３から出力される第１サンプリング値系列（Ｄ_ＥＶＥＮ）のデジタル信号を、クロック信号に同期して時系列順に交互に第３サンプリング値系列（Ｄ_ＯＤＤＡ）と第４サンプリング値系列（Ｄ_{ＥＶＥＮＡ}）とに振り分ける。
第１振分スイッチ１４１は、クロック信号の立ち上がりエッジに同期して第３サンプリング値系列（Ｄ_ＯＤＤＡ）を第１乗算器１４２に出力する。第１振分スイッチ１４１は、第１乗算器１４２に出力する各サンプリング値をクロック信号の次の立ち上がりエッジまで維持する。
第１振分スイッチ１４１は、クロック信号の立ち下がりエッジに同期して第４サンプリング値系列（Ｄ_{ＥＶＥＮＡ}）を第２乗算器１４３に出力する。第１振分スイッチ１４１は、第２乗算器１４３に出力する各サンプリング値をクロック信号の次の立ち下がりエッジまで維持する。
これにより第１振分スイッチ１４１は、アナログデジタル変換器１３から出力される第１サンプリング値系列（Ｄ_ＥＶＥＮ）に対する信号処理を並列化する。第１乗算器１４２および第２乗算器１４３の各々に入力されるデジタル信号の切り替え周期は、アナログデジタル変換器１３が出力する第１サンプリング値系列（Ｄ_ＥＶＥＮ）の周期の２倍（つまりサンプリング周期の４倍）になる。

【0017】

第１乗算器１４２は、第１振分スイッチ１４１から出力される第３サンプリング値系列（Ｄ_ＯＤＤＡ）に「１」を乗算して、乗算結果を出力する。
第２乗算器１４３は、第１振分スイッチ１４１から出力される第４サンプリング値系列（Ｄ_{ＥＶＥＮＡ}）に「−１」を乗算して、乗算結果を出力する。
第１乗算器１４２および第２乗算器１４３は、第１サンプリング値系列（Ｄ_ＥＶＥＮ）のデジタル信号に対して「１」と「−１」とを交互に乗算する。この第１乗算器１４２および第２乗算器１４３の動作は、サンプリング部１３１から出力されるサンプリング値｛Ｘｎ，Ｘｎ＋１，Ｘｎ＋２，Ｘｎ＋３，…｝に対して、｛「１」，「０」，「−１」，「０」，…｝を乗じることに相当する。つまり第１乗算器１４２および第２乗算器１４３は、サンプリング周波数ｆｓによるサンプリング値｛Ｘｎ，Ｘｎ＋１，Ｘｎ＋２，Ｘｎ＋３，…｝に対して、ｃｏｓ（ｆｓ／４＋位相角）を乗じる。位相角は、０度、１８０度のどちらを指定してもよい。

【0018】

第２振分スイッチ１５１は、アナログデジタル変換器１３から出力される第２サンプリング値系列（Ｄ_ＯＤＤ）のデジタル信号を、クロック信号に同期して時系列順に交互に第５サンプリング値系列（Ｄ_ＯＤＤＢ）と第６サンプリング値系列（Ｄ_{ＥＶＥＮＢ}）とに振り分ける。
第２振分スイッチ１５１は、クロック信号の立ち上がりエッジに同期して第５サンプリング値系列（Ｄ_ＯＤＤＢ）を第３乗算器１５２に出力する。第２振分スイッチ１５１は、第３乗算器１５２に出力する各サンプリング値をクロック信号の次の立ち上がりエッジまで維持する。
第２振分スイッチ１５１は、クロック信号の立ち下がりエッジに同期して第６サンプリング値系列（Ｄ_{ＥＶＥＮＢ}）を第４乗算器１５３に出力する。第２振分スイッチ１５１は、第４乗算器１５３に出力する各サンプリング値をクロック信号の次の立ち下がりエッジまで維持する。
これにより第２振分スイッチ１５１は、アナログデジタル変換器１３から出力される第２サンプリング値系列（Ｄ_ＯＤＤ）に対する信号処理を並列化する。第３乗算器１５２および第４乗算器１５３の各々に入力されるデジタル信号の切り替え周期は、アナログデジタル変換器１３が出力する第２サンプリング値系列（Ｄ_ＯＤＤ）の周期の２倍（つまりサンプリング周期の４倍）になる。

【0019】

第３乗算器１５２は、第２振分スイッチ１５１から出力される第５サンプリング値系列（Ｄ_ＯＤＤＢ）に「１」を乗算して、乗算結果を出力する。
第４乗算器１５３は、第２振分スイッチ１５１から出力される第６サンプリング値系列（Ｄ_{ＥＶＥＮＢ}）に「−１」を乗算して、乗算結果を出力する。
第３乗算器１５２および第４乗算器１５３は、第２サンプリング値系列（Ｄ_ＯＤＤ）のデジタル信号に対して「１」と「−１」とを交互に乗算する。この第３乗算器１５２および第４乗算器１５３の動作は、サンプリング部１３１から出力されるサンプリング値｛Ｘｎ，Ｘｎ＋１，Ｘｎ＋２，Ｘｎ＋３，…｝に対して、｛「０」，「１」，「０」，「−１」，…｝を乗じることに相当する。つまり第３乗算器１５２および第４乗算器１５３は、サンプリング周波数ｆｓによるサンプリング値｛Ｘｎ，Ｘｎ＋１，Ｘｎ＋２，Ｘｎ＋３，…｝に対して、ｓｉｎ（ｆｓ／４＋位相角）を乗じる。位相角は、０度、１８０度のどちらを指定してもよい。但し、上記のｃｏｓ（ｆｓ／４＋位相角）と位相角を合わせる。

【0020】

第１信号処理回路１４４および第２信号処理回路１４５の各々は、第１乗算器１４２および第２乗算器１４３から出力される一連のサンプリング値のデジタル信号に対して所定処理（例えば、フィルタ処理）を行なう。第１信号処理回路１４４および第２信号処理回路１４５は、ＦＩＲフィルタとし、並列化を可能にする為、係数は偶数となるように構成する。第１信号処理回路１４４および第２信号処理回路１４５は、第１乗算器１４２および第２乗算器１４３から出力される一連のサンプリング値のうち、相互に１信号分だけずれる一連のサンプリング値を用いて、並列的に信号処理を行なう。
これにより第１信号処理回路１４４および第２信号処理回路１４５は、アナログデジタル変換器１３から出力される第１サンプリング値系列（Ｄ_ＥＶＥＮ）のデータレートと同一のデータレートで信号処理結果を出力する。第１信号処理回路１４４および第２信号処理回路１４５の各々の動作周波数は、サンプリング周波数ｆｓの１／４（＝ｆｓ／４）である。

【0021】

図３に示す第１信号処理回路１４４および第２信号処理回路１４５の各々は、例えば８タップの係数｛ｈ０，ｈ２，…，ｈ１２，ｈ１４｝のＦＩＲフィルタである。第１信号処理回路１４４は、一連のサンプリング値を用いるフィルタ処理により得られる信号処理結果Ｉ_ＯＤＤを逐次出力する加算器１４４１を備えている。第２信号処理回路１４５は、一連のサンプリング値を用いるフィルタ処理により得られる信号処理結果Ｉ_ＥＶＥＮを逐次出力する加算器１４５１を備えている。
第２信号処理回路１４５は、一連のサンプリング値｛Ｘｎ，Ｘｎ＋２，…，Ｘｎ＋１４｝を用いるフィルタ処理により得られる信号処理結果Ｉ_ＥＶＥＮ（＝Ｉ（ｎ））を逐次出力する。第１信号処理回路１４４は、第２信号処理回路１４５が用いる一連のサンプリング値に対して１信号分だけ遅れる一連のサンプリング値｛Ｘｎ＋２，Ｘｎ＋４，…，Ｘｎ＋１６｝を用いて、第２信号処理回路１４５のフィルタ処理に並列的にフィルタ処理を実行する。第１信号処理回路１４４は、一連のサンプリング値｛Ｘｎ＋２，Ｘｎ＋４，…，Ｘｎ＋１６｝を用いるフィルタ処理により得られる信号処理結果Ｉ_ＯＤＤ（＝Ｉ（ｎ＋１））を逐次出力する。

【0022】

第３信号処理回路１５４および第４信号処理回路１５５の各々は、第３乗算器１５２および第４乗算器１５３から出力される一連のサンプリング値のデジタル信号に対して所定処理（例えば、フィルタ処理）を行なう。第３信号処理回路１５４および第４信号処理回路１５５は、例えばＦＩＲフィルタまたはＩＩＲフィルタである。第３信号処理回路１５４および第４信号処理回路１５５は、第３乗算器１５２および第４乗算器１５３から出力される一連のサンプリング値のうち、相互に１信号分だけずれる一連のサンプリング値を用いて、並列的に信号処理を行なう。
これにより第３信号処理回路１５４および第４信号処理回路１５５は、アナログデジタル変換器１３から出力される第２サンプリング値系列（Ｄ_ＯＤＤ）のデータレートと同一のデータレートで信号処理結果を出力する。第３信号処理回路１５４および第４信号処理回路１５５の各々の動作周波数は、サンプリング周波数ｆｓの１／４（＝ｆｓ／４）である。

【0023】

図３に示す第３信号処理回路１５４および第４信号処理回路１５５の各々は、例えば８タップの係数｛ｈ１，ｈ３，…，ｈ１３，ｈ１５｝のＦＩＲフィルタである。第３信号処理回路１５４は、一連のサンプリング値を用いるフィルタ処理により得られる信号処理結果Ｑ_ＯＤＤを逐次出力する加算器１５４１を備えている。第４信号処理回路１５５は、一連のサンプリング値を用いるフィルタ処理により得られる信号処理結果Ｑ_ＥＶＥＮを逐次出力する加算器１５５１を備えている。
第４信号処理回路１５５は、一連のサンプリング値｛Ｘｎ＋１，Ｘｎ＋３，…，Ｘｎ＋１５｝を用いるフィルタ処理により得られる信号処理結果Ｑ_ＥＶＥＮ（＝Ｑ（ｎ））を逐次出力する。第３信号処理回路１５４は、第４信号処理回路１５５が用いる一連のサンプリング値に対して１信号分だけ遅れる一連のサンプリング値｛Ｘｎ＋３，Ｘｎ＋５，…，Ｘｎ＋１７｝を用いて、第４信号処理回路１５５のフィルタ処理に並列的にフィルタ処理を実行する。第４信号処理回路１５５は、一連のサンプリング値｛Ｘｎ＋３，Ｘｎ＋５，…，Ｘｎ＋１７｝を用いるフィルタ処理により得られる信号処理結果Ｑ_ＯＤＤ（＝Ｉ（ｎ＋１））を逐次出力する。

【0024】

以上説明した実施形態によれば、サンプリング周波数ｆｓの１／４の動作周波数を有する第１〜第４信号処理回路１４４，１４５，１５４，１５５を持つことにより、サンプリング周波数ｆｓが増大しても信号処理のリアルタイム性を適正に確保することができる。逐次振り分けられるサンプリング値を用いて並列的に信号処理を行なう第１〜第４信号処理回路１４４，１４５，１５４，１５５を持つことにより、信号処理のリアルタイム性を確保しながら、受信信号を広帯域化することができる。
第１〜第４信号処理回路１４４，１４５，１５４，１５５を持つことにより、専用の半導体回路などを用いる必要無しに、ＦＰＧＡなどのプログラマブルロジックデバイスを用いて、第１および第２デジタル信号処理部１４，１５を構成することができる。これにより第１および第２デジタル信号処理部１４，１５の汎用性を増大させることができ、構成に要する費用が嵩むことを抑制することができる。

【0025】

以下、変形例について説明する。
上述した実施形態では、第１信号処理回路１４４および第２信号処理回路１４５は、相互に１信号分だけずれる一連のサンプリング値を用いる信号処理を行なうとしたが、これに限定されない。
第１信号処理回路１４４および第２信号処理回路１４５は、１信号分のずれに限らず、相互に所定信号分だけずれる一連のサンプリング値を用いる信号処理を実行してもよい。
上述した実施形態では、第３信号処理回路１５４および第４信号処理回路１５５は、相互に１信号分だけずれる一連のサンプリング値を用いる信号処理を行なうとしたが、これに限定されない。
第３信号処理回路１５４および第４信号処理回路１５５は、１信号分のずれに限らず、相互に所定信号分だけずれる一連のサンプリング値を用いる信号処理を実行してもよい。

【0026】

上述した実施形態では、分配回路１３２はアナログデジタル変換器１３に備えられ、第１振分スイッチ１４１は第１デジタル信号処理部１４に備えられ、第２振分スイッチ１５１は第２デジタル信号処理部１５に備えられるとしたが、これに限定されない。
受信装置１は、図４に示すように、分配回路１３２、第１振分スイッチ１４１、および第２振分スイッチ１５１を有する振分部２０を備えてもよい。
上述した実施形態では、第１デジタル信号処理部１４は第１乗算器１４２および第２乗算器１４３を備え、第２デジタル信号処理部１５は第３乗算器１５２および第４乗算器１５３を備えるとしたが、これに限定されない。
第１デジタル信号処理部１４は、図４に示すように、第３サンプリング値系列（Ｄ_ＯＤＤＡ）および第４サンプリング値系列（Ｄ_{ＥＶＥＮＡ}）の各々にｃｏｓ（ｆｓ／４＋位相角）を乗じる乗算器２１１，２１２を有する同相成分出力部２１を備えてもよい。
第２デジタル信号処理部１５は、図４に示すように、第５サンプリング値系列（Ｄ_ＯＤＤＢ）および第６サンプリング値系列（Ｄ_{ＥＶＥＮＢ}）の各々にｓｉｎ（ｆｓ／４＋位相角）を乗じる乗算器２２１，２２２を有する直交成分出力部２２を備えてもよい。

【0027】

以上説明した少なくともひとつの実施形態によれば、サンプリング周波数ｆｓの１／４の動作周波数を有する第１〜第４信号処理回路１４４，１４５，１５４，１５５を持つことにより、サンプリング周波数ｆｓが増大しても信号処理のリアルタイム性を適正に確保することができる。逐次振り分けられるサンプリング値を用いて並列的に信号処理を行なう第１〜第４信号処理回路１４４，１４５，１５４，１５５を持つことにより、信号処理のリアルタイム性を確保しながら、受信信号を広帯域化することができる。
第１〜第４信号処理回路１４４，１４５，１５４，１５５を持つことにより、専用の半導体回路などを用いる必要無しに、ＦＰＧＡなどのプログラマブルロジックデバイスを用いて、第１および第２デジタル信号処理部１４，１５を構成することができる。これにより第１および第２デジタル信号処理部１４，１５の汎用性を増大させることができ、構成に要する費用が嵩むことを抑制することができる。

【0028】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0029】

１…受信装置、１０…アンテナ、１１…低ノイズ増幅器、１２…フィルタ回路、１３…アナログデジタル変換器、１３１…サンプリング部、１３２…分配回路、１４…第１デジタル信号処理部、１４１…第１振分スイッチ、１４２…第１乗算器、１４３…第２乗算部、１４４…第１信号処理回路、１４５…第２信号処理回路、１５…第２デジタル信号処理部、１５１…第２振分スイッチ、１５２…第３乗算器、１５３…第４乗算部、１５４…第３信号処理回路、１５５…第４信号処理回路

【図1】

【図2】

【図3】

【図4】