特許 6517720 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6517720

(24)【登録日】2019年4月26日

(45)【発行日】2019年5月22日

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H01L 21/8242 20060101AFI20190513BHJP

   H01L 27/108 20060101ALI20190513BHJP

【ＦＩ】

   H01L27/108 671A

   H01L27/108 671Z

【請求項の数】7

【全頁数】18

(21)【出願番号】特願2016-52348(P2016-52348)

(22)【出願日】2016年3月16日

(65)【公開番号】特開2017-168622(P2017-168622A)

(43)【公開日】2017年9月21日

【審査請求日】2018年2月1日

(73)【特許権者】

【識別番号】318010018

【氏名又は名称】東芝メモリ株式会社

(74)【代理人】

【識別番号】110001737

【氏名又は名称】特許業務法人スズエ国際特許事務所

(72)【発明者】

【氏名】田中 千加

(72)【発明者】

【氏名】池田 圭司

(72)【発明者】

【氏名】上田 善寛

(72)【発明者】

【氏名】沼田 敏典

(72)【発明者】

【氏名】手塚 勉

【審査官】 上田 智志

(56)【参考文献】

【文献】 特開２０１３−１０２１３３（ＪＰ，Ａ）

【文献】 特開２０１２−２５６８２１（ＪＰ，Ａ）

【文献】 特開平１１−０３１７９４（ＪＰ，Ａ）

【文献】 特開２００１−０６８６３４（ＪＰ，Ａ）

【文献】 特開２００９−０５９７３５（ＪＰ，Ａ）

【文献】 特開２０１５−１０９４２６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２４２，２７／１０８

Ｇ１１Ｃ １１／４０１

(57)【特許請求の範囲】

【請求項1】

半導体基板と、前記半導体基板上のセンスアンプと、前記センスアンプよりも上に配置され、第１及び第２の電極を有するキャパシタ、及び、第１及び第２の端子を有する第１の電流経路並びに前記第１の電流経路のオン／オフを制御する第１の制御端子を有し、前記第１の端子が前記第１の電極に接続される第１のトランジスタ、を有するメモリセルを含むメモリセルアレイと、前記第２の端子に接続され、前記半導体基板の上面に沿って第１の方向に延び、前記メモリセルアレイの前記第１の方向の端部において前記センスアンプに接続される第１の導電線と、第３及び第４の端子を有する第２の電流経路並びに前記第２の電流経路のオン／オフを制御する第２の制御端子を有し、前記第３の端子が前記第１の導電線に接続される第２のトランジスタと、前記第４の端子に接続される第２の導電線と、を具備し、前記第１の電流経路は第１の半導体層を備え、前記第２の電流経路は第２の半導体層を備え、前記第１及び第２の半導体層は、酸化物半導体層であり、前記第２の導電線は、所定電位の電源に接続され、リード時に、前記第１の導電線は、前記所定電位に設定され、前記第２のトランジスタは、前記センスアンプよりも上に配置される、半導体記憶装置。

【請求項2】

前記第１及び第２のトランジスタは、チャネルが前記半導体基板の表面に交差する方向に形成される縦型トランジスタである、請求項１に記載の半導体記憶装置。

【請求項3】

半導体基板と、前記半導体基板上のセンスアンプと、前記センスアンプよりも上に配置され、第１及び第２の電極を有する第１のキャパシタ、及び、第１及び第２の端子を有する第１の電流経路並びに前記第１の電流経路のオン／オフを制御する第１の制御端子を有し、前記第１の端子が前記第１の電極に接続される第１のトランジスタ、を有する第１のメモリセル、及び、第３及び第４の電極を有する第２のキャパシタ、及び、第３及び第４の端子を有する第２の電流経路並びに前記第２の電流経路のオン／オフを制御する第２の制御端子を有し、前記第３の端子が前記第３の電極に接続される第２のトランジスタ、を有する第２のメモリセルを含むメモリセルアレイと、前記第２の端子及び前記第４の端子に接続され、前記半導体基板の上面に沿って第１の方向に延び、前記メモリセルアレイの前記第１の方向の端部において前記センスアンプに接続される第１の導電線と、第５及び第６の端子を有する第３の電流経路並びに前記第３の電流経路のオン／オフを制御する第３の制御端子を有し、前記第５の端子が前記第１の導電線に接続される第３のトランジスタと、第７及び第８の端子を有する第４の電流経路並びに前記第４の電流経路のオン／オフを制御する第４の制御端子を有し、前記第７の端子が前記第１の導電線に接続される第４のトランジスタと、前記第６の端子に接続される第２の導電線と、前記第８の端子に接続される第３の導電線と、を具備し、前記第１の電流経路は第１の半導体層を備え、前記第２の電流経路は第２の半導体層を備え、前記第３の電流経路は第３の半導体層を備え、前記第４の電流経路は第４の半導体層を備え、前記第１のメモリセルは、前記第１の導電線よりも下に配置され、前記第２のメモリセルは、前記第１の導電線よりも上に配置され、前記第３及び第４のトランジスタは、前記センスアンプよりも上に配置され、前記第３のトランジスタは、前記第１の導電線よりも下に配置され、前記第４のトランジスタは、前記第１の導電線よりも上に配置される、半導体記憶装置。

【請求項4】

前記第１、第２、第３及び第４の半導体層は、酸化物半導体層である、請求項３に記載の半導体記憶装置。

【請求項5】

前記第２及び第３の導電線は、所定電位の電源に接続され、リード時に、前記第１の導電線は、前記所定電位に設定される、請求項３又は４に記載の半導体記憶装置。

【請求項6】

前記第１、第２、第３及び第４のトランジスタは、チャネルが前記半導体基板の表面に交差する方向に形成される縦型トランジスタである、請求項３乃至５のいずれか１項に記載の半導体記憶装置。

【請求項7】

前記酸化物半導体層は、酸化インジウム、酸化ガリウム、及び、酸化亜鉛を含む、請求項１又は４に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

ＤＲＡＭ（ダイナミックランダムアクセスメモリ）は、システムのメインメモリや、バッファメモリなど、様々な用途に使用される。ＤＲＡＭのメモリ容量を増やせば、システムの高性能化を実現できるが、同時にコストの増加を招く。そこで、近年、ＤＲＡＭのメモリセルを三次元化し、ＤＲＡＭの１ビット当たりのコストを低減する技術が検討されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１２−１１９０４８号公報

【特許文献2】特開２００７−１４０３１０号公報

【特許文献3】米国特許第８８８４３４０号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態は、ＤＲＡＭの三次元化を実現する技術を提案する。

【課題を解決するための手段】

【0005】

実施形態によれば、半導体記憶装置は、半導体基板と、前記半導体基板上のセンスアンプと、前記センスアンプよりも上に配置され、第１及び第２の電極を有するキャパシタ、及び、第１及び第２の端子を有する第１の電流経路並びに前記第１の電流経路のオン／オフを制御する第１の制御端子を有し、前記第１の端子が前記第１の電極に接続される第１のトランジスタ、を有するメモリセルを含むメモリセルアレイと、前記第２の端子に接続され、前記半導体基板の上面に沿って第１の方向に延び、前記メモリセルアレイの前記第１の方向の端部において前記センスアンプに接続される第１の導電線と、第３及び第４の端子を有する第２の電流経路並びに前記第２の電流経路のオン／オフを制御する第２の制御端子を有し、前記第３の端子が前記第１の導電線に接続される第２のトランジスタと、前記第４の端子に接続される第２の導電線と、を備える。前記第１の電流経路は第１の半導体層を備え、前記第２の電流経路は第２の半導体層を備える。

【図面の簡単な説明】

【0006】

【図1】ＤＲＡＭのメモリセルアレイの第１の実施例を示す斜視図。

【図2】図１のデバイス構造の等価回路を示す回路図。

【図3A】キャパシタ及び選択トランジスタの詳細を示す斜視図。

【図3B】キャパシタ及び選択トランジスタの詳細を示す斜視図。

【図4A】図３ＡのＩＶ−ＩＶ線に沿う断面図。

【図4B】図３ＢのＩＶ−ＩＶ線に沿う断面図。

【図5A】イコライズトランジスタの詳細を示す斜視図。

【図5B】イコライズトランジスタの詳細を示す斜視図。

【図6A】図５ＡのＶＩ−ＶＩ線に沿う断面図。

【図6B】図５ＢのＶＩ−ＶＩ線に沿う断面図。

【図7】第１の実施例の変形例を示す回路図。

【図8】ＤＲＡＭのメモリセルアレイの第２の実施例を示す斜視図。

【図9】図８のデバイス構造の等価回路を示す回路図。

【図10】第２の実施例の変形例を示す回路図。

【図11A】ビット線対のレイアウトの第１の例を示す回路図。

【図11B】ビット線対のレイアウトの第１の例を示す回路図。

【図12A】ビット線対のレイアウトの第２の例を示す回路図。

【図12B】ビット線対のレイアウトの第２の例を示す回路図。

【図13A】ビット線対のレイアウトの第３の例を示す回路図。

【図13B】ビット線対のレイアウトの第３の例を示す回路図。

【図14A】ビット線対のレイアウトの第４の例を示す回路図。

【図14B】ビット線対のレイアウトの第４の例を示す回路図。

【発明を実施するための形態】

【0007】

以下、図面を参照しながら実施例を説明する。
（実施例）
ＤＲＡＭのメモリセルは、選択トランジスタ（ＦＥＴ：field effect transistor）とキャパシタとを備える。ここで、ＤＲＡＭのメモリセルを三次元化するとは、選択トランジスタ及びキャパシタを共に半導体基板の表面よりも上に配置することを意味する。即ち、選択トランジスタのチャネル（電流経路）が半導体基板である場合、本実施例では、ＤＲＡＭが三次元化されているとは言わない。

【0008】

本実施例は、選択トランジスタのチャネルが、半導体基板の表面よりも上にある半導体層である三次元化されたＤＲＡＭを対象とする。選択トランジスタのチャネルを半導体基板の表面よりも上に配置すると、例えば、複数のメモリセルアレイを半導体基板上に積み重ねることができるため、ＤＲＡＭの１チップ当たりのメモリ容量を増大し、ＤＲＡＭの１ビット当たりのコストを低減できる。

【0009】

（第1の実施例）
図１は、ＤＲＡＭのメモリセルアレイの第1の実施例を示している。図２は、図１のデバイス構造の等価回路を示している。

【0010】

第1の実施例は、半導体基板１１上に、２つのメモリセルアレイＭＡ↓，ＭＡ↑を積み重ねたときの構造の例である。但し、半導体基板１１上に積み重ねるメモリセルアレイの数は、２^ｎ個（ｎ＝０，１，２，３，…）であればよい。即ち、２つのメモリセルアレイＭＡ↓，ＭＡ↑のうちの１つを省略してもよい。また、２つのメモリセルアレイＭＡ↓，ＭＡ↑を１つのペアとして、複数のペアを半導体基板１１上に積み重ねてもよい。

【0011】

半導体基板１１は、例えば、単結晶シリコン基板である。半導体基板１１の表面領域内には、メモリセルアレイの周辺回路が配置される。周辺回路とは、リード／ライト時において、メモリセルアレイを駆動するためのＣＭＯＳ回路のことである。周辺回路は、アドレスデコード回路、リード回路（センスアンプを含む）、ライト回路など、を含む。本実施例は、半導体基板１１の表面領域内に、センスアンプＳＡ０，ＳＡ１，ＳＡ２，ＳＡ３が配置される場合を示す。

【0012】

周辺回路としてのセンスアンプＳＡ０，ＳＡ１，ＳＡ２，ＳＡ３は、半導体基板１１をチャネル（電流経路）とするトランジスタ（ＰチャネルＦＥＴ及びＮチャネルＦＥＴ）を含む。このトランジスタは、例えば、チャネルが半導体基板１１の表面に平行な横型トランジスタである。但し、センスアンプＳＡ０，ＳＡ１，ＳＡ２，ＳＡ３内のトランジスタの構造は、特に限定されない。

【0013】

２つのメモリセルアレイＭＡ↓，ＭＡ↑は、半導体基板１１の表面よりも上、即ち、センスアンプＳＡ０，ＳＡ１，ＳＡ２，ＳＡ３などの周辺回路よりも上に配置される。

【0014】

メモリセルアレイＭＡ↓は、複数のワード線ＷＬ０↓，ＷＬ１↓、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３、及び、複数のメモリセルＭＣ００↓，ＭＣ０１↓，ＭＣ０２↓，ＭＣ０３↓，ＭＣ１０↓，ＭＣ１１↓，ＭＣ１２↓，ＭＣ１３↓を含む。但し、ワード線の数、ビット線の数、及び、メモリセルの数は、一例であり、これに限定されるという主旨ではない。

【0015】

複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３は、半導体基板１１の表面に平行な第１の方向に延びる。複数のワード線ＷＬ０↓，ＷＬ１↓は、半導体基板１１の表面に平行で、かつ、第１の方向に交差する第２の方向に延びる。

【0016】

本実施例は、１ビット（相補データ）が２つのメモリセルＭＣ０ｊ↓，ＭＣ１ｊ↓により記憶される２セル／１ビット型の例を示す。従って、２本のビット線ＢＬｊ，ｂＢＬｊが１つのペアとなって、１つのセンスアンプＳＡｊに接続される。センスアンプＳＡｊは、２つのメモリセルＭＣ０ｊ↓，ＭＣ１ｊ↓からの相補データに基づいて、リードデータをセンスする。但し、ｊは、０、１、２、及び、３のうちの１つである。

【0017】

本実施例は、２セル／１ビット型の例に限定されるものではない。例えば、本実施例は、１ビットが１つのメモリセルＭＣ０ｊ↓により記憶される１セル／１ビット型に適用することも可能である。この場合、例えば、ワード線ＷＬ１↓、複数のビット線ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３、及び、複数のメモリセルＭＣ１０↓，ＭＣ１１↓，ＭＣ１２↓，ＭＣ１３↓は、省略可能である。また、センスアンプＳＡｊは、メモリセルＭＣ０ｊ↓に基づくリード電位とリファレンス電位とを比較することにより、リードデータをセンスする。

【0018】

メモリセルＭＣ０ｊ↓（ｊは、０、１、２、及び、３のうちの１つ）は、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３と、プレート電極１２↓と、の間に接続される。プレート電極１２↓は、固定電位（例えば、接地電位）に設定される。本実施例は、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３が、プレート電極１２↓よりも上に配置される例を示す。但し、これに代えて、プレート電極１２↓が、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３よりも上に配置されていてもよい。

【0019】

複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３がプレート電極１２↓よりも上に配置される場合、後述するように、２つのメモリセルアレイＭＡ↓，ＭＡ↑で、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３を共有可能である。これに対し、プレート電極１２↓が複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３よりも上に配置される場合、２つのプレート電極１２↓，１２↑を１つにまとめることができる。

【0020】

メモリセルＭＣｉｊ↓（ｉは、０又は１、ｊは、０、１、２、及び、３のうちの１つ）は、キャパシタＣｉｊ↓及び選択トランジスタＴｉｊ↓を備える。例えば、図３Ａ及び図４Ａに示すように、キャパシタＣｉｊ↓は、プレート電極１２↓としてのピラー部Ｐと、ピラー部Ｐを覆う絶縁部１３↓と、絶縁部１３↓を覆うセル電極部１４↓と、を備える。選択トランジスタＴｉｊ↓は、チャネル（電流経路）としての半導体層（半導体ピラー）１５↓と、ゲート絶縁層１６↓と、ワード線ＷＬｉ↓と、を備える。

【0021】

キャパシタＣｉｊ↓は、いわゆるフィン型キャパシタである。キャパシタＣｉｊ↓は、円柱形状を有するが、これに限定されることはない。プレート電極１２↓及びセル電極部１４↓は、例えば、アルミニウム、銅、タングステンなど、のメタル材料を備える。絶縁部１３↓は、例えば、アルミニウム、銅、タングステンなど、のメタル材料の酸化物を備える。

【0022】

選択トランジスタＴｉｊ↓は、例えば、半導体基板１１よりも上に配置されるチャネルとしての半導体層１５↓を備え、かつ、チャネルが半導体基板１１の表面に交差する縦型トランジスタである。チャネルとしての半導体層１５↓は、半導体基板１１から独立していれば、どのような材料を備えていても構わない。例えば、半導体層１５↓は、エピタキシャル単結晶シリコン層、ポリシリコン層、アモルファスシリコン層など、であってもよい。

【0023】

また、半導体層１５↓は、酸化物半導体層であってもよい。

【0024】

近年、優れたオフリーク特性（オフ時のリーク電流が小さいという特性）を有するいわゆる酸化物半導体ＴＦＴ（thin film transistor）が研究発表されている。酸化物半導体ＴＦＴは、酸化物半導体をチャネルとする点に特徴を有する。酸化物半導体は、例えば、酸化インジウム、酸化ガリウム、及び、酸化亜鉛を含む、いわゆるＩＧＺＯ（InGaZnO）である。この酸化物半導体ＴＦＴを本実施例における選択トランジスタＴｉｊ↓に適用することも可能である。

【0025】

酸化物半導体ＴＦＴは、例えば、２００℃程度の低温プロセスで形成することが可能であるため、ウェハプロセスにおいて半導体基板１１の表面領域内の周辺回路に熱ストレスを与えないという意味で、ＤＲＡＭの三次元化に非常に有効な技術である。また、酸化物半導体ＴＦＴは、一般的なシリコンチャネルトランジスタに比べて、オフ時のリーク電流を大幅に削減できる。

【0026】

従って、半導体層１５↓として酸化物半導体（例えば、ＩＧＺＯなど）を用いれば、非常に長いデータ保持時間（リテンションタイム）を有するＤＲＡＭを実現できる。

【0027】

例えば、シリコンをチャネルとする選択トランジスタＴｉｊ↓の場合、リテンションタイムは、64msec程度である。このため、短い周期でデータのリフレッシュ（再書き込み）を行わなければならない。これに対し、ＩＧＺＯをチャネルとする選択トランジスタＴｉｊ↓の場合、リテンションタイムは、10days程度である。このため、データのリフレッシュがシステムのパフォーマンスに影響を与えることがない。

【0028】

本実施例では、選択トランジスタＴｉｊ↓のチャネルとしての半導体層１５↓は、円柱形状を有するが、これに限定されることはない。ゲート絶縁層１６↓は、例えば、酸化シリコンなどの絶縁体を備える。ワード線ＷＬｉ↓は、例えば、アルミニウム、銅、タングステンなど、のメタル材料を備える。

【0029】

また、本実施例では、メモリセルアレイＭＡ↓において、１本のビット線ＢＬｊ（ｊは、０、１、２、及び、３のうちの１つ）に、１つのメモリセルＭＣｉｊ↓（ｉ＝０）が接続され、１本のビット線ｂＢＬｊ（ｊは、０、１、２、及び、３のうちの１つ）に、１つのメモリセルＭＣｉｊ↓（ｉ＝１）が接続される。これは、図面が複雑化するのを防ぐためであり、ビット線ＢＬｊ及びビット線ｂＢＬｊには、それぞれ、複数のメモリセルが接続されていてもよい。

【0030】

メモリセルアレイＭＡ↓の第１の方向の端部には、イコライズトランジスタ(ＦＥＴ)ＥＱｉｊ↓（ｉは、０又は１、ｊは、０、１、２、及び、３のうちの１つ）が配置される。イコライズトランジスタＥＱｉｊ↓（ｉ＝０）は、例えば、リードの準備段階として、ビット線ＢＬｊの電位を所定電位（例えば、Ｖｄｄ／２、Ｖｄｄは電源電位）Ｖｐｒｅにプリチャージする。同様に、イコライズトランジスタＥＱｉｊ↓（ｉ＝１）は、例えば、リード時の準備段階として、ビット線ｂＢＬｊの電位を所定電位Ｖｐｒｅにプリチャージする。

【0031】

イコライズトランジスタＥＱｉｊ↓は、例えば、リードの準備段階として、２本のビット線ＢＬｊ，ｂＢＬｊを所定電位にイコライズすることから、イコライズトランジスタと呼ばれる。ここで、イコライズトランジスタＥＱｉｊ↓は、ビット線ＢＬｊ，ｂＢＬｊの充放電（イコライズ）を高速に行うため、ビット線ＢＬｊ，ｂＢＬｊの近傍に配置するのが望ましい。イコライズトランジスタＥＱｉｊ↓をビット線ＢＬｊ，ｂＢＬｊの近傍に配置することで、寄生容量を低減できるからである。

【0032】

しかし、ＤＲＡＭのイコライズトランジスタＥＱｉｊ↓は、半導体基板１１の表面領域内に配置されるのが一般的である。この場合、イコライズトランジスタＥＱｉｊ↓とビット線ＢＬｊ，ｂＢＬｊとの距離が長くなり、ビット線ＢＬｊ，ｂＢＬｊの充放電（イコライズ）を高速に行うことが難しくなる。

【0033】

そこで、本実施例では、イコライズトランジスタＥＱｉｊ↓は、メモリセルＭＣｉｊ↓と同様に、半導体基板１１の表面よりも上に配置される。

【0034】

例えば、イコライズトランジスタＥＱｉｊ↓は、メモリセルＭＣｉｊ↓と同じ層（半導体基板１１の表面からの距離が同じ領域）内に配置される。これにより、イコライズトランジスタＥＱｉｊ↓とビット線ＢＬｊ，ｂＢＬｊとの距離を短くし、ビット線ＢＬｊ，ｂＢＬｊの充放電（イコライズ）を高速に行うことができる。

【0035】

イコライズトランジスタＥＱｉｊ↓（ｉ＝０）は、所定電位Ｖｐｒｅを有するイコライズ電位線ＥＱＬ↓と、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３と、の間に接続される。同様に、イコライズトランジスタＥＱｉｊ↓（ｉ＝１）は、所定電位Ｖｐｒｅを有するイコライズ電位線ＥＱＬ↓と、複数のビット線ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３と、の間に接続される。イコライズ電位線ＥＱＬ↓は、第２の方向に延びる。

【0036】

イコライズトランジスタＥＱｉｊ↓は、例えば、図５Ａ及び図６Ａに示すように、チャネル（電流経路）としての半導体層（半導体ピラー）１５’↓と、ゲート絶縁層１６’↓と、ゲートイコライズ線ＧＥＱ↓と、を備える。ゲートイコライズ線ＧＥＱ↓は、第２の方向に延びる。

【0037】

イコライズトランジスタＥＱｉｊ↓は、チャネルが半導体基板１１の表面に交差する縦型トランジスタである。従って、イコライズトランジスタＥＱｉｊ↓のチャネル幅が半導体層１５’↓の周方向となるため、イコライズトランジスタＥＱｉｊ↓の駆動力を大きくできる。イコライズトランジスタＥＱｉｊ↓の駆動力が大きいため、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３の充放電（イコライズ）をさらに高速化できる。

【0038】

チャネルとしての半導体層１５’↓は、メモリセルＭＣｉｊ↓の半導体層１５↓と同様に、半導体基板１１から独立していれば、どのような材料を備えていても構わない。例えば、半導体層１５’↓は、酸化物半導体層（例えば、ＩＧＺＯ）とすることができる。この場合、イコライズトランジスタＥＱｉｊ↓とメモリセルＭＣｉｊ↓とを同じ構造とするのが望ましい。

【0039】

本実施例では、イコライズトランジスタＥＱｉｊ↓のチャネルとしての半導体層１５’↓は、円柱形状を有するが、これに限定されることはない。ゲート絶縁層１６’↓は、例えば、酸化シリコンなどの絶縁体を備える。ゲートイコライズ線ＧＥＱ↓は、例えば、アルミニウム、銅、タングステンなど、のメタル材料を備える。

【0040】

メモリセルアレイＭＡ↑は、メモリセルアレイＭＡ↓上に配置される。即ち、２つのメモリセルアレイＭＡ↓，ＭＡ↑は、第１及び第２の方向に交差する第３の方向に積み重ねられる。メモリセルアレイＭＡ↑は、メモリセルアレイＭＡ↓と同様の構造を有する。

【0041】

但し、メモリセルアレイＭＡ↑は、メモリセルアレイＭＡ↓に対して、上下が反転した構造（複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３に対して対称な構造）を有する。また、本実施例では、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３が、２つのメモリセルアレイＭＡ↓，ＭＡ↑で共有化される。

【0042】

メモリセルアレイＭＡ↑は、複数のワード線ＷＬ０↑，ＷＬ１↑、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３、及び、複数のメモリセルＭＣ００↑，ＭＣ０１↑，ＭＣ０２↑，ＭＣ０３↑，ＭＣ１０↑，ＭＣ１１↑，ＭＣ１２↑，ＭＣ１３↑を含む。但し、ワード線の数、ビット線の数、及び、メモリセルの数は、一例であり、これに限定されるという主旨ではない。

【0043】

複数のワード線ＷＬ０↑，ＷＬ１↑は、第２の方向に延びる。メモリセルアレイＭＡ↑は、メモリセルアレイＭＡ↓と同様に、２セル／１ビット型の例を示すが、１セル／１ビット型に変えることもできる。この場合、例えば、ワード線ＷＬ１↑、複数のビット線ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３、及び、複数のメモリセルＭＣ１０↑，ＭＣ１１↑，ＭＣ１２↑，ＭＣ１３↑は、省略可能である。

【0044】

メモリセルＭＣ０ｊ↑（ｊは、０、１、２、及び、３のうちの１つ）は、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３と、プレート電極１２↑と、の間に接続される。プレート電極１２↑は、固定電位（例えば、接地電位）に設定される。プレート電極１２↑は、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３よりも上に配置されるが、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３がプレート電極１２↑よりも上に配置されていてもよい。

【0045】

メモリセルＭＣｉｊ↑（ｉは、０又は１、ｊは、０、１、２、及び、３のうちの１つ）は、キャパシタＣｉｊ↑及び選択トランジスタＴｉｊ↑を備える。例えば、図３Ｂ及び図４Ｂに示すように、キャパシタＣｉｊ↑は、プレート電極１２↑としてのピラー部Ｐと、ピラー部Ｐを覆う絶縁部１３↑と、絶縁部１３↑を覆うセル電極部１４↑と、を備える。選択トランジスタＴｉｊ↑は、チャネルとしての半導体層（半導体ピラー）１５↑と、ゲート絶縁層１６↑と、ワード線ＷＬｉ↑と、を備える。

【0046】

キャパシタＣｉｊ↑は、いわゆるフィン型キャパシタである。キャパシタＣｉｊ↑は、円柱形状を有するが、これに限定されることはない。プレート電極１２↑及びセル電極部１４↑は、例えば、アルミニウム、銅、タングステンなど、のメタル材料を備える。絶縁部１３↑は、例えば、アルミニウム、銅、タングステンなど、のメタル材料の酸化物を備える。

【0047】

選択トランジスタＴｉｊ↑は、例えば、半導体基板１１よりも上に配置されるチャネルとしての半導体層１５↑を備え、かつ、チャネルが半導体基板１１の表面に交差する縦型トランジスタである。チャネルとしての半導体層１５↑は、半導体基板１１から独立していれば、どのような材料を備えていても構わない。

【0048】

選択トランジスタＴｉｊ↑のチャネルとしての半導体層１５↑は、円柱形状を有するが、これに限定されることはない。ゲート絶縁層１６↑は、例えば、酸化シリコンなどの絶縁体を備える。ワード線ＷＬｉ↑は、例えば、アルミニウム、銅、タングステンなど、のメタル材料を備える。

【0049】

また、メモリセルアレイＭＡ↑において、複数のメモリセルが１本のビット線ＢＬｊ（ｊは、０、１、２、及び、３のうちの１つ）に接続されていてもよいし、複数のメモリセルが１本のビット線ｂＢＬｊ（ｊは、０、１、２、及び、３のうちの１つ）に接続されていてもよい。

【0050】

メモリセルアレイＭＡ↑の第１の方向の端部には、イコライズトランジスタ(ＦＥＴ)ＥＱｉｊ↑（ｉは、０又は１、ｊは、０、１、２、及び、３のうちの１つ）が配置される。イコライズトランジスタＥＱｉｊ↑（ｉ＝０）は、例えば、リードの準備段階として、ビット線ＢＬｊの電位を所定電位（例えば、Ｖｄｄ／２、Ｖｄｄは電源電位）Ｖｐｒｅにプリチャージする。同様に、イコライズトランジスタＥＱｉｊ↑（ｉ＝１）は、例えば、リード時の準備段階として、ビット線ｂＢＬｊの電位を所定電位Ｖｐｒｅにプリチャージする。

【0051】

メモリセルアレイＭＡ↑内のイコライズトランジスタＥＱｉｊ↑の構造及び機能は、メモリセルアレイＭＡ↓内のイコライズトランジスタＥＱｉｊ↓の構造及び機能と同じである。即ち、イコライズトランジスタＥＱｉｊ↑（ｉ＝０）は、イコライズ電位線ＥＱＬ↑と、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３と、の間に接続される。同様に、イコライズトランジスタＥＱｉｊ↑（ｉ＝１）は、イコライズ電位線ＥＱＬ↑と、複数のビット線ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３と、の間に接続される。

【0052】

イコライズトランジスタＥＱｉｊ↑は、例えば、図５Ｂ及び図６Ｂに示すように、チャネルとしての半導体層（半導体ピラー）１５’↑と、ゲート絶縁層１６’↑と、ゲートイコライズ線ＧＥＱ↑と、を備える。イコライズトランジスタＥＱｉｊ↑は、チャネルが半導体基板１１の表面に交差する縦型トランジスタである。

【0053】

チャネルとしての半導体層１５’↑は、メモリセルＭＣｉｊ↑の半導体層１５↑と同様に、半導体基板１１から独立していれば、どのような材料を備えていても構わない。例えば、半導体層１５’↑は、酸化物半導体層（例えば、ＩＧＺＯ）とすることができる。この場合、イコライズトランジスタＥＱｉｊ↑とメモリセルＭＣｉｊ↑とを同じ構造とするのが望ましい。

【0054】

本実施例では、イコライズトランジスタＥＱｉｊ↑のチャネルとしての半導体層１５’↑は、円柱形状を有するが、これに限定されることはない。ゲート絶縁層１６’↑は、例えば、酸化シリコンなどの絶縁体を備える。ゲートイコライズ線ＧＥＱ↑は、例えば、アルミニウム、銅、タングステンなど、のメタル材料を備える。

【0055】

本実施例では、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３の上下に、それぞれ、イコライズトランジスタＥＱｉｊ↓，ＥＱｉｊ↑が接続されるが、そのうちの一方を省略してもよい。

【0056】

例えば、イコライズトランジスタＥＱｉｊ↓を省略し、メモリセルアレイＭＡ↑側のみにイコライズトランジスタＥＱｉｊ↑を設けてもよいし、イコライズトランジスタＥＱｉｊ↑を省略し、メモリセルアレイＭＡ↓側のみにイコライズトランジスタＥＱｉｊ↓を設けてもよい。これは、２つのメモリセルアレイＭＡ↓，ＭＡ↑で、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３を共有しているから可能なことである。

【0057】

但し、本実施例のように、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３の上下に、それぞれ、イコライズトランジスタＥＱｉｊ↓，ＥＱｉｊ↑を接続すれば、イコライズトランジスタＥＱｉｊ↓，ＥＱｉｊ↑の駆動力が大きくなることで、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３の充放電（イコライズ）をさらに高速化できる。

【0058】

図７は、第１の実施例の変形例を示している。
本変形例は、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３のうちの１つを選択するセレクタ１７−０、及び、複数のビット線ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３のうちの１つを選択するセレクタ１７−１を追加する例である。

【0059】

セレクタ１７−０，１７−１は、半導体基板１１の表面領域内に配置される。即ち、周辺回路としてのセレクタ１７−０，１７−１は、センスアンプＳＡ０と同様に、半導体基板１１をチャネルとするトランジスタ（ＦＥＴ）を備える。

【0060】

本変形例では、セレクタ１７−０，１７−１が追加されたことにより、例えば、２つのメモリセルアレイＭＡ↓，ＭＡ↑に対して、最低１つのセンスアンプＳＡ０を設ければよい。但し、本変形例では、センスアンプの数は、例えば、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３の数よりも少なければよい。

【0061】

以上、説明したように、第１の実施例によれば、メモリセルの選択トランジスタが半導体基板の表面よりも上に配置される三次元化されたＤＲＡＭにおいて、イコライズトランジスタをメモリセルの選択トランジスタと同じ層内に配置することで、ビット線のプリチャージ時間、即ち、ビット線の充放電（イコライズ）を短縮し、リード動作の高速化を図ることができる。これに伴い、ＤＲＡＭの三次元化を実現することができる。

【0062】

（第２の実施例）
図８は、ＤＲＡＭのメモリセルアレイの第２の実施例を示している。図９は、図８のデバイス構造の等価回路を示している。

【0063】

第２の実施例は、第１の実施例と比べると、イコライズトランジスタＥＱｉｊ（ｉは、０又は１、ｊは、０，１，２，３のうちの１つ）の位置に特徴を有する。その他の点については、第１の実施例と同じであるため、図１及び図２と同じ要素には同じ符号を付すことによりその詳細な説明を省略する。

【0064】

イコライズトランジスタＥＱｉｊ（ｉ＝０）は、イコライズ電位線ＥＱＬと、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３と、の間に接続される。同様に、イコライズトランジスタＥＱｉｊ（ｉ＝１）は、イコライズ電位線ｂＥＱＬと、複数のビット線ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３と、の間に接続される。

【0065】

イコライズトランジスタＥＱｉｊは、半導体基板１１の表面領域内に配置される。例えば、イコライズトランジスタＥＱｉｊは、半導体基板１１をチャネルとする横型トランジスタ（ＦＥＴ）である。この場合、イコライズトランジスタＥＱｉｊは、一般的なＦＥＴと同様に、半導体基板１１上のゲート絶縁層と、ゲート絶縁層上のゲート電極（ゲートイコライズ線ＧＥＱ、ｂＧＥＱ）と、を備える。ゲートイコライズ線ＧＥＱ，ｂＧＥＱは、例えば、第２の方向に延びる。

【0066】

第２の実施例によれば、イコライズトランジスタＥＱｉｊは、センスアンプＳＡ０，ＳＡ１，ＳＡ２，ＳＡ３と同様に、半導体基板１１の表面領域内に配置される。この場合でも、イコライズトランジスタＥＱｉｊをメモリセルアレイＭＡ↓，ＭＡ↑の第１の方向の端部に配置することで、イコライズトランジスタＥＱｉｊとビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３との距離を近付けることができる。即ち、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３のプリチャージ時間を短縮し、リード動作の高速化を図ることができる。

【0067】

但し、寄生容量の低減と均一化のため、イコライズトランジスタＥＱｉｊとビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３とを接続する内部配線（interconnects）は、最短、かつ、同一の長さを有するのが望ましい。

【0068】

図１０は、第２の実施例の変形例を示している。
本変形例は、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３のうちの１つを選択するセレクタ１７−０、及び、複数のビット線ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３のうちの１つを選択するセレクタ１７−１を追加する例である。

【0069】

セレクタ１７−０，１７−１は、半導体基板１１の表面領域内に配置される。即ち、周辺回路としてのセレクタ１７−０，１７−１は、イコライズトランジスタＥＱｉｊ及びセンスアンプＳＡ０と同様に、半導体基板１１をチャネルとするトランジスタ（ＦＥＴ）を備える。

【0070】

本変形例では、セレクタ１７−０，１７−１が追加されたことにより、例えば、２つのメモリセルアレイＭＡ↓，ＭＡ↑に対して、最低１つのセンスアンプＳＡ０を設ければよい。但し、本変形例では、センスアンプの数は、例えば、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３の数よりも少なければよい。

【0071】

以上、説明したように、第２の実施例においても、メモリセルの選択トランジスタが半導体基板の表面よりも上に配置される三次元化されたＤＲＡＭにおいて、イコライズトランジスタを、半導体基板の表面領域内で、かつ、メモリセルアレイの第１の方向（ビット線が延びる方向）の端部に配置することで、ビット線のプリチャージ時間を短縮し、リード動作の高速化を図ることができる。これに伴い、ＤＲＡＭの三次元化を実現することができる。

【0072】

（第３の実施例）
第３の実施例は、２セル／１ビット型のセンシング方式において、ビット線対ＢＬｊ，ｂＢＬｊのレイアウトに関する。第３の実施例は、上述の第１及び第２の実施例に適用可能である。ビット線対ＢＬｊ，ｂＢＬｊのレイアウトは、ＤＲＡＭの各世代において、適宜、最適なものを選択可能である。ここでは、ビット線対ＢＬｊ，ｂＢＬｊのレイアウトの候補の一例を示す。

【0073】

図１１Ａ及び図１１Ｂは、ビット線対のレイアウトの第１の例である。

【0074】

図１１Ａは、第１の実施例の変形例（図７）に対応するレイアウトである。図１１Ｂは、第２の実施例の変形例（図１０）に対応するレイアウトである。

【0075】

複数のメモリセルアレイＭＡ０，…ＭＡｋ（ｋは、１又はそれよりも大きい自然数）は、第２の方向に配置される。各メモリセルアレイＭＡｍ（ｍは、０〜ｋのうちの１つ）は、例えば、半導体基板上に積み重ねられた２つのメモリセルＭＡ↓，ＭＡ↑を有する。

【0076】

プレート電極１２↓，１２↑は、例えば、複数のメモリセルアレイＭＡ０，…ＭＡｋで、共有可能である。但し、コンタクト部ＣＰｉｊ（ｉは、０又は１、ｊは、０，１，２，３のうちの１つ）を確保するため、プレート電極１２↓，１２↑は、コンタクト部ＣＰｉｊの上下には存在しない。

【0077】

センスアンプＳＡｍ（ｍは、０〜ｋのうちの１つ）は、メモリセルアレイＭＡｍの直下に配置される。セレクタ１７−０，１７−１は、センスアンプＳＡｍの近傍に配置される。イコライズトランジスタＥＱｉｊ（ｉは、０又は１、ｊは、０，１，２，３のうちの１つ）は、メモリセルアレイＭＡｍの第１の方向の端部に配置される。

【0078】

ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３は、第１の方向に延びる。ワード線ＷＬ００，…ＷＬ０ｘ，ＷＬ１０，…ＷＬ１ｘ（ｘは、１又はそれよりも大きい自然数）は、第２の方向に延びる。ゲートイコライズ線ＧＥＱ及びイコライズ電位線ＥＱＬは、第２の方向に延びる。

【0079】

図１２Ａ及び図１２Ｂは、ビット線対のレイアウトの第２の例である。

【0080】

第２の例は、第１の例において、ビット線ＢＬ０，ｂＢＬ０をメモリセルアレイＭＡｍの第１の端部（イコライズトランジスタＥＱ００,ＥＱ０１側）から第２の端部（イコライズトランジスタＥＱ１０、ＥＱ１１側）まで延ばし、かつ、ビット線ＢＬ１，ｂＢＬ１をメモリセルアレイＭＡｍの第２の端部から第１の端部まで延ばした例である。

【0081】

図１２Ａは、図１１Ａに対応し、図１２Ｂは、図１１Ｂに対応する。但し、第２の例では、第１の例のビット線対ＢＬ２，ｂＢＬ２，ＢＬ３、ｂＢＬ３を省略している。

【0082】

それ以外の点は、第１の例と同じであるため、ここでの詳細な説明を省略する。

【0083】

図１３Ａ及び図１３Ｂは、ビット線対のレイアウトの第３の例である。

【0084】

第３の例は、第２の例において、セレクタ１７をメモリセルアレイＭＡｍの第１の端部に１つにまとめて配置し、かつ、イコライズトランジスタＥＱ００,ＥＱ０１，ＥＱ１０，ＥＱ１１をメモリセルアレイＭＡｍの第１の端部に配置した例である。

【0085】

図１３Ａは、図１２Ａに対応し、図１３Ｂは、図１２Ｂに対応する。

【0086】

それ以外の点は、第２の例と同じであるため、ここでの詳細な説明を省略する。

【0087】

図１４Ａ及び図１４Ｂは、ビット線対のレイアウトの第４の例である。

【0088】

第４の例は、センスアンプＳＡｍ（ｍは、０〜ｋのうちの１つ）が、複数のメモリセルアレイＭＡ００，…ＭＡ０ｋ，ＭＡ１０，…ＭＡ１ｋ（ｋは、１又はそれよりも大きい自然数）間に配置される例である。

【0089】

複数のメモリセルアレイＭＡ００，…ＭＡ０ｋ，ＭＡ１０，…ＭＡ１ｋは、第１及び第２の方向にアレイ状に配置される。各メモリセルアレイＭＡ０ｍ，ＭＡ１ｍ（ｍは、０〜ｋのうちの１つ）は、例えば、半導体基板上に積み重ねられた２つのメモリセルＭＡ↓，ＭＡ↑を有する。

【0090】

プレート電極１２↓，１２↑は、例えば、複数のメモリセルアレイＭＡ００，…ＭＡ０ｋで、共有可能である。同様に、プレート電極１２↓，１２↑は、例えば、複数のメモリセルアレイＭＡ１０，…ＭＡ１ｋで、共有可能である。

【0091】

センスアンプＳＡｍは、複数のメモリセルアレイＭＡ００，…ＭＡ０ｋ，ＭＡ１０，…ＭＡ１ｋ間に配置される。セレクタ１７−０，１７−１は、センスアンプＳＡｍの近傍に配置される。イコライズトランジスタＥＱｉｊ（ｉは、０又は１、ｊは、０又は１）も、複数のメモリセルアレイＭＡ００，…ＭＡ０ｋ，ＭＡ１０，…ＭＡ１ｋ間に配置される。

【0092】

ビット線ＢＬ０，ＢＬ１，ｂＢＬ０，ｂＢＬ１は、第１の方向に延びる。ワード線ＷＬ００，…ＷＬ０ｘ，ＷＬ１０，…ＷＬ１ｘ（ｘは、１又はそれよりも大きい自然数）は、第２の方向に延びる。ゲートイコライズ線ＧＥＱ及びイコライズ電位線ＥＱＬは、第２の方向に延びる。

【0093】

（むすび）
以上、各実施例によれば、ＤＲＡＭの三次元化を実現することができる。

【0094】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0095】

１１： 半導体基板、 １２↓，１２↑： プレート電極、 １３↓，１３↑： 絶縁部、 １４↓，１４↑： セル電極部、 １５↓，１５↑，１５’↓，１５’↑： 半導体層（チャネル）、 １６↓，１６↑，１６’↓，１６’↑： ゲート絶縁層、 １７−０，１７−１： セレクタ。

【図1】

【図2】

【図3A】

【図3B】

【図4A】

【図4B】

【図5A】

【図5B】

【図6A】

【図6B】

【図7】

【図8】

【図9】

【図10】

【図11A】

【図11B】

【図12A】

【図12B】

【図13A】

【図13B】

【図14A】

【図14B】