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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6517963
(24)【登録日】2019年4月26日
(45)【発行日】2019年5月22日
(54)【発明の名称】表示パネル
(51)【国際特許分類】
G09F 9/00 20060101AFI20190513BHJP
G09F 9/30 20060101ALI20190513BHJP
G09G 3/36 20060101ALI20190513BHJP
G09G 3/20 20060101ALI20190513BHJP
G02F 1/1368 20060101ALI20190513BHJP
【ＦＩ】
G09F9/00 346D
G09F9/30 330
G09F9/30 338
G09F9/30 349C
G09G3/36
G09G3/20 622E
G09G3/20 680G
G02F1/1368
【請求項の数】6
【全頁数】26
(21)【出願番号】特願2018-20858(P2018-20858)
(22)【出願日】2018年2月8日
(62)【分割の表示】特願2013-111853(P2013-111853)の分割
【原出願日】2013年5月28日
(65)【公開番号】特開2018-106184(P2018-106184A)
(43)【公開日】2018年7月5日
【審査請求日】2018年2月8日
(31)【優先権主張番号】10-2012-0058483
(32)【優先日】2012年5月31日
(33)【優先権主張国】KR
(31)【優先権主張番号】10-2013-0031087
(32)【優先日】2013年3月22日
(33)【優先権主張国】KR
(73)【特許権者】
【識別番号】512187343
【氏名又は名称】三星ディスプレイ株式會社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ．
(74)【代理人】
【識別番号】100121382
【弁理士】
【氏名又は名称】山下 託嗣
(72)【発明者】
【氏名】朴 基 凡
(72)【発明者】
【氏名】金 ▲ヒュック▼ 珍
(72)【発明者】
【氏名】羅 柄 善
【審査官】
村川 雄一
(56)【参考文献】
【文献】
特開２００８−０４０３２７（ＪＰ，Ａ）
【文献】
特開２０１２−００９１２５（ＪＰ，Ａ）
【文献】
特開２００２−２９６６２０（ＪＰ，Ａ）
【文献】
特開２００７−１４９６４０（ＪＰ，Ａ）
【文献】
特開２０１０−００２７３６（ＪＰ，Ａ）
【文献】
米国特許出願公開第２０１１／０２８５６７５（ＵＳ，Ａ１）
【文献】
米国特許出願公開第２００９／０１２１９７３（ＵＳ，Ａ１）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｇ０９Ｆ９／００−９／４６
Ｇ０９Ｇ３／１８；３／３６
Ｇ０９Ｇ３／００−３／０８；３／１２；３／１６
Ｇ０９Ｇ３／１９−３／２６；３／３０；３／３４；３／３８
Ｇ０２Ｆ１／１３６８
(57)【特許請求の範囲】
【請求項1】
画像を表示する表示領域と、それ以外の非表示領域に区切られている表示パネルであって、
前記表示領域に配置される複数の画素と、
前記複数の画素のうちの二つ以上と、ゲート線を介して接続されて、前記接続された画素を駆動するゲート駆動部とを含み、
前記画素のスイッチング部は制御端子、入力端子、及び出力端子を含む薄膜トランジスタを含み、
前記ゲート駆動部は、前記薄膜トランジスタの制御端子に印加されるゲート信号を生成するものであり、
前記ゲート駆動部は、互いに接続されている複数のステージを含み、
各ステージは、前記複数の画素のうちの対応する画素群と接続されており、
各ステージは、
前記非表示領域に配置されている第１副ステージと、
前記第１副ステージに接続されて、前記表示領域中、前記ゲート線と交わる方向に配列された１対の前記画素の間に配置されている第２副ステージとを含み、
前記複数のステージのうちの少なくとも一つのステージは、
前段ステージのゲート信号を受信する入力部と、
自段のゲート信号を出力するプルアップ部と、
前段または後段ステージに入力される伝達信号を出力する伝達信号部と、
前記自段のゲート信号と反対位相の信号を出力するインバータ部と、
前記入力部、前記プルアップ部、前記伝達信号部、及び前記インバータ部と接続されて、少なくとも一地点の電位を低めるプルダウン部とを含み、
前記入力部、前記プルアップ部、前記伝達信号部、前記インバータ部、前記プルダウン部は、それぞれ少なくとも一つのトランジスタを含み、
前記各第２副ステージは、前記表示領域中、前記第１副ステージと隣接した一対の前記画素の間にのみ配置され、前記プルアップ部のトランジスタからなり、
前記プルアップ部のトランジスタの出力端子は、前記第１副ステージと隣接した画素に接続されているゲート線に接続される、表示パネル。
前記表示領域に配置される複数の画素と、
前記複数の画素のうちの二つ以上と、ゲート線を介して接続されて、前記接続された画素を駆動するゲート駆動部とを含み、
前記画素のスイッチング部は制御端子、入力端子、及び出力端子を含む薄膜トランジスタを含み、
前記ゲート駆動部は、前記薄膜トランジスタの制御端子に印加されるゲート信号を生成するものであり、
前記ゲート駆動部は、互いに接続されている複数のステージを含み、
各ステージは、前記複数の画素のうちの対応する画素群と接続されており、
各ステージは、
前記非表示領域に配置されている第１副ステージと、
前記第１副ステージに接続されて、前記表示領域中、前記ゲート線と交わる方向に配列された１対の前記画素の間に配置されている第２副ステージとを含み、
前記複数のステージのうちの少なくとも一つのステージは、
前段ステージのゲート信号を受信する入力部と、
自段のゲート信号を出力するプルアップ部と、
前段または後段ステージに入力される伝達信号を出力する伝達信号部と、
前記自段のゲート信号と反対位相の信号を出力するインバータ部と、
前記入力部、前記プルアップ部、前記伝達信号部、及び前記インバータ部と接続されて、少なくとも一地点の電位を低めるプルダウン部とを含み、
前記入力部、前記プルアップ部、前記伝達信号部、前記インバータ部、前記プルダウン部は、それぞれ少なくとも一つのトランジスタを含み、
前記各第２副ステージは、前記表示領域中、前記第１副ステージと隣接した一対の前記画素の間にのみ配置され、前記プルアップ部のトランジスタからなり、
前記プルアップ部のトランジスタの出力端子は、前記第１副ステージと隣接した画素に接続されているゲート線に接続される、表示パネル。
【請求項2】
前記複数の画素は、複数の赤色、緑色、及び青色画素を含み、
前記各第２副ステージは、隣接した青色画素の間に配置される、請求項１に記載の表示パネル。
前記各第２副ステージは、隣接した青色画素の間に配置される、請求項１に記載の表示パネル。
【請求項3】
前記プルダウン部の少なくとも一つのトランジスタは、入力端子が、入力配線を介して、第1低電圧端子に接続されており、制御端子には、制御配線を介して、次段のステージからの伝達信号が入力される、請求項１または２に記載の表示パネル。
【請求項4】
ゲート信号出力トランジスタの入力端子に、入力配線を介してクロック信号が入力され、前記ゲート信号出力トランジスタの制御端子は、前段ステージのゲート信号またはスキャン開示信号が入力された後、次々段のステージからの伝達信号、及び、次段のステージからの伝達信号に基づき、第２低電圧端子に接続される、請求項１または２に記載の表示パネル。
【請求項5】
前記画素のうちの前記第１副ステージと隣接した画素は、前記第１副ステージと隣接しない画素よりサイズが小さい、請求項１に記載の表示パネル。
【請求項6】
前記非表示領域を覆う遮光部材をさらに含む、請求項１〜５のいずれかに記載の表示パネル。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、表示パネルに関するものである。
【背景技術】
【0002】
表示装置として、液晶表示装置、有機発光表示装置、プラズマ表示装置または電気泳動表示装置が使用されている。表示装置は、一般に表示パネルと表示パネルを駆動する駆動部を含む。このような表示装置は、消費者の要求に応じて、さらに軽量化・薄型化している。
【0003】
また、製造原価を減らすために、表示パネルを駆動する駆動部の一部分が表示パネルに集積されている。駆動部を構成するチップを別途に含まずに、駆動部の一部分が表示パネルを製造する際に共に集積されるため、表示装置の製造原価が節減される。例えば、スキャン信号を生成するゲート駆動部またはデータ信号を伝達するデータ駆動部が、表示パネルと共に集積されている。
【0004】
また、プレミアム表示装置として小さいサイズのベゼル（ｂｅｚｅｌ）を有する表示装置に対する消費者ニーズが高まっている。ベゼルが大きくなれば、画像を表示する表示領域が相対的に小さく見え、タイルドディスプレイ装置（ｔｉｌｅ ｄｉｓｐｌａｙ ｄｅｖｉｃｅ）の製造に制約となることがある。
【0005】
これを解決するために、表示装置のベゼルを最小化する必要がある。また、周辺領域の小さい表示パネルが要求される。
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は上記のような従来の問題点に鑑みてなされたものであって、本発明の目的は、信号を出力する駆動部を表示パネルの表示領域に形成して、表示パネルの周辺領域を小さくすることにある。
【0007】
また、本発明の他の目的は、表示装置のベゼルのサイズを最小化することにある。
【課題を解決するための手段】
【0008】
本発明の実施形態による表示パネルは、画像を表示する表示領域と、それ以外の非表示領域に区切られている表示パネルであって、前記表示領域に配置される複数の画素と、前記複数の画素のうちの二つ以上と接続されて、前記接続された画素を駆動する画素駆動部とを含み、前記画素駆動部の少なくとも一部は前記表示領域に配置される。
【0009】
前記表示パネルは、前記非表示領域を覆う遮光部材をさらに含んでもよい。
【0010】
前記画素駆動部は、前記非表示領域に配置される第１部分と、前記第１部分と接続されて、前記表示領域で前記画素の間に配置される第２部分とを含んでもよい。
【0011】
前記複数の画素は複数の青色画素を含み、前記画素駆動部は隣接した青色画素の間に配置されてもよい。
【0012】
前記各画素は、前記画素駆動部と接続されて、前記画素駆動部からの信号によって開閉されるか、または前記画素駆動部からの信号を選択的に伝達するスイッチング部と、前記スイッチング部と接続されて、画像を表示する表示部とを含んでもよい。
【0013】
前記画素駆動部の第２部分は、能動素子の少なくとも一部を含んでもよい。
【0014】
前記画素駆動部の第２部分は第１薄膜トランジスタを含み、前記画素のスイッチング部は第２薄膜トランジスタを含み、前記第１薄膜トランジスタと前記第２薄膜トランジスタは一つ以上の共通薄膜から形成されてもよい。
【0015】
前記スイッチング部は、制御端子、入力端子、及び出力端子を含む薄膜トランジスタを含み、前記画素駆動部は、前記薄膜トランジスタの制御端子に印加されるゲート信号を生成するゲート駆動部を含んでもよい。
【0016】
前記ゲート駆動部は互いに接続されている複数のステージを含み、各ステージは前記複数の画素のうちの対応する画素群と接続してもよい。各ステージは、前記非表示領域に配置されている第１副ステージと、前記第２副ステージに接続されて、前記表示領域に配置されている第２副ステージとを含んでもよい。
【0017】
前記第１副ステージは第１トランジスタを含み、前記第２副ステージは第２トランジスタを含み、前記第２トランジスタは前記第１トランジスタより面積が大きくてもよい。
【0018】
前記複数のステージのうちの少なくとも一つのステージは、前段ステージのゲート信号を受信する入力部と、自身のゲート信号を出力するプルアップ部と、前段または後段ステージに入力される伝達信号を出力する伝達信号部と、前記自身のゲート信号と反対位相の信号を出力するインバータ部と、前記入力部、前記プルアップ部、前記伝達信号部、及び前記インバータ部と接続されて、少なくとも一地点の電位を低めるプルダウン部とを含み、前記入力部、前記プルアップ部、前記伝達信号部、前記インバータ部、及びプルダウン部は、それぞれ少なくとも一つのトランジスタを含み、前記プルダウン部、前記プルアップ部、及び前記伝達信号部のうちの少なくとも一つのトランジスタは、前記第２副ステージに属してもよい。
【0019】
前記第２副ステージに属するトランジスタは、前記自身のゲート信号を高電圧から低電圧に変換してもよい。
【0020】
前記画素のうちの前記画素駆動部と隣接した画素は、前記画素駆動部と隣接しない画素よりサイズが小さくてもよい。
【発明の効果】
【0021】
本発明によれば、駆動部が表示パネルの表示領域に形成されて、表示パネルの周辺領域を小さくすることができる。小さいサイズの周辺領域を有する表示パネルを含む表示装置は、小さい幅のベゼルを有することができる。以下、本明細書に記載された色々な利点があることが、通常の知識を有する者に理解されるはずである。
【図面の簡単な説明】
【0022】
【図1】本発明の実施形態による表示パネルのブロック図である。
【図4】一実施形態による画素のブロック図である。
【図5】本発明の一実施形態による表示パネルのブロック図である。
【図6】本発明の一実施形態による液晶表示装置の概略的なブロック図である。
【図8】本発明の一実施形態による液晶表示装置用表示パネルにおけるゲート駆動部及び画素の等価回路図である。
【図9】本発明の一実施形態による表示パネルにおけるゲート駆動部及び画素の等価回路図である。
【図10】本発明の他の実施形態による表示パネルにおける表示領域の等価回路図である。
【図11】本発明の一実施形態による液晶表示装置用表示パネルの下部表示板の概略的な配置図である。
【図14】他の実施形態による表示パネルの概略図である。
【発明を実施するための形態】
【0023】
以下、添付した図面を参照して、本発明を製造して使用する方法について詳細に説明する。本発明の明細書において、同一の参照番号は、同一の部品または構成要素を示していることを留意しなければならない。次とは、順序上それより後であることを意味し、すぐ次とは、順序上すぐ次のことを意味する。前とは、順序上それより前であることを意味し、すぐ前とは、順序上すぐ前のことを意味する。
【0025】
図１は、一実施形態による表示パネルのブロック図（ｂｌｏｃｋ ｄｉａｇｒａｍ）であり、図２は、図１の表示パネルを含む平板表示装置の一例を示した概略的な平面図であり、図３Ａ及び図３Ｂは、図２の表示装置のＩＩＩ−ＩＩＩ線に沿った概略的な断面図であり、図４は、一実施形態による画素のブロック図である。
【0026】
図１を参照すれば、一実施形態による表示パネル（ｄｉｓｐｌａｙ ｐａｎｅｌ）１は、複数の画素（ｐｉｘｅｌ）４と、これを駆動する画素駆動部（ｐｉｘｅｌ ｄｒｉｖｅｒ）７とを含む。表示パネル１は、液晶表示装置（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ、ＬＣＤ）、有機発光表示装置（ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｓｐｌａｙ、ＯＬＥＤ）、電気湿潤装置（ｅｌｅｃｔｒｏ ｗｅｔｔｉｎｇ ｄｉｓｐｌａｙ、ＥＷＤ）などの平板表示装置（ｆｌａｔ ｐａｎｅｌ ｄｉｓｐｌａｙ、ＦＰＤ）の一部であってもよい。
【0027】
図１乃至図３Ｂを参照すれば、表示パネル１は、画像を表示する表示領域（ｄｉｓｐｌａｙ ａｒｅａ）ＤＡと、それ以外の領域の非表示領域（ｎｏｎ−ｄｉｓｐｌａｙ ａｒｅａ）ＮＡに分かれている。表示領域ＤＡは表示パネル１の中央部を含んでもよく、ユーザは表示領域ＤＡに表示される画像を見ることができる。非表示領域ＮＡは、図２、図３Ａ及び図３Ｂを参照すれば、遮光部材３ａ、３ｂなどによって覆われてもよい。図３Ａを参照すれば、遮光部材３ａは表示パネル１の外部に配置し、表示パネル１を収容するフレーム２の一部であってもよい。図３Ｂを参照すれば、遮光部材３ｂは表示パネル１の内部に配置してもよい。非表示領域ＮＡは、表示領域ＤＡを取り囲んだ表示パネル１の周縁に配置してもよく、そのために周辺領域（ｐｅｒｉｐｈｅｒａｌ ａｒｅａ）ともいう。表示領域ＤＡはほぼ長方形であってもよいが、これに限られない。
【0028】
他の実施形態によれば、表示領域ＤＡは複数の小領域に分けてもよく、非表示領域ＮＡは表示領域ＤＡの小領域の間に存在してもよい。
【0029】
画素４は表示領域ＤＡに配置し、例えば、行と列の形態に配列してもよいが、これに限られない。図４を参照すれば、画素４は、画素駆動部７と電気的に接続されているスイッチング部（ｓｗｉｔｃｈｉｎｇ ｕｎｉｔ）５、及びスイッチング部５に接続されている表示部（ｄｉｓｐｌａｙ ｕｎｉｔ）６を含んでもよい。スイッチング部５は、画素駆動部７からの信号によって開閉されるか、または画素駆動部７からの信号を選択的に伝達することができ、一つ以上のスイッチング素子（ｓｗｉｔｃｈｉｎｇ ｅｌｅｍｅｎｔ）（図示せず）を含んでもよい。表示部６は、スイッチング部５からの信号によって画像を表示することができる。
【0030】
画素駆動部７は、二つ以上の画素４と電気的に接続されており、外部から信号を受けて画素４に伝達するか、または外部からの信号に基づいて新たな信号を生成して画素４に印加することができる。画素駆動部７は、非表示領域ＮＡに位置する第１部分ＤＵ１（ふ符号８）と、表示領域ＤＡに位置する第２部分ＤＵ２（符号９）とを含む。第１部分８と第２部分９は互いに電気的に接続されており、第１部分８と第２部分９のうちの少なくとも一つは画素４と電気的に接続されてもよい。第２部分９は画素４の間に配置されてもよい。
【0031】
画素駆動部７は、少なくとも一つの能動素子（ａｃｔｉｖｅ ｅｌｅｍｅｎｔ）、例えば、トランジスタＴｒａｎｓｉｓｔｏｒ）またはダイオード（ｄｉｏｄｅ）などを含んでもよい。一実施形態によれば、第１部分８と第２部分９は、それぞれ一つ以上の能動素子を含んでもよい。他の実施形態によれば、一つの能動素子が第１部分８と第２部分９に分れて含まれてもよい。言い換えると、画素駆動部７に属する一つの能動素子の一部が表示領域ＤＡに配置され、それ以外の部分が非表示領域ＮＡに配置されてもよい。他の実施形態によれば、第２部分９は、少なくとも一つの受動素子（ｐａｓｓｉｖｅｅｌｅｍｅｎｔ）、例えば、キャパシタＣａｐａｃｉｔｏｒ）を含んでもよい。
【0032】
図１において、画素駆動部７の第１部分８は表示領域ＤＡの左側に位置しているが、これに限られない。例えば、画素駆動部７の第１部分８は表示領域ＤＡの右側、上側、下側のうちのいずれか一方に位置してもよい。画素駆動部７の第１部分８は、表示領域ＤＡの上下左右のうちの二ケ所以上の位置に配置されてもよい。
【0033】
一実施形態によれば、画素４と画素駆動部７は、少なくとも一つの薄膜（ｔｈｉｎ ｆｉｌｍ）で形成することができる。例えば、画素４のスイッチング部５は薄膜トランジスタＴｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）を含み、画素駆動部７の第２部分９も薄膜トランジスタを含んでもよい。一実施形態によれば、画素４の薄膜トランジスタと画素駆動部７の薄膜トランジスタは同一の製造段階で作られたものであってもよい。例えば、画素４の薄膜トランジスタと画素駆動部７の薄膜トランジスタは、一つまたは二つ以上の薄膜をパターニングして形成したそれぞれの部分を含んでもよい。例えば、画素４の薄膜トランジスタの電極と画素駆動部７の薄膜トランジスタの電極は、一つ以上の導電層から作られたものであってもよい。
【0034】
他の実施形態によれば、画素駆動部７のうちの少なくとも一部は、表示パネル１の内部でなく、表示パネル１の表面上に配置してもよい。
【0035】
他の実施形態によれば、画素駆動部７の全体を表示領域ＤＡに配置してもよい。この場合、画素駆動部７の第１部分８が存在しないので、非表示領域ＮＡにはいずれの能動素子も存在しなくてもよい。
【0036】
画素駆動部７の第２部分９が表示領域ＤＡに移動することによって、第２部分９に隣接した画素４のサイズが他の画素４のサイズより小さくてもよい。他の実施形態によれば、全ての画素４のサイズが同一であってもよい。
【0037】
このように、画素駆動部７の少なくとも一部を表示領域ＤＡに配置すれば、非表示領域ＮＡを減らすことができる。また、表示パネル１のサイズも減らすことができる。
【0038】
図５を参照して、本発明の他の実施形態による表示パネルについて詳細に説明する。
【0039】
図５は、本発明の他の実施形態による表示パネルのブロック図である。
【0040】
図５を参照すれば、他の実施形態による表示パネル１０は、画像を表示する複数の画素ＰＸ１１、ＰＸ１２、ＰＸ１３、．．．、ＰＸｎｍと、これを駆動する画素駆動部７０とを含み、表示領域２０と周辺領域３０に区切られている。表示領域２０は画像が表示される領域であり、周辺領域３０は映像が表示されない領域である。周辺領域３０は、例えば、表示領域２０の周辺に配置してもよく、ベゼルなどによって覆われてもよい。周辺領域３０は、表示領域２０を取り囲むか、または表示パネル１０の周縁に配置されてもよい。
【0041】
画素ＰＸ１１、ＰＸ１２、ＰＸ１３、．．．、ＰＸｎｍは、表示領域２０に配置され、画素駆動部７０の一部分は周辺領域３０に位置し、他の部分は表示領域２０に位置する。画素駆動部７０は、画素ＰＸ１１、ＰＸ１２、ＰＸ１３、．．．、ＰＸｎｍに印加される電気的信号、例えば、ゲート信号（ｇａｔｅ ｓｉｇｎａｌ）またはデータ信号（ｄａｔａ ｓｉｇｎａｌ）などの一つまたは二つ以上の信号を生成または伝達することができる。画素ＰＸ１１、ＰＸ１２、ＰＸ１３、．．．、ＰＸｎｍは、画素駆動部７０から信号を受けて画像またはデータを表示することができる。
【0042】
画素ＰＸ１１、ＰＸ１２、ＰＸ１３、．．．、ＰＸｎｍは、行（ｒｏｗ）と列（ｃｏｌｕｍｎ）形態に配列されてもよい。図５を参照すれば、例えば、第１行にはｍ個の画素ＰＸ１１、ＰＸ１２、ＰＸ１３、．．．、ＰＸ１ｍが配置され、第ｎ行にもｍ個の画素ＰＸｎ１、ＰＸｎ２、ＰＸｎ３、．．．、ＰＸｎｍが配置されてもよい。
【0043】
画素駆動部７０は、複数のステージ（Ｓｔａｇｅ）７０−１、．．．、７０−ｎ（ｎは、自然数）を含む。
【0044】
それぞれのステージ７０−１、．．．、７０−ｎは、隣接したステージ７０−１、．．．、７０−ｎと電気的に接続されてもよい。一実施形態によれば、それぞれのステージ７０−１、．．．、７０−ｎは、最隣接（ｎｅａｒｅｓｔ）ステージ７０−１、．．．、７０−ｎと接続される。
【0045】
他の実施形態によれば、それぞれのステージ７０−１、．．．、７０−ｎは、一つ以上離れたステージ７０−１、．．．、７０−ｎと電気的に接続されてもよい。例えば、それぞれのステージ７０−１、．．．、７０−ｎは、最隣接ステージ７０−１、．．．、７０−ｎと電気的に接続されてもよく、ｋ番目［３＜ｋ＜（ｎ−２）］ステージは、（ｋ−２）番目ステージ及び（ｋ＋２）番目ステージと接続されてもよい。しかし、ステージ７０−１、．．．、７０−ｎの間の接続関係はこれに限られない。
【0046】
最初のステージ７０−１と最後のステージ７０−ｎとは互いに接続されてもよい。
【0047】
それぞれのステージ７０−１、．．．、７０−ｎは、周辺領域３０に位置する第１副ステージ７１−１、．．．、７１−ｎ、及び表示領域２０に位置する第２副ステージ７３−１、．．．、７３−ｎを含む。第１副ステージ７１−１、．．．、７１−ｎと第２副ステージ７３−１、．．．、７３−ｎとは電気的に互いに接続されている。
【0048】
各ステージ７０−１、．．．、７０−ｎは、複数の画素ＰＸ１１、ＰＸ１２、ＰＸ１３、．．．、ＰＸ１ｍ、．．．、ＰＸｎ１、ＰＸｎ２、ＰＸｎ３、．．．、ＰＸｎｍと直接接続している。
【0049】
一実施形態によれば、ステージ７０−１、．．．、７０−ｎは、縦方向または列方向に配列してもよい。各ステージ７０−１、．．．、７０−ｎは、一行の画素ＰＸ１１、ＰＸ１２、ＰＸ１３、．．．、ＰＸ１ｍ／．．．／ＰＸｎ１、ＰＸｎ２、ＰＸｎ３、．．．、ＰＸｎｍに対応してもよく、各ステージ７０−１、．．．、７０−ｎは、対応する行の画素ＰＸ１１、ＰＸ１２、ＰＸ１３、．．．、ＰＸ１ｍ、．．．、ＰＸｎ１、ＰＸｎ２、ＰＸｎ３、．．．、ＰＸｎｍと接続してもよい。各ステージ７０−１、．．．、７０−ｎの第２副ステージ７３−１、．．．、７３−ｎは、対応する画素行に沿って横方向に延在されてもよく、対応する画素行の下側に配置されてもよいが、これに限られない。例えば、少なくとも一つの第２副ステージ７３−１、．．．、７３−ｎは、対応する画素行の上側に配置されてもよい。
【0050】
他の実施形態によれば、ステージ７０−１、．．．、７０−ｎは、横方向または行方向に配列されてもよく、各ステージ７０−１、．．．、７０−ｎは、一列の画素ＰＸ１１、．．．、ＰＸｎ１／．．．／ＰＸ１ｍ、．．．、ＰＸｎｍに対応してもよい。各ステージ７０−１、．．．、７０−ｎは、対応する列の画素ＰＸ１１、．．．、ＰＸｎ１、．．．、ＰＸ１ｍ、．．．、ＰＸｎｍと接続されてもよい。
【0051】
一実施形態によれば、各画素ＰＸ１１、ＰＸ１２、ＰＸ１３、．．．、ＰＸｎｍは、図４に示すようにスイッチング部５と表示部６を含んでもよい。スイッチング部５は少なくとも一つのスイッチング素子、例えば、薄膜トランジスタを含んでもよい。薄膜トランジスタは、ゲート（ｇａｔｅ）、ソース（ｓｏｕｒｃｅ）、及びドレイン（ｄｒａｉｎ）を含んでもよい。
【0052】
一実施形態によれば、画素駆動部７０の副ステージ７１−１、．．．、７１−ｎ、７３−１、．．．、７３−ｎそれぞれは、少なくとも一つの薄膜トランジスタを含んでもよい。画素駆動部７０の薄膜トランジスタと、画素ＰＸ１１、ＰＸ１２、ＰＸ１３、．．．、ＰＸｎｍの薄膜トランジスタは、共通の薄膜から形成してもよい。
【0053】
本発明の一実施形態によれば、画素駆動部７０は、画素ＰＸ１１、ＰＸ１２、ＰＸ１３、．．．、ＰＸｎｍの薄膜トランジスタのゲートにゲート信号を供給するゲート駆動部であってもよい。他の実施形態によれば、画素駆動部７０は、画素ＰＸ１１、ＰＸ１２、ＰＸ１３、．．．、ＰＸｎｍの薄膜トランジスタのソースまたはドレインにデータ信号を供給するデータ駆動部であってもよい。
【0054】
このような表示パネル１０は、平板表示装置、例えば、液晶表示装置、有機発光表示装置、及び電気湿潤表示装置などの一部を構成することができる。
【0055】
以下、図６を参照して、本発明の一実施形態による液晶表示装置について詳細に説明する。
【0056】
図６は、本発明の一実施形態による液晶表示装置の概略的なブロック図である。
【0057】
図６を参照すれば、本発明の一実施形態による液晶表示装置７００は、表示パネル８００、ゲート駆動部４００、データ駆動部５００、及び信号制御部６００を含む。一実施形態によれば、ゲート駆動部４００は表示パネル８００の一部であってもよい。
【0058】
表示パネル８００は、複数の画素ＰＸ１１、ＰＸ２１、ＰＸ３１、．．．、複数のゲート線Ｇ１、Ｇ２、Ｇ３、及び複数のデータ線Ｄ１、Ｄ２、Ｄ３を含んでもよい。上述した実施形態と同様に、表示パネル８００は、画像を表示する表示領域８２０と、画像を表示しない周辺領域８３０に区切られてもよい。周辺領域８３０は、例えば、表示領域８２０の周辺に配置してもよく、ベゼルなどによって覆われてもよい。
【0059】
本発明の一実施形態によれば、表示領域８２０にはゲート駆動部４００の一部、画素ＰＸ１１、ＰＸ２１、ＰＸ３１、．．．、．．．、ゲート線Ｇ１、Ｇ２、Ｇ３、．．．データ線Ｄ１、Ｄ２、Ｄ３、．．．が配置されてもよく、表示領域８２０を除いた周辺領域８３０にはゲート駆動部４００の他の一部、データ駆動部５００及び複数の信号線ＶＳＬ、ＣＫ、ＣＫＢ、ＳＴＶが配置されてもよい。ゲート線Ｇ１、Ｇ２、Ｇ３、．．．及びデータ線Ｄ１、Ｄ２、Ｄ３、．．．は周辺領域８３０まで延長されてもよい。
【0060】
このように、ゲート駆動部４００の一部が表示領域８２０に配置されることによって、周辺領域８３０を狭くすることができる。周辺領域８３０が狭くなれば、表示パネル８００のベゼルを狭くすることができる。
【0061】
画素ＰＸ１１、ＰＸ２１、ＰＸ３１、．．．は、図５を参照して上述した通り、行と列に配列してもよい。それぞれの画素ＰＸ１１、ＰＸ２１、ＰＸ３１、．．．、．．．は、薄膜トランジスタＴＲ、液晶キャパシタＣｌｃ、及び維持キャパシタＣｓｔを含む。
【0062】
薄膜トランジスタＴＲの制御端子は、一つのゲート線Ｇ１、Ｇ２、Ｇ３に接続され、入力端子は一つのデータ線Ｄ１、Ｄ２、Ｄ３に接続され、出力端子は液晶キャパシタＣｌｃ及び維持キャパシタＣｓｔに接続される。維持キャパシタＣｓｔは第１共通電圧Ｖｃｏｍ１と薄膜トランジスタＴＲの間に接続されてもよく、液晶キャパシタＣｌｃは第２共通電圧Ｖｃｏｍ２と薄膜トランジスタＴＲの間に接続されてもよい。第１共通電圧Ｖｃｏｍ１と第２共通電圧Ｖｃｏｍ２は同一であるか、または異なってもよく、信号制御部６００またはデータ駆動部５００から印加されてもよい。
【0063】
ゲート線Ｇ１、Ｇ２、Ｇ３、．．．は、ゲート駆動部４００から出力されるゲート信号を画素ＰＸ１１、ＰＸ２１、ＰＸ３１、．．．、．．．に伝達することができる。ゲート線Ｇ１、Ｇ２、Ｇ３は行方向に延在してもよく、当該画素行の画素ＰＸ１１、ＰＸ２１、ＰＸ３１、．．．、．．．と接続されてもよい。データ線Ｄ１、Ｄ２、Ｄ３は、データ駆動部５００から出力されるデータ信号を画素ＰＸ１１、ＰＸ２１、ＰＸ３１、．．．、．．．に伝達することができる。データ線Ｄ１、Ｄ２、Ｄ３は列方向に延在してもよく、当該画素列の画素ＰＸ１１、ＰＸ２１、ＰＸ３１、．．．、．．．と接続されてもよい。ゲート線Ｇ１、Ｇ２、Ｇ３とデータ線Ｄ１、Ｄ２、Ｄ３とは、互いに絶縁され、交差してもよい。
【0064】
信号制御部６００は、各種信号、例えば、映像信号ＤＡＴ及び制御信号ＣＮＴを出力する。制御信号ＣＮＴは、低電圧ＶＳＳ、クロック信号ＣＫ、ＣＫＢ及びスキャン開示信号ＳＴＶなどを含んでもよい。
【0065】
データ駆動部５００は、信号制御部６００から受けた信号、例えば、映像信号ＤＡＴまたは制御信号ＣＮＴの制御によってデータ信号を生成することができる。信号制御部６００は、フレキシブル印刷回路膜などのフィルム（図示せず）に形成されている導電線を通して信号ＤＡＴ、ＣＮＴをデータ駆動部５００に伝達することができ、データ駆動部５００は、フレキシブル印刷回路膜などのフィルムから形成されている導電線を通して信号ＳＴＶ、ＣＫ、ＣＫＢ、ＶＳＳをゲート駆動部４００に伝達することができる。
【0066】
ゲート駆動部４００は、データ駆動部５００から一つ以上の低電圧ＶＳＳ、クロック信号ＣＫ、ＣＫＢ、及びスキャン開示信号ＳＴＶを受けて、例えば、ゲートオン電圧及びゲートオフ電圧からなるゲート信号を生成し、ゲート線Ｇ１、Ｇ２、Ｇ３にゲート信号を印加する。ゲートオン電圧は薄膜トランジスタＴＲをターンオンさせることができる電圧であり、ゲートオフ電圧は薄膜トランジスタＴＲをターンオフさせることができる電圧である。
【0067】
ゲート駆動部４００は、互いに接続された複数のステージＳＲ１、ＳＲ２、ＳＲ３、．．．を含む。複数のステージＳＲ１、ＳＲ２、ＳＲ３、．．．は、一方向、例えば、縦方向に配列してもよい。各ステージＳＲ１、ＳＲ２、ＳＲ３、．．．は、一つのゲート信号を生成して、対応するゲート線Ｇ１、Ｇ２、Ｇ３、．．．に印加することができる。各ステージＳＲ１、ＳＲ２、ＳＲ３、．．．は、それぞれのゲート線Ｇ１、Ｇ２、Ｇ３、．．．に接続され、ゲート信号を出力するそれぞれのゲート信号出力端子ＧＳｏｕｔ１、ＧＳｏｕｔ２、ＧＳｏｕｔ３、．．．を有してもよい。
【0068】
本発明の一実施形態によれば、各ステージＳＲｉ（ｉ＝１，２，３，…）は、前段ステージＳＲ（ｉ−１）及び後段ステージＳＲ（ｉ＋１）のゲート信号出力端子ＧＳｏｕｔ（ｉ−１）、ＧＳｏｕｔ（ｉ＋１）と接続してもよい。前段ステージがない第１ステージＳＲ１は、前段ステージのゲート信号出力端子と接続する代わりに、１フレームの開始を知らせるスキャン開示信号ＳＴＶを受信することができる。後段ステージがない最後のステージは、後段ステージの出力端子と接続する代わりに、他の信号を受信してもよい。
【0069】
本発明の一実施形態によれば、各ステージＳＲ１、ＳＲ２、ＳＲ３、．．．は、ゲートオフ電圧に準ずる低電圧を有する配線と接続される。各ステージＳＲ１、ＳＲ２、ＳＲ３、．．．は、また、ゲートオフ電圧より低い他の低電圧を有する配線と接続されてもよい。
【0070】
各ステージＳＲ１、ＳＲ２、ＳＲ３、．．．は、クロック信号ＣＫ、ＣＫＢを受ける。クロック信号は、互いに異なる第１クロック信号ＣＫ及び第２クロック信号ＣＫＢを含んでもよく、奇数番目のステージＳＲ１、ＳＲ３、．．．は、第１クロック信号ＣＫを出力する配線と接続されてもよく、偶数番目のステージＳＲ２、．．．は、第２クロック信号ＣＫＢを出力する配線と接続されてもよい。第２クロック信号ＣＫＢの位相は、第１クロック信号ＣＫの位相と反対であってもよい。
【0071】
ゲート駆動部４００は、ゲート線Ｇ１、Ｇ２、Ｇ３、．．．と接続しない一つ以上のダミーステージ（図示せず）をさらに含んでもよい。ダミーステージは、クロック信号ＣＫ、ＣＫＢ及び低電圧ＶＳＳと最後のステージのゲート信号などを受けてダミーゲート信号を生成することができ、生成されたダミーゲート信号は最後のステージにさらに入力されてもよい。表示パネル８００は、映像表示と関連ないダミーゲート線（図示せず）をさらに含むことができ、ダミーゲート線はダミーステージと接続されてもよい。ダミーステージ及びダミーゲート線は周辺領域８３０に配置されてもよい。
【0072】
本発明の一実施形態によれば、各ステージＳＲ１、ＳＲ２、ＳＲ３、．．．は第１副ステージ４４０及び第２副ステージ４７０を含む。第２副ステージ４７０は表示領域８２０に配置され、第１副ステージ４４０は周辺領域８３０に配置される。第１副ステージ４４０と第２副ステージ４７０は電気的に互いに接続されている。第１副ステージ４４０はゲート線Ｇ１、Ｇ２、Ｇ３と接続されて、ゲート線Ｇ１、Ｇ２、Ｇ３、．．．にゲート信号を印加する。
【0073】
第２副ステージ４７０は、ゲート線Ｇ１、Ｇ２、Ｇ３、．．．に沿って横方向に延在してもよい。一実施形態によれば、第２副ステージ４７０の長さＬ１は、ゲート線Ｇ１、Ｇ２、Ｇ３、．．．の長さＬ２の約５％乃至約２０％であってもよい。第２副ステージ４７０の長さＬ１は、ゲート線Ｇ１、Ｇ２、Ｇ３、．．．の抵抗及びキャパシタンス、ゲート信号のサイズ、表示パネル８００のサイズ、または画素ＰＸ１１、ＰＸ２１、 ＰＸ３１、．．．のサイズに応じて異なってもよい。
【0074】
本発明の他の実施形態によれば、ゲート駆動部４００のステージＳＲ１、ＳＲ２、ＳＲ３、．．．は、表示パネル８００の左右に分けて配置されてもよい。例えば、奇数番目ゲート線Ｇ１、Ｇ３、．．．に接続する奇数番目ステージＳＲ１、ＳＲ３、．．．は、表示パネル８００の左側に主に配置され、偶数番目ゲート線Ｇ２に接続する偶数番目ステージＳＲ２は、表示パネル８００の右側に主に配置されてもよい。具体的には、奇数番目ステージＳＲ１、ＳＲ３、．．．の第１副ステージ４４０は、表示領域８２０左側周縁付近に位置した周辺領域８３０の左側部に配置され、偶数番目ステージＳＲ２の第１副ステージ４４０は、表示領域８２０右側周縁付近に位置した周辺領域８３０の右側部に配置されてもよい。これとは異なって、奇数番目ステージＳＲ１、ＳＲ３、．．．は表示パネル８００の右側に主に配置され、偶数番目ステージＳＲ２は表示パネル８００の左側に主に配置されてもよい。
【0075】
一実施形態によれば、ゲート駆動部４００の各ステージＳＲ１、ＳＲ２、ＳＲ３、．．．は、少なくとも一つの薄膜トランジスタを含んでもよい。ゲート駆動部４００の薄膜トランジスタは、画素ＰＸ１１、ＰＸ２１、ＰＸ３１、．．．の薄膜トランジスタＴＲと実質的に同一の工程を経て形成されてもよい。
【0076】
一実施形態によれば、ゲート駆動部４００の一つの薄膜トランジスタの一部は第１副ステージ４４０に含まれ、それ以外の一部は第２副ステージ４７０に含まれてもよい。他の実施形態によれば、各ステージＳＲ１、ＳＲ２、ＳＲ３、．．．が二つ以上の薄膜トランジスタを含み、第１副ステージ４４０と第２副ステージ４７０がそれぞれ一つ以上の薄膜トランジスタを含んでもよい。周辺領域８３０の面積を減らすために、第２副ステージ４７０に含まれる薄膜トランジスタは、第１副ステージ４４０の薄膜トランジスタに比べて面積が大きくてもよい。
【0077】
図６は、液晶表示装置を例に挙げて説明したが、実施形態によるゲート駆動部４００は、有機発光ダイオード（ＯＬＥＤ）、電気湿潤ディスプレイ（ＥＷＤ）、及びその他の表示装置にも適用される。
【0080】
図７を参照すれば、ゲート駆動部の各ステージＳＲは、伝達信号（ｃａｒｒｙ ｓｉｇｎａｌ）ＣＲ及びゲート信号ＧＳを生成して出力し、クロック端子ＣＫｉｎ、第１乃至第３信号入力端子ＩＮ１、ＩＮ２、ＩＮ３、第１及び第２低電圧入力端子Ｖｉｎ１、Ｖｉｎ２、ゲート信号出力端子ＧＳｏｕｔ、伝達信号出力端子ＣＲｏｕｔ、及び複数の薄膜トランジスタ、例えば、第１乃至第１７薄膜トランジスタＴｒ１、．．．、Ｔｒ１７を含む。
【0081】
図６及び図７を参照すれば、クロック端子ＣＫｉｎには互いに異なるクロック信号である第１クロック信号ＣＫ及び第２クロック信号ＣＫＢのいずれか一つが入力される。例えば、図６において、奇数番目ステージＳＲ１、ＳＲ３、．．．の場合、第１クロック信号ＣＫが印加されてもよく、偶数番目ステージＳＲ２、．．．の場合、第２クロック信号ＣＫＢが印加されてもよい。
【0082】
第１信号入力端子ＩＮ１には、前段ステージのゲート信号ＧＳｐが入力されてもよい。前段ステージがない第１ステージの場合、第１信号入力端子ＩＮ１にスキャン開示信号ＳＴＶが入力されてもよい。
【0083】
第２信号入力端子ＩＮ２には、後段ステージの伝達信号、特に、すぐ次段ステージの伝達信号ＣＲ１が入力されてもよい。
【0084】
第３信号入力端子ＩＮ３には、後段ステージの伝達信号、特に、次の次段ステージの伝達信号ＣＲ２が入力されてもよい。
【0085】
第１低電圧入力端子Ｖｉｎ１と第２低電圧入力端子Ｖｉｎ２には、それぞれ互いに異なるサイズの低電圧である第１低電圧ＶＳＳ１と第２低電圧ＶＳＳ２が入力される。一実施形態によれば、第２低電圧ＶＳＳ２は第１低電圧ＶＳＳ１より低くてもよい。第１低電圧ＶＳＳ１及び第２低電圧ＶＳＳ２の値は場合により変化し、約−５Ｖ以下であってもよい。
【0086】
薄膜トランジスタＴｒ１、．．．、Ｔｒ１７は、機能によって入力部４５１、インバータ部４５３、伝達信号部４５５、プルアップ部４５７、及びプルダウン部４５９にまとめることができる。
【0087】
入力部４５１は、第１信号入力端子ＩＮ１と接続して、前段ステージのゲート信号ＧＳｐ［但し、最初のステージの場合、スキャン開示信号ＳＴＶ］を受信する。前段ステージのゲート信号ＧＳｐがゲートオン電圧になれば、入力端と出力端を互いに接続してゲートオン電圧をそのまま出力し、前段ステージのゲート信号ＧＳｐがゲートオフ電圧になれば、入力端と出力端を分離させる。本発明の一実施形態によれば、入力部４５１は、第４薄膜トランジスタＴｒ４を含む。第４薄膜トランジスタＴｒ４の入力端子及び制御端子は第１信号入力端子ＩＮ１に共通接続（ダイオード接続）しており、出力端子は接続点Ｑ１と接続する。
【0088】
インバータ部４５３は、クロック端子ＣＫｉｎ及び接続点Ｑ２、Ｑ４と接続しており、ゲート信号ＧＳと反対位相の信号を出力する。言い換えれば、インバータ部４５３の出力と接続する接続点Ｑ２における信号の位相は、ゲート信号出力端子ＧＳｏｕｔに接続した接続点Ｑ３における信号の位相と反対である。そのためにインバータ部４５３の出力信号または接続点Ｑ２における信号をインバータ信号ともいう。本発明の一実施形態によれば、インバータ部４５３は第７薄膜トランジスタＴｒ７及び第１２薄膜トランジスタＴｒ１２を含んでもよい。第１２薄膜トランジスタＴｒ１２の制御端子と入力端子はクロック端子ＣＫｉｎと共通接続し、出力端子は接続点Ｑ４と接続する。第７薄膜トランジスタＴｒ７の制御端子は接続点Ｑ４と接続し、入力端子はクロック端子ＣＫｉｎと接続し、出力端子は接続点Ｑ２と接続する。第７薄膜トランジスタＴｒ７の入力端子と制御端子の間、及び制御端子と出力端子の間に、それぞれ寄生キャパシタ（図示せず）が形成されていることがある。クロック端子ＣＫｉｎからの入力ＣＫ／ＣＫＢがハイ（ｈｉｇｈ）であれば、第１２薄膜トランジスタＴｒ１２がターンオンされ、第７薄膜トランジスタＴｒ７もターンオンされて、これによって接続点Ｑ２の電圧がハイになる。クロック端子ＣＫｉｎからの入力ＣＫ／ＣＫＢがロー（ｌｏｗ）であれば、第１２薄膜トランジスタＴｒ１２がターンオフされ、接続点Ｑ４の電圧によって第７薄膜トランジスタＴｒ７の動作が変化する。接続点Ｑ４の電圧がハイであれば、第７薄膜トランジスタＴｒ７はターンオンされて低い電圧を接続点Ｑ２に伝達し、接続点Ｑ４の電圧がローであれば、第７薄膜トランジスタＴｒ７がターンオフされる。
【0089】
伝達信号部４５５は、クロック端子ＣＫｉｎ、接続点Ｑ１、及び伝達信号出力端子ＣＲｏｕｔと接続しており、伝達信号出力端子ＣＲｏｕｔを通じて伝達信号ＣＲを出力する。一実施形態によれば、伝達信号部４５５は第１５薄膜トランジスタＴｒ１５を含んでもよい。第１５薄膜トランジスタＴｒ１５の入力端子にはクロック端子ＣＫｉｎが接続され、制御端子は接続点Ｑ１に接続し、出力端子は伝達信号出力端子ＣＲｏｕｔ及び接続点Ｑ３と接続する。接続点Ｑ１の電圧がハイであれば、クロック端子ＣＫｉｎからの入力ＣＫ／ＣＫＢが伝達信号出力端子ＣＲｏｕｔに出力され、接続点Ｑ１の電圧がローであれば、接続点Ｑ３の電圧が伝達信号出力端子ＣＲｏｕｔに出力される。第１５薄膜トランジスタＴｒ１５の制御端子と出力端子の間には、寄生キャパシター（図示せず）が形成されていることがある。
【0090】
プルアップ部４５７は、クロック端子ＣＫｉｎ、接続点Ｑ１、及びゲート信号出力端子ＧＳｏｕｔと接続しており、ゲート信号出力端子ＧＳｏｕｔを通じてゲート信号ＧＳを出力する。一実施形態によれば、プルアップ部４５７は第１薄膜トランジスタＴｒ１及びキャパシタＣ１を含む。第１薄膜トランジスタＴｒ１の制御端子は接続点Ｑ１に接続し、入力端子はクロック端子ＣＫｉｎと接続し、出力端子はゲート信号出力端子ＧＳｏｕｔと接続する。キャパシタＣ１は、第１薄膜トランジスタＴｒ１の制御端子と出力端子の間に接続している。接続点Ｑ１の電圧がハイであれば、クロック端子ＣＫｉｎからの入力ＣＫ／ＣＫＢがゲート信号出力端子ＧＳｏｕｔに出力される。接続点Ｑ１の電圧がローに下がれば、第１薄膜トランジスタＴｒ１はターンオフされて、他のところから受けた低い電圧がゲート信号出力端子ＧＳｏｕｔに出力される。
【0091】
プルダウン部４５９は、接続点Ｑ１、Ｑ２、伝達信号ＣＲ、またはゲート信号ＧＳの電位を低くして、安定的にゲート信号ＧＳと伝達信号ＣＲが出力されるようにする。プルダウン部４５９は、第２薄膜トランジスタＴｒ２、第３薄膜トランジスタＴｒ３、第５薄膜トランジスタＴｒ５、第６薄膜トランジスタＴｒ６、第８薄膜トランジスタＴｒ８乃至第１１薄膜トランジスタＴｒ１１、第１３薄膜トランジスタＴｒ１３、第１６薄膜トランジスタＴｒ１６、及び第１７薄膜トランジスタＴｒ１７を含む。
【0092】
接続点Ｑ１をプルダウンさせる回路について説明する。第６薄膜トランジスタＴｒ６、第９薄膜トランジスタＴｒ９、第１０薄膜トランジスタＴｒ１０、及び第１６薄膜トランジスタＴｒ１６は、接続点Ｑ１をプルダウンさせる。
【0093】
第６薄膜トランジスタＴｒ６は、次の次段ステージの伝達信号ＣＲ２によってターンオンされて、接続点Ｑ１の電圧を第２低電圧ＶＳＳ２に低める。第６薄膜トランジスタＴｒ６の制御端子は第３信号入力端子ＩＮ３と接続し、入力端子は第２低電圧入力端子Ｖｉｎ２と接続し、出力端子は接続点Ｑ１と接続する。
【0094】
第９薄膜トランジスタＴｒ９及び第１６薄膜トランジスタＴｒ１６は、次段ステージの伝達信号ＣＲ１によってターンオンされて接続点Ｑ１をプルダウンさせ、例えば、第２低電圧ＶＳＳ２に低くする。第９薄膜トランジスタＴｒ９の制御端子は第２信号入力端子ＩＮ２と接続し、第１入出力端子は接続点Ｑ１と接続し、第２入出力端子は第１６薄膜トランジスタＴｒ１６と接続する。第１６薄膜トランジスタＴｒ１６の制御端子及び出力端子が、第９薄膜トランジスタＴｒ９の第２入出力端子と共通接続（ダイオード接続）し、入力端子は第２低電圧入力端子Ｖｉｎ２と接続する。
【0095】
第１０薄膜トランジスタＴｒ１０は、接続点Ｑ２の信号がハイである時、接続点Ｑ１の電圧を第２低電圧ＶＳＳ２に低める。第１０薄膜トランジスタＴｒ１０の制御端子は接続点Ｑ２と接続し、入力端子は第２低電圧入力端子Ｖｉｎ２と接続し、出力端子は接続点Ｑ１と接続する。
【0096】
次に、接続点Ｑ２をプルダウンさせる回路について説明する。接続点Ｑ２をプルダウンさせる薄膜トランジスタは、第５薄膜トランジスタＴｒ５、第８薄膜トランジスタＴｒ８、及び第１３薄膜トランジスタＴｒ１３である。
【0097】
第５薄膜トランジスタＴｒ５は、前段ステージのゲート信号ＧＳｐによって接続点Ｑ２の電圧を第２低電圧ＶＳＳ２に低める。第５薄膜トランジスタＴｒ５の制御端子は第１信号入力端子ＩＮ１と接続しており、入力端子は第２低電圧入力端子Ｖｉｎ２と接続し、出力端子は接続点Ｑ２と接続する。
【0098】
第８薄膜トランジスタＴｒ８及び第１３薄膜トランジスタＴｒ１３は、接続点Ｑ３の電圧または伝達信号ＣＲによって接続点Ｑ２の電圧を第１低電圧ＶＳＳ１に低める。第８薄膜トランジスタＴｒ８の制御端子は伝達信号出力端子ＣＲｏｕｔまたは接続点Ｑ３と接続し、入力端子は第１低電圧入力端子Ｖｉｎ１と接続し、出力端子は接続点Ｑ２と接続する。第１３薄膜トランジスタＴｒ１３の制御端子は伝達信号出力端子ＣＲｏｕｔまたは接続点Ｑ３と接続し、入力端子は第１低電圧入力端子Ｖｉｎ１と接続し、出力端子は接続点Ｑ４と接続する。第１３薄膜トランジスタＴｒ１３は、接続点Ｑ３の電圧または伝達信号ＣＲによって接続点Ｑ４の電位を第１低電圧ＶＳＳ１に低めて、第７薄膜トランジスタＴｒ７をターンオフさせる。このことにより、接続点Ｑ２に入るクロック信号ＣＫ／ＣＫＢを遮断して、接続点Ｑ２の電圧が第８薄膜トランジスタＴｒ８を通じて入る第１低電圧ＶＳＳ１に維持されるようにする。
【0099】
次に、伝達信号ＣＲの電圧を下げる回路について説明する。伝達信号ＣＲの電圧を下げる薄膜トランジスタは、第１１薄膜トランジスタＴｒ１１及び第１７薄膜トランジスタＴｒ１７である。
【0100】
第１１薄膜トランジスタＴｒ１１は、接続点Ｑ２の電圧がハイである場合、伝達信号ＣＲの電圧を第２低電圧ＶＳＳ２に低める。第１１薄膜トランジスタＴｒ１１の制御端子は接続点Ｑ２と接続し、入力端子は第２低電圧入力端子Ｖｉｎ２と接続し、出力端子は伝達信号出力端子ＣＲｏｕｔと接続する。
【0101】
第１７薄膜トランジスタＴｒ１７は、次段ステージの伝達信号ＣＲ１によって伝達信号出力端子ＣＲｏｕｔの電圧を第２低電圧ＶＳＳ２に低める。第１７薄膜トランジスタＴｒ１７は第１１薄膜トランジスタＴｒ１１の動作を補助する。第１７薄膜トランジスタＴｒ１７の制御端子は第２信号入力端子ＩＮ２と接続し、入力端子は第２低電圧入力端子Ｖｉｎ２と接続し、出力端子は伝達信号出力端子ＣＲｏｕｔと接続する。
【0102】
次に、ゲート信号ＧＳの電圧を安定化させる回路について説明する。ゲート信号ＧＳの電圧を下げる薄膜トランジスタは、第２薄膜トランジスタＴｒ２及び第３薄膜トランジスタＴｒ３である。
【0103】
第２薄膜トランジスタＴｒ２は、次段ステージの伝達信号ＣＲ１によって本段ゲート信号ＧＳを第１低電圧ＶＳＳ１に変える。第２薄膜トランジスタＴｒ２の制御端子は第２信号入力端子ＩＮ２と接続し、入力端子は第１低電圧入力端子Ｖｉｎ１と接続し、出力端子はゲート信号出力端子ＧＳｏｕｔと接続する。本発明の他の実施形態によれば、第２薄膜トランジスタＴｒ２の入力端子は第２低電圧入力端子Ｖｉｎ２と接続する。
【0104】
第３薄膜トランジスタＴｒ３は、接続点Ｑ２の電圧がハイである場合、本段ゲート信号ＧＳを第１低電圧ＶＳＳ１に変える。第３薄膜トランジスタＴｒ３の制御端子は接続点Ｑ２と接続し、入力端子は第１低電圧入力端子Ｖｉｎ１と接続し、出力端子はゲート信号出力端子ＧＳｏｕｔと接続する。
【0105】
このような構造のステージＳＲにおいて、プルアップ部４５７に含まれている第１薄膜トランジスタＴｒ１またはプルダウン部４５９の第２薄膜トランジスタＴｒ２は、ゲート信号ＧＳを安定的に印加または生成するために、一つのステージ面積で約５０％以上を占めてもよい。したがって、第１薄膜トランジスタＴｒ１と第２薄膜トランジスタＴｒ２のうちの少なくとも一つを表示領域８２０に形成すれば、周辺領域８３０及びベゼルのサイズを小さくすることができる。
【0106】
図７のステージＳＲは、液晶表示装置だけでなく、有機発光表示装置、電気湿潤表示装置など他の表示装置に用いることができる。
【0107】
それでは、第２薄膜トランジスタＴｒ２が表示領域８３０に配置された液晶表示装置用表示パネルの例について、図８を参照して詳細に説明する。
【0108】
図８は、本発明の一実施形態による液晶表示装置用表示パネルにおけるゲート駆動部及び画素の等価回路図である。
【0109】
図８を参照すれば、本実施形態による表示パネルは、ステージＳＲを含むゲート駆動部、画素ＰＸ、ゲート線ＧＬ、及びデータ線ＤＬを含み、表示領域９２０と周辺領域９３０に分かれている。
【0110】
ゲート線ＧＬは、ゲート信号を伝達し、データ線ＤＬはデータ信号を伝達する。
【0111】
画素ＰＸは、第１スイッチング素子Ｑａ、第２スイッチング素子Ｑｂ、第３スイッチング素子Ｑｃ、第１液晶キャパシタＣｌｃａ、及び第２液晶キャパシタＣｌｃｂを含む。第１スイッチング素子Ｑａ、第２スイッチング素子Ｑｂ、及び第３スイッチング素子Ｑｃは、薄膜トランジスタなどの三端子素子であってもよい。第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂの制御端子はゲート線ＧＬに接続し、入力端子はデータ線ＤＬと接続し、第１スイッチング素子Ｑａの出力端子は第１液晶キャパシタＣｌｃａと接続し、第２スイッチング素子Ｑｂの出力端子は第２液晶キャパシタＣｌｃｂと接続する。第３スイッチング素子Ｑｃの制御端子はゲート線ＧＬと接続し、入力端子は基準電圧Ｖｒｅｆと接続し、出力端子は第２液晶キャパシタＣｌｃｂと接続する。第１液晶キャパシタＣｌｃａは第１スイッチング素子Ｑａと共通電圧Ｖｃｏｍの間に接続する。第２液晶キャパシタＣｌｃｂの一端子は、第２スイッチング素子Ｑｂ及び第３スイッチング素子Ｑｃと接続し、他側端子は共通電圧Ｖｃｏｍと接続してもよい。
【0112】
本実施形態によるステージＳＲは、図７に示したものと実質的に同一の構造を有する。即ち、ステージＳＲはクロック端子ＣＫｉｎ、第１乃至第３信号入力端子ＩＮ１、ＩＮ２、ＩＮ３、第１及び第２低電圧入力端子Ｖｉｎ１、Ｖｉｎ２、ゲート信号出力端子ＧＳｏｕｔ、伝達信号出力端子ＣＲｏｕｔ、及び第１乃至第１７薄膜トランジスタＴｒ１、．．．、Ｔｒ１７を含む。但し、図８でゲート信号出力端子ＧＳｏｕｔは別に示さず、当該地点がゲート線ＧＬと直ちに接続するようにした。
【0113】
第２薄膜トランジスタＴｒ２は表示領域９２０に配置され、他の薄膜トランジスタＴｒ１、Ｔｒ３、．．．、Ｔｒ１７は周辺領域９３０に配置されている。本発明の一実施形態によれば、第２薄膜トランジスタＴｒ２は画素ＰＸの下側に配置してもよい。第２薄膜トランジスタＴｒ２のチャネル幅Ｗとチャネル長さＬの比（Ｗ／Ｌ）は、第１スイッチング素子Ｑａ、第２スイッチング素子Ｑｂ、及び第３スイッチング素子Ｑｃより大きくてもよい。
【0114】
ステージＳＲに接続されたゲート線ＧＬに印加されるゲート信号がゲートオン電圧になれば、これに接続された第１スイッチング素子Ｑａ、第２スイッチング素子Ｑｂ、及び第３スイッチング素子Ｑｃがターンオンされる。そのためにデータ線ＤＬに印加されたデータ電圧は、ターンオンされた第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂを通じてそれぞれ第１液晶キャパシタＣｌｃａ及び第２液晶キャパシタＣｌｃｂに印加される。この時、第１スイッチング素子Ｑａの出力端子電圧はデータ電圧と同一であるが、第２スイッチング素子Ｑｂの出力端子電圧はデータ電圧と異なる。これは、直列に接続された第２スイッチング素子Ｑｂと第３スイッチング素子Ｑｃが、データ電圧と基準電圧Ｖｒｅｆの間に接続して抵抗として作用して、データ電圧を分圧するためである。したがって、第２液晶キャパシタＣｌｃｂに印加される電圧は、第１液晶キャパシタＣｌｃａに印加される電圧よりさらに小さくなる。これによって、第１液晶キャパシタＣｌｃａに充電された電圧と第２液晶キャパシタＣｌｃｂに充電された電圧は互いに異なる。第１液晶キャパシタＣｌｃａに充電された電圧と第２液晶キャパシタＣｌｃｂに充電された電圧が互いに異なるので、第１液晶キャパシタＣｌｃａに相当する第１副画素と、第２液晶キャパシタＣｌｃｂに相当する第２副画素において、液晶分子が傾く角度が異なるようになり、そのために二つの副画素の輝度が異なる。したがって、このように作動した画素を有する液晶表示装置は、良い側面視認性を有することができる。
【0117】
図９を参照すれば、本実施形態による表示パネルは、ステージＳＲを含むゲート駆動部、画素ＰＸ１１、ＰＸ２１、ゲート線Ｇ１、Ｇ２、及びデータ線Ｄ１１、Ｄ１２などを含み、表示領域９２０と周辺領域９３０に分かれている。
【0118】
図９に示したゲート駆動部のステージＳＲは、図８に示したゲート駆動部のステージＳＲと類似している。即ち、ステージＳＲは、クロック端子ＣＫｉｎ、第１乃至第３信号入力端子ＩＮ１、ＩＮ２、ＩＮ３、第１及び第２低電圧入力端子Ｖｉｎ１、Ｖｉｎ２、ゲート信号出力端子ＧＳｏｕｔ、伝達信号出力端子ＣＲｏｕｔ、及び第１乃至第１７薄膜トランジスタＴｒ１、．．．、Ｔｒ１７を含む。
【0119】
しかし、図８のステージＳＲは、一つのゲート線ＧＬに接続しており、一つの第２薄膜トランジスタＴｒ２を含むが、図９のステージＳＲは、二つのゲート線Ｇ１、Ｇ２と接続しており、互いに離れている少なくとも一対の第２薄膜トランジスタＴｒ２１、Ｔｒ２２を含む。また、図９のステージＳＲは、二つの画素行に対応する縦長さを占めてもよい。
【0120】
一例の画素ＰＸ１１、ＰＸ１２の左右両側には一対のデータ線Ｄ１１、Ｄ１２が配置されており、二つの画素ＰＸ１１、ＰＸ１２が互いに異なるデータ線Ｄ１１、Ｄ１２に接続している。
【0121】
第２薄膜トランジスタＴｒ２１、Ｔｒ２２は表示領域９２０に配置されており、他の薄膜トランジスタＴｒ１、Ｔｒ３、．．．、Ｔｒ１７は周辺領域９３０に配置されている。それぞれの第２薄膜トランジスタＴｒ２１、Ｔｒ２２は、対応するゲート線Ｇ１、Ｇ２に隣接した位置、画素ＰＸ１１、ＰＸ２１の間、例えば、画素ＰＸ１１、ＰＸ２１の下側に配置してもよい。
【0122】
一つのステージＳＲに属する第２薄膜トランジスタの数は、３つ以上であってもよいが、例えば、図１０に示したように各ステージＳＲが含む第２薄膜トランジスタＴｒ２１１、Ｔｒ２１２、．．．、Ｔｒ２１ｎ、Ｔｒ２２１、Ｔｒ２２２、．．．、Ｔｒ２２ｎ）の数が、対応する画素行に属する画素ＰＸ１１、ＰＸ１２、．．．、ＰＸ１ｎ、ＰＸ２１、ＰＸ２２、．．．、ＰＸ２ｎの総数と同一であってもよい。この時、各画素ＰＸ１１、ＰＸ１２、．．．、ＰＸ１ｎ、ＰＸ２１、ＰＸ２２、．．．、ＰＸ２ｎの下／上には、一つの第２薄膜トランジスタＴｒ２１１、Ｔｒ２１２、．．．、Ｔｒ２１ｎ、Ｔｒ２２１、Ｔｒ２２２、．．．、Ｔｒ２２ｎを配置してもよい。
【0123】
しかし、これとは異なって、第２薄膜トランジスタの数が、対応する画素行に属する画素ＰＸ１１、ＰＸ１２、．．．、ＰＸ１ｎ、ＰＸ２１、ＰＸ２２、．．．、ＰＸ２ｎの総数より小さくてもよい。この場合には、一部画素ＰＸ１１、ＰＸ１２、．．．、ＰＸ１ｎ、ＰＸ２１、ＰＸ２２、．．．、ＰＸ２ｎ）の上／下側には第２薄膜トランジスタがあるが、それ以外の画素ＰＸ１１、ＰＸ１２、．．．、ＰＸ１ｎ、ＰＸ２１、ＰＸ２２、．．．、ＰＸ２ｎの上／下側には第２薄膜トランジスタがなくてもよい。したがって、第２薄膜トランジスタの上に位置した一部画素ＰＸ１１、ＰＸ１２、．．．、ＰＸ１ｎ、ＰＸ２１、ＰＸ２２、．．．、ＰＸ２ｎのサイズが、それ以外の画素ＰＸ１１、ＰＸ１２、．．．、ＰＸ１ｎ、ＰＸ２１、ＰＸ２２、．．．、ＰＸ２ｎのサイズより小さくてもよい。しかし、全ての画素ＰＸ１１、ＰＸ１２、．．．、ＰＸ１ｎ、ＰＸ２１、ＰＸ２２、．．．、ＰＸ２ｎのサイズが実質的に同一であってもよい。
【0125】
図１１は、本発明の一実施形態による液晶表示装置用表示パネルの下部表示板の概略的な配置図であり、図１２は、図１１に示した下部表示板における一画素と、その下に位置したゲート駆動部の一部を示す配置図であり、図１３は、図１２に示した下部表示板を有する表示パネルのＸＩＩＩ−ＸＩＩＩ線に沿った断面図である。
【0126】
図１３を参照すれば、本実施形態による液晶表示装置用表示パネルは、互いに対向する下部表示板１００と上部表示板２００、これら二つの表示板１００、２００の間に介されている液晶層３００、及び表示板１００、２００の外側面に付着している一対の偏光子（図示せず）を含む。表示パネルの画素は、図８に示したように、第１、第２及び第３スイッチング素子Ｑａ、Ｑｂ、Ｑｃと、第１及び第２液晶キャパシタＣｌｃａ、Ｃｌｃｂを含み、下部表示板１００に位置した部分（以下、「画素下部」という）、上部表示板２００に位置した部分、及びその間の液晶層３００部分から構成してもよい。図１３において、図面符号３１は液晶分子を示す。
【0127】
まず、下部表示板１００について詳細に説明する。
【0128】
図１１を参照すれば、下部表示板１００は、第１乃至第１７薄膜トランジスタＴｒ１、Ｔｒ２１、Ｔｒ２２、Ｔｒ３、．．．、Ｔｒ１７を含むステージを含むゲート駆動部、複数のクロック信号線ＣＫＬ１、．．．、ＣＫＬ６、複数の低電圧線ＶＳＬ１、ＶＳＬ２、スキャン開示信号線ＳＴＶＬ、共通電圧線ＶＣＬなどを含む入力信号線、及び複数の画素下部ＰＸＬなどを含む。図１１に示したゲート駆動部のステージは、図９に示したゲート駆動部のステージＳＲと実質的に同一であってもよい。
【0129】
下部表示板１００は、表示領域９２０と周辺領域９３０に区切られており、画素下部ＰＸＬ及び第２薄膜トランジスタＴｒ２１、Ｔｒ２２は表示領域９２０に配置し、ステージの他の薄膜トランジスタＴｒ１、Ｔｒ３、．．．、Ｔｒ１７及び入力信号線は周辺領域９３０に配置する。
【0130】
下部表示板１００は、下部基板１１０と、その上に配置する複数の薄膜から形成してもよい。
【0131】
図１１乃至図１３を参照すれば、下部基板１１０の上にゲート層部材を配置する。ゲート層部材は、ゲート線Ｇ１、第１信号線１２７、第２信号線１２８、第１乃至第３スイッチング素子Ｑａ、Ｑｂ、Ｑｃの制御端子、例えば、第１及び第２スイッチング素子Ｑａ、Ｑｂ、Ｑｃの共通制御端子１２４ａｂ、第２薄膜トランジスタＴｒ２１の制御端子１２４ｄ、維持電極１２５ｈ、１２５ｖ、及び維持電極線（ｓｔｏｒａｇｅ ｅｌｅｃｔｒｏｄｅ ｌｉｎｅ）１２５などを含む。
【0132】
ゲート線Ｇ１、第１及び第２信号線１２７、１２８及び維持電極線１２５は、ほぼ行方向に延在している。ゲート線Ｇ１は、第１及び第２スイッチング素子Ｑａ、Ｑｂの制御端子１２４ａｂ、及びステージのゲート信号出力端子ＧＳｏｕｔと接続する。第１信号線１２７は第１低電圧入力端子Ｖｉｎ１と接続し、第２信号線１２８は第２薄膜トランジスタＴｒ２１の制御端子１２４ｄ及び第２信号入力端子ＩＮ２と接続する。維持電極線１２５は、横維持電極（ｌｏｎｇｉｔｕｄｉｎａｌ ｓｔｏｒａｇｅ ｅｌｅｃｔｒｏｄｅ）１２５ｈ）及び縦維持電極（ｔｒａｎｓｖｅｒｓｅ ｓｔｏｒａｇｅ ｅｌｅｃｔｒｏｄｅ）１２５ｖと電気的に接続している。維持電極線１２５は、また、共通電圧線ＶＣＬと電気的に接続している。
【0133】
ゲート層部材は、チタニウム（Ｔｉ）またはチタニウム合金から形成された第１ゲート導電層（図示せず）と、銅（Ｃｕ）または銅（Ｃｕ）合金から形成された第２ゲート導電層（図示せず）とを含む２重層構造を有してもよい。
【0134】
ゲート層部材の上にゲート絶縁膜（ｇａｔｅ ｉｎｓｕｌａｔｉｎｇ ｌａｙｅｒ）１４０を配置する。ゲート絶縁膜１４０は、有機絶縁物及び無機絶縁物のうちの少なくとも一つを含んでもよい。無機絶縁物は、窒化ケイ素（ＳｉＮｘ）、酸化ケイ素（ＳｉＯｘ）、酸化チタン（ＴｉＯ２）、アルミナ（Ａｌ２Ｏ３）、ポリシロキサン（ｐｏｌｙ ｓｉｌｏｘａｎｅ）、フェニルシロキサン（ｐｈｅｎｙｌ ｓｉｌｏｘａｎｅ）またはジルコニア（ＺｒＯ２）のうちの少なくとも一つを含んでもよい。
【0135】
ゲート絶縁膜１４０の上に複数の半導体、例えば、第１半導体１５４ａｂ及び第２半導体１５４ｄを配置する。第１半導体１５４ａｂ、第２半導体１５４ｄは、水素化非晶質シリコン、ポリシリコン、または酸化物半導体を含んでもよい。酸化物半導体は、インジウムガリウム亜鉛系酸化物（ＩｎＧａＺｎＯ）、ＺＴＯ（ｚｉｎｃ ｔｉｎ ｏｘｉｄｅ）またはＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）を含んでもよい。
【0136】
第１半導体１５４ａｂ及び第２半導体１５４ｄの上に複数のオーミックコンタクト部材１６３ａ、１６５ａ、１６３ｄ、１６５ｄを配置してもよい。本発明の他の実施形態によれば、オーミックコンタクト部材１６３ａ、１６５ａ、１６３ｂ、１６５ｂは省略してもよい。
【0137】
ゲート絶縁膜１４０、オーミックコンタクト部材１６３ａ、１６５ａ、１６３ｄ、１６５ｄ、または半導体１５４ａｂ、１５４ｃ、１５４ｄの上に、ソース−ドレイン電極層部材を配置する。ソース−ドレイン電極層部材は、データ線Ｄ１、Ｄ２、第１乃至第３スイッチング素子Ｑａ、Ｑｂ、Ｑｃの入力端子及び出力端子、例えば、第１スイッチング素子Ｑａの出力端子１７３ａ及び入力端子１７５ａ、第２薄膜トランジスタＴｒ２１の出力端子１７３ｄ及び入力端子１７５ｄなどを含む。第１スイッチング素子Ｑａの入力端子１７５ａはデータ線Ｄ１と接続する。スイッチング素子Ｑａ、Ｑｂ、Ｑｃ及び第２薄膜トランジスタＴｒ２１のチャネル（ｃｈａｎｎｅｌ）は、入力端子と出力端子の間の半導体１５４ａｂ、１５４ｄに形成される。ソース−ドレイン電極層部材は、ガリウム亜鉛系酸化物（ＧａＺｎＯ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、チタニウム（Ｔｉ）またはマンガン（Ｍｎ）を含んでもよい。
【0138】
ソースドレイン電極層部材及びゲート絶縁膜１４０の上に保護膜１８０を配置する。保護膜１８０は、酸化チタン（ＴｉＯ２）、アルミナ（Ａｌ２Ｏ３）、ジルコニア（ＺｒＯ２）、酸化ケイ素（ＳｉＯｘ）または窒化ケイ素（ＳｉＮｘ）を含んでもよい。保護膜１８０及び／またはゲート絶縁膜１４０には複数のコンタクトホール、例えば、第１スイッチング素子Ｑａの出力端子１７３ａを露出する第１コンタクトホールＣＮＴＨ１、第２薄膜トランジスタＴｒ２１の出力端子１７３ｄ及びゲート線Ｇ１を露出する第２コンタクトホールＣＮＴＨ２などを形成してもよい。
【0139】
保護膜１８０の上に画素電極層部材を配置する。画素電極層部材は、画素電極１９１、基準電圧線ＲＬ、及び複数の接触接続部材１９３ａ、１９３ｂを含む。画素電極層部材は、ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）またはＩＺＯなどの透明な導電物質や、アルミニウム、銀、クロムまたはその合金などの反射性金属で形成してもよい。
【0140】
画素電極１９１は、第１副画素電極１９１ａ及び第２副画素電極１９１ｂを含む。第２副画素電極１９１ｂは第１副画素電極１９１ａの一部辺を取り囲んでいてもよい。第１副画素電極１９１ａまたは第２副画素電極１９１ｂは、ゲート線Ｇ１またはデータ線Ｄ１、Ｄ２の方向に対して傾斜して延在した微細幹１９４を含んでもよい。
【0141】
基準電圧線ＲＬは、データ線Ｄ１、Ｄ２と平行な縦部ＲＬａと、縦部ＲＬａを互いに接続する横部ＲＬｂを含む。基準電圧線ＲＬの縦部ＲＬａを横部ＲＬｂに接続することによって、基準電圧線ＲＬに流れる信号の遅延を防止することができる。
【0142】
画素電極層部材は、保護膜１８０及び／またはゲート絶縁膜１４０に形成されたコンタクトホールを通じてゲート層部材及び／またはソース−ドレイン電極層部材と接続してもよい。例えば、第１副画素電極１９１ａは、第１コンタクトホールＣＮＴＨ１を通じて第１スイッチング素子Ｑａの出力端子１７３ａと接続し、接触接続部材１９３ａは、第２薄膜トランジスタＴｒ２１の出力端子１７３ｄとゲート線Ｇ１を、第２コンタクトホールＣＮＴＨ２を通じて接続する。接触接続部材１９３ｂは、コンタクトホールを通じて第２薄膜トランジスタＴｒ２１の入力端子１７５ｄと第１信号線１２７とを接続し、基準電圧線ＲＬは、コンタクトホールを通じて第３スイッチング素子Ｑｃの出力端子と接続してもよく、第２副画素電極１９１ｂは、コンタクトホールを通じて第２スイッチング素子Ｑｂ及び第３スイッチング素子Ｑｃの出力端子と接続してもよい。
【0143】
図１２を参照すれば、第２薄膜トランジスタＴｒ２１のチャネル幅（Ｗ）とチャネル長さＬの比Ｗ／Ｌは、第１スイッチング素子Ｑａ、第２スイッチング素子Ｑｂ、及び第３スイッチング素子ＱｃのＷ／Ｌ比より大きくてもよい。このために、図１２に示したように、第２薄膜トランジスタＴｒ２１は複数のトランジスタが並列接続した形態を有するとよい。
【0144】
以下、上部表示板２００について詳細に説明する。
【0145】
上部表示板２００は、上部基板２１０と、その上に配置する複数の薄膜で形成してもよい。
【0146】
図１３を参照すれば、上部基板２１０の上に光漏れを減らしたり遮断したりする遮光部材（ｌｉｇｈｔ ｂｌｏｃｋｉｎｇ ｍｅｍｂｅｒ）２２０を配置してもよい。基板２１０または遮光部材２２０の上に、画素電極１９１と対向する複数のカラーフィルタ２３０を配置してもよい。カラーフィルタ２３０は、赤色、緑色、及び青色の三原色など原色（ｐｒｉｍａｒｙ ｃｏｌｏｒ）のうちの一つを含んでもよいが、三原色に制限されず、青緑色（ｃｙａｎ）、紫紅色（ｍａｇｅｎｔａ）、黄色（ｙｅｌｌｏｗ）、ホワイト系の色のいずれか一つを含んでもよい。本発明の他の実施形態によれば、遮光部材２２０またはカラーフィルタ２３０は下部基板１１０の上に配置してもよい。カラーフィルタ２３０及び遮光部材２２０の上には、蓋膜（ｏｖｅｒｃｏａｔ）２５０が配置されてもよい。蓋膜２５０は絶縁物質を含んでもよい。蓋膜２５０はカラーフィルタ２３０が露出するのを防止するか、または平坦面を提供することができる。本発明の他の実施形態によれば、蓋膜２５０は省略されてもよい。蓋膜２５０の上に共通電極２７０が配置される。
【0147】
下部表示板１００の画素電極１９１または上部表示板２００の共通電極２７０の上に、配向膜（ａｌｉｇｎｍｅｎｔ ｌａｙｅｒ）（図示せず）が配置されてもよい。
【0148】
以下、図１４を参照して、他の実施形態による表示装置について詳細に説明する。
【0149】
図１４は、他の実施形態による表示装置の概略図である。
【0150】
図１４を参照すれば、本発明の一実施形態による表示装置は、表示パネル８００、表示パネル８００に集積されているゲート駆動部、及びデータ駆動部５００を含む。
【0151】
表示パネル８００は、複数の画素ＲＰ、ＧＰ、ＢＰ、複数のゲート線Ｇ１、Ｇ２、複数のデータ線ＤＲ、ＤＧ、ＤＢ、及び複数の入力線ＶＳＳ、ＣＫ、ＣＫＢ、ＳＴＶを含む。表示パネル８００は、画像を表示する表示領域８２０と、画像を表示しない周辺領域８３０に区切られており、周辺領域８３０は、表示領域８２０の左側に位置する左側領域８３２と、表示領域８２０の右側に位置する右側領域８３４とを含む。
【0152】
画素ＲＰ、ＧＰ、ＢＰは、行と列に配列されている赤色画素ＲＰ、緑色画素ＧＢ、及び青色画素ＢＰの群を含む。赤色画素ＲＰ、緑色画素ＧＢ、及び青色画素ＢＰの各群は、当該列を形成し、赤色画素ＲＰ、緑色画素ＧＢ、及び青色画素ＢＰの列は、交互に配列されている。しかし、赤色画素ＲＰ、緑色画素ＧＢ、及び青色画素ＢＰの配列はこれに限られない。
【0153】
赤色画素ＲＰ、緑色画素ＧＢ、及び青色画素ＢＰの列は、該当するデータ線ＤＲ、ＤＧ、ＤＢに接続している。画素ＲＰ、ＧＰ、ＢＰの列は、該当するゲート線Ｇ１、Ｇ２に接続している。
【0154】
ゲート駆動部は、該当るゲート線Ｇ１、Ｇ２に接続している複数のステージＳＲ１、ＳＲ２を含み、各ステージＳＲ１、ＳＲ２は、第１副ステージ４４２、４４４、及びこれに直列に接続している複数の第２副ステージ４７２、４７４を含む。
【0155】
第１副ステージ４４２、４４４は周辺領域８３０に配置され、第２副ステージ４７２、４７４は表示領域８２０に配置される。一実施形態によれば、一部ステージＳＲ１の第１副ステージ４４２は周辺領域８３０の左側領域８３２に配置され、他のステージＳＲ２の第１副ステージ４４４は右側領域８３４に配置される。例えば、奇数番目ステージＳＲ１の第１副ステージ４４２は周辺領域８３０の左側領域８３２に配置され、偶数番目ステージＳＲ２の第１副ステージ４４４は右側領域８３４に配置される。
【0156】
本発明の一実施形態によれば、第２副ステージ４７２、４７４は、青色画素ＢＰに隣接しているが、例えば、青色画素ＢＰ列の青色画素ＢＰの間に配置する。このように青色画素ＢＰに隣接するように第２副ステージ４７２、４７４を配置することによって、表示領域８２０にゲート駆動部を配置することによる透過率の減少を減らすことができ、これによって画質が良くなる。第２副ステージ４７２、４７４を接続する複数の導電線４８０は、赤色画素ＲＰまたは緑色画素ＧＰに隣接してもよい。
【0157】
本発明の一実施形態によれば、第２副ステージ４７２、４７４の数は、青色画素ＢＰ数の約５０％以下であってもよい。しかし、２副ステージ４７２、４７４の数はこれに限られない。例えば、２副ステージ４７２、４７４の数が青色画素ＢＰの数と実質的に同一であってもよい。
【0158】
本実施形態による表示装置の他の構造及び機能は、上述した実施形態と類似しているので、詳細な説明を省略する。
【0159】
以上、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲で定義している本発明の基本概念を利用した当業者の種々の変形及び改良形態も本発明の権利範囲に属するものである。
【符号の説明】
【0160】
１ 表示パネル２ フレーム
３ａ、３ｂ 遮光部材
４ 画素
５ スイッチング部
６ 表示部
７ 画素駆動部
８ 画素駆動部の第１部分
９ 画素駆動部の第２部分
１０ 表示装置
２０ 表示領域
３０ 周辺領域
７０ 画素駆動部
７０−１、．．．、７０−ｎ ステージ
７１−１、．．．、７１−ｎ 第１副ステージ
７３−１、．．．、７３−ｎ 第２副ステージ
１００ 下部表示板
１１０ 下部基板
１２４ａｂ、１２４ｄ 制御端子
１２５ 維持電極線
１２５ｈ 横維持電極
１２５ｖ 縦維持電極
１２７ 第１信号線
１２８ 第２信号線
１４０ ゲート絶縁膜
１５４ａｂ、１５４ｄ 半導体
１６３ａ、１６５ａ、１６３ｄ、１６５ｄ オーミックコンタクト部材
１７３ａ、１７３ｄ 出力端子
１７５ａ、１７５ｄ 入力端子
１８０ 保護膜
１９１ 画素電極
１９１ａ、１９１ｂ 副画素電極
１９３ａ、１９３ｂ 接触接続部材
１９４ 微細幹
２００ 上部表示板
２１０ 絶縁基板
２２０ 遮光部材
２３０ カラーフィルタ
２５０ 蓋膜
３００ 液晶層
４００ ゲート駆動部
４４０ 第１副ステージ
４５１ 入力部
４５３ インバータ部
４５５ 伝達信号部
４５７ プルアップ部
４５９ プルダウン部
４７０ 第２副ステージ
５００ データ駆動部
６００ 信号制御部
７００ 液晶表示装置
８００ 表示パネル
８２０、９２０ 表示領域
８３０、９３０ 周辺領域
ＤＡ 表示領域
ＮＡ 非表示領域
ＰＸ 画素