特許 6518892 半導体集積回路装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6518892

(24)【登録日】2019年5月10日

(45)【発行日】2019年5月29日

(54)【発明の名称】半導体集積回路装置の製造方法

(51)【国際特許分類】

   H01L 21/8234 20060101AFI20190520BHJP

   H01L 27/088 20060101ALI20190520BHJP

   H01L 27/10 20060101ALI20190520BHJP

   H01L 27/11531 20170101ALI20190520BHJP

   H01L 21/336 20060101ALI20190520BHJP

   H01L 29/788 20060101ALI20190520BHJP

   H01L 29/792 20060101ALI20190520BHJP

   H01L 21/3065 20060101ALI20190520BHJP

【ＦＩ】

   H01L27/088 C

   H01L27/10 481

   H01L27/11531

   H01L29/78 371

   H01L21/302 105A

【請求項の数】6

【全頁数】18

(21)【出願番号】特願2015-12804(P2015-12804)

(22)【出願日】2015年1月26日

(65)【公開番号】特開2016-139674(P2016-139674A)

(43)【公開日】2016年8月4日

【審査請求日】2017年12月11日

(73)【特許権者】

【識別番号】511229547

【氏名又は名称】株式会社フローディア

(74)【代理人】

【識別番号】100137800

【弁理士】

【氏名又は名称】吉田 正義

(74)【代理人】

【識別番号】100148253

【弁理士】

【氏名又は名称】今枝 弘充

(74)【代理人】

【識別番号】100148079

【弁理士】

【氏名又は名称】梅村 裕明

(72)【発明者】

【氏名】大和田 福夫

(72)【発明者】

【氏名】谷口 泰弘

(72)【発明者】

【氏名】川嶋 泰彦

(72)【発明者】

【氏名】吉田 信司

(72)【発明者】

【氏名】奥山 幸祐

【審査官】 辻 勇貴

(56)【参考文献】

【文献】 特開２００７−２２７５８５（ＪＰ，Ａ）

【文献】 特開２００７−２３４８６１（ＪＰ，Ａ）

【文献】 特開２０１０−２０５７９１（ＪＰ，Ａ）

【文献】 特開平０５−０６３２０６（ＪＰ，Ａ）

【文献】 特開平１０−１８９７８０（ＪＰ，Ａ）

【文献】 特開２０００−２６９４５８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３０６５

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２７／１０

Ｈ０１Ｌ ２７／１１５３１

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

メモリゲート絶縁層、電荷蓄積層、上部絶縁層、およびメモリゲートの順で積層されたメモリゲート構造体がメモリウエル上に形成されるメモリ回路領域と、ロジックゲート絶縁層を介してロジックゲートがロジックウエル上に形成される周辺回路領域とを備える半導体集積回路装置の製造方法であって、
前記メモリゲート構造体の形成領域以外の前記メモリウエル上にメモリ回路領域絶縁層が形成された前記メモリ回路領域と、前記ロジックウエル上に前記ロジックゲート絶縁層が形成された前記周辺回路領域とに亘って層状のロジックゲート形成層を形成するロジックゲート形成層形成工程と、
前記周辺回路領域の前記ロジックゲート形成層をメモリ回路領域加工レジストにより覆い、外部に露出した前記メモリ回路領域の前記ロジックゲート形成層を除去することにより、前記メモリ回路領域絶縁層上および前記メモリゲート構造体周辺の前記ロジックゲート形成層を除去するロジックゲート形成層除去工程と、
露光によってパターニングされた周辺回路領域加工レジストを形成し、前記メモリ回路領域の前記メモリゲート構造体および前記メモリ回路領域絶縁層と、前記周辺回路領域のロジックゲート形成予定位置とを前記周辺回路領域加工レジストで覆い、前記ロジックゲート形成層を除去することにより、前記周辺回路領域の前記ロジックゲート形成予定位置に前記ロジックゲート形成層を残存させて前記ロジックゲートを形成するロジックゲート形成工程と、
前記周辺回路領域加工レジストを除去する除去工程と
を備えることを特徴とする半導体集積回路装置の製造方法。

【請求項2】

前記ロジックゲート形成層形成工程の前には、
前記メモリ回路領域の加工専用の第1フォトマスクを用いてパターニングされたレジストにより、前記メモリ回路領域の半導体基板に不純物を注入し、メモリウエルを形成する第1フォトマスク加工工程と、
前記メモリゲート絶縁層、前記電荷蓄積層、前記上部絶縁層、およびメモリゲート形成層を形成した後、前記メモリ回路領域の加工専用の第2フォトマスクを用いてパターニングした別のレジストにより前記メモリゲート形成層をパターニングすることにより、前記メモリゲートを形成する第2フォトマスク加工工程とを備え、
前記ロジックゲート形成層除去工程には、前記メモリ回路領域の加工専用の第3フォトマスクを用いたパターニングにより前記メモリ回路領域加工レジストを形成する第3フォトマスク加工工程を含み、
前記メモリ回路領域に前記ロジックゲート形成層を残存させずに前記メモリゲートを形成するために専用のフォトマスクを用いた専用フォトマスク工程が、前記第1フォトマスク加工工程、前記第2フォトマスク加工工程、および前記第3フォトマスク加工工程の合計3工程である
ことを特徴とする請求項１記載の半導体集積回路装置の製造方法。

【請求項3】

前記ロジックゲート形成層除去工程の後に、前記メモリ回路領域加工レジストをマスクとして利用し前記メモリ回路領域の前記メモリウエルにエクステンション領域を形成するエクステンション領域形成工程を備える
ことを特徴とする請求項１または２記載の半導体集積回路装置の製造方法。

【請求項4】

前記ロジックゲート形成層形成工程にて前記ロジックゲート形成層が形成される、前記メモリ回路領域絶縁層の膜厚が4［nm］以下である
ことを特徴とする請求項１〜３のうちいずれか１項記載の半導体集積回路装置の製造方法。

【請求項5】

前記ロジックゲート形成層除去工程では、
前記ロジックゲート形成層をドライエッチングした際に生じる反応ガスの変化を計測して当該反応ガスの変化を目安に前記ロジックゲート形成層のエッチング量を判定する自動終点検出法を用いて、前記ロジックゲート形成層を除去する
ことを特徴とする請求項１〜４のうちいずれか１項記載の半導体集積回路装置の製造方法。

【請求項6】

前記ロジックゲート形成層除去工程では、
等方性エッチングを含んだエッチングを行うことにより、前記メモリ回路領域の前記ロジックゲート形成層を除去する
ことを特徴とする請求項１〜５のうちいずれか１項記載の半導体集積回路装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体集積回路装置の製造方法に関する。

【背景技術】

【0002】

一般的に、半導体集積回路装置には、行列状に配置された複数のメモリトランジスタの他にも、例えばCPU（Central Processing Unit）や、ASIC（Application-Specific Integrated Circuit）、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路等の各種周辺回路が設けられ得る。ここで、この種の半導体集積回路装置の製造方法としては、特許文献1に示すような製造方法が知られている。実際上、この特許文献1に示す従来の製造方法では、先ず始めにメモリトランジスタのメモリゲートを形成し、その後、周辺回路のロジックゲートを製造し得るようになされている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開2007-227585号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ここで、図８は、従来の製造方法においてメモリゲート105およびロジックゲート110,111を順に形成したとき、その後、必要となる製造工程の説明に供する概略図である。この場合、半導体基板Sには、メモリトランジスタが形成されるメモリ回路領域ER1と、周辺回路が形成される周辺回路領域ER2とが設けられており、当該メモリ回路領域ER1と周辺回路領域ER2との境界に素子分離層IL1が形成され、周辺回路領域ER2にも素子分離層IL2が形成されている。

【0005】

また、メモリ回路領域ER1には、半導体基板SにメモリウエルMWが形成されており、この製造工程の段階にて、既に当該メモリウエルMWの表面にメモリゲート絶縁層102を介して電荷蓄積層EC、上部絶縁層104、およびメモリゲート105が順に積層形成されている。さらに、この製造工程の段階では、メモリゲート絶縁層102、電荷蓄積層EC、上部絶縁層104、およびメモリゲート105がメモリウエルMW上に順に積層形成された形成領域以外の領域にあるメモリウエルMW上に、絶縁部材でなるメモリ回路領域絶縁層102aが形成されている。なお、メモリゲート105には、その周辺に絶縁膜107が形成されている。

【0006】

そして、従来の製造方法では、このようなメモリゲート105が形成された後、周辺回路領域ER2のロジックゲート絶縁層101,103上にそれぞれロジックゲート110,111が形成され得る。ロジックゲート110,111を形成する際には、先ず始めに、メモリゲート105が形成されたメモリ回路領域ER1から、周辺回路領域ER2のロジックゲート絶縁層101,103上に亘って層状のロジックゲート形成層（図示せず）が形成された後、当該ロジックゲート形成層をレジスト（図示せず）によってパターニングすることにより、図８に示すようなロジックゲート110,111を周辺回路領域ER2のロジックゲート絶縁層101,103上に形成する。

【0007】

この際、メモリ回路領域ER1には、メモリゲート105周辺の絶縁膜107や電荷蓄積層ECの側壁に沿ってサイドウォール状のロジックゲート形成層109が残存してしまう。そのため、図８に示すように、従来の製造方法では、周辺回路領域ER2に形成したロジックゲート110,111を覆うようにレジスト115を形成し、メモリ回路領域ER1に残存したサイドウォール状のロジックゲート形成層109をドライエッチングによって除去していた。

【0008】

しかしながら、このような従来の製造方法では、メモリゲート周辺の絶縁膜107や電荷蓄積層ECの側壁にロジックゲート形成層109がサイドウォール状に付着していることから、残存しているロジックゲート形成層109の量が極めて少なく、残存したロジックゲート形成層109をドライエッチングにより除去する際、例えば、ロジックゲート形成層109のエッチングにより発生するプラズマ発光強度の変化も小さく、当該プラズマ発光強度の変化を基にエッチングの終了を判断する自動終点検出法を利用することが困難であった。またロジックゲート110,111のパターニングは一般的に異方性エッチングで行われるため、エッチングが半導体基板Sに対し垂直方向にしか進まず、ロジックゲート形成層109がメモリゲート105の高さと同じ程度に大きく残存するという問題があった。

【0009】

そのため、サイドウォール状に残存した微小量のロジックゲート形成層109をドライエッチングにより除去する際には、下地となるメモリ回路領域絶縁層102aを、ある程度オーバーエッチングせざるを得ず、例えばメモリ回路領域絶縁層102aの膜厚が薄い場合には、当該メモリ回路領域絶縁層102aまでも除去してしまいシリコン基板が削れる恐れがあるという問題があった。

【0010】

また、従来の製造方法では、メモリ回路領域ER1にメモリゲート105を形成した後、周辺回路領域ER2にロジックゲート110,111を形成する際、図８との対応部分に同一符号を付して示す図９Ａのように、メモリゲート105が形成されたメモリ回路領域ER1のメモリ回路領域絶縁層102aから、周辺回路領域のロジックゲート絶縁層101,103に亘って層状のロジックゲート形成層160を形成した後、塗布法によって当該ロジックゲート形成層160の表面に層状の反射防止膜（Bottom Anti‐Reflective Coating：BARC）161を形成する。

【0011】

次いで、従来の製造方法では、層状に形成されたロジックゲート形成層160上に形成された反射防止膜161上に層状のレジスト（図示せず）を形成し、フォトマスクを用いて当該レジストをパターニングする。ここで、フォトマスクを用いてレジストをパターニングする際には、ロジックゲート形成層160上に形成した反射防止膜161によって、レジストをパターニングする際に用いる光がロジックゲート形成層160で乱反射されず、フォトマスクのパターニングに対応した形状のレジストを精度良く形成し得る。

【0012】

これにより、図９Ａに示すように、周辺回路領域ER2には、ロジックゲートの形成予定位置にのみレジスト163,164が残存し得る。次いで、周辺回路領域ER2のロジックゲート形成層160上に形成された反射防止膜161の膜厚分のエッチング量で反射防止膜161を除去する。これにより、図９Ａとの対応部分に同一符号を付して示す図９Ｂのように、周辺回路領域ERには、レジスト163,164に覆われた領域にのみ反射防止膜161が残存し得る。

【0013】

ここで、メモリ回路領域ER1には、メモリゲート105の突出形状に合わせてロジックゲート形成層160が盛り上がり段差が形成されることから、反射防止膜161をロジックゲート形成層160上に形成した際に、ロジックゲート形成層160の段差部分周辺に反射防止膜161が溜まり易い。そのため、図９Ｂに示すように、周辺回路領域ER2で外部に露出した反射防止膜161を除去できても、メモリ回路領域ER1では、ロジックゲート形成層160の段差部分に反射防止膜161が残存してしまうことがあった。

【0014】

このような場合には、図９Ｂとの対応部分に同一符号を付して示す図９Ｃのように、パターニングされたレジスト163,164によってロジックゲート形成層160を除去した際、レジスト163,164の形状に対応したロジックゲート110,111を周辺回路領域ER2に形成し得るものの、メモリ回路領域ER1に残存してしまった反射防止膜161によってロジックゲート形成層171が残存してしまう。このように、従来の製造方法では、ロジックゲート163,164を形成した際に、メモリ回路領域ER1にもロジックゲート形成層171が残存してしまうという問題があった。

【0015】

そこで、本発明は以上の点を考慮してなされたもので、メモリ回路領域のロジックゲート形成層の残存を防止し得るとともに、メモリ回路領域のロジックゲート形成層をエッチングする際にメモリ回路領域絶縁層に対するオーバーエッチングを抑制し得る半導体集積回路装置の製造方法を提案することを目的とする。

【課題を解決するための手段】

【0016】

かかる課題を解決するため本発明の半導体集積回路装置の製造方法は、メモリゲート絶縁層、電荷蓄積層、上部絶縁層、およびメモリゲートの順で積層されたメモリゲート構造体がメモリウエル上に形成されるメモリ回路領域と、ロジックゲート絶縁層を介してロジックゲートがロジックウエル上に形成される周辺回路領域とを備える半導体集積回路装置の製造方法であって、前記メモリゲート構造体の形成領域以外の前記メモリウエル上にメモリ回路領域絶縁層が形成された前記メモリ回路領域と、前記ロジックウエル上に前記ロジックゲート絶縁層が形成された前記周辺回路領域とに亘って層状のロジックゲート形成層を形成するロジックゲート形成層形成工程と、前記周辺回路領域の前記ロジックゲート形成層をメモリ回路領域加工レジストにより覆い、外部に露出した前記メモリ回路領域の前記ロジックゲート形成層を除去することにより、前記メモリ回路領域絶縁層上および前記メモリゲート構造体周辺の前記ロジックゲート形成層を除去するロジックゲート形成層除去工程と、露光によってパターニングされた周辺回路領域加工レジストを形成し、前記メモリ回路領域の前記メモリゲート構造体および前記メモリ回路領域絶縁層と、前記周辺回路領域のロジックゲート形成予定位置とを前記周辺回路領域加工レジストで覆い、前記ロジックゲート形成層を除去することにより、前記周辺回路領域の前記ロジックゲート形成予定位置に前記ロジックゲート形成層を残存させて前記ロジックゲートを形成するロジックゲート形成工程と、前記周辺回路領域加工レジストを除去する除去工程とを備えることを特徴とする。

【発明の効果】

【0017】

本発明によれば、メモリゲートの周辺にロジックゲート形成層をそのまま残存させることにより、その分、ロジックゲート形成層をエッチング（除去）した際にエッチングにより生じる反応ガスが発生し易くなるので、反応ガスの変化を目安としてエッチング量を判定する自動終点検出法を利用してロジックゲート形成層を除去できるようになり、より正確にメモリ回路領域のロジックゲート形成層を除去し得る。かくして、メモリ回路領域のロジックゲート形成層を除去する際にメモリ回路領域絶縁層に対するオーバーエッチングを抑制し得る。

【0018】

また、本発明によれば、ロジックゲートを形成する際にメモリ回路領域のロジックゲート形成層が既に除去されていることから、当該ロジックゲートを形成した際にメモリ回路領域にロジックゲート形成層が残存してしまうことを防止できる。

【図面の簡単な説明】

【0019】

【図1】本発明による製造方法によって製造された半導体集積回路装置の断面構成を示す概略図である。

【図2】図２Ａは、半導体集積回路装置の製造工程（1）を示す概略図であり、図２Ｂは、半導体集積回路装置の製造工程（2）を示す概略図であり、図２Ｃは、半導体集積回路装置の製造工程（3）を示す概略図である。

【図3】図３Ａは、半導体集積回路装置の製造工程（4）を示す概略図であり、図３Ｂは、半導体集積回路装置の製造工程（5）を示す概略図であり、図３Ｃは、半導体集積回路装置の製造工程（6）を示す概略図である。

【図4】図４Ａは、半導体集積回路装置の製造工程（7）を示す概略図であり、図４Ｂは、半導体集積回路装置の製造工程（8）を示す概略図であり、図４Ｃは、半導体集積回路装置の製造工程（9）を示す概略図である。

【図5】図５Ａは、半導体集積回路装置の製造工程（10）を示す概略図であり、図５Ｂは、半導体集積回路装置の製造工程（11）を示す概略図であり、図５Ｃは、半導体集積回路装置の製造工程（12）を示す概略図である。

【図6】図６Ａは、半導体集積回路装置の製造工程（13）を示す概略図であり、図６Ｂは、半導体集積回路装置の製造工程（14）を示す概略図であり、図６Ｃは、半導体集積回路装置の製造工程（15）を示す概略図である。

【図7】図７Ａは、半導体集積回路装置の製造工程（16）を示す概略図であり、図７Ｂは、半導体集積回路装置の製造工程（17）を示す概略図である。

【図8】従来の製造方法においてメモリ回路領域に残存したロジックゲート形成層の説明に供する概略図である。

【図9】図９Ａは、従来の製造方法においてロジックゲート形成層上に形成された反射防止膜の様子を示す概略図であり、図９Ｂは、従来の製造方法において反射防止膜をパターニングしたときの様子を示す概略図であり、図９Ｃは、従来の製造方法においてメモリ回路領域に残存した反射防止膜およびロジックゲート形成層の様子を示す概略図である。

【発明を実施するための形態】

【0020】

以下、本発明を実施するための形態について説明する。なお、説明は以下に示す順序とする。
１．本発明による製造方法により製造された半導体集積回路装置の構成
２．半導体集積回路装置の製造方法
３．作用および効果
４．他の実施の形態

【0021】

（１）本発明による製造方法により製造された半導体集積回路装置の構成
図１において、1は本発明の製造方法によって製造された半導体集積回路装置を示し、メモリトランジスタ2が形成されるメモリ回路領域ER1と、例えばCPUや、ASIC、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路等の各種周辺回路3,4が形成される周辺回路領域ER2とを有している。

【0022】

この場合、半導体集積回路装置1には、半導体基板Sが設けられており、メモリ回路領域ER1の半導体基板S上にメモリウエルMWが形成され得る。一方、周辺回路領域ER2には、例えば低耐圧周辺回路領域ER3と高耐圧周辺回路領域ER4とが形成されており、低耐圧周辺回路領域ER3にある半導体基板S上に一のロジックウエルLW1が形成され、高耐圧周辺回路領域ER4にある半導体基板S上に他のロジックウエルLW2が形成されている。ここで、メモリウエルMWの表面には、一のソース・ドレイン領域D1と、他のソース・ドレイン領域D2とが所定距離を空けて形成されており、各ソース・ドレイン領域D1,D2にそれぞれ所定の電圧が印加され得る。

【0023】

また、メモリウエルMWには、ソース・ドレイン領域D1,D2よりも不純物濃度が低いエクステンション領域D1a,D2aが設けられており、一のソース・ドレイン領域D1に接するエクステンション領域D1aと、他のソース・ドレイン領域D2に接するエクステンション領域D2aとの間のメモリウエルMW上に、メモリゲート構造体2aが設けられている。

【0024】

メモリウエルMWの表面には、膜厚が4［nm］以下（例えば1〜4［nm］）のSiO₂等の絶縁部材でなるメモリゲート絶縁層6が形成されており、例えば窒化シリコン（Si₃N₄）や、酸窒化シリコン(SiON)、アルミナ(Al₂O₃)等でなる電荷蓄積層ECと、同じく絶縁部材でなる上部絶縁層9と、ポリシリコン等でなるメモリゲート10とがメモリゲート絶縁層6上に順に積層形成されたメモリゲート構造体2aが設けられている。

【0025】

これによりメモリゲート構造体2aは、メモリゲート絶縁層6および上部絶縁層9によって、電荷蓄積層ECがメモリウエルMWおよびメモリゲート10から絶縁された構成を有する。なお、メモリゲート構造体2aには、メモリゲート10周辺に絶縁膜12が形成されており、当該絶縁膜12および電荷蓄積層ECの側壁に沿って絶縁部材でなるサイドウォールSWが形成されている。また、メモリ回路領域ER1には、メモリゲート構造体2aが形成された形成領域以外のメモリウエルMW表面に、SiO₂等の絶縁部材でなり、かつ膜厚が4［nm］以下（例えば1〜4［nm］）のメモリ回路領域絶縁層6aが形成されている。

【0026】

メモリ回路領域ER1に形成されたメモリウエルMWと、周辺回路領域ER2に形成された一のロジックウエルLW1は、一の素子分離層IL1によって電気的に分離されており、さらに周辺回路領域ER2に形成された一のロジックウエルLW1と、他のロジックウエルLW2も他の素子分離層IL2によって電気的に分離されている。ここで、この実施の形態の場合、一のロジックウエルLW1には、例えば低耐圧のMOSトランジスタでなる周辺回路3が形成され、他のロジックウエルLW2には、高耐圧のMOSトランジスタでなる周辺回路4が形成されている。

【0027】

実際上、低耐圧周辺回路領域ER3にある一のロジックウエルLW1には、表面に形成された対のソース・ドレイン領域D3,D4間に、例えば膜厚が4［nm］以下のロジックゲート絶縁層7を介してロジックゲート15が形成されたロジックゲート構造体3aが設けられている。なお、ロジックゲート構造体3aの側壁には、サイドウォールSWが形成されており、各サイドウォールSW下部のロジックウエルLW1表面に対のエクステンション領域D3a,D4aが形成されている。

【0028】

また、高耐圧周辺回路領域ER4にある他のロジックウエルLW2は、一のロジックウエルLW1と同様に、表面に形成された対のソース・ドレイン領域D5,D6間に、ロジックゲート絶縁層17を介してロジックゲート18が形成されたロジックゲート構造体4aを有する。なお、ロジックゲート構造体4aの側壁には、サイドウォールSWが形成されており、各サイドウォールSW下部のロジックウエルLW2表面に対のエクステンション領域D6a,D7aが形成されている。

【0029】

この場合、他のロジックウエルLW2に設けられたロジックゲート構造体4aは、一のロジックウエルLW1に設けられたロジックゲート構造体3aにおけるロジックゲート絶縁層7の膜厚よりも膜厚が厚いロジックゲート絶縁層17（例えば、ロジックゲート絶縁層7の膜厚より厚く、13［nm］以下の膜厚）を有しており、一のロジックゲート構造体3aよりも耐圧性が向上されている。このように周辺回路領域ER2には、低電圧でオンオフ動作する低耐圧トランジスタ構造の周辺回路3だけでなく、高電圧でオンオフ動作する高耐圧トランジスタ構造の周辺回路4も設けられている。

【0030】

このような構成を有した半導体集積回路装置1は、メモリウエルMWおよびメモリゲート10の電圧差によって、例えばメモリトランジスタ2の電荷蓄積層ECに電荷が注入され、当該メモリトランジスタ2にデータを書き込むことできるとともに、メモリウエルMWおよびメモリゲート10の電圧差によって、当該電荷蓄積層ECから電荷が引き抜かれることにより、当該メモリトランジスタ2からデータを消去し得る。

【0031】

（２）半導体集積回路装置の製造方法
以上のような構成を有する半導体集積回路装置1は、下記の製造工程を経て製造できる。この場合、本発明の製造方法では、先ず始めに、図２Ａに示すように、半導体基板Sを用意した後、STI（Shallow Trench Isolation）法等により絶縁部材からなる素子分離層IL1,IL2を、メモリ回路領域ER1および周辺回路領域ER2の境界と、低耐圧周辺回路領域ER3および高耐圧周辺回路領域ER4の境界とに形成する。次いで、不純物注入を行うために、熱酸化法等によって半導体基板Sの表面に犠牲酸化膜21を形成する。

【0032】

次いで、図２Ａとの対応部分に同一符号を付して示す図２Ｂのように、メモリ回路領域ER1の加工専用の第1フォトマスク（図示せず）用いたフォトリソグラフィ技術によってパターニングされたレジストP1により、メモリ回路領域ER1にのみ例えばボロン等のP型不純物を注入して、メモリウエルMWを形成する（第1フォトマスク工程）。また、このメモリ回路領域ER1のメモリウエルMWの表面には、さらに砒素等のN型不純物が注入されてチャネル形成領域（図示せず）が形成され得る。次いで、このレジストP1をそのまま用いて、メモリ回路領域ER1の犠牲酸化膜21をフッ酸等により除去する。

【0033】

次いで、例えばアッシング等によりレジストP1を除去した後、図２Ｂとの対応部分に同一符号を付して示す図２Ｃのように、膜厚が4［nm］以下（例えば1〜4［nm］）層状のメモリゲート絶縁層6をメモリ回路領域ER1に形成し、さらに、メモリ回路領域ER1および周辺回路領域ER2の全面にそれぞれ層状の電荷蓄積層ECおよび上部絶縁層9を順に積層させたONO膜を形成する。そして、後の加工によってメモリゲート10（図１）となるメモリゲート形成層23を、メモリ回路領域ER1および周辺回路領域ER2の上部絶縁層9上に形成する。

【0034】

次いで、メモリ回路領域ER1の加工専用の第2フォトマスク（図示せず）を用いたフォトリソグラフィ技術によってレジストをパターニングし、図２Ｃとの対応部分に同一符号を付して示す図３Ａのように、パターニングされたレジストP2をメモリゲート形成層23（図２Ｃ）上に配置させ、当該レジストP2を用いてメモリゲート形成層23をパターニングすることにより、メモリゲート10を形成する（第2フォトマスク工程）。

【0035】

次いで、例えばアッシング等によりレジストP2を除去した後、図３Ａとの対応部分に同一符号を付して示す図３Ｂのように、メモリゲート10の形成位置以外で外部に露出している上部絶縁層9を除去した後、図３Ｂとの対応部分に同一符号を付して示す図３Ｃのように、熱酸化法等によって絶縁部材でなる絶縁膜12をメモリゲート10の周辺に形成する。

【0036】

次いで、図３Ｃとの対応部分に同一符号を付して示す図４Ａのように、メモリゲート10の形成位置以外で外部に露出している電荷蓄積層ECを除去し、パターニングされたメモリゲート10の下部に、同じくパターニングされた上部絶縁層9および電荷蓄積層ECを形成する。これにより、メモリゲート絶縁層6、電荷蓄積層EC、上部絶縁層9、およびメモリゲート10の順で積層されたメモリゲート構造体2aをメモリ回路領域ER1に形成する。

【0037】

次いで、フォトリソグラフィ技術およびイオン注入法を利用して、周辺回路領域ER2のうち高耐圧周辺回路領域ER4に例えばボロン等のP型不純物を注入し、図４Ａとの対応部分に同一符号を付して示す図４Ｂのように、高耐圧周辺回路領域ER4の半導体基板SにのみP型でなるロジックウエルLW2を形成する。また、高耐圧周辺回路領域ER4のロジックウエルLW2にチャネル形成領域（図示せず）を形成する。高耐圧周辺回路領域ER4のチャネル形成領域は、例えばボロン等のP型不純物を注入することにより形成する。

【0038】

次いで、低耐圧周辺回路領域ER3の半導体基板Sに、フォトリソグラフィ技術およびイオン注入法により、P型のロジックウエルLW1を形成する。ロジックウエルLW1は、例えばボロン等のP型不純物が注入されて、低耐圧トランジスタの特性に合わせた不純物濃度になっている。また、この低耐圧周辺回路領域ER3のロジックウエルLW1の表面にも、さらに例えばボロン等のP型不純物が注入されて、チャネル形成領域（図示せず）が形成される。

【0039】

次いで、メモリ回路領域ER1にてメモリゲート構造体2aの形成領域以外で外部に露出しているメモリゲート絶縁層6と、周辺回路領域ER2で残存している犠牲酸化膜21とを除去した後、例えば熱酸化法を使用して、メモリ回路領域ER1で外部に露出したメモリウエルMW表面や、周辺回路領域ER2で外部に露出したロジックウエルLW1,LW2表面にSiO₂等からなる所定膜厚の絶縁層22を形成する。次いで、フォトマスク（図示せず）を用いたフォトリソグラフィ技術によってレジストをパターニングし、高耐圧周辺回路領域ER4にある絶縁層22のみを覆ったレジストP4を当該絶縁層22上に形成する。

【0040】

次いで、メモリ回路領域ER1および低耐圧周辺回路領域ER3にて外部に露出している絶縁層22をフッ酸等により除去した後、高耐圧周辺回路領域ER4に配置されているレジストP4も除去する。これにより、メモリ回路領域ERでは、メモリゲート構造体2aの形成領域以外の領域にメモリウエルMWの表面が露出し、低耐圧周辺回路領域ER3では、ロジックウエルLW1の表面が露出し、高耐圧周辺回路領域ER4では、所定膜厚の絶縁層22がロジックウエルLW2の表面に残存した状態となる。

【0041】

次いで、例えば熱酸化法等によって、メモリ回路領域ER1および周辺回路領域ER2の全面に絶縁層を形成する。これにより、図４Ｂとの対応部分に同一符号を付して示す図４Ｃのように、低耐圧周辺回路領域ER3には、ロジックウエルLW1表面に膜厚の薄い低耐圧用のロジックゲート絶縁層7が形成されるとともに、高耐圧周辺回路領域ER4には、絶縁層22の膜厚分だけロジックゲート絶縁層7よりも膜厚が厚い高耐圧用のロジックゲート絶縁層17が形成され得る。また、この際、メモリ回路領域ER1には、膜厚の薄い低耐圧用のロジックゲート絶縁層7と同じ膜厚のメモリ回路領域絶縁層6aが、メモリウエルMW表面に形成され得る。

【0042】

次いで、メモリ回路領域ER1および周辺回路領域ER2の全面に、後の加工によってロジックゲート15,18（図１）となる層状のロジックゲート形成層25を形成する。この際、メモリ回路領域ER1では、メモリゲート構造体2a全体を覆うように所定の膜厚でなるロジックゲート形成層25が形成されることから、メモリゲート構造体2aの凸形状に合わせて膨らんだロジックゲート形成層25が形成され得る。

【0043】

次いで、メモリ回路領域ER1の加工専用の第3フォトマスクを用いたフォトリソグラフィ技術によってメモリ回路領域加工レジストをパターニングし、図４Ｂとの対応部分に同一符号を付して示す図５Ａのように、周辺回路領域ER2のロジックゲート形成層25のみを覆い、かつメモリ回路領域ER1のロジックゲート形成層25を外部に露出させたメモリ回路領域加工レジストP3をロジックゲート形成層25上に形成する。

【0044】

次いで、外部に露出しているメモリ回路領域ER1のロジックゲート形成層25をドライエッチングによって除去し、図５Ａとの対応部分に同一符号を付して示す図５Ｂのように、メモリ回路領域ER1におけるメモリゲート構造体2a周辺のロジックゲート形成層25を除去してメモリゲート構造体2aを外部に露出させ、周辺回路領域ER2にのみロジックゲート形成層25を残存させる（第3フォトマスク工程）。

【0045】

ここで、本発明の製造方法では、メモリ回路領域ER1のロジックゲート形成層25をドライエッチングによって除去する前、メモリゲート構造体2a全体を覆うようにしてメモリ回路領域絶縁層6a上に所定の膜厚でなる層状のロジックゲート形成層25が形成されていることから、ドライエッチングによってメモリゲート構造体2a周辺のロジックゲート形成層25を除去する際、ドライエッチングにより除去するロジックゲート形成層25の量が多くなる。

【0046】

このように、本発明の製造方法では、図５Ａに示したように、メモリ回路領域ER1のロジックゲート形成層25をドライエッチングによって除去する際、周辺回路領域ER2に形成されたロジックゲート形成層25と同じ層状のロジックゲート形成層25が未加工のまま残っていることから、メモリ回路領域ER1におけるロジックゲート形成層25のエッチング量も多くなり、ロジックゲート形成層25をドライエッチングした際に生じる反応ガスの発生量の変化も大きくなる。その結果、ドライエッチング時に発生する反応ガスの発生量の変化を検出するプラズマ発光強度の変化も大きくなり、自動終点検出法によってプラズマ発光強度の変化を検出できる。これにより、本発明の製造方法では、ドライエッチング時におけるプラズマ発光強度の変化を基にロジックゲート形成層25がエッチングされたか否かを判断する自動終点検出法を利用して、ロジックゲート形成層25のエッチング量を決定し得る。

【0047】

実際上、本発明の製造方法において自動終点検出法を用いる場合には、ロジックゲート形成層25のドライエッチング時にプラズマ発光強度を計測してゆき、一定量のロジックゲート形成層25が残存したことを示すプラズマ発光強度の変化を検出すると、予め特定しておいたエッチング時間でメモリ回路領域ER1におけるロジックゲート形成層25をドライエッチングし、メモリ回路領域ER1におけるロジックゲート形成層25を全て除去し得るようになされている。

【0048】

このように本発明の製造方法では、初めにプラズマ発光強度の変化を検出することにより、ロジックゲート形成層25の形成時、仮に当該ロジックゲート形成層25の膜厚に誤差がある場合でも、ロジックゲート形成層25をドライエッチングにより除去してゆく過程で、プラズマ発光強度の変化を目安に、メモリ回路領域ER1にてロジックゲート形成層25が予め決めた一定量となったことを特定し得る。

【0049】

そして、この際、予め、残存した一定量のロジックゲート形成層25を全てドライエッチングにより除去し得、かつメモリ回路領域絶縁層6aをオーバーエッチングしないようなエッチング時間を予め特定しておく。またこの際、周辺回路領域ER2はメモリ回路領域加工レジストP3で覆われてエッチングされないことから、このエッチングとしては等方性エッチングを用いることができる。等方性エッチングを用いて、メモリ回路領域ER1のロジックゲート形成層25を除去した場合には、エッチング途中においてメモリゲート構造体2aの側壁下部にサイドウォール状に残存し得るロジックゲート形成層25（この場合、ポリシリコン）の量が少なくなることから、それを除去するためのオーバーエッチング量も抑えることができ、基板削れ（メモリ回路領域絶縁層6aの削れ）を抑制し得る。

【0050】

これにより、メモリ回路領域ER1のロジックゲート形成層25が、プラズマ発光強度の変化が小さい、極わずかな量のロジックゲート形成層25となっても、予め設定したエッチング時間を基にドライエッチングすることによって、メモリ回路領域絶縁層6aのオーバーエッチングを抑制しつつ、メモリ回路領域ER1の全てのロジックゲート形成層25を確実に除去し得る。なお、メモリ回路領域ER1において残存した微小なロジックゲート形成層25を、さらにエッチングにより除去する際には、より選択比の高いエッチングを行うことが望ましく、例えば等方性エッチングの後に異方性エッチングを行っても良い。

【0051】

このようにして本発明の製造方法では、図５Ａとの対応部分に同一符号を付して示す図５Ｂのように、メモリ回路領域絶縁層6aのオーバーエッチングを抑制しつつ、メモリ回路領域ER1のロジックゲート形成層25を全て除去し、周辺回路領域ER2にロジックゲート形成層25が残存した状態となり得る。

【0052】

次いで、周辺回路領域ER2に形成されたメモリ回路領域加工レジストP3をマスクにして、イオン注入法等によりメモリ回路領域ER1に低濃度のN型不純物を注入し、メモリゲート構造体2aの両脇のメモリウエルMW表面にN型のエクステンション領域D1a,D2aを形成する。次いで、図５Ｂとの対応部分に同一符号を付して示す図５Ｃのように、例えばアッシング等によりメモリ回路領域加工レジストP3を除去する。

【0053】

次いで、図５Ｃとの対応部分に同一符号を付して示す図６Ａのように、例えば塗布法によってメモリ回路領域ER1および周辺回路領域ER2に反射防止膜30を形成し、メモリ回路領域ER1のメモリゲート構造体2aや、周辺回路領域ER2のロジックゲート形成層25を反射防止膜30で覆う。次いで、フォトマスクを用いたフォトリソグラフィ技術によって周辺回路領域加工レジストをパターニングし、パターニングされた周辺回路領域加工レジストLP1,LP2,LP3を反射防止膜30上に形成する。

【0054】

この場合、メモリ回路領域ER1には、反射防止膜30を覆う周辺回路領域加工レジストLP1が形成され得る。また、周辺回路領域ER2には、低耐圧周辺回路領域ER3に形成されるロジックゲート15（図１）の形成予定位置に周辺回路領域加工レジストLP2が形成され、高耐圧周辺回路領域ER4に形成されるロジックゲート18（図１）の形成予定位置に周辺回路領域加工レジストLP3が形成される。

【0055】

そして、フォトマスクを用いて、このような周辺回路領域加工レジストLP1,LP2,LP3を形成する際、ロジックゲート形成層25上に反射防止膜30が形成されていることから、周辺回路領域加工レジストLP1,LP2,LP3をパターニングする際に用いる光がロジックゲート形成層25で乱反射されずに、フォトマスクのパターニングに対応した形状の周辺回路領域加工レジストLP1,LP2,LP3を精度良く形成し得る。

【0056】

次いで、周辺回路領域ER2において周辺回路領域加工レジストLP2,LP3に覆われておらず、外部に露出している反射防止膜30を除去する。これにより、周辺回路領域ER2には、周辺回路領域加工レジストLP2,LP3の形成位置以外の反射防止膜30が除去され、当該反射防止膜30が除去された領域からロジックゲート形成層25が露出した状態となり得る。

【0057】

次いで、同じく周辺回路領域加工レジストLP1,LP2,LP3に覆われておらず、反射防止膜30を除去したことで外部に露出したロジックゲート形成層25を除去し、図６Ａとの対応部分に同一符号を付して示す図６Ｂのように、周辺回路領域ER2のロジックゲート形成予定位置にロジックゲート形成層25を残存させてロジックゲート15,18を形成する。

【0058】

なお、このように、反射防止膜30と、周辺回路領域ER2のロジックゲート形成層25とを順に除去してゆく際、反射防止膜30は、除去される前、ロジックゲート形成層25上だけでなく、当該ロジックゲート形成層25の側壁を沿うように形成されていたことから（図６Ａ）、ロジックゲート形成層25上での反射防止膜30の膜厚分だけ反射防止膜30が除去されることで、ロジックゲート形成層25の側壁に沿ったサイドウォール状の反射防止膜30aが形成される（図６Ｂ）。

【0059】

しかしながら、本発明の製造方法では、サイドウォール状に立設した反射防止膜30aが残存し得るものの、当該反射防止膜30aがロジックゲート形成層25のエッチングを妨げることはなく、周辺回路領域加工レジストLP2,LP3の形成位置にだけロジックゲート形成層25を残存させ、ロジックゲート15,18を形成できる。

【0060】

次いで、例えばアッシング等により周辺回路領域加工レジストLP1,LP2,LP3を除去した後、残存した反射防止膜30,30aも除去し、図６Ｂとの対応部分に同一符号を付して示す図６Ｃのように、メモリ回路領域ER1のメモリウエルMWに配置されたメモリゲート構造体2aを外部に露出させるとともに、周辺回路領域ER2のロジックウエルLW1,LW2に配置されたロジックゲート15,18を外部に露出させる。

【0061】

次いで、N型用またはP型用にパターニングされたレジスト（図示せず）を用いて周辺回路領域ER2に、イオン注入法等によって低濃度のN型不純物またはP型不純物を注入して、図６Ｃとの対応部分と同一符号を付して示す図７Ａのように、外部に露出している一のロジックウエルLW1表面にエクステンション領域D3a,D4aを形成するとともに、同じく外部に露出している他のロジックウエルLW2表面にエクステンション領域D5a,D6aを形成する。

【0062】

次いで、N型用またはP型用にパターニングされたレジストを除去した後、図７Ａとの対応部分に同一符号を付して示す図７Ｂのように、メモリゲート構造体2aの側壁や、ロジックゲート構造体3a,4aの側壁にサイドウォールSWを形成する。その後、例えばイオン注入法等により高濃度のN型不純物やP型不純物を必要箇所に注入してソース・ドレイン領域D1,D2,D3,D4,D5,D6を形成する工程等を経ることで、図１に示すような構成を有する半導体集積回路装置1を製造できる。

【0063】

（３）作用および効果
以上のような半導体集積回路装置1の製造方法では、メモリウエルMW上にメモリゲート構造体2aが形成されたメモリ回路領域ER1と、ロジックウエルLW1,LW2上にロジックゲート絶縁層7,17が形成された周辺回路領域ER2とに亘って層状のロジックゲート形成層25を形成する（図４Ｂ、ロジックゲート形成層形成工程）。

【0064】

また、この半導体集積回路装置1の製造方法では、周辺回路領域ER2のロジックゲート形成層25をメモリ回路領域加工レジストP3により覆い、外部に露出したメモリ回路領域ER1のロジックゲート形成層25を除去することにより、メモリウエルMW上およびメモリゲート構造体2a周辺のロジックゲート形成層25を全て除去する（図５Ｂ、ロジックゲート形成層除去工程）。

【0065】

これにより、この半導体集積回路装置1の製造方法では、メモリ回路領域ER1のロジックゲート形成層25をドライエッチングによって除去する際、周辺回路領域ER2に形成された層状のロジックゲート形成層25がそのままメモリ回路領域ER1にも残存していることから、その分、メモリ回路領域ER1におけるロジックゲート形成層25のエッチング量を多くなり、ロジックゲート形成層25のエッチングに伴い発生する反応ガスの発生量も多くなる。

【0066】

よって、この製造方法では、メモリ回路領域ER1におけるロジックゲート形成層25のドライエッチング時に発生する反応ガスの発生量が多い分、反応ガスに応じて変化するプラズマ発光強度の変化も大きくなるので、ドライエッチング時におけるプラズマ発光強度の変化を基にロジックゲート形成層25がエッチングされたか否かを判断できる。かくして、この製造方法では、ドライエッチング時におけるプラズマ発光強度の変化を基にエッチング対象がエッチングし終えたか否かを判断する自動終点検出法を利用してロジックゲート形成層25のエッチング量を一段と正確に決定でき、メモリ回路領域ER1のロジックゲート形成層25を除去する際にメモリ回路領域絶縁層6aに対するオーバーエッチングを抑制し得る。

【0067】

また、この製造方法では、メモリ回路領域加工レジストP3を除去した後、メモリ回路領域ER1および周辺回路領域ER2に亘って反射防止膜30を形成する（図６Ａ、反射防止膜形成工程）。そして、この製造方法では、露光によってパターニングされた周辺回路領域加工レジストLP1,LP2,LP3を反射防止膜30上に形成し、メモリ回路領域ER1のメモリゲート構造体2aおよびメモリウエルMWを覆った反射防止膜30と、周辺回路領域ER2のロジックゲート形成予定位置にある反射防止膜30とを周辺回路領域加工レジストLP1,LP2,LP3で覆い、周辺回路領域ER2にて外部に露出させた所定領域の反射防止膜30およびロジックゲート形成層25を順に除去する（図６Ｃ、ロジックゲート形成工程）。

【0068】

これにより、この製造方法では、周辺回路領域ER2のロジックゲート形成予定位置にロジックゲート形成層25を残存させてロジックゲート15,18を形成できる。このように本発明の製造方法では、反射防止膜30を形成する際にメモリ回路領域ER1のロジックゲート形成層25が既に除去されていることから、反射防止膜30のパターニングによって一部の反射防止膜30aがメモリ回路領域ER1に残存したとしても、反射防止膜30aがマスクとなってメモリ回路領域ER1にロジックゲート形成層25が残存してしまうことを防止できる。かくして、この製造方法では、ロジックゲート15,18を形成する際に、ロジックゲート形成層25がメモリ回路領域ER1に残存してしまうことを防止できる。

【0069】

因みに、この製造方法では、ロジックゲート形成層除去工程の後に、メモリ回路領域加工レジストP3をそのままマスクとして利用しメモリ回路領域ER1のメモリウエルMWにエクステンション領域D1a,D2aを形成する（図５Ｃ、エクステンション領域形成工程）。これにより、本発明の製造方法では、メモリ回路領域ER1のメモリウエルにエクステンション領域D1a,D2aを形成する専用のレジストの形成工程が不要となり、その分、製造工程の簡略化を実現し得る。

【0070】

なお、この半導体集積回路装置1の製造方法では、メモリ回路領域ER1の加工専用に用いる専用のフォトマスクでレジストをパターニングする専用フォトマスク工程に着目すると、(i)メモリ回路領域ER1の加工専用の第1フォトマスクを用いてパターニングされたレジストP1により、メモリ回路領域ER1の半導体基板Sに不純物を注入し、メモリウエルMWを形成する第1フォトマスク工程（図２Ｂ）と、(ii)メモリゲート絶縁層6、電荷蓄積層EC、上部絶縁層9、およびメモリゲート形成層23を形成した後（図２Ｃ）、メモリ回路領域ER1の加工専用の第2フォトマスクを用いてパターニングした別のレジストP2によりメモリゲート形成層23をパターニングすることにより、メモリゲート10を形成する第2フォトマスク加工工程（図３Ａ）と、(iii)メモリ回路領域ER1の加工専用の第3フォトマスクを用いたパターニングによりメモリ回路領域加工レジストP3を形成する第3フォトマスク加工工程の合計3工程に留めることができる。

【0071】

かくして、半導体集積回路装置1の製造方法では、一般的な周辺回路の製造プロセスに対して、フォトマスク3枚分の製造プロセスを追加するだけで、メモリ回路領域絶縁層6aに対するオーバーエッチングを抑制しつつ、メモリ回路領域ER1にロジックゲート形成層25が残存せずに全て除去されたメモリ回路領域ER1を形成でき、かくしてフォトマスク3枚分の製造プロセスに留められる分、コスト低減を図ることができる。

【0072】

（４）他の実施の形態
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、例えば、メモリトランジスタの数や、周辺回路の数等は種々の数としてもよく、また、メモリウエルMWやロジックウエルLW1,LW2の導電型もN型またはP型のいずれであってもよい。

【0073】

また、上述した実施の形態においては、所定の膜厚でなるロジックゲート絶縁層17がロジックウエルLW2表面に形成された高耐圧周辺回路領域ER4と、高耐圧周辺回路領域ER4のロジックゲート絶縁層17の膜厚よりも膜厚が薄いロジックゲート絶縁層7がロジックウエルLW1表面に形成された低耐圧周辺回路領域ER3とを有した周辺回路領域ER2を形成する場合について述べたが、本発明はこれに限らず、高耐圧周辺回路領域ER4または低耐圧周辺回路領域ER3のいずれか一方だけを有した周辺回路領域ER2を形成するようにしてもよい。

【0074】

因みに、上述した実施の形態における周辺回路3,4としては、メモリトランジスタ2と同一エリアに形成されるセンスアンプや、カラムデコーダ、ロウデコーダ等その他種々の周辺回路（直接周辺回路）の他に、メモリトランジスタとは異なるエリアに形成されるCPUや、ASIC、入出力回路等その他種々の周辺回路を適用してもよい。

【0075】

また、上述した実施の形態においては、図４Ａおよび図４Ｂに示すように、メモリゲート10を形成した後にロジックウエルLW1,LW2を形成するようにした場合について述べたが、本発明はこれに限らず、図２Ａおよび図２Ｂに示したように、メモリゲート10を形成する前のメモリウエルMWを形成する工程と同じ工程にてロジックウエルLW1,LW2を形成し、その後、図２Ｃに示すようにONO膜の形成工程に移行してもよい。

【0076】

また、上述した実施の形態においては、ロジックゲート形成層をエッチングした際に生じる反応ガスの変化を計測して当該反応ガスの変化を目安にロジックゲート形成層のエッチング量を判定する自動終点検出法として、メモリ回路領域ER1のロジックゲート形成層25をエッチングする際に発生するプラズマ発光強度の変化を計測し、当該プラズマ発光強度の変化を目安にロジックゲート形成層25のエッチング量を判定する自動終点検出法を適用した場合について述べたが、本発明はこれに限らず、メモリ回路領域ER1のロジックゲート形成層25をエッチングする際に発生する反応ガスの成分変化を計測し、当該反応ガスの成分変化を目安にロジックゲート形成層25のエッチング量を判定する自動終点検出法等、その他種々の自動終点検出法を適用してもよい。

【0077】

また、上述した実施の形態においては、メモリ回路領域ER1のロジックゲート形成層25に対して自動終点検出法を用いたドライエッチングを行った後、さらに予め設定したエッチング時間を基にドライエッチングすることによって、メモリ回路領域絶縁層6aのオーバーエッチングを抑制しつつ、メモリ回路領域ER1の全てのロジックゲート形成層25を確実に除去するようにした場合について述べたが、本発明はこれに限らず、メモリ回路領域絶縁層6aのオーバーエッチングを抑制しつつ、メモリ回路領域ER1の全てのロジックゲート形成層25を確実に除去し得れば、メモリ回路領域ER1のロジックゲート形成層25に対して自動終点検出法を用いたドライエッチングのみを行うようにしてもよい。

【符号の説明】

【0078】

1 半導体集積回路装置
2 メモリトランジスタ
2a メモリゲート構造体
3,4 周辺回路
3a,4a ロジックゲート構造体
10 メモリゲート
15,18 ロジックゲート
6 メモリゲート絶縁層
6a メモリ回路領域絶縁層
7,17 ロジックゲート絶縁層
9 上部絶縁層
EC 電荷蓄積層
ER1 メモリ回路領域
ER2 周辺回路領域
P3 メモリ回路領域加工レジスト
LP1,LP2,LP3 周辺回路領域加工レジスト

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】