特許 6520062 増幅装置およびオフセット電圧補正方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6520062

(24)【登録日】2019年5月10日

(45)【発行日】2019年5月29日

(54)【発明の名称】増幅装置およびオフセット電圧補正方法

(51)【国際特許分類】

   H03F 3/34 20060101AFI20190520BHJP

   H03F 3/45 20060101ALI20190520BHJP

【ＦＩ】

   H03F3/34 220

   H03F3/45

【請求項の数】12

【全頁数】23

(21)【出願番号】特願2014-231510(P2014-231510)

(22)【出願日】2014年11月14日

(65)【公開番号】特開2016-96453(P2016-96453A)

(43)【公開日】2016年5月26日

【審査請求日】2017年10月16日

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100092152

【弁理士】

【氏名又は名称】服部 毅巖

(72)【発明者】

【氏名】岩本 基光

【審査官】 緒方 寿彦

(56)【参考文献】

【文献】 特開平０４−１１７０１０（ＪＰ，Ａ）

【文献】 特開２０００−０３６７１８（ＪＰ，Ａ）

【文献】 特開２０００−０４９５４６（ＪＰ，Ａ）

【文献】 特開平０５−１２９８４８（ＪＰ，Ａ）

【文献】 特開昭６０−２４１３７３（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１２／０１３３４３０（ＵＳ，Ａ１）

【文献】 米国特許第０６２２５８６３（ＵＳ，Ｂ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｆ ３／３４

Ｈ０３Ｆ ３／４５

(57)【特許請求の範囲】

【請求項1】

片電源で動作する増幅装置において、
差動対トランジスタを有して入力電圧の差を増幅する第１の増幅部と、
前記第１の増幅部の第１の出力電圧を増幅する第２の増幅部と、
前記差動対トランジスタの電流駆動能力の不均衡によってオフセット電圧が生じる場合に、前記第２の増幅部の第２の出力電圧を前記入力電圧よりも低くする負のオフセット電圧が発生し、かつ前記入力電圧の低電位レベルが前記負のオフセット電圧の絶対値より低くなる状態を検出する状態検出部と、
前記状態が検出された場合は、前記負のオフセット電圧を、前記第２の出力電圧を前記入力電圧よりも高くする正のオフセット電圧にするための補正制御を行うオフセット電圧補正部と、
を備え、
前記オフセット電圧補正部は、
前記差動対トランジスタを形成する一方のトランジスタに接続される能動負荷に対して並列に接続し、前記トランジスタから出力される電流の流れを開放または遮断する複数のスイッチと、
前記スイッチ個々に対応して設けられ、前記スイッチがオンしたときには前記スイッチを介して前記電流を流し、前記トランジスタに接続されている前記能動負荷の電流駆動能力を増加させる複数の負荷素子と、を備え、
前記状態が検出された場合は、前記負のオフセット電圧が前記正のオフセット電圧になるまで、段階的に前記スイッチがオンして前記電流を流す前記負荷素子の追加数を増加させる、
ことを特徴とする増幅装置。

【請求項2】

前記第２の増幅部は、ソース接地回路と、容量とを含み、前記状態検出部は、前記ソース接地回路を構成するトランジスタのゲートと前記容量とが接続するノードに印加される前記第１の出力電圧の上昇度合いにもとづいて、前記状態の発生を検出することを特徴とする請求項１記載の増幅装置。

【請求項3】

前記オフセット電圧補正部は、前記負のオフセット電圧を段階的に上昇させて、前記正のオフセット電圧に補正することを特徴とする請求項１記載の増幅装置。

【請求項4】

前記状態検出部は、前記第１の出力電圧と、所定電圧値とを比較し、前記第１の出力電圧が前記所定電圧値よりも高い場合は、前記状態を検出したことを示す検出信号を出力する比較部と、
前記検出信号にもとづいて、前記スイッチのスイッチング制御を行うスイッチング制御部と、
を有することを特徴とする請求項１記載の増幅装置。

【請求項5】

前記スイッチング制御部は、
前記検出信号を受信すると、時間経過に応じて電圧値が高くなるスロープ電圧を発生するスロープ電圧発生部と、
基準電圧を発生する基準電圧発生部と、
前記スロープ電圧と前記基準電圧とを比較し、前記スロープ電圧が前記基準電圧より高くなった場合に、前記スイッチをオンさせるスイッチ駆動部と、
を有し、
前記スイッチング制御部は、アナログ回路で構成されることを特徴とする請求項４記載の増幅装置。

【請求項6】

前記スロープ電圧発生部は、前記検出信号を受信することで駆動し、前記入力電圧が高電位レベルの場合は０ボルトを出力し、前記入力電圧が低電位レベルの場合は時間経過と共に０ボルトから徐々に上昇する前記スロープ電圧を発生することを特徴とする請求項５記載の増幅装置。

【請求項7】

前記基準電圧発生部は、電圧値の異なる複数の基準電圧として、電圧値の低い方から高い順に第１、第２の基準電圧を発生し、
前記オフセット電圧補正部は、前記第１、第２の基準電圧に対応して、第１、第２のスイッチと、第１、第２の負荷素子とを含み、
前記スイッチ駆動部は、
前記スロープ電圧が前記第１の基準電圧より高い場合は、第１のスイッチング制御として、前記第１のスイッチをオンして前記第１の負荷素子を追加して、前記差動対トランジスタを形成する一方の前記トランジスタに接続している前記能動負荷の電流駆動能力を増加させ、
前記第１のスイッチング制御を行っても前記スロープ電圧が上昇して、前記スロープ電圧が前記第２の基準電圧より高くなった場合は、第２のスイッチング制御として、前記第２のスイッチをオンして前記第２の負荷素子も追加して、前記能動負荷の電流駆動能力をさらに増加させる、
ことを特徴とする請求項５記載の増幅装置。

【請求項8】

前記スイッチング制御部は、
前記検出信号を受信すると、一定時間間隔でレベルがシフトされるレベルシフト信号を発生して前記スイッチをオンさせるディジタル回路で構成されることを特徴とする請求項４記載の増幅装置。

【請求項9】

片電源で動作する増幅装置において、
差動対トランジスタを有して入力電圧の差を増幅する第１の増幅部と、
前記第１の増幅部の第１の出力電圧を増幅する第２の増幅部と、
第１の基準電圧を発生する第１の基準電圧発生回路と、
前記第１の出力電圧と前記第１の基準電圧とを比較し、前記第１の出力電圧の方が高い場合は、前記第２の増幅部の第２の出力電圧を前記入力電圧よりも低くする負のオフセット電圧が発生し、かつ前記入力電圧の低電位レベルが前記負のオフセット電圧の絶対値より低くなる状態になっていることを示す検出信号を出力する第１のコンパレータ回路と、
前記検出信号を受信すると、時間経過に応じて電圧値が高くなるスロープ電圧を発生するスロープ電圧発生部と、
第２の基準電圧を発生する第２の基準電圧発生回路と、
前記スロープ電圧と前記第２の基準電圧とを比較し、前記スロープ電圧の方が高い場合は、所定レベル信号を出力する第２のコンパレータ回路と、
前記所定レベル信号をラッチするラッチ回路と、
ラッチされた前記所定レベル信号によって導通するスイッチ回路と、
前記スイッチ回路に接続し、前記スイッチ回路がオンすると、前記負のオフセット電圧を、前記第２の出力電圧を前記入力電圧よりも高くする正のオフセット電圧に補正するための補正制御を行うオフセット電圧補正回路と、
を有することを特徴とする増幅装置。

【請求項10】

片電源で動作する増幅装置のオフセット電圧補正方法において、
前記増幅装置が、差動対トランジスタを有して入力電圧の差を増幅する第１の増幅部と、前記第１の増幅部の第１の出力電圧を増幅する第２の増幅部とを有する場合に、
前記差動対トランジスタの電流駆動能力の不均衡によってオフセット電圧が生じる場合に、前記第２の増幅部の第２の出力電圧を前記入力電圧よりも低くする負のオフセット電圧が発生し、かつ前記入力電圧の低電位レベルが前記負のオフセット電圧の絶対値より低くなる状態を検出し、
前記状態が検出された場合は、前記負のオフセット電圧を、前記第２の出力電圧を前記入力電圧よりも高くする正のオフセット電圧にするための補正制御を行い、
前記増幅装置は、前記差動対トランジスタを形成する一方のトランジスタに接続される能動負荷に対して並列に接続し、前記トランジスタから出力される電流の流れを開放または遮断する複数のスイッチと、
前記スイッチ個々に対応して設けられ、前記スイッチがオンしたときには前記スイッチを介して前記電流を流し、前記トランジスタに接続されている前記能動負荷の電流駆動能力を増加させる複数の負荷素子と、を備え、
前記状態が検出された場合は、前記負のオフセット電圧が前記正のオフセット電圧になるまで、段階的に前記スイッチがオンして前記電流を流す前記負荷素子の追加数を増加させる、
ことを特徴とするオフセット電圧補正方法。

【請求項11】

前記負のオフセット電圧を段階的に上昇させて前記正のオフセット電圧に補正することを特徴とする請求項１０記載のオフセット電圧補正方法。

【請求項12】

前記増幅装置から前記負のオフセット電圧が出力されるようにあらかじめ設定しておいてから、前記負のオフセット電圧を段階的に上昇させて前記正のオフセット電圧に補正することを特徴とする請求項１０記載のオフセット電圧補正方法。

【発明の詳細な説明】

【技術分野】

【0001】

本技術は、増幅装置およびオフセット電圧補正方法に関する。

【背景技術】

【0002】

差動増幅回路では、通常、差動対を構成するトランジスタの特性に由来して、オフセット電圧が生じる。オフセット電圧が大きいと、誤差要因となって回路動作に影響を与える場合があるので、オフセット電圧を低減することが行われる。

【0003】

従来技術としては、例えば、差動増幅対の一方または両方の負荷素子に副負荷素子を並列に接続し、副負荷素子の制御電圧を可変にして、オフセット電圧を低減する技術が提案されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開昭６１−２３４０３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

理想でない実在するオペアンプ回路では、入力電圧の立ち上がりから出力電圧が立ち上がるまで、入出力間には遅延がある。しかし、従来のオペアンプ回路では、オフセット電圧と入力電圧との関係において、ある特定の条件下では、他の条件と比べて遅延時間が大きくなる状態が生じるという問題があった。

【0006】

このような条件の違いによって遅延時間にばらつきがあると、装置動作が不安定となり、品質および信頼性の低下を招くことになる。また、上記の従来技術も含め、単にオフセット電圧の低減を図る技術では、特定の条件下で遅延時間が大きくなるという状態は改善されない。

【0007】

本技術はこのような点に鑑みてなされたものであり、オフセット電圧と入力電圧との関係に起因する、出力電圧の遅延時間の短縮化を図った増幅装置およびオフセット電圧調整方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

上記課題を解決するために、片電源で動作する増幅装置が提供される。増幅装置は、第１の増幅部、第２の増幅部、状態検出部およびオフセット電圧補正部を備える。
第１の増幅部は、差動対トランジスタを有して入力電圧の差を増幅する。第２の増幅部は、第１の増幅部の第１の出力電圧を増幅する。状態検出部は、差動対トランジスタの電流駆動能力の不均衡によってオフセット電圧が生じる場合に、第２の増幅部の第２の出力電圧を入力電圧よりも低くする負のオフセット電圧が発生し、かつ入力電圧の低電位レベルが負のオフセット電圧の絶対値より低くなる状態を検出する。オフセット電圧補正部は、状態が検出された場合は、負のオフセット電圧を、第２の出力電圧を入力電圧よりも高くする正のオフセット電圧にするための補正制御を行う。また、オフセット電圧補正部は、差動対トランジスタを形成する一方のトランジスタに接続される能動負荷に対して並列に接続し、トランジスタから出力される電流の流れを開放または遮断する複数のスイッチと、スイッチ個々に対応して設けられ、スイッチがオンしたときにはスイッチを介して電流を流し、トランジスタに接続されている能動負荷の電流駆動能力を増加させる複数の負荷素子と、を備え、状態が検出された場合は、負のオフセット電圧が正のオフセット電圧になるまで、段階的にスイッチがオンして電流を流す負荷素子の追加数を増加させる。

【発明の効果】

【0009】

オフセット電圧と入力電圧との関係に起因する、出力電圧の遅延時間の短縮化が可能になる。

【図面の簡単な説明】

【0010】

【図1】増幅装置の構成例を示す図である。

【図2】オペアンプ回路の構成例を示す図である。

【図3】ボルテージフォロアの構成例を示す図である。

【図4】出力電圧の遅延時間の大小関係を記したテーブルを示す図である。

【図5】入力電圧に対する出力電圧の遅延時間を示す図である。

【図6】入力電圧に対する出力電圧の遅延時間を示す図である。

【図7】入力電圧に対する出力電圧の遅延時間を示す図である。

【図8】入力電圧に対する出力電圧の遅延時間を示す図である。

【図9】増幅装置の構成例を示す図である。

【図10】増幅装置の構成例を示す図である。

【図11】増幅装置の動作を示すタイミングチャートである。

【図12】スイッチング駆動回路の構成例を示す図である。

【図13】スイッチング駆動回路の動作を示すタイミングチャートである。

【発明を実施するための形態】

【0011】

以下、実施の形態を図面を参照して説明する。なお、本明細書および図面において実質的に同一の機能を有する要素については、同一の符号を付することにより重複説明を省略する場合がある。

【0012】

（第１の実施の形態）
図１は増幅装置の構成例を示す図である。第１の実施の形態の増幅装置１は、片電源（例えば、正極性電源）で動作する装置であって、増幅部１ａ−１（第１の増幅部）、増幅部１ａ−２（第２の増幅部）、状態検出部１ｂおよびオフセット電圧補正部１ｃを備える。

【0013】

増幅部１ａ−１は、差動対トランジスタを有して入力電圧の差を増幅する。増幅部１ａ−２は、増幅部１ａ−１の出力電圧Ｖ１（第１の出力電圧）を増幅する。
状態検出部１ｂは、オフセット電圧と入力電圧との関係において、ある特定の条件下では、他の条件と比べて遅延時間が大きくなるような状態を検出する。図１に示すグラフｇは、状態検出部１ｂで検出される当該状態を示している。縦軸は電圧、横軸は時間である。

【0014】

具体的に、状態検出部１ｂは、負のオフセット電圧Ｖoffset（−）が発生し、かつ増幅部１ａ−１の入力電圧ＶＩＮの低電位レベル（以下、Ｌレベル）が、負のオフセット電圧の絶対値｜Ｖoffset（−）｜より低くなる状態を検出する（｜α｜はαの絶対値）。

【0015】

なお、負のオフセット電圧とは、増幅部１ａ−２の出力電圧Ｖ２（第２の出力電圧）を、入力電圧ＶＩＮよりも低くするオフセット電圧のことである。
オフセット電圧補正部１ｃは、当該状態が検出された場合は、負のオフセット電圧Ｖoffset（−）を、正のオフセット電圧にするための補正制御を行う。なお、正のオフセット電圧とは、出力電圧Ｖ２を入力電圧ＶＩＮよりも高くするオフセット電圧のことである。

【0016】

このように、増幅装置１は、グラフｇに示すような状態を検出した場合には、負のオフセット電圧を正のオフセット電圧に補正する。これにより、入力電圧ＶＩＮの立ち上がりから出力電圧Ｖ２の立ち上がりまでの遅延時間τを短縮化することが可能になる。

【0017】

ここで、オフセット電圧について説明する。オフセット電圧は、差動対トランジスタを形成する互いのトランジスタの電流駆動能力の不均衡によって生じるものである。また、飽和領域において、トランジスタを流れる電流（ドレイン電流）Ｉｄは、以下の式で算出される。

【0018】

Ｉｄ＝（１／２）・μ・Ｃｏｘ・（Ｗ／Ｌ）・（Ｖｇｓ−Ｖｔｈ）²・・・（１）
μは半導体中の電子の移動度、Ｃｏｘは単位面積あたりのゲート酸化膜容量、Ｗ／Ｌはアスペクト比、Ｖｇｓはゲート・ソース間電圧、Ｖｔｈは閾値電圧である。なお、Ｗはゲート幅（チャネル幅）、Ｌはゲート長（チャネル長）である。

【0019】

式（１）に示すように、トランジスタの電流算出式は、複数のパラメータを含むので、どのパラメータの差異によっても流れる電流に違いが生じてオフセット電圧が発生するといえる。ただし、これらパラメータの中でも特に、閾値電圧の差異がオフセット電圧の発生要因に大きく影響を与えるものである。

【0020】

なお、閾値電圧とは、ドレイン電流が流れ始めるゲート・ソース間電圧のことである。差動対トランジスタを形成するトランジスタそれぞれの閾値電圧が異なれば、互いのトランジスタを流れる電流も異なるので電流駆動能力に不均衡が生じ、オフセット電圧が発生することになる。

【0021】

（解決すべき課題）
次に本技術の詳細を説明する前に、解決すべき課題について図２〜図８を用いて説明する。まず、一般的なオペアンプ回路の構成および動作について説明する。

【0022】

図２はオペアンプ回路の構成例を示す図である。オペアンプ回路１００は、入力段となる差動増幅回路１０１と、出力段となるソース接地回路１０２とを含む２ステージ（２段増幅）の回路構成になっている。

【0023】

差動増幅回路１０１は、ＰＭＯＳ（P−Channel Metal-Oxide Semiconductor）トランジスタＭ１１〜Ｍ１３およびＮＭＯＳ（N−Channel MOS）トランジスタＭ１４、Ｍ１５を含む。

【0024】

また、ソース接地回路１０２は、ＰＭＯＳトランジスタＭ１６、ＮＭＯＳトランジスタＭ１７、抵抗Ｒ１１およびコンデンサＣ１１を含む。なお、コンデンサＣ１１は、オペアンプ回路１００の入出力間の位相差を補償して、フィードバックループの発振を抑制するための位相補償用コンデンサである。

【0025】

端子および素子間の接続関係を記すと、電源端子ＶＣＣは、トランジスタＭ１１のソースと、トランジスタＭ１６のソースと接続する。バイアス端子Ｂｉａｓは、トランジスタＭ１１のゲートと、トランジスタＭ１６のゲートと接続する。

【0026】

トランジスタＭ１１のドレインは、トランジスタＭ１２のソースと、トランジスタＭ１３のソースと接続する。正極側の入力端子ＩＮ＋は、トランジスタＭ１３のゲートに接続し、負極側の入力端子ＩＮ−は、トランジスタＭ１２のゲートに接続する。

【0027】

出力端子ＯＵＴは、トランジスタＭ１６のドレイン、抵抗Ｒ１１の一端およびトランジスタＭ１７のドレインに接続する。抵抗Ｒ１１の他端は、コンデンサＣ１１の一端に接続し、コンデンサＣ１１の他端は、トランジスタＭ１３のドレイン、トランジスタＭ１５のドレインおよびトランジスタＭ１７のゲートに接続し、トランジスタＭ１７のソースは、ＧＮＤに接続する。

【0028】

トランジスタＭ１２のドレインは、トランジスタＭ１４のドレイン、トランジスタＭ１４のゲートおよびトランジスタＭ１５のゲートに接続する。トランジスタＭ１４のソースは、ＧＮＤに接続し、トランジスタＭ１５のソースは、ＧＮＤに接続する。

【0029】

このようなオペアンプ回路１００は、ボルテージフォロアとして使用することができる。ボルテージフォロアとは、入力の電圧と出力の電圧とが等しくなるように動作する回路である。以下、ボルテージフォロアを例に挙げて、オペアンプ回路１００の回路系が安定するまでの動作について説明する。

【0030】

図３はボルテージフォロアの構成例を示す図である。ボルテージフォロア１１０において、図２の構成と異なる箇所は、入力端子ＩＮ−は無く、トランジスタＭ１２のゲートが、出力端子ＯＵＴ、トランジスタＭ１６のドレイン、抵抗Ｒ１１の一端およびトランジスタＭ１７のドレインに接続している点である。その他の構成は図２と同じである。

【0031】

ここで、入力端子ＩＮ＋に入力する電圧（以下、入力電圧ＶＩＮ）よりも、出力端子ＯＵＴから出力される電圧（以下、出力電圧ＶＯＵＴ）が低い場合について考える（ＶＩＮ＞ＶＯＵＴ）。

【0032】

このとき、差動対のＰＭＯＳトランジスタＭ１２、Ｍ１３のゲート・ソース間電圧においては、トランジスタＭ１３のゲート・ソース間電圧Ｖｇｓ_(M13)よりも、トランジスタＭ１２のゲート・ソース間電圧Ｖｇｓ_(M12)の方が高くなり、Ｖｇｓ_(M12)＞Ｖｇｓ_(M13)となる。

【0033】

また、式（１）からもわかるように、ゲート・ソース間電圧が高いほどドレイン電流が多く流れるので、トランジスタＭ１２を流れる電流Ｉ_(M12)は、トランジスタＭ１３を流れる電流Ｉ_(M13)よりも大きい（Ｉ_(M12)＞Ｉ_(M13)）。

【0034】

一方、トランジスタＭ１２に縦続接続しているトランジスタＭ１４は、ダイオード接続（ドレインとゲートとが接続）しているトランジスタなので、トランジスタＭ１２を流れる電流Ｉ_(M12)は、トランジスタＭ１４にも流れる。

【0035】

すなわち、トランジスタＭ１２を流れる電流Ｉ_(M12)と、トランジスタＭ１４を流れる電流Ｉ_(M14)とは等しい（Ｉ_(M12)＝Ｉ_(M14)）。
一方、トランジスタＭ１４、Ｍ１５のゲートは同電位であり、トランジスタＭ１４、Ｍ１５のソースは同電位のため、トランジスタＭ１４、Ｍ１５双方のゲート・ソース間電圧Ｖｇｓが等しく、トランジスタＭ１４、Ｍ１５には等しい電流が流れる。

【0036】

すなわち、トランジスタＭ１４を流れる電流Ｉ_(M14)と、トランジスタＭ１５を流れる電流Ｉ_(M15)とは等しくなる（Ｉ_(M14)＝Ｉ_(M15)）。以上をまとめると、Ｉ_(M12)＝Ｉ_(M14)＝Ｉ_(M15)＞Ｉ_(M13)となる。

【0037】

この場合、ノードＡに着目すると、ノードＡに流れ込む電流Ｉ_(M13)よりも、ノードＡから流れ出る電流Ｉ_(M15)の方が大きくなるという状態になっている。このため、ノードＡの電圧（トランジスタＭ１７のゲート電圧）は、低下することになる。

【0038】

ノードＡの電圧が低下すると、トランジスタＭ１７のゲートに印加される電圧が低下するので、トランジスタＭ１７に流れる電流Ｉ_(M17)は減少する。一方、Ｍ１６は定電流源として動作している。

【0039】

トランジスタＭ１７に流れる電流Ｉ_(M17)が減少することで、出力端子ＯＵＴのノードは流れ込む電流よりも流れ出る電流の方が少なくなる。これより、出力端子ＯＵＴからの出力電圧ＶＯＵＴは上昇することになる。

【0040】

出力電圧ＶＯＵＴが上昇し、出力電圧ＶＯＵＴと入力電圧ＶＩＮとが等しくなったところで、差動対トランジスタＭ１２、Ｍ１３のゲート・ソース間電圧Ｖｇｓは双方等しくなる。

【0041】

そして、トランジスタＭ１２に流れる電流Ｉ_(M12)と、トランジスタＭ１３に流れる電流Ｉ_(M13)とが等しくなって、ノードＡの電圧低下が止まり、系は安定する。このとき、（入力電圧ＶＩＮ）＝（出力電圧ＶＯＵＴ）であり、ボルテージフォロア１１０の本来の機能が正常に動作していることになる。

【0042】

上記ではボルテージフォロア１１０で説明したが、オペアンプ回路１００の機能も同様であって、オペアンプ回路１００においても、ノードＡの電圧が安定するように、すなわち、トランジスタＭ１２に流れる電流Ｉ_(M12)と、トランジスタＭ１３に流れる電流Ｉ_(M13)とが等しくなるようにフィードバックがかかる。

【0043】

次にオペアンプ回路１００の問題点について、上記と同様にオペアンプ回路１００をボルテージフォロアとして動作させた場合を例にして説明する。
図３に示したボルテージフォロア１１０において、製造バラツキ等の原因によって、差動対トランジスタＭ１２、Ｍ１３の特性として閾値電圧に違いが生じているとする。

【0044】

（状態Ａ）トランジスタＭ１３の閾値電圧Ｖｔｈ_(M13)がトランジスタＭ１２の閾値電圧Ｖｔｈ_(M12)よりΔＶｔｈ（＞０）［Ｖ］高く、入力電圧がΔＶｔｈよりも高い場合について。

【0045】

トランジスタＭ１２、Ｍ１３の基準とする閾値電圧をＶｔｈ０とすれば、｜Ｖｔｈ_(M13)｜＝｜Ｖｔｈ０｜＋｜ΔＶｔｈ｜、｜Ｖｔｈ_(M12)｜＝｜Ｖｔｈ０｜）となる。この場合、式（１）からもわかるように、閾値電圧の低い方がドレイン電流は多く流れる。

【0046】

したがって、Ｉ_(M12)＞Ｉ_(M13)となり、上述のように、ノードＡの電圧は低下するから、出力端子ＯＵＴからの出力電圧ＶＯＵＴは上昇する。
このとき、入力端子ＩＮ＋に電圧ＶＩＮ１が入力すると、ＶＯＵＴ＝ＶＩＮ１＋ΔＶｔｈと表せ、電圧ＶＩＮ１がΔＶｔｈより高い場合、ＶＯＵＴ＝ＶＩＮ１＋ΔＶｔｈ（＞０）である。

【0047】

この例では、＋ΔＶｔｈの正のオフセット電圧が発生している。ただし、状態Ａでは、ＶＯＵＴ＞０であるから、正常にフィードバックがかかり、差動対トランジスタＭ１２、Ｍ１３に流れる電流が等しくなって、ノードＡの電圧は安定する。

【0048】

（状態Ｂ）トランジスタＭ１３の閾値電圧Ｖｔｈ_(M13)がトランジスタＭ１２の閾値電圧Ｖｔｈ_(M12)よりΔＶｔｈ（＞０）［Ｖ］高く、入力電圧がΔＶｔｈよりも低い場合について。

【0049】

この場合、出力端子ＯＵＴからの出力電圧ＶＯＵＴは上昇する。このとき、入力端子ＩＮ＋に電圧ＶＩＮ２が入力すると、ＶＯＵＴ＝ＶＩＮ２＋ΔＶｔｈと表せ、電圧ＶＩＮ２がΔＶｔｈより低い場合、ＶＯＵＴ＝ＶＩＮ２＋ΔＶｔｈ（＞０）である。

【0050】

状態Ｂの場合も、＋ΔＶｔｈの正のオフセット電圧が発生し、ＶＯＵＴ＞０であるから、正常にフィードバックがかかり、差動対トランジスタＭ１２、Ｍ１３に流れる電流が等しく、ノードＡの電圧は安定している。

【0051】

（状態Ｃ）トランジスタＭ１２の閾値電圧Ｖｔｈ_(M12)がトランジスタＭ１３の閾値電圧Ｖｔｈ_(M13)よりΔＶｔｈ（＞０）［Ｖ］高く、入力電圧がΔＶｔｈよりも高い場合について。

【0052】

トランジスタＭ１２、Ｍ１３の基準とする閾値電圧をＶｔｈ０とすれば、｜Ｖｔｈ_(M12)｜＝｜Ｖｔｈ０｜＋｜ΔＶｔｈ｜、｜Ｖｔｈ_(M13)｜＝｜Ｖｔｈ０｜）となる。この場合、Ｉ_(M13)＞Ｉ_(M12)となり、ノードＡに流れ込む電流の方が、流れ出る電流よりも大きいのでノードＡの電圧は増加し、出力端子ＯＵＴからの出力電圧ＶＯＵＴは低下する。

【0053】

このとき、入力端子ＩＮ＋に電圧ＶＩＮ１が入力すると、ＶＯＵＴ＝ＶＩＮ１−ΔＶｔｈと表せ、電圧ＶＩＮ１がΔＶｔｈより高い場合は、ＶＯＵＴ＝ＶＩＮ１−ΔＶｔｈ（＞０）である。

【0054】

このように状態Ｃでは、−ΔＶｔｈの負のオフセット電圧が発生するが、ＶＯＵＴ＞０であるから、正常にフィードバックがかかり、差動対トランジスタＭ１２、Ｍ１３に流れる電流が等しく、ノードＡの電圧は安定している。

【0055】

（状態Ｄ）トランジスタＭ１２の閾値電圧Ｖｔｈ_(M12)がトランジスタＭ１３の閾値電圧Ｖｔｈ_(M13)よりΔＶｔｈ（＞０）［Ｖ］高く、入力電圧がΔＶｔｈよりも低い場合について。

【0056】

この場合、出力端子ＯＵＴからの出力電圧ＶＯＵＴは低下する。このとき、入力端子ＩＮ＋に電圧ＶＩＮ２が入力すると、ＶＯＵＴ＝ＶＩＮ２−ΔＶｔｈと表せ、電圧ＶＩＮ２がΔＶｔｈより低い場合は、ＶＯＵＴ＝ＶＩＮ２−ΔＶｔｈ（＜０）である。

【0057】

したがって、ＶＯＵＴ＜０となるが、ボルテージフォロア１１０は、正の片電源回路であるから、負電圧は出力することができない。
このため、フィードバックが正常に機能せず、差動対トランジスタＭ１２、Ｍ１３をそれぞれ流れる電流は不均衡の状態が続き、トランジスタＭ１３を流れる電流Ｉ_(M13)は、トランジスタＭ１２を流れる電流Ｉ_(M12)よりも大きくなる（Ｉ_(M13)＞Ｉ_(M12)）。

【0058】

すると、トランジスタＭ１３を流れる電流Ｉ_(M13)は、トランジスタＭ１５を流れる電流Ｉ_(M15)よりも大きくなるので（Ｉ_(M13)＞Ｉ_(M15)）、ノードＡでは、流れ出る電流（Ｉ_(M15)）よりも流れ込む電流（Ｉ_(M13)）の方が大きくなり、この状態が解消されないために、ノードＡの電圧が上昇して電源電圧近傍まで上昇してしまう。

【0059】

このような状態Ｄのときに、入力電圧が急峻に立ち上がって、入力電圧がΔＶｔｈよりも高くなると、ノードＡの電圧は電源電圧レベルから低下して元に戻ろうとする。このとき、図３に示すコンデンサＣ１１に電荷が充電されているために放電に時間がかかり、出力電圧の立ち上がりに大きな遅延が発生することになる。

【0060】

次に出力電圧の遅延について図４〜図８を用いて説明する。図４は出力電圧の遅延時間の大小関係を記したテーブルを示す図である。テーブルＴ１は、上述した状態Ａ〜状態Ｄの内容をテーブル化してまとめたものであり、入力電圧Ｌレベルと、オフセット電圧Ｖoffsetとの項目を有する。

【0061】

さらに、入力電圧Ｌレベルは、“｜Ｖoffset｜より高い”および“｜Ｖoffset｜より低い”の属性を有し、オフセット電圧Ｖoffsetは、“正”および“負”の属性を有する。
（状態Ａ）オフセット電圧Ｖoffsetが正であり、入力電圧のＬレベルが正のオフセット電圧Ｖoffsetの絶対値より高い場合は、入力電圧に対する出力電圧の遅延時間は小さく遅延小である。

【0062】

（状態Ｂ）オフセット電圧Ｖoffsetが正であり、入力電圧のＬレベルが正のオフセット電圧Ｖoffsetの絶対値より低い場合は、入力電圧に対する出力電圧の遅延時間は小さく遅延小である。

【0063】

（状態Ｃ）オフセット電圧Ｖoffsetが負であり、入力電圧のＬレベルが負のオフセット電圧Ｖoffsetの絶対値より高い場合は、入力電圧に対する出力電圧の遅延時間は小さく遅延小である。

【0064】

（状態Ｄ）オフセット電圧Ｖoffsetが負であり、入力電圧のＬレベルが負のオフセット電圧Ｖoffsetの絶対値より低い場合は、入力電圧に対する出力電圧の遅延時間は大きく遅延大である。

【0065】

図５〜図８は入力電圧に対する出力電圧の遅延時間を示す図である。縦軸は電圧、横軸は時間である。上述した状態Ａ〜状態Ｄを図式化したものである。
図５は状態Ａでの入出力電圧の波形を示している。オフセット電圧Ｖoffsetが正であり、入力電圧ＶＩＮのＬレベルがオフセット電圧Ｖoffsetの絶対値よりも高い場合である。このとき、出力電圧ＶＯＵＴは、入力電圧ＶＩＮの立ち上がりに対して、遅延時間τ１要して立ち上がっている。

【0066】

図６は状態Ｂでの入出力電圧の波形を示している。オフセット電圧Ｖoffsetが正であり、入力電圧ＶＩＮのＬレベルがオフセット電圧Ｖoffsetの絶対値よりも低い場合である。このとき、出力電圧ＶＯＵＴは、入力電圧ＶＩＮの立ち上がりに対して、遅延時間τ２要して立ち上がっている。

【0067】

図７は状態Ｃでの入出力電圧の波形を示している。オフセット電圧Ｖoffsetが負であり、入力電圧ＶＩＮのＬレベルがオフセット電圧Ｖoffsetの絶対値よりも高い場合である。このとき、出力電圧ＶＯＵＴは、入力電圧ＶＩＮの立ち上がりに対して、遅延時間τ３要して立ち上がっている。

【0068】

図８は状態Ｄでの入出力電圧の波形を示している。オフセット電圧Ｖoffsetが負であり、入力電圧ＶＩＮのＬレベルがオフセット電圧Ｖoffsetの絶対値よりも低い場合である。このとき、出力電圧ＶＯＵＴは、入力電圧ＶＩＮの立ち上がりに対して、遅延時間τ４要して立ち上がっている。

【0069】

なお、図８において、本来は、オフセット電圧の低下の分、出力電圧ＶＯＵＴはレベルＬ（−）まで下がるようにフィードバックがかかるが、実際は片電源動作になっているので負電圧は出力できず、区間ｔ０の間の出力は０Ｖとなる。

【0070】

ここで、遅延時間τ１〜τ４の中で、遅延時間τ４が最も大きな遅延時間になっている。この理由は上述したように、状態Ｄでは、フィードバックが正常に機能せず、ノードＡに流れ込む電流と、流れ出る電流との均衡がとれず、ノードＡの電圧が電源電圧まで上昇してしまう。

【0071】

このとき、入力電圧がオフセット電圧よりも高くなると、ノードＡの電圧は電源電圧レベルから低下して元に戻ろうとするが、コンデンサＣ１１には電荷が充電されているために放電に時間がかかるので、出力電圧の立ち上がりに大きな遅延が発生してしまうのである。

【0072】

このように、従来のオペアンプ回路では、ある特定の条件下では、出力電圧が立ち上がるまでの遅延時間が大きくなるという問題があった。このような現象が生じると、例えば、高速応答が必要なアプリケーションを駆動する装置に、当該オペアンプ回路が使用されている場合、ある条件では大きな遅延が発生してしまうなどの不都合が生じ、品質および信頼性の低下を招くことになる。

【0073】

本技術はこのような点に鑑みてなされたものであり、オフセット電圧と入力電圧との関係に起因する、出力電圧の遅延時間の短縮化を図った増幅装置およびオフセット電圧補正方法を提供するものである。

【0074】

（第２の実施の形態）
次に本技術の増幅装置について詳しく説明する。図９、図１０は増幅装置の構成例を示す図である。第２の実施の形態の増幅装置１０は、アンプ回路１１−１、１１−２、基準電圧発生回路１２−１、１２−２、コンパレータ回路１３−１、１３−２、スロープ電圧発生回路１４、ラッチ回路１５、スイッチ回路１６、オフセット電圧補正回路１７を備える。

【0075】

なお、図１の構成要素との対応関係は、増幅部１ａ−１は、アンプ回路１１−１の機能に対応し、増幅部１ａ−２は、アンプ回路１１−２の機能に対応する。また、状態検出部１ｂは、基準電圧発生回路１２−１、１２−２、コンパレータ回路１３−１、１３−２、スロープ電圧発生回路１４およびラッチ回路１５の機能に対応する。さらに、オフセット電圧補正部１ｃは、スイッチ回路１６と、オフセット電圧補正回路１７との機能に対応する。

【0076】

一方、基準電圧発生回路１２−１と、コンパレータ回路１３−１とは、比較部に該当し、スロープ電圧発生回路１４、基準電圧発生回路１２−２、コンパレータ回路１３−２およびラッチ回路１５は、スイッチング制御部に該当する。さらに、コンパレータ回路１３−２およびラッチ回路１５は、スイッチ駆動部に該当する。

【0077】

アンプ回路１１−１は、差動対ＰＭＯＳトランジスタＭ２、Ｍ３、電流源のＰＭＯＳトランジスタＭ１および能動負荷であるＮＭＯＳトランジスタＭ４、Ｍ５を含み、入力端子ＩＮ＋、ＩＮ−から入力する２つの入力信号の電圧差を増幅する。

【0078】

アンプ回路１１−２は、ＰＭＯＳトランジスタＭ６、ＮＭＯＳトランジスタＭ７、位相補償用コンデンサＣ１および抵抗Ｒ１を含み、アンプ回路１１−１の出力電圧を増幅する。

【0079】

基準電圧発生回路１２−１は、ＰＭＯＳトランジスタＭ１０と、ＮＭＯＳトランジスタＭ２１とを含み、通常動作時のアンプ回路１１−２の入力電圧よりも高い基準電圧値を出力する。

【0080】

コンパレータ回路１３−１は、コンパレータＵ１と、インバータＩＣ１とを含み、アンプ回路１１−２の入力電圧と、基準電圧発生回路１２−１が出力する基準電圧とを比較する。そして、アンプ回路１１−２の入力電圧の方が基準電圧より高い場合は、Ｌレベルを出力し、それ以外の場合は高電位レベル（以下、Ｈレベル）を出力する。

【0081】

スロープ電圧発生回路１４は、ＰＭＯＳトランジスタＭ２４、ＮＭＯＳトランジスタＭ２５およびコンデンサＣ２を含む。スロープ電圧発生回路１４は、コンパレータ回路１３−１の出力信号を入力とし、コンパレータ回路１３−１の出力電圧がＨレベルのときは、０［Ｖ］を出力し、Ｌレベルのときは、時間と共に電圧が０［Ｖ］から徐々に上昇するスロープ電圧を発生する。

【0082】

基準電圧発生回路１２−２は、抵抗Ｒ２、Ｒ３、Ｒ４を含み、電源電圧を抵抗分圧して得られる基準電圧を発生する。
コンパレータ回路１３−２は、コンパレータＵ２、Ｕ３を含み、スロープ電圧発生回路１４から出力されるスロープ電圧と、基準電圧発生回路１２−２から出力される基準電圧とを比較する。そして、スロープ電圧の方が基準電圧より高い場合は、Ｈレベルを出力し、それ以外の場合はＬレベルを出力する。

【0083】

ラッチ回路１５は、ＳＲフリップフロップＩＣ２、ＩＣ３を含み、コンパレータ回路１３−２の出力をラッチ（保持）する。
スイッチ回路１６は、スイッチであるＮＭＯＳトランジスタＭ２２、Ｍ２３を含み、ラッチ回路１５の出力がＨレベルのときにオンして導通する。

【0084】

オフセット電圧補正回路１７は、負荷素子であるＮＭＯＳトランジスタＭ８、Ｍ９を含み、スイッチ回路１６のＧＮＤ側に接続され、スイッチ回路１６がオンするとアンプ回路１１−１のオフセット電圧を正側に移行するように働いて、オフセット電圧を補正する。

【0085】

次に増幅装置１０の各素子の接続構成を記す。電源端子ＶＣＣは、トランジスタＭ１のソース、抵抗Ｒ２の一端、トランジスタＭ２４のソース、トランジスタＭ１０のソースおよびトランジスタＭ６のソースに接続する。

【0086】

バイアス端子Ｂｉａｓは、トランジスタＭ１のゲート、トランジスタＭ２４のゲート、トランジスタＭ１０のゲートおよびトランジスタＭ６のゲートに接続する。
入力端子ＩＮ＋は、トランジスタＭ３のゲートに接続し、入力端子ＩＮ−は、トランジスタＭ２のゲートに接続し、トランジスタＭ１のドレインは、トランジスタＭ２、Ｍ３のソースに接続する。

【0087】

トランジスタＭ２のドレインは、トランジスタＭ４のドレイン、トランジスタＭ４のゲート、トランジスタＭ５のゲート、トランジスタＭ８のゲートおよびトランジスタＭ９のゲートに接続する。トランジスタＭ４、Ｍ５のソースは、ＧＮＤに接続する。

【0088】

トランジスタＭ３のドレインは、トランジスタＭ５のドレイン、トランジスタＭ２２のドレイン、トランジスタＭ２３のドレイン、コンパレータＵ１の入力端子（＋）、コンデンサＣ１の一端およびトランジスタＭ７のゲートに接続する。

【0089】

トランジスタＭ２２のゲートは、ＳＲフリップフロップＩＣ２の非反転出力端子（Ｑ）に接続し、トランジスタＭ２３のゲートは、ＳＲフリップフロップＩＣ３の非反転出力端子（Ｑ）に接続する。

【0090】

トランジスタＭ２２のソースは、トランジスタＭ８のドレインに接続し、トランジスタＭ２３のソースは、トランジスタＭ９のドレインに接続し、トランジスタＭ８、Ｍ９のソースは、ＧＮＤに接続する。

【0091】

ＳＲフリップフロップＩＣ２のセット入力端子（Ｓ）は、コンパレータＵ２の出力端子に接続し、ＳＲフリップフロップＩＣ３のセット入力端子（Ｓ）は、コンパレータＵ３の出力端子に接続する。ＳＲフリップフロップＩＣ２、ＩＣ３のリセット入力端子（Ｒ）は、リセット端子ＰＯＲ（Power On Reset）に接続する。

【0092】

コンパレータＵ２、Ｕ３の入力端子（＋）は、トランジスタＭ２４のドレイン、トランジスタＭ２５のドレインおよびコンデンサＣ２の一端に接続し、コンデンサＣ２の他端はＧＮＤに接続する。

【0093】

コンパレータＵ２の入力端子（−）は、抵抗Ｒ３の一端と、抵抗Ｒ４の一端と接続し、コンパレータＵ３の入力端子（−）は、抵抗Ｒ２の他端と、抵抗Ｒ３の他端と接続し、抵抗Ｒ４の他端は、ＧＮＤに接続する。

【0094】

トランジスタＭ２５のゲートは、インバータＩＣ１の出力端子に接続し、トランジスタＭ２５のソースは、ＧＮＤに接続する。インバータＩＣ１の入力端子は、コンパレータＵ１の出力端子に接続する。

【0095】

コンパレータＵ１の入力端子（−）は、トランジスタＭ１０のドレイン、トランジスタＭ２１のドレインおよびトランジスタＭ２１のゲートに接続し、トランジスタＭ２１のソースは、ＧＮＤに接続する。

【0096】

出力端子ＯＵＴは、トランジスタＭ６のドレイン、トランジスタＭ７のドレインおよび抵抗Ｒ１の一端に接続し、抵抗Ｒ１の他端は、コンデンサＣ１の他端に接続する。トランジスタＭ７のソースは、ＧＮＤに接続する。

【0097】

次に全体動作について説明する。上述したように、負のオフセット電圧が発生し、入力電圧のＬレベルが負のオフセット電圧の絶対値よりも低くなる状態Ｄのときには、ノードＢの電圧（トランジスタＭ７のゲート電圧）が電源電圧近くまで上昇する。

【0098】

本技術では、この現象を利用して、状態Ｄのときには負のオフセット電圧が正のオフセット電圧になるように自動的に補正することで、状態Ｄの場合に生じる遅延時間の増大を抑制して、遅延時間を短縮化させる。

【0099】

その場合、まず、差動対トランジスタの一方の側の能動負荷に対して、能動負荷の電流駆動能力を増加させるような負荷素子を１つまたは複数個接続する。図９の例では、差動対トランジスタＭ３に接続している能動負荷であるトランジスタＭ５に対して並列に、スイッチ回路１６内のトランジスタＭ２２、Ｍ２３を接続する。

【0100】

そして、トランジスタＭ５の電流駆動能力を増加させるために、トランジスタＭ８、Ｍ９の２つを、スイッチ回路１６内のトランジスタＭ２２、Ｍ２３に接続している。
ここで、状態Ｄのとき（負のオフセット電圧が生じて、入力電圧のＬレベルが負のオフセット電圧の絶対値よりも低くなるとき）、ノードＢの電圧が上昇する。この場合、ノードＢの電圧がノードＣの基準電圧を超えると、それをトリガにして、トランジスタＭ３に接続する能動負荷の電流駆動能力を増加させる負荷素子であるトランジスタＭ８、Ｍ９を１つ１つオンさせていくような制御を行う。

【0101】

トランジスタＭ３に接続する能動負荷の電流駆動能力が増加して、負のオフセット電圧が正のオフセット電圧になった時点で、ノードＢの電圧は通常の値に戻るため、トランジスタＭ３に接続する能動負荷の電流駆動能力の増加も停止する。

【0102】

また、トランジスタＭ３に接続する能動負荷の電流駆動能力を増加させるための信号は、ラッチ回路１５によりラッチしているので、電源電圧が印加されている間は本状態が保持されることになる。

【0103】

このように、一度でも状態Ｄになれば、オフセット電圧補正の制御が働いて、負のオフセット電圧が正のオフセット電圧に補正される。負から正へオフセット電圧を補正することは、ノードＢの電圧を低下させて、ノードＢの電圧が電源電圧まで上昇してしまうことを抑制することになる。このため、コンデンサに充電される電荷も減少し、放電時間が早まるので、遅延時間を短縮化することが可能になる。

【0104】

次にタイミングチャートも参照しながら動作についてさらに詳しく説明する。図１１は増幅装置の動作を示すタイミングチャートである。縦軸は電圧、横軸は時間である。入力電圧、オフセット電圧および図９、図１０に示すノードＢ〜Ｉにおける電圧の時間変化を示している。

【0105】

グラフｇ１は、入力電圧の波形を示し、グラフｇ２は、ノードＢ、Ｃの電圧波形を示している。グラフｇ３は、ノードＤの電圧波形を示し、グラフｇ４は、ノードＥ、Ｆ、Ｇの電圧波形を示す。さらに、グラフｇ５は、ノードＨ、Ｉの電圧波形を示し、グラフｇ６は、オフセット電圧Ｖoffsetの波形を示す。

【0106】

〔１〕まず、増幅装置１０において、負のオフセット電圧が生じ、入力電圧のＬレベルが負のオフセット電圧の絶対値よりも低くなる状態Ｄになったとする。例えば、負のオフセット電圧が生じているときに、入力電圧が０［Ｖ］になったとする（時刻ｔ１）。このとき、ノードＢの電圧が電源電圧レベルまで上昇し始める（時刻ｔ１）。

【0107】

なお、ノードＢは、アンプ回路１１−２のソース接地回路を構成するトランジスタＭ７のゲートと、コンデンサＣ１の一端との接続点であり、このノードＢに印加される電圧の上昇度合いにもとづいて、状態Ｄの発生が検出されることになる。

【0108】

〔２〕コンパレータ回路１３−１内のコンパレータＵ１の入力端子（＋）には、ノードＢの電圧が印加し、コンパレータＵ１の入力端子（−）には、ノードＣの電圧が印加している。ノードＣの電圧（所定電圧値）は、コンパレータＵ１で比較するための基準電圧となり、ノードＢの電圧よりも若干高めの電圧に設定してある。

【0109】

なお、ノードＣの電圧をノードＢの電圧より高めに設定するには、トランジスタＭ６、Ｍ１０を同一サイズとし、トランジスタＭ７の電流駆動能力よりもトランジスタＭ２１の電流駆動能力を小さくすればよい。

【0110】

例えば、トランジスタＭ２１のアスペクト比をトランジスタＭ７のそれよりも小さくすれば、トランジスタＭ１１の電流駆動能力は、トランジスタＭ７の電流駆動能力よりも小さくなる。

【0111】

〔３〕状態Ｄになって、ノードＢの電圧が上昇し、ノードＣの電圧よりも高くなると（時刻ｔ２）、コンパレータＵ１はＨレベルを出力するので、コンパレータ回路１３−１の出力であるノードＤの電圧は、Ｌレベル（検出信号）となる（時刻ｔ２）。

【0112】

〔４〕ノードＤの電圧がＬレベルになると、スロープ電圧発生回路１４が駆動する。スロープ電圧発生回路１４の動作としては、まず、コンパレータ回路１３−１の出力がＬレベルになると、スロープ電圧発生回路１４内のトランジスタＭ２５がオフする。

【0113】

また、スロープ電圧発生回路１４内のトランジスタＭ２４は、定電流源として動作しているため、トランジスタＭ２５がオフになると、スロープ電圧発生回路１４内のコンデンサＣ２に電流が流れて電荷が滞留し始める。したがって、スロープ電圧発生回路１４の出力であるノードＥの電圧は、一定の傾きで上昇し始める（時刻ｔ２）。

【0114】

なお、スロープ電圧は、入力電圧がＨレベルの場合は０ボルトを出力し、入力電圧がＬレベルの場合は時間経過と共に０ボルトから徐々に上昇する電圧である。
〔５〕コンパレータ回路１３−２内のコンパレータＵ２の入力端子（＋）には、ノードＥのスロープ電圧が印加し、コンパレータＵ２の入力端子（−）には、ノードＧの電圧（第１の基準電圧）が印加している。

【0115】

ノードＧの電圧は、コンパレータＵ２で比較するための基準電圧となり、電源電圧を抵抗Ｒ２、Ｒ３、Ｒ４で分圧した一定電圧である。電源電圧をＶｃｃ、ノードＧの出力電圧をＶｇとすれば、Ｖｇ＝（Ｒ４・Ｖｃｃ）／（Ｒ２＋Ｒ３＋Ｒ４）である。

【0116】

〔６〕ここで、第１のスイッチング制御として、ノードＥのスロープ電圧が上昇して、ノードＧの電圧よりも高くなると（時刻ｔ３）、コンパレータ回路１３−２内のコンパレータＵ２はＨレベル（所定レベル信号）を出力する。

【0117】

〔７〕コンパレータＵ２の出力は、ラッチ回路１５内のＳＲフリップフロップＩＣ２のセット端子（Ｓ）に接続している。したがって、ＳＲフリップフロップＩＣ２のセット端子（Ｓ）にＨレベルが入力すると、Ｈレベルがセットされ、非反転出力端子（Ｑ）からＨレベルの信号がラッチ出力する。

【0118】

すなわち、ノードＥの電圧がノードＧの基準電圧を超えると、ノードＨの電圧がＨレベルになる（時刻ｔ３）。
なお、ＳＲフリップフロップＩＣ２のリセット端子（Ｒ）には、パワーオンリセット端子（ＰＯＲ）が接続しているので、ＳＲフリップフロップＩＣ２は、電源投入時やマニュアル操作時にパワーオンリセットされて、初期状態はリセット状態になる。

【0119】

〔８〕ノードＨがＨレベルになると、スイッチ回路１６内のトランジスタＭ２２がオンする。
〔９〕トランジスタＭ２２がオンすると、トランジスタＭ３からトランジスタＭ５へ流れていた電流がトランジスタＭ２２を介して、トランジスタＭ８（第１の負荷素子）にも流れる。したがって、差動対トランジスタＭ３に接続されている能動素子は、トランジスタＭ５の他にトランジスタＭ８が追加される形となり、トランジスタＭ３に接続する能動負荷の電流駆動能力が高まることになる。

【0120】

〔１０〕トランジスタＭ３に接続する能動素子が増加し、トランジスタＭ３のＧＮＤ側の電流駆動能力が高まると、ＰＭＯＳトランジスタＭ３のソースからドレインへ流れる電流量が増え、トランジスタＭ３のドレイン電圧は低下する（または、トランジスタＭ３に接続する能動負荷の電流駆動能力が上がることになるので、トランジスタＭ５のドレイン電圧は低下する）。

【0121】

トランジスタＭ３のドレイン電圧は、ノードＢの電圧であるから、ノードＢの電圧は下降することになり、出力電圧ＶＯＵＴは上昇し始めるので、オフセット電圧が正側に補正されていく（時刻ｔ３）。

【0122】

〔１１〕オフセット電圧補正回路１７内の１段目のトランジスタＭ８が駆動しても、オフセット電圧が正にならないとする。この場合、スロープ電圧発生回路１４の出力であるノードＥのスロープ電圧は上昇し続けている。

【0123】

〔１２〕コンパレータ回路１３−２内のコンパレータＵ３の入力端子（＋）には、ノードＥのスロープ電圧が印加し、コンパレータＵ３の入力端子（−）には、ノードＦの電圧（第２の基準電圧）が印加している。

【0124】

ノードＦの電圧は、コンパレータＵ３で比較するための基準電圧となり、電源電圧を抵抗Ｒ２、Ｒ３、Ｒ４で分圧した一定電圧である。ノードＦの出力電圧をＶｆとすれば、Ｖｆ＝（（Ｒ３＋Ｒ４）・Ｖｃｃ）／（Ｒ２＋Ｒ３＋Ｒ４）である（Ｖｆ＞Ｖｇである）。

【0125】

〔１３〕ここで、第２のスイッチング制御として、ノードＥのスロープ電圧が上昇して、ノードＦの電圧よりも高くなると（時刻ｔ４）、コンパレータ回路１３−２内のコンパレータＵ３は、Ｈレベル（所定レベル信号）を出力する。

【0126】

〔１４〕コンパレータＵ３の出力は、ラッチ回路１５内のＳＲフリップフロップＩＣ３のセット端子（Ｓ）に接続している。したがって、ＳＲフリップフロップＩＣ３のセット端子（Ｓ）にＨレベルが入力すると、Ｈレベルがセットされ、非反転出力端子（Ｑ）からＨレベルの信号がラッチ出力する。

【0127】

すなわち、ノードＥのスロープ電圧がノードＦの基準電圧を超えると、ノードＩの電圧がＨレベルになる（時刻ｔ４）。
なお、ＳＲフリップフロップＩＣ３も、電源投入時やマニュアル操作時にパワーオンリセットされて、初期状態はリセット状態である。

【0128】

〔１５〕ノードＩがＨレベルになると、スイッチ回路１６内のトランジスタＭ２３がオンする。
〔１６〕トランジスタＭ２３がオンすると、トランジスタＭ３からトランジスタＭ５、Ｍ８へ流れていた電流が、トランジスタＭ２３を介してトランジスタＭ９（第２の負荷素子）にも流れる。

【0129】

したがって、差動対トランジスタＭ３に接続されている能動素子は、トランジスタＭ５、Ｍ８の他にトランジスタＭ９がさらに追加される形となり、トランジスタＭ３に接続される能動負荷の電流駆動能力が高まることになる。

【0130】

〔１７〕トランジスタＭ３に接続する能動素子がさらに増加し、トランジスタＭ３のＧＮＤ側の電流駆動能力がさらに高まると、ＰＭＯＳトランジスタＭ３のドレイン電圧はさらに下がる。トランジスタＭ３のドレイン電圧は、ノードＢの電圧であるから、ノードＢの電圧は下降することになり、出力電圧ＶＯＵＴはさらに上昇し、オフセット電圧が正側に上昇するように補正されていく（時刻ｔ４）。

【0131】

〔１８〕オフセット電圧が正になった時点で、上昇していたノードＢの電圧は下降し始め、通常状態に戻り始める（時刻ｔ４）。
〔１９〕ノードＢの電圧が通常状態になると、ノードＢの電圧よりもノードＣの電圧の方が高くなる（時刻ｔ５）。したがって、コンパレータ回路１３−１の出力であるノードＤは、Ｈレベルとなり、スロープ電圧発生回路１４の駆動を停止する。

【0132】

すなわち、スロープ電圧発生回路１４内のトランジスタＭ２５はオンするので、トランジスタＭ２４を流れる電流はトランジスタＭ２５側に流れ、コンデンサＣ２の電荷滞留がなくなり、ノードＥの電圧が下降する（時刻ｔ５）。

【0133】

以上説明したように、増幅装置１０によれば、負のオフセット電圧が発生し、かつ入力電圧のＬレベルが負のオフセット電圧の絶対値より低くなる状態を検出すると、負のオフセット電圧を正のオフセット電圧に補正する構成とした。

【0134】

これにより、オフセット電圧と入力電圧との関係に起因する、出力電圧の遅延時間の短縮化を図ることが可能になる。また、特定の状態にのみ遅延時間が増大するという現象の発生を無くすことができるので、遅延時間のばらつきを抑制することも可能になり、品質および信頼性の向上を図ることが可能になる。

【0135】

また、上記のように、増幅装置１０では、負のオフセット電圧を段階的に上昇させて、正のオフセット電圧に移行させている。上記の例では、オフセット電圧補正を２段で構成した例を示したが、一般化するとオフセット電圧補正をＮ段（Ｎ＝１、２、３、４、…）で構成することができる。なお、Ｎ＝１でもよいが、Ｎは２以上が好ましい。負のオフセット電圧を段階的に上昇させる理由は、オフセット電圧が製造ばらつきなどにより製品ごと異なる場合があるためである。

【0136】

オフセット電圧補正を複数段で構成することで、細かいステップ幅で制御することができるので、負のオフセット電圧から正のオフセット電圧へ微細に精度よく補正することが可能になる。よって、製造ばらつきなどにより製品間でオフセット電圧がばらついても補正された正のオフセット電圧の製品間のばらつきを低減することができる。

【0137】

さらにまた、増幅装置１０から負のオフセット電圧が出力されるようにあらかじめ設定しておいてから、負のオフセット電圧を段階的に上昇させて正のオフセット電圧に補正してもよい。これにより、さらに、製品間のオフセット電圧のばらつき低減することが可能になる。

【0138】

なお、負のオフセット電圧が出力されるようにあらかじめ設定する方法としては、例えば、Ｍ４のゲート幅Ｗ／ゲート長Ｌを、Ｍ５のゲート幅Ｗ／ゲート長Ｌよりも大きくしておく方法がある。

【0139】

（第３の実施の形態）
次に第３の実施の形態について説明する。第３の実施の形態は、増幅装置１０の一部である、コンパレータ回路１３−１の出力によってスイッチ回路１６を駆動するまでのスイッチング制御部を、ディジタル回路のスイッチング駆動回路で置き換えたものである。

【0140】

図１２はスイッチング駆動回路の構成例を示す図である。なお、図１２の例では、オフセット電圧補正を４段で構成した例を示している。スイッチング駆動回路２０は、シフトレジスタを構成するフリップフロップＦＦ１〜ＦＦ４と、発振器２１とを含む。

【0141】

また、スイッチ回路１６ａは、ＮＭＯＳトランジスタＭ１６−１〜Ｍ１６−４を含み、オフセット電圧補正回路１７ａは、ＮＭＯＳトランジスタＭ１７−１〜Ｍ１７−４を含む。

【0142】

接続関係を記すと、フリップフロップＦＦ１〜ＦＦ４のクロック端子には、発振器２１の出力が接続する。フリップフロップＦＦ１の入力端子（Ｄ）には、図１０のコンパレータ回路１３−１の出力（インバータＩＣ１の出力）を反転した信号が接続する。

【0143】

フリップフロップＦＦ１の出力端子（Ｑ）は、フリップフロップＦＦ２の入力端子（Ｄ）と、トランジスタＭ１６−１のゲートと接続する。フリップフロップＦＦ２の出力端子（Ｑ）は、フリップフロップＦＦ３の入力端子（Ｄ）と、トランジスタＭ１６−２のゲートと接続する。

【0144】

フリップフロップＦＦ３の出力端子（Ｑ）は、フリップフロップＦＦ４の入力端子（Ｄ）と、トランジスタＭ１６−３のゲートと接続する。フリップフロップＦＦ４の出力端子（Ｑ）は、トランジスタＭ１６−４のゲートに接続する。

【0145】

トランジスタＭ１６−１〜Ｍ１６−４の各ドレインは、図１０のノードＢに接続する。トランジスタＭ１６−１のソースは、トランジスタＭ１７−１のドレインに接続し、トランジスタＭ１６−２のソースは、トランジスタＭ１７−２のドレインに接続する。

【0146】

トランジスタＭ１６−３のソースは、トランジスタＭ１７−３のドレインに接続し、トランジスタＭ１６−４のソースは、トランジスタＭ１７−４のドレインに接続する。トランジスタＭ１７−１〜Ｍ１７−４の各ゲートは、図９のノードＪに接続し、トランジスタＭ１７−１〜Ｍ１７−４の各ソースは、ＧＮＤに接続する。

【0147】

図１３はスイッチング駆動回路の動作を示すタイミングチャートである。クロックＣＫは、発振器２１の出力信号である。信号Ｄ１〜Ｄ４（レベルシフト信号）はそれぞれ、フリップフロップＦＦ１〜ＦＦ４の出力信号である。イネーブル信号ＥＮは、コンパレータ回路１３−１の出力信号である。

【0148】

〔Ｓ０〕オフセット電圧が負で、入力電圧のＬレベルが負のオフセット電圧の絶対値よりも低くなる状態（Ｄ）になると、イネーブル信号ＥＮがＨレベルになる。
〔Ｓ１〕フリップフロップＦＦ１は、クロックＣＫの立ち上がりで、Ｈレベルのイネーブル信号ＥＮをラッチして、Ｈレベルの信号Ｄ１を出力する。信号Ｄ１がＨレベルになるので、スイッチ回路１６ａ内のトランジスタＭ１６−１がオンする。

【0149】

すると、図９のトランジスタＭ３のドレイン電流は、図９のトランジスタＭ５の他に、オフセット電圧補正回路１７ａ内のトランジスタＭ１７−１にも流れる。これにより、上述したようにノードＢの電圧は下降し始めるので、オフセット電圧が正側に上昇するように補正される。

【0150】

〔Ｓ２〕フリップフロップＦＦ２は、クロックＣＫの立ち上がりで、フリップフロップＦＦ１からのＨレベルの出力信号Ｄ１をラッチして、Ｈレベルの信号Ｄ２を出力する。信号Ｄ２がＨレベルになるので、スイッチ回路１６ａ内のトランジスタＭ１６−２がオンする。

【0151】

すると、図９のトランジスタＭ３のドレイン電流は、図９のトランジスタＭ５と、オフセット電圧補正回路１７ａ内のトランジスタＭ１７−１との他に、オフセット電圧補正回路１７ａ内のトランジスタＭ１７−２にも流れる。これにより、上述したようにノードＢの電圧はさらに下降し始めるので、オフセット電圧の正側補正がステップＳ１の状態からさらに促進される。

【0152】

〔Ｓ３〕フリップフロップＦＦ３は、クロックＣＫの立ち上がりで、フリップフロップＦＦ２からのＨレベルの出力信号Ｄ２をラッチして、Ｈレベルの信号Ｄ３を出力する。信号Ｄ３がＨレベルになるので、スイッチ回路１６ａ内のトランジスタＭ１６−３がオンする。

【0153】

すると、図９のトランジスタＭ３のドレイン電流は、図９のトランジスタＭ５と、オフセット電圧補正回路１７ａ内のトランジスタＭ１７−１、Ｍ１７−２との他に、オフセット電圧補正回路１７ａ内のトランジスタＭ１７−３にも流れる。これにより、オフセット電圧の正側補正がステップＳ２の状態からさらに促進される。

【0154】

〔Ｓ４〕フリップフロップＦＦ４は、クロックＣＫの立ち上がりで、フリップフロップＦＦ３からのＨレベルの出力信号Ｄ３をラッチして、Ｈレベルの信号Ｄ４を出力する。信号Ｄ４がＨレベルになるので、スイッチ回路１６ａ内のトランジスタＭ１６−４がオンする。

【0155】

すると、図９のトランジスタＭ３のドレイン電流は、図９のトランジスタＭ５と、オフセット電圧補正回路１７ａ内のトランジスタＭ１７−１〜Ｍ１７−３との他に、オフセット電圧補正回路１７ａ内のトランジスタＭ１７−４にも流れる。これにより、オフセット電圧の正側補正がステップＳ３の状態からさらに促進される。

【0156】

オフセット電圧が正になり、イネーブル信号ＥＮがＬになると同時にクロックＣＫの動作を停止（Ｌ固定）させる。
このように、増幅装置１０の一部に対してディジタル回路を使用して構成することもできる。なお、上記のスイッチング駆動回路２０は、シフトレジスタで構成した例を示したが、カウンタで構成してもよいし、ＰＬＤ（Programmable Logic Device）等を利用することも可能である。

【0157】

以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。

【符号の説明】

【0158】

１ 増幅装置
１ａ−１、１ａ−２ 増幅部
１ｂ 状態検出部
１ｃ オフセット電圧補正部
ｇ 検出される状態を示すグラフ
ＶＩＮ 入力電圧
Ｖ１ 第１の出力電圧
Ｖ２ 第２の出力電圧
Ｖoffset（−） 負のオフセット電圧
｜Ｖoffset（−）｜ 負のオフセット電圧の絶対値
τ 遅延時間

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】