特許 6523504 ファン−アウト半導体パッケージ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6523504

(24)【登録日】2019年5月10日

(45)【発行日】2019年6月5日

(54)【発明の名称】ファン−アウト半導体パッケージ

(51)【国際特許分類】

   H01L 23/28 20060101AFI20190527BHJP

   H01L 23/12 20060101ALI20190527BHJP

   H05K 3/46 20060101ALI20190527BHJP

【ＦＩ】

   H01L23/28 Z

   H01L23/12 501P

   H05K3/46 Q

【請求項の数】22

【全頁数】24

(21)【出願番号】特願2018-29725(P2018-29725)

(22)【出願日】2018年2月22日

(65)【公開番号】特開2019-54226(P2019-54226A)

(43)【公開日】2019年4月4日

【審査請求日】2018年2月22日

(31)【優先権主張番号】10-2017-0118705

(32)【優先日】2017年9月15日

(33)【優先権主張国】KR

(73)【特許権者】

【識別番号】594023722

【氏名又は名称】サムソン エレクトロ−メカニックス カンパニーリミテッド．

(74)【代理人】

【識別番号】110000877

【氏名又は名称】龍華国際特許業務法人

(72)【発明者】

【氏名】ハ、セウン ソー

(72)【発明者】

【氏名】リ、ヒョン ソク

(72)【発明者】

【氏名】キム、スン ホ

【審査官】 豊島 洋介

(56)【参考文献】

【文献】 米国特許出願公開第２０１３／０２４９１０１（ＵＳ，Ａ１）

【文献】 特開２０１０−１８６８４７（ＪＰ，Ａ）

【文献】 特開２０１２−３９０９０（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１５／０１８７７４２（ＵＳ，Ａ１）

【文献】 特開２００６−５９９９２（ＪＰ，Ａ）

【文献】 特開平１１−１６３２２９（ＪＰ，Ａ）

【文献】 特開２０００−１２４２３７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ２３／１２−２３／１５

２３／２８−２３／３１

Ｈ０５Ｋ ３／４６

(57)【特許請求の範囲】

【請求項1】

貫通孔を有するコア部材と、
前記貫通孔に配置され、接続パッドが配置された活性面、及び前記活性面の反対側に配置された非活性面を有する半導体チップと、
前記コア部材及び前記半導体チップの少なくとも一部を封止し、前記貫通孔の少なくとも一部を充填する封止材と、
前記コア部材及び前記半導体チップの活性面上に配置され、前記接続パッドと電気的に連結された再配線層を含む連結部材と、を含み、
前記コア部材の前記連結部材が配置された下側には、前記貫通孔の壁面から前記コア部材の外側面までを貫通する溝部が存在する、ファン−アウト半導体パッケージ。

【請求項2】

前記封止材は前記溝部の少なくとも一部を充填する、請求項１に記載のファン−アウト半導体パッケージ。

【請求項3】

前記溝部は、前記コア部材の下側の四隅にそれぞれ存在する第１〜第４溝部を含む、請求項１または２に記載のファン−アウト半導体パッケージ。

【請求項4】

前記コア部材の外側部の下側には、前記コア部材の枠に沿って前記コア部材の下側を貫通する第５溝部が存在し、
前記第１〜第４溝部はそれぞれ、前記第５溝部と連結されている、請求項３に記載のファン−アウト半導体パッケージ。

【請求項5】

前記コア部材の前記貫通孔はテーパー状を有する、請求項１から４のいずれか一項に記載のファン−アウト半導体パッケージ。

【請求項6】

前記半導体チップは、前記活性面上に配置され、前記接続パッドの少なくとも一部を覆うパッシベーション膜を含み、
前記封止材は、前記パッシベーション膜と前記連結部材との間の空間の少なくとも一部を充填する、請求項１から５のいずれか一項に記載のファン−アウト半導体パッケージ。

【請求項7】

前記コア部材は、前記連結部材と接する第１絶縁層と、前記連結部材と接し、前記第１絶縁層に埋め込まれた第１配線層と、前記第１絶縁層の前記第１配線層が埋め込まれた側の反対側上に配置された第２配線層と、を含み、
前記第１及び第２配線層はそれぞれ、前記接続パッドと電気的に連結されている、請求項１から６のいずれか一項に記載のファン−アウト半導体パッケージ。

【請求項8】

前記コア部材は、前記第１絶縁層上に配置され、前記第２配線層を覆う第２絶縁層と、前記第２絶縁層上に配置された第３配線層と、をさらに含み、
前記第３配線層は、前記接続パッドと電気的に連結されている、請求項７に記載のファン−アウト半導体パッケージ。

【請求項9】

前記溝部は前記第１絶縁層の下側に形成される、請求項８に記載のファン−アウト半導体パッケージ。

【請求項10】

前記第１絶縁層の下面は前記第１配線層の下面と段差を有する、請求項８または９に記載のファン−アウト半導体パッケージ。

【請求項11】

前記コア部材は、第１絶縁層と、前記第１絶縁層の両面に配置された第１配線層及び第２配線層と、を含み、
前記第１配線層及び第２配線層はそれぞれ、前記接続パッドと電気的に連結されている、請求項１から６のいずれか一項に記載のファン−アウト半導体パッケージ。

【請求項12】

前記コア部材は、前記第１絶縁層上に配置され、前記第１配線層を覆う第２絶縁層と、前記第２絶縁層上に配置された第３配線層と、前記第１絶縁層上に配置され、前記第２配線層を覆う第３絶縁層と、前記第３絶縁層上に配置された第４配線層と、をさらに含み、
前記第３配線層及び第４配線層はそれぞれ、前記接続パッドと電気的に連結されている、請求項１１に記載のファン−アウト半導体パッケージ。

【請求項13】

前記溝部は前記第２絶縁層の下側に形成される、請求項１２に記載のファン−アウト半導体パッケージ。

【請求項14】

前記第１絶縁層は前記第２及び第３絶縁層よりも厚い、請求項１２または１３に記載のファン−アウト半導体パッケージ。

【請求項15】

連結部材と、
前記連結部材上に配置された電子部品と、
前記連結部材上に配置されたコア部材であって、前記電子部品が配置される貫通孔を有し、前記連結部材と向かい合い、前記コア部材の下面に沿って前記貫通孔から前記コア部材の外面に向かう外側方向に延長されて形成された複数の溝部を含む、コア部材と、を含む、ファン−アウト半導体パッケージ。

【請求項16】

前記コア部材は、前記連結部材と向かい合い、前記コア部材の下面の外側に沿って形成された周囲溝部をさらに含む、請求項１５に記載のファン−アウト半導体パッケージ。

【請求項17】

前記コア部材の前記貫通孔は、平面方向を基準に、前記連結部材と向かい合う前記コア部材の下側における下部領域が前記コア部材の前記下側の反対側の上側における上部領域よりも小さい、請求項１５または１６に記載のファン−アウト半導体パッケージ。

【請求項18】

前記電子部品は、前記連結部材と向かい合い、複数の接続パッドを有する活性面を含み、
前記連結部材は、前記複数の接続パッドと電気的に連結された再配線層を含む、請求項１５から１７のいずれか一項に記載のファン−アウト半導体パッケージ。

【請求項19】

上面及び下面を有し、再配線層、及び前記再配線層と電気的に連結され、前記下面から突出した電気接続構造体を含む連結部材と、
前記連結部材の上面上に配置され、下面に前記連結部材の前記再配線層と電気的に連結された複数の接続パッドが配置され、前記連結部材と向かい合う半導体チップと、
前記連結部材の上面上に配置されたコア部材であって、前記半導体チップが配置される貫通孔を有し、前記連結部材の前記再配線層と電気的に連結される配線層を含み、前記連結部材と向かい合い、前記貫通孔のそれぞれの内側コーナーから前記コア部材のそれぞれの外側コーナーに向かって外側方向に延長されて形成された第１〜第４溝部を含む、コア部材と、
前記半導体チップ及び前記コア部材上に配置され、前記半導体チップと前記コア部材との間の少なくとも一部を充填し、前記第１〜第４溝部のそれぞれの少なくとも一部を充填する封止材と、を含む、ファン−アウト半導体パッケージ。

【請求項20】

前記コア部材は、前記連結部材と向かい合い、前記コア部材の外面に沿って延長され、前記第１〜第４溝部と連結される外側溝部をさらに含み、
前記封止材は、実質的に前記第１〜第４溝部を充填し、前記外側溝部の少なくとも一部を充填する、請求項１９に記載のファン−アウト半導体パッケージ。

【請求項21】

前記貫通孔は前記連結部材に向かう方向に面積が小さくなるテーパー状を有する、請求項２０に記載のファン−アウト半導体パッケージ。

【請求項22】

前記コア部材は複数の絶縁層を含み、
前記複数の絶縁層のうちいずれか一つは、他の絶縁層のそれぞれよりも厚さが厚く、前記他の絶縁層のそれぞれと異なる物質を含む、請求項１９から２１のいずれか一項に記載のファン−アウト半導体パッケージ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体パッケージ、例えば、電気接続構造体を半導体チップが配置されている領域外にも拡張することができるファン−アウト半導体パッケージに関するものである。

【背景技術】

【0002】

最近の半導体チップに関する技術開発の主なトレンドのうちの一つは、部品のサイズを縮小することである。これにより、パッケージの分野でも小型の半導体チップなどの需要が急増するにつれて、小型のサイズを有しながら、多数のピンを実現することが求められている。

【0003】

これに応えるために提案された半導体パッケージ技術のうちの一つがファン−アウト半導体パッケージである。ファン−アウトパッケージは、接続端子を半導体チップが配置された領域外にも再配線して、小型のサイズを有しながらも、多数のピンを実現することを可能とする。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の様々な目的のうちの一つは、半導体チップを封止する領域に、パッケージを支持することができ、必要に応じて、配線を設計することができるコア部材を含み、それにもかかわらず、封止材のボイドの問題がほとんど発生しない新しい構造のファン−アウト半導体パッケージを提供することである。

【課題を解決するための手段】

【0005】

本発明により提案するいくつかの解決手段のうちの一つは、半導体チップを封止する領域に、パッケージを支持することができ、必要に応じて、配線を設計することができるコア部材を配置し、且つかかるコア部材の下側にエア通路（Ａｉｒ Ｐａｔｈ）の役割を果たすことができる溝部（Ｇｒｏｏｖｅ Ｐａｒｔ）を形成することである。

【0006】

例えば、本発明で提案する一例によるファン−アウト半導体パッケージは、貫通孔を有するコア部材と、上記貫通孔に配置され、接続パッドが配置された活性面、及び上記活性面の反対側に配置された非活性面を有する半導体チップと、上記コア部材及び上記半導体チップの少なくとも一部を封止し、上記貫通孔の少なくとも一部を充填する封止材と、上記コア部材及び上記半導体チップの活性面上に配置され、上記接続パッドと電気的に連結された再配線層を含む連結部材と、を含み、上記コア部材の上記連結部材が配置された下側には、上記貫通孔の壁面から上記コア部材の外側面までを貫通する溝部が存在する。

【発明の効果】

【0007】

本発明のいくつかの効果のうちの一効果は、半導体チップを封止する領域に、パッケージを支持することができ、必要に応じて、配線を設計することができるコア部材を含み、それにもかかわらず、封止材のボイドの問題がほとんど発生しない新しい構造のファン−アウト半導体パッケージを提供することができることである。

【図面の簡単な説明】

【0008】

【図1】電子機器システムの例を概略的に示すブロック図である。

【図2】電子機器の一例を概略的に示した斜視図である。

【図3】ファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図である。

【図4】ファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。

【図5】ファン−イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。

【図6】ファン−イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。

【図7】ファン−アウト半導体パッケージの概略的な形態を示した断面図である。

【図8】ファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。

【図9】ファン−アウト半導体パッケージの一例を概略的に示した断面図である。

【図10】図９のファン−アウト半導体パッケージをＩ−Ｉ'線に沿って切って見た場合の概略的な平面図である。

【図11】図９のファン−アウト半導体パッケージの封止過程を概略的に示した工程図である。

【図12】ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。

【図13】図１２のファン−アウト半導体パッケージをＩＩ−ＩＩ'線に沿って切って見た場合の概略的な平面図である。

【図14】ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。

【図15】図１４のファン−アウト半導体パッケージをＩＩＩ−ＩＩＩ'線に沿って切って見た場合の概略的な平面図である。

【発明を実施するための形態】

【0009】

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかしながら、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがある。

【0010】

電子機器
図１は電子機器システムの例を概略的に示すブロック図である。

【0011】

図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／又は電気的に連結されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。

【0012】

チップ関連部品１０２０としては、揮発性メモリー（例えば、ＤＲＡＭ）、不揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリーなどのメモリーチップ、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップ、アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップなどが含まれるが、これらに限定されるものではなく、これら以外にも、その他の形態のチップ関連部品が含まれ得ることはいうまでもない。また、これら部品１０２０が互いに組み合わされてもよいことはいうまでもない。

【0013】

ネットワーク関連部品１０３０としては、Ｗｉ−Ｆｉ（ＩＥＥＥ ８０２．１１ファミリなど）、ＷｉＭＡＸ（ＩＥＥＥ ８０２．１６ファミリなど）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これらに限定されるものではなく、これら以外にも、その他の多数の無線又は有線標準やプロトコルのうち任意のものが含まれ得る。また、ネットワーク関連部品１０３０が、チップ関連部品１０２０とともに互いに組み合わされてもよいことはいうまでもない。

【0014】

その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）などが含まれるが、これらに限定されるものではなく、これら以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得る。また、その他の部品１０４０が、チップ関連部品１０２０及び／又はネットワーク関連部品１０３０とともに互いに組み合わされてもよいことはいうまでもない。

【0015】

電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／又は電気的に連結されているか連結されていない他の部品を含むことができる。他の部品としては、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、電池１０８０、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器（不図示）、羅針盤（不図示）、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカー（不図示）、大容量記憶装置（例えば、ハードディスクドライブ）（不図示）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）（不図示）、及びＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）（不図示）などが挙げられる。但し、これらに限定されるものではなく、これら以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることはいうまでもない。

【0016】

電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、携帯情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピューター（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモーティブ（Ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これらに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であってもよいことはいうまでもない。

【0017】

図２は電子機器の一例を概略的に示した斜視図である。

【0018】

図面を参照すると、半導体パッケージは、上述のような種々の電子機器において様々な用途に適用される。例えば、スマートフォン１１００の本体１１０１の内部にはメインボード１１１０が収容されており、メインボード１１１０には種々の部品１１２０が物理的及び／又は電気的に連結されている。また、カメラ１１３０のように、メインボード１１１０に物理的及び／又は電気的に連結されているか連結されていない他の部品が本体１１０１内に収容されている。部品１１２０の一部はチップ関連部品であることができ、半導体パッケージ１００は、例えば、そのうちアプリケーションプロセッサであることができるが、これに限定されるものではない。電子機器が必ずしもスマートフォン１１００に限定されるものではなく、上述のように、他の電子機器であってもよいことはいうまでもない。

【0019】

半導体パッケージ
一般に、半導体チップには、数多くの微細電気回路が集積されているが、それ自体が半導体完成品としての役割を果たすことはできず、外部からの物理的又は化学的衝撃により損傷する可能性がある。したがって、半導体チップ自体をそのまま用いるのではなく、半導体チップをパッケージングして、パッケージ状態で電子機器などに用いている。

【0020】

半導体パッケージングが必要な理由は、電気的連結という観点から、半導体チップと電子機器のメインボードの回路幅が異なるためである。具体的に、半導体チップは、接続パッドのサイズ及び接続パッド間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードは、部品実装パッドのサイズ及び部品実装パッド間の間隔が半導体チップのスケールより著しく大きい。したがって、半導体チップをこのようなメインボード上にそのまま取り付けることは困難であり、相互間の回路幅の差を緩和することができるパッケージング技術が要求される。

【0021】

このようなパッケージング技術により製造される半導体パッケージは、構造及び用途によって、ファン−イン半導体パッケージ（Ｆａｎ−ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とファン−アウト半導体パッケージ（Ｆａｎ−ｏｕｔ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とに区分されることができる。

【0022】

以下では、図面を参照して、ファン−イン半導体パッケージとファン−アウト半導体パッケージについてより詳細に説明する。

【0023】

（ファン−イン半導体パッケージ）
図３はファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図である。

【0024】

図４はファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。

【0025】

図面を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などを含む本体２２２１と、本体２２２１の一面上に形成された、アルミニウム（Ａｌ）などの導電性物質を含む接続パッド２２２２と、本体２２２１の一面上に形成され、接続パッド２２２２の少なくとも一部を覆う酸化膜又は窒化膜などのパッシベーション膜２２２３と、を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。この際、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、回路幅の差が大きい電子機器のメインボードなどはもちろん、回路幅の差がメインボードよりは小さい中間レベルの印刷回路基板（ＰＣＢ）にも実装されにくい。

【0026】

そのため、接続パッド２２２２を再配線するために、半導体チップ２２２０上に半導体チップ２２２０のサイズに応じて連結部材２２４０を形成する。連結部材２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）などの絶縁物質で絶縁層２２４１を形成し、接続パッド２２２２をオープンさせるビアホール２２４３ｈを形成した後、再配線層２２４２及びビア２２４３を形成することで形成することができる。その後、連結部材２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属層２２６０などを形成する。すなわち、一連の過程を経て、例えば、半導体チップ２２２０、連結部材２２４０、パッシベーション層２２５０、及びアンダーバンプ金属層２２６０を含むファン−イン半導体パッケージ２２００が製造される。

【0027】

このように、ファン−イン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子の全てを素子の内側に配置したパッケージ形態である。ファン−イン半導体パッケージは、電気的特性に優れており、安価で生産することができる。したがって、スマートフォンに内蔵される多くの素子がファン−イン半導体パッケージの形態で製作されており、具体的には、小型で、且つ速い信号伝達を実現するように開発が行われている。

【0028】

しかしながら、ファン−イン半導体パッケージは、Ｉ／Ｏ端子の全てを半導体チップの内側に配置しなければならないため、空間的な制約が多い。したがって、このような構造は、多数のＩ／Ｏ端子を有する半導体チップや、サイズが小さい半導体チップに適用するには困難な点がある。また、このような欠点により、電子機器のメインボードにファン−イン半導体パッケージを直接実装して用いることができない。これは、再配線工程により半導体チップのＩ／Ｏ端子のサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装可能な程度のサイズ及び間隔まで拡大することができるわけではないためである。

【0029】

図５はファン−イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。

【0030】

図６はファン−イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。

【0031】

図面を参照すると、ファン−イン半導体パッケージ２２００においては、半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がインターポーザ基板２３０１によりさらに再配線され、最終的には、インターポーザ基板２３０１上にファン−イン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装可能となる。この際、半田ボール２２７０などはアンダーフィル樹脂２２８０などにより固定されることができ、外側はモールディング材２２９０などで覆うことができる。又は、ファン−イン半導体パッケージ２２００は、別のインターポーザ基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されてもよい。その場合、インターポーザ基板２３０２内に内蔵された状態の半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子が、インターポーザ基板２３０２によりさらに再配線されるため、最終的に電子機器のメインボード２５００に実装可能となる。

【0032】

このように、ファン−イン半導体パッケージは電子機器のメインボードに直接実装されて用いられることが困難であるため、別のインターポーザ基板上に実装された後、さらにパッケージング工程を経て電子機器のメインボードに実装されるか、又はインターポーザ基板内に内蔵された状態で電子機器のメインボードに実装されて用いられている。

【0033】

（ファン−アウト半導体パッケージ）
図７はファン−アウト半導体パッケージの概略的な形態を示した断面図である。

【0034】

図面を参照すると、ファン−アウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０により保護されており、半導体チップ２１２０の接続パッド２１２２が連結部材２１４０により半導体チップ２１２０の外側まで再配線される。この際、連結部材２１４０上にはパッシベーション層２１５０をさらに形成することができ、パッシベーション層２１５０の開口部にはアンダーバンプ金属層２１６０をさらに形成することができる。アンダーバンプ金属層２１６０上には半田ボール２１７０をさらに形成することができる。半導体チップ２１２０は、本体２１２１、接続パッド２１２２、パッシベーション膜（不図示）などを含む集積回路（ＩＣ）であることができる。連結部材２１４０は、絶縁層２１４１と、絶縁層２１４１上に形成された再配線層２１４２と、接続パッド２１２２と再配線層２１４２などを電気的に連結するビア２１４３と、を含むことができる。

【0035】

このように、ファン−アウト半導体パッケージは、半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態である。上述のように、ファン−イン半導体パッケージは、半導体チップのＩ／Ｏ端子の全てを半導体チップの内側に配置させなければならず、そのため、素子のサイズが小さくなると、ボールのサイズ及びピッチを減少させなければならないため、標準化されたボールレイアウトを用いることができない。これに対し、ファン−アウト半導体パッケージは、このように半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態であるため、半導体チップのサイズが小さくなっても標準化されたボールレイアウトをそのまま用いることができる。したがって、後述のように、上記のような別のインターポーザ基板を用いることなく、電子機器のメインボード上に半導体チップを実装することができる。

【0036】

図８はファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。

【0037】

図面を参照すると、ファン−アウト半導体パッケージ２１００は半田ボール２１７０などを介して電子機器のメインボード２５００に実装することができる。すなわち、上述のように、ファン−アウト半導体パッケージ２１００は、半導体チップ２１２０上に半導体チップ２１２０のサイズを超えるファン−アウト領域まで接続パッド２１２２を再配線できる連結部材２１４０を形成するため、標準化されたボールレイアウトをそのまま用いることができる。その結果、別のインターポーザ基板などがなくても、半導体チップ２１２０を電子機器のメインボード２５００に実装することができる。

【0038】

このように、ファン−アウト半導体パッケージは、別のインターポーザ基板がなくても電子機器のメインボードに実装することができるため、インターポーザ基板を用いるファン−イン半導体パッケージに比べて厚さがより小さいパッケージ寸法を実現することができ、小型化及び薄型化が可能である。また、熱特性及び電気的特性に優れるため、モバイル製品に特に好適である。また、印刷回路基板（ＰＣＢ）を用いる一般的なＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）タイプに比べて、よりコンパクトに実現することができ、反り現象の発生による問題を解決することができる。

【0039】

一方、ファン−アウト半導体パッケージは、このように半導体チップを電子機器のメインボードなどに実装するための、そして外部からの衝撃から半導体チップを保護するためのパッケージ技術を意味するものである。他方、ファン−イン半導体パッケージが内蔵されるインターポーザ基板などの印刷回路基板（ＰＣＢ）を用いる実装方式は、ファン−アウト半導体パッケージに基づく実装方式とはスケール、用途などが異なる実装方式である。

【0040】

以下では、図面を参照して、半導体チップを封止する領域に、パッケージを支持することができ、必要に応じて、配線を設計することができるコア部材を含み、それにもかかわらず、封止材のボイドの問題がほとんど発生しない新しい構造のファン−アウト半導体パッケージについて説明する。

【0041】

図９はファン−アウト半導体パッケージの一例を概略的に示した断面図である。

【0042】

図１０は図９のファン−アウト半導体パッケージをＩ−Ｉ'線に沿って切って見た場合の概略的な平面図である。

【0043】

図面を参照すると、一例によるファン−アウト半導体パッケージ１００Ａは、貫通孔１１０Ｈを有するコア部材１１０と、コア部材１１０の貫通孔１１０Ｈに配置され、接続パッド１２２が配置された活性面、及び活性面の反対側に配置された非活性面を有する半導体チップ１２０と、コア部材１１０及び半導体チップ１２０の少なくとも一部を封止し、貫通孔１１０Ｈの少なくとも一部を充填する封止材１３０と、コア部材１１０及び半導体チップ１２０の活性面上に配置され、接続パッド１２２と電気的に連結された再配線層１４２を含む連結部材１４０と、連結部材１４０上に配置されたパッシベーション層１５０と、パッシベーション層１５０の開口部１５１上に配置されたアンダーバンプ金属層１６０と、パッシベーション層１５０上に配置され、アンダーバンプ金属層１６０と連結された電気接続構造体１７０と、を含む。

【0044】

一方、通常の半導体パッケージは、半導体チップを単に封止材で封止し、封止された半導体チップの活性面上に再配線層を形成する方式で製造している。但し、この場合、パッケージの反りを制御することが難しく、且つ様々な配線設計に限界がある。これを解決するための方法として、半導体チップの封止領域に貫通孔を有するコア部材を配置することが考えられる。この場合、コア部材によってパッケージの反りが制御されることができ、さらにコア部材に配線を設計することで、様々な形態の配線設計が可能となることができる。但し、コア部材を導入する場合には、コア部材の貫通孔に半導体チップを配置した後、封止材で封止する過程で貫通孔の壁面と封止材の間、半導体チップの側面と封止材の間、及び／又は封止材と再配線層の形成のための絶縁層の間にボイドが発生する可能性があり、かかるボイドが原因でデラミネーションなどの問題が発生するおそれがある。

【0045】

これに対し、一例によるファン−アウト半導体パッケージ１００Ａでは、コア部材１１０の下側に１つ以上の溝部ＧＡ１を形成する。溝部ＧＡ１は、貫通孔１１０Ｈの壁面からコア部材１１０の外側面までを貫通する。このような形態の溝部ＧＡ１は、エア通路の役割を果たすことができ、これにより、封止材１３０でコア部材１１０及び半導体チップ１２０を封止する際にボイドが発生することを防止することができる。より具体的には、封止材１３０でコア部材１１０及び半導体チップ１２０を封止する際に、溝部ＧＡ１によりコア部材１１０の外側部のソーイングライン（Ｓａｗｉｎｇ Ｌｉｎｅ）まで封止材１３０が充填されることができ、その結果、ボイドが発生することを防止することができる。一部が充填されないことを防止するためには、封止材１３０の積層後に加圧オーブンを用いて、充填されていない領域を補償することができる。かかる圧力による充填方式を適用する場合、ボイドフリー（Ｖｏｉｄ Ｆｒｅｅ）を大まかに達成することもできる。

【0046】

以下、一例によるファン−アウト半導体パッケージ１００Ａに含まれるそれぞれの構成についてより詳細に説明する。

【0047】

コア部材１１０は、具体的な材料に応じてパッケージ１００Ａの剛性をより向上させることができ、封止材１３０の厚さの均一性を確保するなどの役割を果たすことができる。コア部材１１０に配線層やビアなどを形成する場合には、ファン−アウト半導体パッケージ１００Ａがパッケージオンパッケージ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ、ＰＯＰ）タイプのパッケージとして活用されることもできる。コア部材１１０は貫通孔１１０Ｈを有する。貫通孔１１０Ｈ内には、半導体チップ１２０が、コア部材１１０と所定距離離隔されるように配置される。半導体チップ１２０の側面周囲はコア部材１１０によって囲まれることができる。但し、これは一例に過ぎず、他の形態で多様に変形することができ、その形態に応じて他の機能を担うことができる。

【0048】

コア部材１１０は絶縁層１１１を含む。絶縁層１１１の材料としては、絶縁物質が用いられることができる。この際、絶縁物質としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの樹脂が無機フィラーと混合されるか、又は無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などが用いられることができる。ガラス繊維などを含むプリプレグのような剛性の高い材料を用いると、コア部材１１０を、パッケージ１００Ａの反りを制御するための支持部材として活用することもできる。

【0049】

コア部材１１０の下側には複数の溝部ＧＡ１が存在する。例えば、コア部材１１０の下側の四隅にそれぞれ溝部ＧＡ１が存在することができる。それぞれの溝部ＧＡ１は、貫通孔１１０Ｈの壁面からコア部材１１０の外側面までを貫通する。このような形態の溝部ＧＡ１は、エア通路の役割を果たすことができ、これにより、上述のとおり、封止材１３０でコア部材１１０及び半導体チップ１２０を封止する際にボイドが発生することを防止することができる。コア部材１１０の外側部の下側には、コア部材１１０の枠に沿ってコア部材１１０の下側を貫通する溝部ＧＡ２がさらに存在することができる。それぞれの溝部ＧＡ１は、かかる溝部ＧＡ２と連結されることができ、その結果、封止材１３０の形成過程におけるボイドの発生をより効果的に防止することができる。

【0050】

コア部材１１０の貫通孔１１０Ｈはテーパー状を有することができる。より具体的には、コア部材１１０の壁面は、一定の角度θを有するように傾くことができる。テーパー状は、貫通孔１１０Ｈの上部開口領域の幅が下部開口領域の幅よりも大きければよい。すなわち、ほぼ逆台形状であることができる。コア部材１１０の貫通孔１１０Ｈがこのようにテーパー状を有する場合には、封止材１３０がより容易に形成されることができ、その結果、ボイドの発生がさらに低減されることができる。

【0051】

一方、説明の便宜上、図９の断面図には、コア部材１１０の下側が溝部ＧＡ１、ＧＡ２の両方を貫通するように示されているが、図１０の平面図に示すように、溝部ＧＡ１はコア部材１１０の下側の特定領域に形成されたものであり、複数の溝部ＧＡ１が設計に応じて多様に形成されることができる。

【0052】

半導体チップ１２０は、数百〜数百万個以上の素子が一つのチップ内に集積化されている集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）であることができる。この際、集積回路は、例えば、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのプロセッサチップ、具体的には、アプリケーションプロセッサチップであることができるが、これに限定されるものではなく、アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップであるか、又は揮発性メモリー（例えば、ＤＲＡＭ）、不揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリーなどのメモリーチップであることができる。また、これらが互いに組み合わされてもよいことはいうまでもない。

【0053】

半導体チップ１２０は、活性ウェハーをベースとして形成されるものであればよく、この場合、本体１２１をなす母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などが用いられることができる。本体１２１には様々な回路が形成されていることができる。接続パッド１２２は、半導体チップ１２０を他の構成要素と電気的に連結させるためのものであって、その形成物質としては、特に限定せずにアルミニウム（Ａｌ）などの導電性物質を用いることができる。本体１２１上には接続パッド１２２を露出させるパッシベーション膜１２３が形成されることができる。パッシベーション膜１２３は、酸化膜又は窒化膜などであってもよく、又は酸化膜と窒化膜の二重層であってもよい。パッシベーション膜１２３により、接続パッド１２２の下面は封止材１３０の下面と段差を有することができ、その結果、封止材１３０は、パッシベーション膜１２３と連結部材１４０との間の空間の少なくとも一部を充填することができる。この場合、封止材１３０が接続パッド１２２の下面へブリードされることをある程度防止することができる。その他の必要な位置に、絶縁膜（不図示）などがさらに配置されてもよい。半導体チップ１２０は、ベアダイ（ｂａｒｅ ｄｉｅ）であってもよいが、必要に応じて、半導体チップ１２０の活性面上に再配線層（不図示）がさらに形成されることができ、バンプ（不図示）などが接続パッド１２２と連結された形態を有することもできる。

【0054】

封止材１３０は、コア部材１１０や半導体チップ１２０などを保護することができる。封止形態は、特に制限されず、コア部材１１０や半導体チップ１２０などの少なくとも一部を包み込む形であればよい。例えば、封止材１３０は、コア部材１１０及び半導体チップ１２０の非活性面を覆うことができ、貫通孔１１０Ｈの壁面と半導体チップ１２０の側面との間の空間を充填することができる。また、封止材１３０は、半導体チップ１２０のパッシベーション膜１２３と連結部材１４０との間の空間の少なくとも一部を充填することもできる。封止材１３０が貫通孔１１０Ｈを充填することにより、具体的な物質に応じて接着剤の役割を果たすとともに、バックリングを減少させることができる。特に、封止材１３０は、溝部ＧＡ１、ＧＡ２の少なくとも一部を充填することができる。すなわち、封止材１３０が封止過程で溝部ＧＡ１、ＧＡ２を介して抜け出ることによりボイド不良を防止することができる。

【0055】

封止材１３０の材料は特に限定されない。例えば、絶縁物質が用いられることができる。この際、絶縁物質としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの樹脂が無機フィラーと混合されるか、又は無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などが用いられることができる。必要に応じては、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｅｎｃａｐｓｕｌａｎｔ：ＰＩＥ）樹脂を用いることもできる。

【0056】

連結部材１４０は、半導体チップ１２０の接続パッド１２２を再配線することができる。連結部材１４０を介して様々な機能を有する数十、数百の半導体チップ１２０の接続パッド１２２が再配線されることができ、電気接続構造体１７０を介してその機能に合わせて外部と物理的及び／又は電気的に連結されることができる。連結部材１４０は、コア部材１１０及び半導体チップ１２０の活性面上に配置された絶縁層１４１と、絶縁層１４１上に配置された再配線層１４２と、絶縁層１４１を貫通し、接続パッド１２２と再配線層１４２とを連結するビア１４３と、を含む。図面には、連結部材１４０が、それぞれ一つの絶縁層、再配線層、及びビア層で構成されるように示されているが、設計に応じてこれより多くの絶縁層、再配線層、及びビア層で構成できることはいうまでもない。

【0057】

絶縁層１４１の物質としては絶縁物質を用いることができる。この際、絶縁物質としては、上述のような絶縁物質の他にも、ＰＩＤ樹脂などの感光性絶縁物質を用いることもできる。すなわち、絶縁層１４１は、それぞれ感光性絶縁層であってもよい。絶縁層１４１が感光性の性質を有する場合には、絶縁層１４１をより薄く形成することができ、より容易にビア１４３のファインピッチを達成することができる。絶縁層１４１は、それぞれ絶縁樹脂及び無機フィラーを含む感光性絶縁層であってもよい。絶縁層１４１が多層である場合には、これらの物質が互いに同一であってもよく、必要に応じて、互いに異なってもよい。また、絶縁層１４１が多層である場合には、これらは工程に応じて一体化されて、これら自体では境界が不明確であってもよい。

【0058】

再配線層１４２は、実質的に接続パッド１２２を再配線する役割を果たすことができ、形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。再配線層１４２は、該当層の設計デザインに応じて、様々な機能を担うことができる。例えば、グラウンド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グラウンド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッドパターン、電気接続構造体パッドパターンなどを含むことができる。それぞれの再配線層１４２は、厚さが約０．５μｍ〜１５μｍ程度であることができる。

【0059】

ビア１４３は、互いに異なる層に形成された再配線層１４２や接続パッド１２２などを電気的に連結させ、その結果、パッケージ１００Ａ内に電気的経路を形成させる。ビア１４３の形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。ビア１４３は、導電性物質で完全に充填されたものであってもよく、又は導電性物質がビアの壁に沿って形成されたものであってもよい。また、形状がテーパー状、円筒状など、当該技術分野に公知の全ての形状が適用されることができる。

【0060】

パッシベーション層１５０は、連結部材１４０を外部からの物理的又は化学的損傷などから保護することができる。パッシベーション層１５０は、連結部材１４０の再配線層１４２の少なくとも一部を露出させる開口部１５１を有することができる。かかる開口部１５１は、パッシベーション層１５０に数十〜数千個が形成されることができる。パッシベーション層１５０の材料は特に限定されない。例えば、絶縁物質が用いられることができる。この際、絶縁物質としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの樹脂が無機フィラーと混合されるか、又は無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などが用いられることができる。又は、半田レジスト（Ｓｏｌｄｅｒ Ｒｅｓｉｓｔ）が用いられることもできる。

【0061】

アンダーバンプ金属層１６０は、電気接続構造体１７０の接続信頼性を向上させることでパッケージ１００Ａのボードレベルの信頼性を改善させる。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部１５１を介して露出する連結部材１４０の再配線層１４２と連結される。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部１５１に、公知の導電性物質、すなわち、金属を用いることで公知のメタル化（Ｍｅｔａｌｌｉｚａｔｉｏｎ）の方法で形成することができるが、これに限定されるものではない。

【0062】

電気接続構造体１７０は、ファン−アウト半導体パッケージ１００Ａを外部と物理的及び／又は電気的に連結させる。例えば、ファン−アウト半導体パッケージ１００Ａは、電気接続構造体１７０を介して電子機器のメインボードに実装されることができる。電気接続構造体１７０は、導電性物質、例えば、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、材料が特にこれに限定されるものではない。電気接続構造体１７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであることができる。電気接続構造体１７０は、多重層又は単一層で形成されることができる。多重層で形成される場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層で形成される場合には、錫−銀半田又は銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。

【0063】

電気接続構造体１７０の数、間隔、配置形態などは特に限定されず、通常の技術者が設計事項に応じて十分に変形可能である。例えば、電気接続構造体１７０の数は、接続パッド１２２の数に応じて数十〜数千個であってもよく、それ以上又はそれ以下の数を有することもできる。電気接続構造体１７０が半田ボールである場合、電気接続構造体１７０は、パッシベーション層１５０の一面上に延長されて形成されたアンダーバンプ金属層１６０の側面を覆うことができ、接続信頼性にさらに優れることができる。

【0064】

電気接続構造体１７０の少なくとも一つはファン−アウト（ｆａｎ−ｏｕｔ）領域に配置される。ファン−アウト領域とは、半導体チップ１２０が配置されている領域を超える領域のことである。ファン−アウト（ｆａｎ−ｏｕｔ）パッケージは、ファン−イン（ｆａｎ−ｉｎ）パッケージに比べて優れた信頼性を有し、多数のＩ／Ｏ端子が実現可能であって、３Ｄ接続（３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージなどに比べて、パッケージの厚さを薄く製造することができ、価格競争力に優れる。

【0065】

一方、図面には図示していないが、必要に応じて、貫通孔１１０Ｈの壁面に放熱及び／又は電磁波遮蔽を目的に金属薄膜を形成することができる。また、必要に応じて、貫通孔１１０Ｈ内に、互いに同一又は異なる機能を担う複数の半導体チップ１２０を配置することもできる。また、必要に応じては、貫通孔１１０Ｈ内に別の受動部品、例えば、インダクタやキャパシタなどを配置することもできる。また、必要に応じては、パッシベーション層１５０の表面上に受動部品、例えば、インダクタやキャパシタなどを含む表面実装（ＳＭＴ）部品を配置することもできる。

【0066】

図１１は図９のファン−アウト半導体パッケージの封止過程を概略的に示した工程図である。

【0067】

図面を参照すると、先ず、テープ２１０上に貫通孔１１０Ｈを有するコア部材１１０を取り付ける。コア部材１１０には、レーザー工程を用いて事前に溝部ＧＡ１、ＧＡ２を形成する。また、テープ２１０の貫通孔１１０Ｈを介して露出している領域上に半導体チップ１２０を取り付ける。次に、封止材１３０をテープ２１０上にラミネートする方法で封止工程を行う。ここで、溝部ＧＡ１、ＧＡ２を介して封止材１３０を充填する際には圧力が増加する可能性があるが、かかる溝部ＧＡ１、ＧＡ２がエアベント（Ａｉｒ Ｂｅｎｔ）の役割を果たすことができる。これにより、封止材１３０でコア部材１１０及び半導体チップ１２０を封止する際にボイドが発生することを防止することができる。より具体的には、封止材１３０でコア部材１１０及び半導体チップ１２０を封止する際に、溝部ＧＡ１、ＧＡ２を介してコア部材１１０の外側部のソーイングライン（Ｓａｗｉｎｇ Ｌｉｎｅ）まで封止材１３０が充填されることができ、その結果、ボイドが発生することを防止することができる。一部が充填されないことを防止するためには、封止材１３０の積層後に加圧オーブンを用いて、充填されていない領域を補償することができる。かかる圧力による充填方式を適用する場合、ボイドフリー（Ｖｏｉｄ Ｆｒｅｅ）を大まかに達成することもできる。ソーイングラインに充填されたダミー封止材は、パッケージのソーイング時に除去され、それぞれのパッケージ１００Ａには、封止材１３０により少なくとも一部が充填されたコーナー領域の溝部ＧＡ２及び内部のデザインされた領域の溝部ＧＡ１が残るようになる。

【0068】

図１２はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。

【0069】

図１３は図１２のファン−アウト半導体パッケージをＩＩ−ＩＩ'線に沿って切って見た場合の概略的な平面図である。

【0070】

図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｂは、コア部材１１０が連結部材１４０と接する第１絶縁層１１１ａと、連結部材１４０と接し、第１絶縁層１１１ａに埋め込まれた第１配線層１１２ａと、第１絶縁層１１１ａの第１配線層１１２ａが埋め込まれた側の反対側上に配置された第２配線層１１２ｂと、第１絶縁層１１１ａ上に配置され、第２配線層１１２ｂを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３配線層１１２ｃと、を含む。第１〜第３配線層１１２ａ、１１２ｂ、１１２ｃは、接続パッド１２２と電気的に連結される。第１配線層１１２ａと第２配線層１１２ｂ、及び第２配線層１１２ｂと第３配線層１１２ｃはそれぞれ、第１及び第２絶縁層１１１ａ、１１１ｂを貫通する第１及び第２ビア１１３ａ、１１３ｂを介して電気的に連結される。

【0071】

第１絶縁層１１１ａの下側には、上述した溝部ＧＡ１、ＧＡ２が形成され、そのため、上述のとおり、他の一例によるファン−アウト半導体パッケージ１００Ｂも、封止材１３０の形成過程におけるボイドの発生を防止することができる。一方、図１２では、他の一例によるファン−アウト半導体パッケージ１００Ｂの特徴をより容易に説明するために、溝部ＧＡ１、ＧＡ２が見えない部分を断面図として設定したが、実際には図１３に示すように、溝部ＧＡ１、ＧＡ２が形成され、その断面形状は、図９に示したものと類似しており、封止材１３０により少なくとも一部が満たされる。

【0072】

第１配線層１１２ａを第１絶縁層１１１ａ内に埋め込む場合、第１配線層１１２ａの厚さが原因で発生する段差を最小限に抑えるため、連結部材１４０の絶縁距離が一定になる。すなわち、連結部材１４０の再配線層１４２から第１絶縁層１１１ａの下面までの距離と、連結部材１４０の再配線層１４２から半導体チップ１２０の接続パッド１２２までの距離との差は、第１配線層１１２ａの厚さよりも小さければよい。これにより、連結部材１４０の高密度配線設計が容易となることができる。

【0073】

コア部材１１０の第１配線層１１２ａの下面は、半導体チップ１２０の接続パッド１２２の下面よりも上側に位置することができる。また、連結部材１４０の再配線層１４２とコア部材１１０の第１配線層１１２ａとの間の距離は、連結部材１４０の再配線層１４２と半導体チップ１２０の接続パッド１２２との間の距離よりも大きければよい。これは、第１配線層１１２ａが絶縁層１１１の内部にリセスされることができるためである。このように、第１配線層１１２ａが第１絶縁層の内部にリセスされて、第１絶縁層１１１ａの下面と第１配線層１１２ａの下面とが段差を有する場合には、封止材１３０の形成物質がブリードされて第１配線層１１２ａを汚染させることを防止することもできる。コア部材１１０の第２配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間に位置することができる。コア部材１１０は、半導体チップ１２０の厚さに対応する厚さに形成することができ、これにより、コア部材１１０の内部に形成された第２配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間のレベルに配置されることができる。

【0074】

コア部材１１０の配線層１１２ａ、１１２ｂ、１１２ｃの厚さは、連結部材１４０の再配線層１４２の厚さよりも厚ければよい。コア部材１１０は、半導体チップ１２０以上の厚さを有することができるため、配線層１１２ａ、１１２ｂ、１１２ｃも、そのスケールに合わせて、より大きいサイズに形成することができる。一方、連結部材１４０の再配線層１４２は、薄型化のために、配線層１１２ａ、１１２ｂ、１１２ｃよりも相対的に小さいサイズに形成することができる。

【0075】

絶縁層１１１ａ、１１１ｂの材料は、特に限定されない。例えば、絶縁物質が用いられることができる。この際、絶縁物質としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの樹脂が無機フィラーと混合されるか、又は無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などが用いられることができる。必要に応じては、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いることもできる。

【0076】

配線層１１２ａ、１１２ｂ、１１２ｃは、半導体チップ１２０の接続パッド１２２を再配線する役割を果たすことができる。配線層１１２ａ、１１２ｂ、１１２ｃの形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。配線層１１２ａ、１１２ｂ、１１２ｃは、該当層の設計デザインに応じて、様々な機能を担うことができる。例えば、グラウンド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グラウンド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、ワイヤーパッド、電気接続構造体パッドなどを含むことができる。

【0077】

ビア１１３ａ、１１３ｂは、互いに異なる層に形成された配線層１１２ａ、１１２ｂ、１１２ｃを電気的に連結させ、その結果、コア部材１１０内に電気的経路を形成させる。ビア１１３ａ、１１３ｂも、形成物質としては、導電性物質を用いることができる。ビア１１３ａ、１１３ｂは、導電性物質で完全に充電されたものであってもよく、又は導電性物質がビアホールの壁面に沿って形成されたものであってもよい。また、テーパー状だけでなく、円筒状など公知の全ての形状が適用されることができる。第１ビア１１３ａのためのホールを形成する際に、第１配線層１１２ａのパッドの一部がストッパー（ｓｔｏｐｐｅｒ）の役割を果たすことができるため、第１ビア１１３ａは、上面の幅が下面の幅よりも大きいテーパー状であることが工程上有利であることができる。この場合、第１ビア１１３ａは、第２配線層１１２ｂのパッドパターンと一体化されることができる。また、第２ビア１１３ｂのためのホールを形成する際に、第２配線層１１２ｂのパッドの一部がストッパー（ｓｔｏｐｐｅｒ）の役割を果たすことができるため、第２ビア１１３ｂは、上面の幅が下面の幅よりも大きいテーパー状であることが工程上有利であることができる。この場合、第２ビア１１３ｂは、第３配線層１１２ｃのパッドパターンと一体化されることができる。

【0078】

その他の構成又は封止過程は、上述したファン−アウト半導体パッケージ１００Ａなどについての説明と実質的に同一であるため、詳細な説明は省略する。

【0079】

図１４はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。

【0080】

図１５は図１４のファン−アウト半導体パッケージをＩＩＩ−ＩＩＩ'線に沿って切って見た場合の概略的な平面図である。

【0081】

図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｃは、コア部材１１０が、第１絶縁層１１１ａと、第１絶縁層１１１ａの両面に配置された第１配線層１１２ａ及び第２配線層１１２ｂと、第１絶縁層１１１ａ上に配置され、第１配線層１１２ａを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３再配線層１１２ｃと、第１絶縁層１１１ａ上に配置され、第２配線層１１２ｂを覆う第３絶縁層１１１ｃと、第３絶縁層１１１ｃ上に配置された第４配線層１１２ｄと、を含む。第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、接続パッド１２２と電気的に連結される。コア部材１１０が、より多くの数の配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを含むため、連結部材１４０をさらに簡素化することができる。これにより、連結部材１４０の形成過程で発生する不良による歩留まりの低下を改善することができる。一方、第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、第１〜第３絶縁層１１１ａ、１１１ｂ、１１１ｃをそれぞれ貫通する第１〜第３ビア１１３ａ、１１３ｂ、１１３ｃを介して電気的に連結されることができる。

【0082】

第２絶縁層１１１ｂの下側には、上述した溝部ＧＡ１、ＧＡ２が形成され、そのため、上述のとおり、他の一例によるファン−アウト半導体パッケージ１００Ｃも、封止材１３０の形成過程におけるボイドの発生を防止することができる。一方、図１４では、他の一例によるファン−アウト半導体パッケージ１００Ｃの特徴をより容易に説明するために、溝部ＧＡ１、ＧＡ２が見えない部分を断面図として設定したが、実際には図１５に示すように、溝部ＧＡ１、ＧＡ２が形成され、その断面形状は、図９に示したものと類似しており、封止材１３０により少なくとも一部が満たされる。

【0083】

第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃより厚さが厚ければよい。第１絶縁層１１１ａは、基本的に剛性を維持するために比較的厚くてもよく、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、より多くの配線層１１２ｃ、１１２ｄを形成するために導入されたものであってもよい。第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃと異なる絶縁物質を含むことができる。例えば、第１絶縁層１１１ａは、芯材、フィラー、及び絶縁樹脂を含む、例えば、プリプレグであってもよく、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、フィラー及び絶縁樹脂を含むＡＢＦフィルム又はＰＩＤフィルムであってもよいが、これに限定されるものではない。同様の観点から、第１絶縁層１１１ａを貫通する第１ビア１１３ａは、第２及び第３絶縁層１１１ｂ、１１１ｃを貫通する第２及び第３ビア１１３ｂ、１１３ｃよりも直径が大きければよい。

【0084】

コア部材１１０の第３配線層１１２ｃの下面は、半導体チップ１２０の接続パッド１２２の下面よりも下側に位置することができる。また、連結部材１４０の再配線層１４２とコア部材１１０の第３配線層１１２ｃとの間の距離は、連結部材１４０の再配線層１４２と半導体チップ１２０の接続パッド１２２との間の距離よりも小さければよい。これは、第３配線層１１２ｃが第２絶縁層１１１ｂ上に突出した形で配置されることができ、その結果、連結部材１４０と接することができるためである。コア部材１１０の第１配線層１１２ａ及び第２配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間に位置することができる。コア部材１１０は、半導体チップ１２０の厚さに対応して形成することができるため、コア部材１１０の内部に形成された第１配線層１１２ａ及び第２配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間のレベルに配置されることができる。

【0085】

コア部材１１０の配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄの厚さは、連結部材１４０の再配線層１４２の厚さよりも厚ければよい。コア部材１１０は、半導体チップ１２０以上の厚さを有することができるため、配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄもより大きいサイズに形成することができる。一方、連結部材１４０の再配線層１４２は、薄型化のために、より相対的に小さいサイズに形成することができる。

【0086】

その他の構成又は封止過程は、上述したファン−アウト半導体パッケージ１００Ａなどについての説明と実質的に同一であるため、詳細な説明は省略する。

【0087】

本発明において、「下部、下側、下面」などとは、添付の図面の断面を基準にファン−アウト半導体パッケージの実装面に向かう方向を意味し、「上側、上部、上面」などとはその反対方向を意味する。但し、これは説明の便宜上の方向を定義したもので、特許請求の範囲がこれらに限定されるものではないことはいうまでもない。

【0088】

本発明において「連結される」というのは、直接的に連結された場合だけでなく、間接的に連結された場合を含む概念である。また、「電気的に連結される」というのは、物理的に連結された場合と、連結されていない場合をともに含む概念である。なお、第１、第２などの表現は、一つの構成要素と他の構成要素を区分するために用いられるもので、該当する構成要素の順序及び／又は重要度などを限定しない。場合によっては、本発明の範囲を外れずに、第１構成要素は第２構成要素と命名されることもでき、類似して第２構成要素は第１構成要素と命名されることもできる。

【0089】

本発明で用いられた「一例」又は「他の一例」という表現は、互いに同一の実施例を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかしながら、上記提示された一例は、他の一例の特徴と結合して実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対であるか矛盾する説明がない限り、他の一例に関連する説明であると理解されることができる。

【0090】

なお、本発明で用いられた用語は、一例を説明するために説明されたものであるだけで、本発明を限定しようとする意図ではない。このとき、単数の表現は文脈上明確に異なる意味でない限り、複数を含む。

【符号の説明】

【0091】

１０００ 電子機器
１０１０ メインボード
１０２０ チップ関連部品
１０３０ ネットワーク関連部品
１０４０ その他の部品
１０５０ カメラ
１０６０ アンテナ
１０７０ ディスプレイ
１０８０ 電池
１０９０ 信号ライン
１１００ スマートフォン
１１０１ 本体
１１１０ メインボード
１１２０ 部品
１１３０ カメラ
２２００ ファン−イン半導体パッケージ
２２２０ 半導体チップ
２２２１ 本体
２２２２ 接続パッド
２２２３ パッシベーション膜
２２４０ 連結部材
２２４１ 絶縁層
２２４２ 再配線層
２２４３ ビア
２２５０ パッシベーション層
２２６０ アンダーバンプ金属層
２２７０ 半田ボール
２２８０ アンダーフィル樹脂
２２９０ モールディング材
２５００ メインボード
２３０１ インターポーザ基板
２３０２ インターポーザ基板
２１００ ファン−アウト半導体パッケージ
２１２０ 半導体チップ
２１２１ 本体
２１２２ 接続パッド
２１４０ 連結部材
２１４１ 絶縁層
２１４２ 再配線層
２１４３ ビア
２１５０ パッシベーション層
２１６０ アンダーバンプ金属層
２１７０ 半田ボール
１００ 半導体パッケージ
１００Ａ〜１００Ｃ ファン−アウト半導体パッケージ
１１０ コア部材
１１１、１１１ａ、１１１ｂ、１１１ｃ 絶縁層
１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ 配線層
１１３、１１３ａ、１１３ｂ、１１３ｃ ビア
ＧＡ１、ＧＡ２ 溝部
１２０ 半導体チップ
１２１ 本体
１２２ 接続パッド
１２３ パッシベーション膜
１３０ 封止材
１４０ 連結部材
１４１ 絶縁層
１４２ 再配線層
１４３ ビア
１５０ パッシベーション層
１５１ 開口部
１６０ アンダーバンプ金属層
１７０ 電気接続構造体

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】